JPH09266175A - 半導体ウェーハの製造方法及び半導体ウェーハ - Google Patents
半導体ウェーハの製造方法及び半導体ウェーハInfo
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- JPH09266175A JPH09266175A JP9936796A JP9936796A JPH09266175A JP H09266175 A JPH09266175 A JP H09266175A JP 9936796 A JP9936796 A JP 9936796A JP 9936796 A JP9936796 A JP 9936796A JP H09266175 A JPH09266175 A JP H09266175A
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Abstract
(57)【要約】 （修正有）
【課題】 シリコンウェーハが直径２００ｍｍ以上の大
口径であっても、シリコンウェーハ上に成長するエピタ
キシャル層の膜厚均一性、抵抗率分布の均一性、及び狭
い遷移幅を維持したまま、シリコンウェーハに及ぼすス
トレスが小さく、反りが小さくなり、しかも、表面の酸
化膜をエッチング除去する等の特別な工程を加えること
なく表面の平坦度が優れたシリコンウェーハを実現する
ためのオートドープ防止用の保護膜を持つシリコンウェ
ーハを提供する。 【解決手段】 一主面にドーパント揮散防止用保護膜を
有する半導体ウェーハの製造方法において、半導体基板
の一主面にプラズマＣＶＤ法によりドーパント揮散防止
用保護膜を形成することを特徴とする。この半導体ウェ
ーハは、主として、ドーパント揮散防止用保護膜が形成
されていない一主面に半導体薄膜をエピタキシャル成長
させるために使用される。
口径であっても、シリコンウェーハ上に成長するエピタ
キシャル層の膜厚均一性、抵抗率分布の均一性、及び狭
い遷移幅を維持したまま、シリコンウェーハに及ぼすス
トレスが小さく、反りが小さくなり、しかも、表面の酸
化膜をエッチング除去する等の特別な工程を加えること
なく表面の平坦度が優れたシリコンウェーハを実現する
ためのオートドープ防止用の保護膜を持つシリコンウェ
ーハを提供する。 【解決手段】 一主面にドーパント揮散防止用保護膜を
有する半導体ウェーハの製造方法において、半導体基板
の一主面にプラズマＣＶＤ法によりドーパント揮散防止
用保護膜を形成することを特徴とする。この半導体ウェ
ーハは、主として、ドーパント揮散防止用保護膜が形成
されていない一主面に半導体薄膜をエピタキシャル成長
させるために使用される。
Description
【０００１】
【発明の属する技術分野】本発明は、一主面にドーパン
ト揮散防止用保護膜を有する半導体ウェーハの製造方法
に係り、特に、高ドーパント濃度の半導体シリコンウェ
ーハに低いドーパント濃度のエピタキシャル層を成長さ
せた半導体エピタキシャルウェーハの製造に用いられる
高ドーパント濃度の半導体シリコンウェーハであって、
エピタキシャル層の成長中にドーパントが揮散し、エピ
タキシャル層へドーピングされる現象、すなわちオート
ドープを防止するシール膜（ドーパント揮散防止用保護
膜）を備えた半導体シリコンウェーハの製造方法に関す
る。さらに、本発明は、この製造方法で製造された半導
体ウェーハおよびこのウェーハにエピタキシャル層を成
長させた半導体エピタキシャルウェーハにも関する。
ト揮散防止用保護膜を有する半導体ウェーハの製造方法
に係り、特に、高ドーパント濃度の半導体シリコンウェ
ーハに低いドーパント濃度のエピタキシャル層を成長さ
せた半導体エピタキシャルウェーハの製造に用いられる
高ドーパント濃度の半導体シリコンウェーハであって、
エピタキシャル層の成長中にドーパントが揮散し、エピ
タキシャル層へドーピングされる現象、すなわちオート
ドープを防止するシール膜（ドーパント揮散防止用保護
膜）を備えた半導体シリコンウェーハの製造方法に関す
る。さらに、本発明は、この製造方法で製造された半導
体ウェーハおよびこのウェーハにエピタキシャル層を成
長させた半導体エピタキシャルウェーハにも関する。
【０００２】
【従来の技術】シリコンウェーハ上にシリコン単結晶薄
膜を気相成長させるエピタキシャル工程においては、そ
のシリコンウェーハは、通常１０００℃以上の高温にさ
らされる。その際、そのシリコンウェーハ中に含まれて
いたドーパントがエピタキシャル成長を行う気相中に揮
散し、エピタキシャル層に取り込まれる現象が発生す
る。これを通常、オートドープと呼んでいる。このオー
トドープの発生が顕著であると、所望する抵抗率のエピ
タキシャル層が得られないため、このエピタキシャル層
を用いて作製した半導体素子が設計通りの特性を示さず
不良となる。
膜を気相成長させるエピタキシャル工程においては、そ
のシリコンウェーハは、通常１０００℃以上の高温にさ
らされる。その際、そのシリコンウェーハ中に含まれて
いたドーパントがエピタキシャル成長を行う気相中に揮
散し、エピタキシャル層に取り込まれる現象が発生す
る。これを通常、オートドープと呼んでいる。このオー
トドープの発生が顕著であると、所望する抵抗率のエピ
タキシャル層が得られないため、このエピタキシャル層
を用いて作製した半導体素子が設計通りの特性を示さず
不良となる。
【０００３】オートドープはシリコンウェーハの抵抗率
が低い場合に顕著となるため、抵抗率が低いウェーハ上
にエピタキシャル層を形成する場合、オートドープ防止
用の保護膜（ドーパント揮散防止用保護膜）として、シ
リコンウェーハのエピタキシャル成長を行わない一主面
（以下裏面と呼ぶ。）にシリコン酸化膜（以下、酸化膜
と略する。）を形成する手法が一般に採用されている。
が低い場合に顕著となるため、抵抗率が低いウェーハ上
にエピタキシャル層を形成する場合、オートドープ防止
用の保護膜（ドーパント揮散防止用保護膜）として、シ
リコンウェーハのエピタキシャル成長を行わない一主面
（以下裏面と呼ぶ。）にシリコン酸化膜（以下、酸化膜
と略する。）を形成する手法が一般に採用されている。
【０００４】従来、この裏面に形成する酸化膜として、 １）常圧化学気相成長装置（常圧ＣＶＤ装置）で成長さ
せた常圧ＣＶＤ酸化膜または、 ２）熱処理炉中で酸化処理をすることにより形成した熱
酸化膜が用いられていた。
せた常圧ＣＶＤ酸化膜または、 ２）熱処理炉中で酸化処理をすることにより形成した熱
酸化膜が用いられていた。
【０００５】しかし、どちらの酸化膜ともシリコンウェ
ーハに対するストレスが大きく、シリコンウェーハの反
りやシリコンウェーハ中の結晶欠陥の誘因となることが
危惧されている。さらに熱酸化膜の場合、熱酸化膜が形
成される際に、シリコンウェーハ中に含まれていたドー
パントが熱酸化膜中に取り込まれるため、その後のエピ
タキシャル成長中に熱酸化膜からのオートドープが発生
してしまい、オートドープ防止膜としての効果が少な
い。
ーハに対するストレスが大きく、シリコンウェーハの反
りやシリコンウェーハ中の結晶欠陥の誘因となることが
危惧されている。さらに熱酸化膜の場合、熱酸化膜が形
成される際に、シリコンウェーハ中に含まれていたドー
パントが熱酸化膜中に取り込まれるため、その後のエピ
タキシャル成長中に熱酸化膜からのオートドープが発生
してしまい、オートドープ防止膜としての効果が少な
い。
【０００６】また、どちらの酸化膜を形成する場合で
も、シリコンウェーハの裏面のみならず、エピタキシャ
ル成長を行う一主面（以下、表面と呼ぶ。）にも酸化膜
が形成されてしまう。従って、酸化膜形成後、表面の酸
化膜を除去する必要がある。表面の酸化膜除去に関して
は、研磨により除去する方法が一般的であるが、酸化膜
の研磨速度はシリコンに比べ非常に遅いため、熱酸化膜
のように表面全面に形成された酸化膜を研磨するには非
常に時間がかかる上、研磨ムラが発生しやすく、シリコ
ンウェーハの平坦度が低下してしまう。また、常圧ＣＶ
Ｄ酸化膜の様に表面のごく一部に回り込んだ酸化膜を研
磨した場合も同様に平坦度が低下する。
も、シリコンウェーハの裏面のみならず、エピタキシャ
ル成長を行う一主面（以下、表面と呼ぶ。）にも酸化膜
が形成されてしまう。従って、酸化膜形成後、表面の酸
化膜を除去する必要がある。表面の酸化膜除去に関して
は、研磨により除去する方法が一般的であるが、酸化膜
の研磨速度はシリコンに比べ非常に遅いため、熱酸化膜
のように表面全面に形成された酸化膜を研磨するには非
常に時間がかかる上、研磨ムラが発生しやすく、シリコ
ンウェーハの平坦度が低下してしまう。また、常圧ＣＶ
Ｄ酸化膜の様に表面のごく一部に回り込んだ酸化膜を研
磨した場合も同様に平坦度が低下する。
【０００７】そこで、裏面の酸化膜を保護した上でエッ
チングにより表面の酸化膜のみを除去したり、平面研削
により表面の酸化膜を除去したあと研磨する手法がある
が、いずれも工程が追加されるため、コストアップにな
る。
チングにより表面の酸化膜のみを除去したり、平面研削
により表面の酸化膜を除去したあと研磨する手法がある
が、いずれも工程が追加されるため、コストアップにな
る。
【０００８】
【発明が解決しようとする課題】ところで、近年、半導
体デバイスの高集積化、高精度化がますます進み、シリ
コンウェーハも大口径化の一途をたどっていて、直径２
００ｍｍ以上の大口径のシリコンウェーハに対する需要
が増大している。このような直径２００ｍｍ以上の大口
径シリコンウェーハのエピタキシャル成長においては、
エピタキシャル層の膜厚均一性および抵抗率分布の均一
性、遷移幅（異なるドーパント濃度を持つエピタキシャ
ル層とシリコンウェーハの境界付近で、ドーパント濃度
が遷移する領域の幅）低減、金属汚染低減などの品質を
実現するため、低温エピタキシャル成長プロセスが適用
される。低温エピタキシャル成長に用いられるウェーハ
は、上記品質を満足するため、従来の高温エピタキシャ
ル成長に比べて、さらに厳しいウェーハの平坦度の向上
や反りの低減が求められる。
体デバイスの高集積化、高精度化がますます進み、シリ
コンウェーハも大口径化の一途をたどっていて、直径２
００ｍｍ以上の大口径のシリコンウェーハに対する需要
が増大している。このような直径２００ｍｍ以上の大口
径シリコンウェーハのエピタキシャル成長においては、
エピタキシャル層の膜厚均一性および抵抗率分布の均一
性、遷移幅（異なるドーパント濃度を持つエピタキシャ
ル層とシリコンウェーハの境界付近で、ドーパント濃度
が遷移する領域の幅）低減、金属汚染低減などの品質を
実現するため、低温エピタキシャル成長プロセスが適用
される。低温エピタキシャル成長に用いられるウェーハ
は、上記品質を満足するため、従来の高温エピタキシャ
ル成長に比べて、さらに厳しいウェーハの平坦度の向上
や反りの低減が求められる。
【０００９】ところが、前述した様に、裏面の保護膜と
して常圧ＣＶＤ酸化膜や熱酸化膜を用いると、表面の平
坦度が低下し、かつシリコンウェーハに対するストレス
が大きいため、反りが大きくなってしまう。特に大口径
ウェーハではその影響は顕著である。そのため、フォト
リソ工程などのような厳しい平坦度を要求される工程で
不具合が生じてくる。更に、ストレスがあまりにも大き
いとウェーハに結晶欠陥を生じる。
して常圧ＣＶＤ酸化膜や熱酸化膜を用いると、表面の平
坦度が低下し、かつシリコンウェーハに対するストレス
が大きいため、反りが大きくなってしまう。特に大口径
ウェーハではその影響は顕著である。そのため、フォト
リソ工程などのような厳しい平坦度を要求される工程で
不具合が生じてくる。更に、ストレスがあまりにも大き
いとウェーハに結晶欠陥を生じる。
【００１０】
【課題を解決するための手段】本発明は、上記問題点を
鑑みなされたものであり、シリコンウェーハが直径２０
０ｍｍ以上の大口径であっても、シリコンウェーハ上に
成長するエピタキシャル層の膜厚均一性、抵抗率分布の
均一性、及び狭い遷移幅を維持したまま、シリコンウェ
ーハに及ぼすストレスが小さく、反りが小さくなり、し
かも、表面の酸化膜をエッチング除去する等の特別な工
程を加えることなく表面の平坦度が優れたシリコンウェ
ーハを実現するためのオートドープ防止用の保護膜を持
つシリコンウェーハを提供することを目的としている。
鑑みなされたものであり、シリコンウェーハが直径２０
０ｍｍ以上の大口径であっても、シリコンウェーハ上に
成長するエピタキシャル層の膜厚均一性、抵抗率分布の
均一性、及び狭い遷移幅を維持したまま、シリコンウェ
ーハに及ぼすストレスが小さく、反りが小さくなり、し
かも、表面の酸化膜をエッチング除去する等の特別な工
程を加えることなく表面の平坦度が優れたシリコンウェ
ーハを実現するためのオートドープ防止用の保護膜を持
つシリコンウェーハを提供することを目的としている。
【００１１】従って、本発明は、 １）一主面にドーパント揮散防止用保護膜を有する半導
体ウェーハの製造方法において、半導体ウェーハの一主
面にプラズマＣＶＤ法によりドーパント揮散防止用保護
膜を形成することを特徴とする、半導体ウェーハの製造
方法（請求項１）、 ２）一主面にドーパント揮散防止用保護膜を有し、他の
一主面に半導体薄膜をエピタキシャル成長させるための
半導体ウェーハの製造方法において、半導体ウェーハの
一主面にプラズマＣＶＤ法によりドーパント揮散防止用
保護膜を形成し、次いで該半導体ウェーハを、該半導体
薄膜をエピタキシャル成長させる際の温度よりも低い温
度で熱処理することを特徴とする、半導体ウェーハの製
造方法（請求項２）、 ３）一主面にドーパント揮散防止用保護膜を有する半導
体ウェーハの製造方法において、半導体ウェーハの一主
面にプラズマＣＶＤ法によりドーパント揮散防止用保護
膜を形成し、次いで他方の一主面を研磨することを特徴
とする、半導体ウェーハの製造方法（請求項３）、およ
び、 ４）一主面にドーパント揮散防止用保護膜を有し、他の
一主面に半導体薄膜をエピタキシャル成長させるための
半導体ウェーハの製造方法において、半導体ウェーハの
一主面にプラズマＣＶＤ法によりドーパント揮散防止用
保護膜を形成し、次いで該半導体ウェーハを、該半導体
薄膜をエピタキシャル成長させる際の温度よりも低い温
度で熱処理し、次いで他方の一主面を研磨することを特
徴とする、半導体ウェーハの製造方法（請求項４）を要
旨とするものである。
体ウェーハの製造方法において、半導体ウェーハの一主
面にプラズマＣＶＤ法によりドーパント揮散防止用保護
膜を形成することを特徴とする、半導体ウェーハの製造
方法（請求項１）、 ２）一主面にドーパント揮散防止用保護膜を有し、他の
一主面に半導体薄膜をエピタキシャル成長させるための
半導体ウェーハの製造方法において、半導体ウェーハの
一主面にプラズマＣＶＤ法によりドーパント揮散防止用
保護膜を形成し、次いで該半導体ウェーハを、該半導体
薄膜をエピタキシャル成長させる際の温度よりも低い温
度で熱処理することを特徴とする、半導体ウェーハの製
造方法（請求項２）、 ３）一主面にドーパント揮散防止用保護膜を有する半導
体ウェーハの製造方法において、半導体ウェーハの一主
面にプラズマＣＶＤ法によりドーパント揮散防止用保護
膜を形成し、次いで他方の一主面を研磨することを特徴
とする、半導体ウェーハの製造方法（請求項３）、およ
び、 ４）一主面にドーパント揮散防止用保護膜を有し、他の
一主面に半導体薄膜をエピタキシャル成長させるための
半導体ウェーハの製造方法において、半導体ウェーハの
一主面にプラズマＣＶＤ法によりドーパント揮散防止用
保護膜を形成し、次いで該半導体ウェーハを、該半導体
薄膜をエピタキシャル成長させる際の温度よりも低い温
度で熱処理し、次いで他方の一主面を研磨することを特
徴とする、半導体ウェーハの製造方法（請求項４）を要
旨とするものである。
【００１２】さらに、本発明は、 ５）上記方法で製造された半導体ウェーハ（請求項
７）、および、 ６）上記方法で製造された半導体ウェーハのドーパント
揮散防止用保護膜が形成されていない一主面に半導体薄
膜がエピタキシャル成長された半導体エピタキシャルウ
ェーハ（請求項８）も要旨とするものである。
７）、および、 ６）上記方法で製造された半導体ウェーハのドーパント
揮散防止用保護膜が形成されていない一主面に半導体薄
膜がエピタキシャル成長された半導体エピタキシャルウ
ェーハ（請求項８）も要旨とするものである。
【００１３】本発明において、ドーパント揮散防止用保
護膜は、酸化珪素膜、窒化珪素膜、シリコンオキシナイ
トライド膜のいずれかであるのが好ましい（請求項
５）。また、本発明において、ドーパント揮散防止用保
護膜と半導体ウェーハとの間のストレスが１×１０7 ｄ
ｙｎｅ／ｃｍ2 以下となるようにドーパント揮散防止用
保護膜を形成するのが好ましい（請求項６）。
護膜は、酸化珪素膜、窒化珪素膜、シリコンオキシナイ
トライド膜のいずれかであるのが好ましい（請求項
５）。また、本発明において、ドーパント揮散防止用保
護膜と半導体ウェーハとの間のストレスが１×１０7 ｄ
ｙｎｅ／ｃｍ2 以下となるようにドーパント揮散防止用
保護膜を形成するのが好ましい（請求項６）。
【００１４】本発明の実施の形態を図面を用いて説明す
る。まず、図１（ａ）に示すような、公知の作製方法に
より作製された半導体ウェーハ１を用意する。この半導
体ウェーハは、通常、鏡面研磨工程前のケミカルエッチ
ングウェーハを用いるが、片面あるいは両面を鏡面研磨
したポリッシングウェーハを用いても良い。
る。まず、図１（ａ）に示すような、公知の作製方法に
より作製された半導体ウェーハ１を用意する。この半導
体ウェーハは、通常、鏡面研磨工程前のケミカルエッチ
ングウェーハを用いるが、片面あるいは両面を鏡面研磨
したポリッシングウェーハを用いても良い。
【００１５】次に用意された半導体ウェーハの一方の面
に、図１（ｂ）に示すように、平行平板型のプラズマＣ
ＶＤ装置を用いて、プラズマＣＶＤ膜２を堆積する。堆
積するプラズマＣＶＤ膜の種類は限定されないが、原料
ガスの汎用性を考慮すると、酸化珪素膜、窒化珪素膜、
シリコンオキシナイトライド膜が適切である。堆積条件
は、堆積温度３００〜４５０℃、堆積圧力１〜１０ｔｏ
ｒｒ、堆積膜厚１００〜５００ｎｍの範囲で適切に調整
することにより、プラズマＣＶＤ膜の半導体ウェーハに
作用するストレスを好ましくは１×１０7 ｄｙｎｅ／ｃ
ｍ2 以下となるように制御する。ストレスの大きさは、
市販のレーザーラマン分光装置を用いてレーザー光をプ
ラズマＣＶＤ膜堆積面から入射することにより、非破壊
で測定できる。
に、図１（ｂ）に示すように、平行平板型のプラズマＣ
ＶＤ装置を用いて、プラズマＣＶＤ膜２を堆積する。堆
積するプラズマＣＶＤ膜の種類は限定されないが、原料
ガスの汎用性を考慮すると、酸化珪素膜、窒化珪素膜、
シリコンオキシナイトライド膜が適切である。堆積条件
は、堆積温度３００〜４５０℃、堆積圧力１〜１０ｔｏ
ｒｒ、堆積膜厚１００〜５００ｎｍの範囲で適切に調整
することにより、プラズマＣＶＤ膜の半導体ウェーハに
作用するストレスを好ましくは１×１０7 ｄｙｎｅ／ｃ
ｍ2 以下となるように制御する。ストレスの大きさは、
市販のレーザーラマン分光装置を用いてレーザー光をプ
ラズマＣＶＤ膜堆積面から入射することにより、非破壊
で測定できる。
【００１６】プラズマＣＶＤ膜を堆積後は、図１（ｃ）
に示すように、堆積面とは反対側の面を鏡面研磨するこ
とにより目的とするオートドープ防止用の保護膜を持つ
半導体ウェーハを得ることができる。この際、研磨する
面に堆積しているプラズマＣＶＤ膜は、熱酸化膜や常圧
ＣＶＤ酸化膜に比べ研磨速度が非常に速いため、鏡面研
磨により簡単に除去でき、半導体ウェーハの平坦度は損
なわれない。また、プラズマＣＶＤ膜の堆積面とは反対
側の面が鏡面である場合は、その鏡面側にプラズマＣＶ
Ｄ膜が回り込んで堆積されないようにすることにより、
その後の研磨を省略できる。
に示すように、堆積面とは反対側の面を鏡面研磨するこ
とにより目的とするオートドープ防止用の保護膜を持つ
半導体ウェーハを得ることができる。この際、研磨する
面に堆積しているプラズマＣＶＤ膜は、熱酸化膜や常圧
ＣＶＤ酸化膜に比べ研磨速度が非常に速いため、鏡面研
磨により簡単に除去でき、半導体ウェーハの平坦度は損
なわれない。また、プラズマＣＶＤ膜の堆積面とは反対
側の面が鏡面である場合は、その鏡面側にプラズマＣＶ
Ｄ膜が回り込んで堆積されないようにすることにより、
その後の研磨を省略できる。
【００１７】更に上記工程により得られた半導体ウェー
ハを用いて、図１（ｄ）に示すように、市販のエピタキ
シャル装置により、１０００℃以下の低温でエピタキシ
ャル層３を成長させることにより、所望する反りの小さ
いエピタキシャルウェーハを得ることができる。
ハを用いて、図１（ｄ）に示すように、市販のエピタキ
シャル装置により、１０００℃以下の低温でエピタキシ
ャル層３を成長させることにより、所望する反りの小さ
いエピタキシャルウェーハを得ることができる。
【００１８】尚、プラズマＣＶＤ膜を堆積したウェーハ
を、プラズマＣＶＤ膜の堆積工程後の鏡面研磨工程前
に、後に実施するエピタキシャル成長工程での処理温度
よりも低い温度で熱処理を行うと、プラズマＣＶＤ膜が
焼き固まり、よりオートドープ防止効果の高い保護膜が
得られる。ここで、その熱処理温度をエピタキシャル成
長温度よりも低い温度としたのは、焼き固まったプラズ
マＣＶＤ膜の半導体ウェーハに作用するストレスを低く
抑えるためである。
を、プラズマＣＶＤ膜の堆積工程後の鏡面研磨工程前
に、後に実施するエピタキシャル成長工程での処理温度
よりも低い温度で熱処理を行うと、プラズマＣＶＤ膜が
焼き固まり、よりオートドープ防止効果の高い保護膜が
得られる。ここで、その熱処理温度をエピタキシャル成
長温度よりも低い温度としたのは、焼き固まったプラズ
マＣＶＤ膜の半導体ウェーハに作用するストレスを低く
抑えるためである。
【００１９】
【実施例】チョクラルスキー法により作製されたシリコ
ンインゴットからシリコンウェーハ（直径２００ｍｍ、
主面が（１００）面、厚さ７５０μｍ、導電型ｐ型、抵
抗率０．０１Ω・ｃｍ）を３枚用意し、これらの一主面
にプラズマＣＶＤ装置（ノベラス社Concept-One)によ
り、プラズマＣＶＤ膜（酸化珪素膜、窒化珪素膜および
シリコンオキシナイトライド膜）をそれぞれ堆積した。
ンインゴットからシリコンウェーハ（直径２００ｍｍ、
主面が（１００）面、厚さ７５０μｍ、導電型ｐ型、抵
抗率０．０１Ω・ｃｍ）を３枚用意し、これらの一主面
にプラズマＣＶＤ装置（ノベラス社Concept-One)によ
り、プラズマＣＶＤ膜（酸化珪素膜、窒化珪素膜および
シリコンオキシナイトライド膜）をそれぞれ堆積した。
【００２０】尚、プラズマＣＶＤ膜堆積においては、酸
化珪素膜は、キャリアガスとして窒素を用いてモノシラ
ンと亜酸化窒素をプラズマ反応容器に供給し、成長温度
４２５℃、成長圧力３ｔｏｒｒで５００ｎｍ堆積した。
このときプラズマ反応容器内の基板上にある上部平板の
高周波供給電力を７００Ｗ、基板下部の平板に低周波電
力を３００Ｗ供給して、１×１０7 ｄｙｎｅ／ｃｍ2 以
下のストレスの酸化珪素膜を堆積した。窒化珪素膜は、
原料としてモノシランとアンモニアを用いた以外は酸化
珪素膜と同様の条件により１×１０7 ｄｙｎｅ／ｃｍ2
以下のストレスで、１００ｎｍ堆積した。また、シリコ
ンオキシナイトライド膜は、原料としてモノシラン、亜
酸化窒素、アンモニアを用いた以外は酸化珪素膜と同様
の条件により、１×１０7 ｄｙｎｅ／ｃｍ2 以下のスト
レスで、３００ｎｍ堆積した。３種類とも１×１０7 ｄ
ｙｎｅ／ｃｍ2 以下のストレスではウェーハの反りはほ
とんど見られなかった。
化珪素膜は、キャリアガスとして窒素を用いてモノシラ
ンと亜酸化窒素をプラズマ反応容器に供給し、成長温度
４２５℃、成長圧力３ｔｏｒｒで５００ｎｍ堆積した。
このときプラズマ反応容器内の基板上にある上部平板の
高周波供給電力を７００Ｗ、基板下部の平板に低周波電
力を３００Ｗ供給して、１×１０7 ｄｙｎｅ／ｃｍ2 以
下のストレスの酸化珪素膜を堆積した。窒化珪素膜は、
原料としてモノシランとアンモニアを用いた以外は酸化
珪素膜と同様の条件により１×１０7 ｄｙｎｅ／ｃｍ2
以下のストレスで、１００ｎｍ堆積した。また、シリコ
ンオキシナイトライド膜は、原料としてモノシラン、亜
酸化窒素、アンモニアを用いた以外は酸化珪素膜と同様
の条件により、１×１０7 ｄｙｎｅ／ｃｍ2 以下のスト
レスで、３００ｎｍ堆積した。３種類とも１×１０7 ｄ
ｙｎｅ／ｃｍ2 以下のストレスではウェーハの反りはほ
とんど見られなかった。
【００２１】その後、これらのウェーハを、プラズマＣ
ＶＤ膜を堆積した面とは反対側の面を研磨し、研磨した
面に、８００℃で４μｍ厚さの低温シリコンエピタキシ
ャル成長を行った。いずれのプラズマＣＶＤ膜をウェー
ハ裏面に堆積した場合においても、シリコンエピタキシ
ャル層のウェーハ面内における抵抗率分布は±５％以下
であり、遷移幅は、１１００℃で堆積したエピタキシャ
ル層と比較して、半分以下になった。これは、シリコン
ウェーハ中のドーパントのウェーハ裏面からのオートド
ープと、エピタキシャル層中への固相拡散が減少したた
めである。また、エピタキシャル層形成前後のウェーハ
の反り増加量は５μｍ以下と非常に少なかった。なお、
抵抗率は、ウェーハ面内で９点測定し、その抵抗率分布
はその測定値の最大値（Ｍ）と最小値（ｍ）を用い、次
式により算出した。 抵抗率分布（％）＝±（Ｍ−ｍ）／（Ｍ＋ｍ）
ＶＤ膜を堆積した面とは反対側の面を研磨し、研磨した
面に、８００℃で４μｍ厚さの低温シリコンエピタキシ
ャル成長を行った。いずれのプラズマＣＶＤ膜をウェー
ハ裏面に堆積した場合においても、シリコンエピタキシ
ャル層のウェーハ面内における抵抗率分布は±５％以下
であり、遷移幅は、１１００℃で堆積したエピタキシャ
ル層と比較して、半分以下になった。これは、シリコン
ウェーハ中のドーパントのウェーハ裏面からのオートド
ープと、エピタキシャル層中への固相拡散が減少したた
めである。また、エピタキシャル層形成前後のウェーハ
の反り増加量は５μｍ以下と非常に少なかった。なお、
抵抗率は、ウェーハ面内で９点測定し、その抵抗率分布
はその測定値の最大値（Ｍ）と最小値（ｍ）を用い、次
式により算出した。 抵抗率分布（％）＝±（Ｍ−ｍ）／（Ｍ＋ｍ）
【００２２】なお、本発明は、上記実施の形態に限定さ
れるものではない。上記実施の形態は例示であり、本発
明の特許請求の範囲に記載された技術的思想と実質的に
同一な構成を有し、同様な作用効果を奏するものは、い
かなるものであっても本発明の技術的範囲に包含され
る。
れるものではない。上記実施の形態は例示であり、本発
明の特許請求の範囲に記載された技術的思想と実質的に
同一な構成を有し、同様な作用効果を奏するものは、い
かなるものであっても本発明の技術的範囲に包含され
る。
【００２３】
【発明の効果】本発明によれば、半導体ウェーハ上に成
長するエピタキシャル層の膜厚均一性、抵抗率分布の均
一性、及び狭い遷移幅を維持して、ドーパント揮散防止
用保護膜のシリコンウェーハに及ぼすストレスが小さ
く、したがってウェーハが大口径であっても反りが小さ
く、しかも、特別な工程を加えることなく表面の平坦度
が優れた、裏面にドーパント揮散防止用保護膜を有する
シリコンウェーハ及びその半導体ウェーハを用いて作製
したエピタキシャルウェーハを提供することをができ
る。
長するエピタキシャル層の膜厚均一性、抵抗率分布の均
一性、及び狭い遷移幅を維持して、ドーパント揮散防止
用保護膜のシリコンウェーハに及ぼすストレスが小さ
く、したがってウェーハが大口径であっても反りが小さ
く、しかも、特別な工程を加えることなく表面の平坦度
が優れた、裏面にドーパント揮散防止用保護膜を有する
シリコンウェーハ及びその半導体ウェーハを用いて作製
したエピタキシャルウェーハを提供することをができ
る。
【図１】 （ａ）〜（ｃ）は、本発明による半導体ウェ
ーハの製造方法を示す模式図であり、（ｄ）は、（ｃ）
に示す半導体ウェーハを用いて作製されたエピタキシャ
ルウェーハを示す模式図である。
ーハの製造方法を示す模式図であり、（ｄ）は、（ｃ）
に示す半導体ウェーハを用いて作製されたエピタキシャ
ルウェーハを示す模式図である。
１…半導体ウェーハ、 ２…プラズマＣＶＤ膜、 ３…エピタキシャル層。
Claims (8)
- 【請求項１】 一主面にドーパント揮散防止用保護膜を
有する半導体ウェーハの製造方法において、半導体ウェ
ーハの一主面にプラズマＣＶＤ法によりドーパント揮散
防止用保護膜を形成することを特徴とする、半導体ウェ
ーハの製造方法。 - 【請求項２】 一主面にドーパント揮散防止用保護膜を
有し、他の一主面に半導体薄膜をエピタキシャル成長さ
せるための半導体ウェーハの製造方法において、半導体
ウェーハの一主面にプラズマＣＶＤ法によりドーパント
揮散防止用保護膜を形成し、次いで該半導体ウェーハ
を、該半導体薄膜をエピタキシャル成長させる際の温度
よりも低い温度で熱処理することを特徴とする、半導体
ウェーハの製造方法。 - 【請求項３】 一主面にドーパント揮散防止用保護膜を
有する半導体ウェーハの製造方法において、半導体ウェ
ーハの一主面にプラズマＣＶＤ法によりドーパント揮散
防止用保護膜を形成し、次いで他方の一主面を研磨する
ことを特徴とする、半導体ウェーハの製造方法。 - 【請求項４】 一主面にドーパント揮散防止用保護膜を
有し、他の一主面に半導体薄膜をエピタキシャル成長さ
せるための半導体ウェーハの製造方法において、半導体
ウェーハの一主面にプラズマＣＶＤ法によりドーパント
揮散防止用保護膜を形成し、次いで該半導体ウェーハ
を、該半導体薄膜をエピタキシャル成長させる際の温度
よりも低い温度で熱処理し、次いで他方の一主面を研磨
することを特徴とする、半導体ウェーハの製造方法。 - 【請求項５】 前記ドーパント揮散防止用保護膜が酸化
珪素膜、窒化珪素膜、シリコンオキシナイトライド膜の
いずれかであることを特徴とする、請求項１ないし４に
記載の半導体ウェーハの製造方法。 - 【請求項６】 前記ドーパント揮散防止用保護膜と半導
体ウェーハとの間のストレスが１×１０7 ｄｙｎｅ／ｃ
ｍ2 以下となるようにドーパント揮散防止用保護膜を形
成することを特徴とする、請求項１ないし５に記載の半
導体ウェーハの製造方法。 - 【請求項７】 請求項１ないし６に記載された方法で製
造された半導体ウェーハ。 - 【請求項８】 請求項１ないし６に記載された方法で製
造された半導体ウェーハのドーパント揮散防止用保護膜
が形成されていない一主面に半導体薄膜がエピタキシャ
ル成長された半導体エピタキシャルウェーハ。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9936796A JPH09266175A (ja) | 1996-03-28 | 1996-03-28 | 半導体ウェーハの製造方法及び半導体ウェーハ |
| EP97302067A EP0798765A3 (en) | 1996-03-28 | 1997-03-26 | Method of manufacturing a semiconductor wafer comprising a dopant evaporation preventive film on one main surface and an epitaxial layer on the other main surface |
| US08/826,137 US5834363A (en) | 1996-03-28 | 1997-03-27 | Method of manufacturing semiconductor wafer, semiconductor wafer manufactured by the same, semiconductor epitaxial wafer, and method of manufacturing the semiconductor epitaxial wafer |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9936796A JPH09266175A (ja) | 1996-03-28 | 1996-03-28 | 半導体ウェーハの製造方法及び半導体ウェーハ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09266175A true JPH09266175A (ja) | 1997-10-07 |
Family
ID=14245590
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9936796A Pending JPH09266175A (ja) | 1996-03-28 | 1996-03-28 | 半導体ウェーハの製造方法及び半導体ウェーハ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09266175A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006120865A (ja) * | 2004-10-21 | 2006-05-11 | Sumco Corp | 半導体基板の製造方法及び半導体基板 |
| US7214271B2 (en) | 2001-09-27 | 2007-05-08 | Shin-Etsu Handotai Co., Ltd. | Silicon single crystal wafer process apparatus, silicon single crystal wafer, and manufacturing method of silicon epitaxial wafer |
| JP2008294045A (ja) * | 2007-05-22 | 2008-12-04 | Shin Etsu Handotai Co Ltd | Ｓｏｉウエーハの製造方法 |
-
1996
- 1996-03-28 JP JP9936796A patent/JPH09266175A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7214271B2 (en) | 2001-09-27 | 2007-05-08 | Shin-Etsu Handotai Co., Ltd. | Silicon single crystal wafer process apparatus, silicon single crystal wafer, and manufacturing method of silicon epitaxial wafer |
| JP2006120865A (ja) * | 2004-10-21 | 2006-05-11 | Sumco Corp | 半導体基板の製造方法及び半導体基板 |
| JP4492293B2 (ja) * | 2004-10-21 | 2010-06-30 | 株式会社Ｓｕｍｃｏ | 半導体基板の製造方法 |
| JP2008294045A (ja) * | 2007-05-22 | 2008-12-04 | Shin Etsu Handotai Co Ltd | Ｓｏｉウエーハの製造方法 |
| WO2008146441A1 (ja) * | 2007-05-22 | 2008-12-04 | Shin-Etsu Handotai Co., Ltd. | Ｓｏｉウエーハの製造方法 |
| US7985660B2 (en) | 2007-05-22 | 2011-07-26 | Shin Etsu Handotai Co., Ltd. | Method for manufacturing soi wafer |
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