JP5232719B2 - エピタキシャル被覆された半導体ウェハの製造方法 - Google Patents

エピタキシャル被覆された半導体ウェハの製造方法 Download PDF

Info

Publication number
JP5232719B2
JP5232719B2 JP2009112411A JP2009112411A JP5232719B2 JP 5232719 B2 JP5232719 B2 JP 5232719B2 JP 2009112411 A JP2009112411 A JP 2009112411A JP 2009112411 A JP2009112411 A JP 2009112411A JP 5232719 B2 JP5232719 B2 JP 5232719B2
Authority
JP
Japan
Prior art keywords
semiconductor wafer
wafer
susceptor
temperature
stress
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2009112411A
Other languages
English (en)
Other versions
JP2009272633A (ja
Inventor
シャウアー ラインハルト
ハーガー クリスティアン
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Siltronic AG
Original Assignee
Siltronic AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Siltronic AG filed Critical Siltronic AG
Publication of JP2009272633A publication Critical patent/JP2009272633A/ja
Application granted granted Critical
Publication of JP5232719B2 publication Critical patent/JP5232719B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/20—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02532—Silicon, silicon germanium, germanium
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B25/00—Single-crystal growth by chemical reaction of reactive gases, e.g. chemical vapour-deposition growth
    • C30B25/02—Epitaxial-layer growth
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B25/00—Single-crystal growth by chemical reaction of reactive gases, e.g. chemical vapour-deposition growth
    • C30B25/02—Epitaxial-layer growth
    • C30B25/10—Heating of the reaction chamber or the substrate
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B29/00—Single crystals or homogeneous polycrystalline material with defined structure characterised by the material or by their shape
    • C30B29/02—Elements
    • C30B29/06—Silicon
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B33/00—After-treatment of single crystals or homogeneous polycrystalline material with defined structure
    • C30B33/02—Heat treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02373—Group 14 semiconducting materials
    • H01L21/02381—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/0262—Reduction or decomposition of gaseous compounds, e.g. CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02656—Special treatments
    • H01L21/02664—Aftertreatments
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/324—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering

Landscapes

  • Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Materials Engineering (AREA)
  • Organic Chemistry (AREA)
  • Metallurgy (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • General Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Thermal Sciences (AREA)
  • Chemical Vapour Deposition (AREA)
  • Crystals, And After-Treatments Of Crystals (AREA)

Description

本発明は、化学気相蒸着（ＣＶＤ）により被覆された前面を有する半導体ウェハの製造方法に関する。
化学気相蒸着の際に、特にポリシングされた半導体ウェハ上にエピタキシャル層を蒸着する際に、特に「オートドーピング」及び「ハロー」の用語により公知である２つの現象が生じることがある。
「オートドーピング」の場合に、前記半導体ウェハの背面からドーパントが前記気相を介して、半導体ウェハの前面に案内される堆積ガス中に達する。前記ドーパントは次に前記半導体ウェハの前面の主に周辺領域にエピタキシャル層内へ組み込まれ、それにより程度に差はあるが前記エピタキシャル層の比抵抗の明確な不所望な半径方向の変動を引き起こす。
「ハロー」とは散乱光効果を表し、前記散乱光効果は前記半導体ウェハの背面の光を散乱する構造により引き起こされ、前記半導体ウェハの背面を視準された光ビームで照射する際に明らかになる。前記構造は、自然酸化膜を有する領域と、前記酸化膜が存在しないか又はもはや存在しない領域とが隣接する、半導体ウェハの背面の表面の移行部を表す。前記移行部は、本来のエピタキシャル蒸着の前に水素雰囲気中での前処理（プリベーク）の間に自然酸化膜の除去が不完全であった場合に生じる。この効果を定量化する方法は例えばKLA Tencor社のＳＰ１光散乱測定装置を用いて、いわゆるＤＮＮ（DarkField Narrow Normal）通路又はＤＷＮ（DarkField Wide Normal）通路中での、ヘイズ（曇り、不透明性）の散乱光測定である。
「オートドーピング」の問題を回避するためにUS 6129047では、半導体ウェハを保持するサセプタの凹設部（ポケット）の底面中にスリットを設け、前記スリットは前記底面の外縁部に配置されることを提案する。前記半導体ウェハの背面から外方に拡散するドーパントは、前記ウェハ背面にサセプタ中のスリットを通して供給されるパージガスにより、予め前記半導体ウェハの前面に到達せずに、前記反応器から除去することができる。
US 6596095 B2によると、同じ目的で、サセプタの全体の底面に複数の小さな穿孔が存在している。前記半導体の背面から外方拡散するドーパントの搬出は、この場合でもパージガスの案内によって行われる。前記措置は、「ハロー」形成に対しても有効である、それというのも、前記「ハロー」形成は自然酸化膜の除去により軽減され、次いで自然酸化物の解消の際に生じるガス状の反応生成物は同様に底面中の穿孔を通して通過するパージガスにより搬出されるためである。
DE 10328842には、少なくとも１５％の気孔率を有しかつ０．５〜１．５ｇ／ｃｍ3の密度を有するガスを通す構造を有するサセプタが開示されている。このような多孔性サセプタの使用により、前処理の間に自然酸化膜の解消の際に生じるガス状の反応生成物並びに被覆されるべき半導体ウェハから外方拡散するドーパントは、前記サセプタの孔を通して前記サセプタの背面側に抜け出て、パージガスにより収容され、前記反応器から除去することができる。記載されたサセプタの使用により、複数の穿孔を有するサセプタの場合に生じる前記半導体ウェハの背面の不所望なナノトポグラフィー効果も回避される。サセプタ中の複数の穿孔によって、被覆されるべき半導体ウェハの前面及び背面の温度フィールドが影響され、それにより局所的に異なる堆積速度が生じ、最終的に前記のナノトポグラフィー効果が生じる。ナノトポグラフィーの用語は、ナノメータ範囲での高さ変動を表し、前記の高さ変動は０．５ｍｍ〜１０ｍｍのラテラルな広がりにわたり測定される。
半導体ウェハのエピタキシャル被覆の際の更なる問題は、エピタキシャル被覆された半導体ウェハ中の転位及び滑りを引き起こしかねない応力である。
半導体ウェハ中の滑りを認識するためには複数の方法が公知である。一方では、視準光を用いた視覚検査による、半導体ウェハの表面を検査する機器による、又はナノトポグラフィーを測定するために適した機器による方法である。
これに関する最も敏感な方法は、しかしながらＳＩＲＤ（Scanning Infrared Depolarization）である、それというのも、このＳＩＲＤは滑りが検出されるだけではなく、光弾性応力も測定できるためである。光学的複屈折が引き起こされることに基づく、この応力フィールド、滑り、滑り線、エピタキシャル欠陥を認識するためのＳＩＲＤ法は、例えばUS 6825487 B2に記載されている。
エピタキシャル被覆された半導体ウェハ中での熱により引き起こされた応力は、前記半導体ウェハのエピタキシーの場合に、水素雰囲気中での前処理工程（ベーク）の間に前記温度を、前記水素雰囲気に塩化水素の添加（ＨＣｌエッチング）及び本来の被覆工程の間に低下させることができる場合に回避することができる。
しかしながら、比較的低い被覆温度により、不所望な結晶欠陥、例えば積層欠陥が又は典型的なエピタキシャル欠陥（これは「ヒルロック」、「マウンド」又は「ピット」の用語により公知である）が多く出現することになる。極めて低い温度の場合には、それどころか多結晶成長が生じることがある。更なる欠点は、エピタキシャル被覆層の悪化したエッジロールオフ並びに前記半導体ウェハの局所的平面性の悪化（ジオメトリー、ＳＦＱＲ）である。更に、この成長速度は堆積温度が低下すると共に低下し、これは前記プロセスを不経済にする。
従って、前処理温度及び堆積温度の低下は、それと関連する欠点のためにいずれの場合も受け入れられない。
枚葉式反応器（例えばCentura 300 mm）でのエピタキシャル被覆のために寸法形状に関する良好な特性を達成するために、どうしても高温にすることが必要である、それというのも前記ウェハの初期寸法形状を維持するか又は改善するために、前記ウェハの縁部での層厚の分配だけが適しているためである。
低い温度の場合に、ウェハの縁部付近の層厚は減少し始め、一般に既にある程度のエッジロールオフを有する初期寸法形状は悪化し始める。比較的高い堆積温度の場合に、このエピタキシャル層の厚さは上昇する傾向を示し、前記基板のエッジロールオフは相殺される。
比較的高い蒸着温度の場合に、しかしながらウェハ中の応力が著しく高まる。それにより、結晶中での転位がより容易に形成及び移行することが生じる（それというのも高温の場合にこのためにより少ない活性化エネルギーを要するだけであるためである）。つまり、ウェハとサセプタとの間の僅かな温度差の場合でも、応力を生じさせるためのエネルギーは十分である。
これは、被覆の間に堆積ガスがウェハの下に達し、いくつかの箇所でウェハがサセプタと癒着することを引き起こす効果と関連している。この効果は「ブリッジング」といわれる。このようなサセプタとウェハとの結合ブリッジは熱ブリッジを形成し、前記サセプタ又は前記ウェハがより高い温度を有するかどうかに依存して、熱がウェハ中に伝えられるか又はウェハから取り去られることにより生じる。この熱の流れはまた、ウェハ中の応力を引き起こす。
US 2001/0037761 A1は、サセプタをその上に裁置される半導体ウェハと共に熱処理にかけ、ウェハのバルク中の内部ゲッタリング特性を達成することを開示している。内部ゲッタリングは、この場合、酸素析出物により可能となる。ＣＺ法を用いて引き上げられた単結晶及びこの単結晶から製造されたウェハは、通常では酸素を１０〜１８ｐｐｍの濃度で含有する。熱処理及び引き続く冷却によって、前記ウェハは前記ウェハの表面下に酸素析出物が存在しない領域を有し、バルク中では金属不純物用の内部ゲッターとして作用する酸素析出物（ＢＭＤ＝バルク微小欠陥（bulk micro defect）とも言われる）が存在することを達成できる。
エピタキシー反応器中で、前記半導体ウェハはこのためにまず少なくとも１１７５℃の温度にまで、有利に１３００℃までの高い温度にまでもたらされ、数秒（例えば１２〜１５ｓ）間この温度に保持され、次いで、例えば１０〜１５℃／ｓの冷却速度で冷却される。前記半導体ウェハがサセプタから除去されている場合には、より高い冷却速度も可能である。サセプタは、通常では１つ以上の開口（これはいわゆるリフトピンホール）を有し、このピンホールを通してピン（いわゆるリフトピン）を用いて、半導体ウェハを持ち上げることができ、前記サセプタは当初の位置にとどまる。それにより、半導体ウェハは、もはや熱いサセプタと接触しないことが達成でき、これは２５〜３０℃／ｓの冷却速度を可能にする。
US 5198071は、この「ブリッジング」効果が、エピタキシャル堆積の際に、最初の成長速度をまず０．１〜１μｍ／分に制限することにより解消することを提案している。しかしながら、この種の低い成長速度は前記プロセスを不経済にする。更に、前記エピタキシャル堆積の後でかつ冷却工程の前に（つまり堆積温度で）ウェハとサセプタとの間のブリッジング材料をエッチングにより除去することを提案している。しかしながら、これは、ウェハとサセプタとの間の前記結合ブリッジだけでなく、ウェハ背面のシリコン材料もエッチングにより取り去り、ウェハの全体の形状寸法を悪化させかねないという欠点を有する。DE102005045338は、シリコンウェハの背面にシリコン材料の形の隆起部を設け、前記隆起部がエピタキシャル被覆すべきシリコンウェハによりもたらされるエッジロールオフを少なくとも部分的に補償することを開示している。ガス流及び処理時間の適当な選択により、前記シリコンウェハの背面に設けられる高さ及び面積を適切に調節できる。これは、しかしながらUS 5198071に提案されたブリッジング材料及び背面析出のエッチングによる取り去りにより相殺される。
US 6129047 US 6596095 B2 DE 10328842 US 6825487 B2 US 2001/0037761 A1 US 5198071 DE102005045338
このため、本発明者は、先行技術の欠点を回避しながら応力のないエピタキシャル被覆させた半導体ウェハを提供するという課題を設定した。
本発明の前記課題は、少なくとも前面がポリシングされた半導体ウェハを準備し、枚葉式エピタキシャル反応器中のサセプタに裁置し、１０００〜１２００℃の温度で化学気相蒸着によりエピタキシャル層をポリシングされた前面に設けることにより被覆するエピタキシャル被覆させた半導体ウェハの製造方法において、エピタキシャル被覆が行われた後に、前記半導体ウェハを１２００〜９００℃の温度範囲で、１秒あたり５℃より低い速度で冷却する、エピタキシャル被覆させた半導体ウェハの製造方法により解決される。
通常では、枚葉式反応器（例えばAMATのCentura又はASMのEpsilon）の場合に、エピタキシャル被覆の後にプロセス室からプロセスガスをパージして除去するためになお数秒間パージを続ける。次いで、高いランプレート（＞５℃／ｓ）で冷却され、しばしばランプも完全にスイッチオフされ、一定の出力で冷却される。これによりウェハ中の応力は高まる。
本発明の場合には、しかしながらまだ高い温度で５℃／ｓ未満の低いランプレートで、有利に１〜５℃／ｓで、特に有利に３℃／ｓ以下で、更に特に有利に１．５℃／ｓ以下で冷却される。
例えば、このエピタキシャル被覆は１１５０℃の温度で行われる。引き続き、１１５０〜１０５０℃の温度範囲で、１〜２℃／ｓのランプレートで冷却し、１０５０℃より下では１０５０℃〜９５０℃の温度範囲で３℃／ｓで冷却する。
９００℃を下回る低い温度で、有利に５℃／ｓ以上で冷却される。
本発明者は、低いランプレートにより高い温度（この温度の場合でも転位の移行のためのエネルギーはまだ極めて僅かである）で、ウェハとサセプタとの間に大きな温度差が生じることが抑制されることを知見した。それにより熱流も低減され、これはまたもや応力及びそれと共に転位の移行を抑制する。
特に、前記ウェハの冷却時に、前記サセプタと前記ウェハとを常に同じ温度に保つことは、先行技術の場合にはほとんど不可能である。従って、先行技術において生じる応力は冷却の際に増大する。
本発明の前記課題は、少なくとも前面がポリシングされた半導体ウェハを準備し、枚葉式エピタキシャル反応器中のサセプタに裁置し、１０００〜１２００℃の堆積温度で化学気相蒸着によりエピタキシャル層をポリシングされた前面に設けることにより被覆するエピタキシャル被覆させた半導体ウェハの製造方法において、エピタキシャル被覆が行われた後に堆積温度で前記半導体ウェハを１〜６０秒間持ち上げて、堆積された半導体材料により生じたサセプタとウェハとの間の結合を、ウェハが冷却される前に裂開することを保障することを特徴とする、エピタキシャル被覆させた半導体ウェハの製造方法によっても解決される。
この場合でも、エピタキシャル被覆が行われかつウェハを持ち上げた後に、前記ウェハを１２００〜９００℃の温度範囲内で５℃／ｓよりも低い速度で冷却することも有利である。
ウェハを短時間持ち上げることにより、ウェハとサセプタとの間の場合による結合ブリッジ（ブリッジング）を裂開することが達成される。それにより、ウェハとサセプタとの間での大量の熱が流れることが抑制される、それというのも理想的にはこのように点接触が存在するだけであるためである。
このウェハは、有利に約１秒〜５秒までの短時間持ち上げられる。前記ウェハは、この場合、有利に約１ｍｍ〜約２ｍｍ持ち上げられるだけである。
このウェハは、有利に先行技術によるリフトピンを用いて持ち上げられる。
引き続き、前記ウェハを再びサセプタ上に裁置することで、前記サセプタの熱を調整する作用を利用する。
このウェハを短時間持ち上げた後及び冷却の間に、前記ウェハを再びサセプタに裁置する。
これとは別に、前記ウェハは若干長く、有利に１０〜６０ｓ間持ち上げられる。従って、一方で、またもや結合ブリッジ（ブリッジング）は裂開され、他方で、持ち上げプロセスの際にまだ高い温度で場合による応力をまたもやいくらか解消させることができる。
本発明による方法の場合に、まず少なくとも前面がポリシングされた多数の半導体ウェハを準備する。
このため、先行技術により、有利にチョクラルスキー法によるるつぼ引き上げにより製造された単結晶を、公知の切断法で、有利に遊離砥粒（スラリー）又は固定砥粒（ダイヤモンドワイヤ）を用いたワイヤソーにより多数の半導体ウェハに切り分ける。
更に、機械加工工程、例えば連続する片面研磨法、同時両面研磨法（ＤＤＧ）又はラッピングが行われる。半導体ウェハのエッジは、場合により存在する機械的標識、例えばノッチ又はフラットを含めて、一般に加工される（エッジ−ノッチ−研削）。
更に、洗浄工程及びエッチング工程を含む化学的処理工程が行われる。
研磨工程、洗浄工程及びエッチング工程の後に、先行技術により、有利に一次研磨による前記半導体ウェハの表面の平滑化が行われる。これは、有利に両面ポリシング（ＤＳＰ）によって行われ、前記半導体ウェハはこのために薄い歯付ディスク内にルーズに挿入され、前面と背面とを同時に研磨布で覆われた上定盤と下定盤との間を「自由に浮動して」ポリシングされる。
更に、準備された半導体ウェハの前面を有利に条痕がなくなるようにポリシングする、例えば軟らかい研磨布でアルカリ性ポリシングゾルを用いてポリシングされる。文献中には前記工程はＣＭＰポリシング（ケモメカニカルポリシング（chemo-mechanical polishing））としてしばしば表される。
前記ポリシングの後に、前記半導体ウェハを有利に先行技術により親水性に洗浄し及び乾燥させる。
引き続き、エピタキシャル層を準備された半導体ウェハの研磨された前面に枚葉式反応器中で堆積させる。
前記半導体ウェハは、この場合、有利にサセプタ上に直接置かれるのではなく、前記サセプタ上に裁置されているリング上に置かれ、前記半導体ウェハの背面はサセプタの底面側に向いている。
前記サセプタの底面は、有利にガス透過性構造を有する（多孔性、例えば先行技術によるフェルト型サセプタ、又は多孔型サセプタ）。
前記リングは有利に炭化ケイ素からなるリングである。
エピタキシャル反応器は、有利に枚葉式反応器、特に有利にASM社又はApplied Materials社の枚葉式反応器（AMAT Centura Epi）である。
この準備された半導体ウェハは、有利に１５０ｍｍ、２００ｍｍ、３００ｍｍ及び４５０ｍｍの直径を有する。
前記反応体ウェハの前処理の間に、エピタキシャル被覆させるべき半導体ウェハは通常では予熱され、パージガス、通常では水素雰囲気にさらされて、自然酸化膜が除去される。
前記酸化膜の除去の後、通常ではエッチング媒体、有利に塩化水素を前記パージガスに添加して、エピタキシャル層を堆積させる前に前記半導体ウェハの前面の表面を平滑にする。
エピタキシャル層の堆積のために、エピタキシャル被覆させる半導体ウェハを通常では堆積温度にもたらし、前記半導体ウェハの前面を堆積ガスと接触させ、前記基板ウェハの背面は更に前記パージガスの影響にさらしたままにする。
前記堆積ガスは、通常では、その化学的分解の後に層を形成する材料を提供する化合物を含有する。前記材料には、有利にケイ素、ゲルマニウム及びドーパント、例えばホウ素、リン又はヒ素が含まれる。
特に、堆積ガスはトリクロロシラン、水素及びジボランから構成されるのが有利である。
前記エピタキシャル層を堆積させた後に、このエピタキシャル被覆させた半導体ウェハを、有利に前記反応器を貫流する水素流中で冷却させる。
有利にサセプタ上に裁置されたリングの効果は、前記半導体ウェハを前記サセプタと接触させないことであり、従ってその面内に応力点がないか又は僅かにしかない。前記半導体ウェハは、従って、その面内に広範囲に応力を有しておらず、つまり機械的応力を有していない。
サセプタに裁置されたリング（２つの部分からなるウェハホルダ）とは別に、これは１つの部分からなるサセプタでのエッジサポートによっても達成することができる（いわゆるレッジサポート）。このようなサセプタの使用は特に有利である。
更に、炭化ケイ素からなるリングは、半導体ウェハとサセプタとの間の一種の絶縁又は熱緩衝であるという作用を有する。これは、エッジ部での支持点でも、転位及び滑りを引き起こしかねない熱による応力があまり生じないという効果を有する。
前記の使用された枚葉式反応器は、通常ではＩＲランプによって上下から加熱される。
慣用のサセプタ（裁置されるリングなし、レッジなし）の使用の場合に、前記半導体ウェハは前処理工程及び被覆工程の間にサセプタよりも高温であるという効果を有する。この場合、前記サセプタとの接触点で熱により引き起こされる応力が生じ、前記応力は最悪の場合には前記半導体ウェハの転位及び滑りを引き起こしてしまう。
しかしながら、炭化ケイ素からなる裁置されたリングを有するサセプタの場合には、前記リングの温度は前記サセプタの温度よりも高く、前記半導体ウェハの温度とほぼ同じ温度値である。先行技術の場合に生じる熱応力を低減することができる。
前記効果は、半導体ウェハの温度がサセプタの温度よりも低い場合に生じ、これは堆積工程後の半導体ウェハの冷却の場合に該当する。この場合でも前記リングは一種の熱緩衝として作用する。
しかしながら、サセプタに裁置された付加的リングの使用により背面の堆積を常に回避できるとはいえないことが明らかになった、それというのも、堆積ガスはやはりサセプタと半導体ウェハとの間に到達し、それにより前記半導体ウェハの背面に到達できるためである。
従って、付加的なリングサポートが使用されている場合であっても、エピタキシャル被覆後にウェハを持ち上げて、半導体ウェハとサセプタとの間の結合箇所を裂開させることが特に有利である。
エピタキシャル被覆させるべき半導体ウェハは有利に単結晶シリコンからなるウェハであり、前記ウェハ上にエピタキシャルシリコン層が設けられる。
エピタキシャル被覆させるべきシリコンウェハの少なくとも前面はポリシングされているのが有利である。
エピタキシャル被覆させるべきシリコンウェハの背面はエッチングされかつポリシングされているのが有利である。
前記のエピタキシャル被覆させるべきシリコンウェハは、有利に１５０ｍｍ、２００ｍｍ、３００ｍｍ及び４５０ｍｍの直径を有する。
前記の本発明による方法は、前面及び背面を有し、その前面にエピタキシャル層が設けられていて、かつ光弾性応力測定（ＳＩＲＤ）により特に周辺領域に応力がない半導体ウェハを製造するために適している。
例えば、応力の測定のために、PVA TePla社のＳＩＲＤ（Scanning Infrared Depolarization）計測系又はJenaWave社の機器SIRD-300が適している。前記TePla SIRD機器の感度は６ｋＰａである。
前記ＳＩＲＤ計測機器を用いて、前記半導体ウェハの前面及び背面も、周辺領域も調査することができる。例えば寸法測定機器の場合には、僅かな周辺部除外領域だけが存在する（通常では０．５ｍの周辺部除外領域）。
前記周辺領域とは、例えば、ウェハの周辺部除外領域から内側の中心に向って延在するウェハのリング状の領域であると解釈される。直径３００ｍｍのウェハで、周辺部除外領域０．５ｍｍでのＳＩＲＤ測定の場合には、例えば、外径２９９ｍｍ及び内径２９３ｍｍの３ｍｍの幅のリングであることができる（従ってウェハの中心から見て半径値は１４９．５〜１４６．５ｍｍ）。
ＳＩＲＤによって調査される半導体ウェハ中の応力に関するデータは、他に記載がない限り、前記半導体ウェハの前面及び背面及び周辺領域に関する。
ＳＩＲＤによる応力の特性決定のために、有利に使用された装置の感度に相当する応力限界値を設定する。前記応力限界値を上回る応力が検出できない場合には、前記ウェハは使用された計測学によりＳＩＲＤ応力なしと見なすことができる。
Jenawave社のＳＩＲＤ計測機器は、ウェハの所定の領域、つまり周辺領域だけを調査することができる。
更に、所定の領域、特にノッチ領域並びに測定装置の支持点を測定及び分析から除外することもできる。
前記半導体ウェハは、有利に、前面がポリシングされかつ前記のポリシングされた前面にエピタキシャル層を備えた半導体ウェハである。
前記半導体ウェハの背面はエッチングされかつポリシングされているのが有利である。
前記半導体ウェハは、有利に１５０ｍｍ、２００ｍｍ、３００ｍｍ及び４５０ｍｍの直径を有する。
前記のエピタキシャル被覆された半導体ウェハは有利にエピタキシャルシリコン層が設けられている単結晶シリコンからなるウェハである。
次に、本発明を図面により具体的に説明する。
本発明によるＳＩＲＤ測定結果を示す。 先行技術によるエピタキシャル被覆されたウェハに関するＳＩＲＤ測定結果を示す。 ＳＩＲＤ測定の際に見える周辺部での支持点の意味が解明される。 先行技術によるエピタキシャル被覆されたウェハに関するＳＩＲＤ測定結果を示す。 本発明によるエピタキシャル被覆されたウェハに関するＳＩＲＤ測定結果を示す。 本発明によるエピタキシャル被覆されたウェハに関するＳＩＲＤ測定結果を示す。
図１は、本発明によるエピタキシャル被覆された半導体ウェハのＳＩＲＤ測定結果を示す。ここでは、周辺部にも前記半導体ウェハの領域内にも応力フィールドは示されていない。この４つの明らかな点は、ＳＩＲＤ測定機器の３つの支持点及びオリエンテーションノッチ（Notch）に起因する。
図２は、先行技術によるエピタキシャル被覆された半導体ウェハのＳＩＲＤ測定結果を示す。ここでは、局所的な応力フィールドは前記半導体ウェハの周辺部で測定され、前記応力フィールドは１２０キロパスカルの応力差に相当する。
この干渉縞は前記ウェハの厚さの変化を示さない。「縞」は、それぞれ異なる位相速度を有する通常レーザー光線及び異常レーザー光線の緩衝により生じる。
図３は、図１においてみられる支持点の意味を示す。３つの支持点を見ることができ、これらの支持点はＳＩＲＤ計測機器の支持装置上に前記半導体ウェハを裁置することに起因している。更に他の１つの点を確認することができ、この点は機械的標識、例えばノッチ又はフラット又はレーザーマーキングに起因している。
前記の支持点並びに場合により存在する機械的標識は、半導体ウェハのそれぞれのＳＩＲＤ測定の場合に見られる。しかしながら、重大な応力フィールドではなく、これらはＳＩＲＤによって定量的に検出可能である。
図４〜６の実施例について、０．５ｍｍの周辺部除外領域を用いて、前記ウェハの周辺領域を４ｍｍの幅のリングにおいてＳＩＲＤで調査した。前記測定感度は６ｋＰａであった。
リング状のＳｉＣサポートを備えた多孔性サセプタをそれぞれの場合に使用した。
図４は、標準冷却を行った、先行技術によるエピタキシャル被覆された半導体ウェハの周辺部のＳＩＲＤ測定結果を示す。
ここでは、４つの常に存在する点（支持点及びノッチ）の他にさらなる応力フィールドが示されている。
図５及び６は、本発明によるエピタキシャル被覆された半導体ウェハの周辺部のＳＩＲＤ測定結果を示す。
図５中のウェハは、エピタキシャル被覆後に本発明により冷却した。
この調査された領域はＳＩＲＤにより応力がない。
図６中のウェハは、エピタキシャル被覆後に、本発明により短時間持ち上げられ、ウェハとサセプタとの間の結合ブリッジを裂開した。
この場合でも、調査された領域はＳＩＲＤにより応力がない。

Claims (3)

  1. 少なくとも前面がポリシングされた単結晶シリコンからなる半導体ウェハを準備し、枚葉式エピタキシャル反応器中のサセプタに裁置し、１０００〜１２００℃の温度で化学気相蒸着によりエピタキシャル層をポリシングされた前面に設けることにより被覆するエピタキシャル被覆させた半導体ウェハの製造方法において、エピタキシャル被覆が行われた後に、前記半導体ウェハを１２００〜９００℃の温度範囲で、１秒あたり５℃より低い速度で冷却し、前記半導体ウェハを、９００℃の温度の達成後に、１秒あたり５℃以上の速度で冷却する、エピタキシャル被覆させた半導体ウェハの製造方法。
  2. 半導体ウェハを、１２００〜９００℃の温度範囲内で、１秒あたり３℃以下の速度で冷却する、請求項１記載の方法。
  3. 半導体ウェハを、１２００〜１０００℃の温度範囲内で、１秒あたり１．５℃以下の速度で冷却する、請求項２記載の方法。
JP2009112411A 2008-05-09 2009-05-07 エピタキシャル被覆された半導体ウェハの製造方法 Active JP5232719B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
DE102008023054A DE102008023054B4 (de) 2008-05-09 2008-05-09 Verfahren zur Herstellung einer epitaxierten Halbleiterscheibe
DE102008023054.5 2008-05-09

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2011255155A Division JP5264977B2 (ja) 2008-05-09 2011-11-22 エピタキシャル被覆された半導体ウェハの製造方法

Publications (2)

Publication Number Publication Date
JP2009272633A JP2009272633A (ja) 2009-11-19
JP5232719B2 true JP5232719B2 (ja) 2013-07-10

Family

ID=41180337

Family Applications (2)

Application Number Title Priority Date Filing Date
JP2009112411A Active JP5232719B2 (ja) 2008-05-09 2009-05-07 エピタキシャル被覆された半導体ウェハの製造方法
JP2011255155A Active JP5264977B2 (ja) 2008-05-09 2011-11-22 エピタキシャル被覆された半導体ウェハの製造方法

Family Applications After (1)

Application Number Title Priority Date Filing Date
JP2011255155A Active JP5264977B2 (ja) 2008-05-09 2011-11-22 エピタキシャル被覆された半導体ウェハの製造方法

Country Status (7)

Country Link
US (1) US9240316B2 (ja)
JP (2) JP5232719B2 (ja)
KR (1) KR101291918B1 (ja)
CN (2) CN102174692B (ja)
DE (1) DE102008023054B4 (ja)
SG (3) SG157279A1 (ja)
TW (1) TWI431172B (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11289576B2 (en) 2020-07-14 2022-03-29 Senic Inc. Wafer and method of manufactruring wafer

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5544859B2 (ja) 2009-12-15 2014-07-09 信越半導体株式会社 シリコンエピタキシャルウェーハの製造方法
DE102011007682A1 (de) * 2011-04-19 2012-10-25 Siltronic Ag Suszeptor zum Abstützen einer Halbleiterscheibe und Verfahren zum Abscheiden einer Schicht auf einer Vorderseite einer Halbleiterscheibe
DE102012202099A1 (de) * 2012-02-13 2013-08-14 Siltronic Ag Verfahren zum Abkühlen von Scheiben aus Halbleitermaterial
DE102017206671A1 (de) * 2017-04-20 2018-10-25 Siltronic Ag Suszeptor zum Halten einer Halbleiterscheibe mit Orientierungskerbe während des Abscheidens einer Schicht auf einer Vorderseite der Halbleiterscheibe und Verfahren zum Abscheiden der Schicht unter Verwendung des Suszeptors
DE102017212799A1 (de) * 2017-07-26 2019-01-31 Siltronic Ag Epitaktisch beschichtete Halbleiterscheibe aus einkristallinem Silizium und Verfahren zu deren Herstellung
CN109904058B (zh) * 2017-12-11 2021-01-08 有研半导体材料有限公司 一种降低硅抛光片正面边缘损伤的方法
DE102018221605A1 (de) * 2018-12-13 2020-06-18 Siltronic Ag Verfahren zur Herstellung einer epitaxierten Halbleiterscheibe
JP6761917B1 (ja) * 2019-11-29 2020-09-30 Ｊｘ金属株式会社 リン化インジウム基板、半導体エピタキシャルウエハ、及びリン化インジウム基板の製造方法
CN112002639A (zh) * 2020-07-21 2020-11-27 上海新昇半导体科技有限公司 一种外延晶圆的制造方法和外延晶圆

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6325916A (ja) * 1986-07-17 1988-02-03 Sharp Corp 気相成長装置
JPS63271922A (ja) 1987-04-28 1988-11-09 Matsushita Electric Ind Co Ltd 熱処理装置
US4874464A (en) * 1988-03-14 1989-10-17 Epsilon Limited Partnership Process for epitaxial deposition of silicon
JPH03136320A (ja) 1989-10-23 1991-06-11 Fujitsu Ltd 半導体装置の製造方法
US5198071A (en) 1991-11-25 1993-03-30 Applied Materials, Inc. Process for inhibiting slip and microcracking while forming epitaxial layer on semiconductor wafer
JP2792353B2 (ja) 1992-07-23 1998-09-03 日本電気株式会社 気相成長装置
JP3381816B2 (ja) * 1996-01-17 2003-03-04 三菱住友シリコン株式会社 半導体基板の製造方法
JP3336897B2 (ja) 1997-02-07 2002-10-21 三菱住友シリコン株式会社 気相成長装置用サセプター
DE69813014T2 (de) * 1997-11-03 2004-02-12 Asm America Inc., Phoenix Verbesserte kleinmassige waferhaleeinrichtung
JP4035886B2 (ja) * 1998-03-27 2008-01-23 株式会社Ｓｕｍｃｏ シリコンエピタキシャルウェーハとその製造方法
JP4728460B2 (ja) * 1999-03-17 2011-07-20 Ｊｘ日鉱日石金属株式会社 窒化ガリウム系化合物半導体単結晶の製造方法
JP3324573B2 (ja) * 1999-07-19 2002-09-17 日本電気株式会社 半導体装置の製造方法および製造装置
DE19952705A1 (de) * 1999-11-02 2001-05-10 Wacker Siltronic Halbleitermat Verfahren zur Herstellung einer Halbleiterscheibe mit einer epitaktischen Schicht
US6444027B1 (en) * 2000-05-08 2002-09-03 Memc Electronic Materials, Inc. Modified susceptor for use in chemical vapor deposition process
US6599815B1 (en) * 2000-06-30 2003-07-29 Memc Electronic Materials, Inc. Method and apparatus for forming a silicon wafer with a denuded zone
US6825487B2 (en) 2002-07-30 2004-11-30 Seh America, Inc. Method for isolation of wafer support-related crystal defects
JP2004356355A (ja) 2003-05-29 2004-12-16 Hitachi Kokusai Electric Inc 熱処理方法、基板の製造方法、半導体装置の製造方法及び熱処理装置
DE10328842B4 (de) 2003-06-26 2007-03-01 Siltronic Ag Suszeptor für eine chemische Gasphasenabscheidung, Verfahren zur Bearbeitung einer Halbleiterscheibe durch chemische Gasphasenabscheidung und nach dem Verfahren bearbeitete Halbleiterscheibe
KR101144825B1 (ko) * 2003-06-26 2012-05-11 신에쯔 한도타이 가부시키가이샤 실리콘 에피택셜 웨이퍼의 제조 방법 및 실리콘 에피택셜 웨이퍼
JP3857283B2 (ja) * 2004-07-22 2006-12-13 株式会社エピクエスト 面発光レーザ作製用酸化装置
DE102005045338B4 (de) 2005-09-22 2009-04-02 Siltronic Ag Epitaxierte Siliciumscheibe und Verfahren zur Herstellung von epitaxierten Siliciumscheiben
US20090004426A1 (en) * 2007-06-29 2009-01-01 Memc Electronic Materials, Inc. Suppression of Oxygen Precipitation in Heavily Doped Single Crystal Silicon Substrates
JP4910931B2 (ja) 2007-07-27 2012-04-04 信越半導体株式会社 気相成長方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11289576B2 (en) 2020-07-14 2022-03-29 Senic Inc. Wafer and method of manufactruring wafer
US11862685B2 (en) 2020-07-14 2024-01-02 Senic Inc. Wafer and method of manufacturing wafer

Also Published As

Publication number Publication date
JP2012074719A (ja) 2012-04-12
CN102174692A (zh) 2011-09-07
JP2009272633A (ja) 2009-11-19
CN102174692B (zh) 2016-03-09
TWI431172B (zh) 2014-03-21
SG191564A1 (en) 2013-07-31
CN101575701B (zh) 2014-09-24
US9240316B2 (en) 2016-01-19
DE102008023054B4 (de) 2011-12-22
CN101575701A (zh) 2009-11-11
KR101291918B1 (ko) 2013-07-31
JP5264977B2 (ja) 2013-08-14
TW200946723A (en) 2009-11-16
SG175675A1 (en) 2011-11-28
US20090277376A1 (en) 2009-11-12
KR20090117610A (ko) 2009-11-12
DE102008023054A1 (de) 2009-11-19
SG157279A1 (en) 2009-12-29

Similar Documents

Publication Publication Date Title
JP5232719B2 (ja) エピタキシャル被覆された半導体ウェハの製造方法
TWI496962B (zh) 經磊晶塗覆之半導體晶圓及製造經磊晶塗覆之半導體晶圓之裝置與方法
US7922813B2 (en) Epitaxially coated silicon wafer and method for producing epitaxially coated silicon wafers
US7977219B2 (en) Manufacturing method for silicon wafer
JP5216794B2 (ja) エピタキシャル被覆されたシリコンウェハの製造方法
US20100294197A1 (en) Methods For Producing Epitaxially Coated Silicon Wafers
US20020185053A1 (en) Method for calibrating nanotopographic measuring equipment
CN207362367U (zh) 外延涂覆的硅晶片
JP4092993B2 (ja) 単結晶育成方法
KR20220010028A (ko) 반도체 웨이퍼 제조 방법
US11769697B2 (en) Wafer evaluation method
US11990336B2 (en) Silicon epitaxial wafer production method and silicon epitaxial wafer
US20220028969A1 (en) Silicon epitaxial wafer production method and silicon epitaxial wafer
JPH09266175A (ja) 半導体ウェーハの製造方法及び半導体ウェーハ
JP5565012B2 (ja) エピタキシャルウェーハの評価方法及びエピタキシャルウェーハの製造方法

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20100517

RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20101227

RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20101228

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20110824

RD02 Notification of acceptance of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7422

Effective date: 20111024

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A821

Effective date: 20111117

RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20111117

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20111122

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20120207

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20120502

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20130226

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20130325

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20160329

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Ref document number: 5232719

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250