CN101575701A - 用于制造外延半导体晶片的方法 - Google Patents

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Abstract

本发明涉及用于制造经外延涂布的半导体晶片的方法，其中提供一个至少在其正面上经抛光的半导体晶片，放在单晶片外延反应器中的基座上，并通过利用化学气相沉积于1000至1200℃的温度下在其经抛光的正面上施加外延层而进行涂布，其特征在于，在实施外延涂布之后在1200℃至900℃的温度范围内以小于5℃/s的速率冷却该半导体晶片。此外，在另一个用于制造经外延涂布的半导体晶片的方法，在实施外延涂布之后在沉积温度下抬起该半导体晶片1至60秒，以确保由沉积的半导体材料在基座与晶片之间产生的连接断开，然后冷却该晶片。

Description

用于制造外延半导体晶片的方法
技术领域
本发明涉及用于制造具有通过化学气相沉积(CVD)涂布的正面的半导体晶片的方法。
背景技术
在化学气相沉积中，尤其是在已抛光的半导体晶片上沉积外延层时，特别是可能产生两种现象，它们已知为术语“自动掺杂”和“光晕(halo)”。
在“自动掺杂”时，掺杂剂从半导体晶片的背面经由气相进入沉积气体中，该沉积气体被引导至半导体晶片的正面上方。掺杂剂接着主要在半导体晶片正面的边缘区域内被引入外延层中，并由此导致外延层电阻率非期望的或多或少明显的径向波动。
“光晕”是指散射光效应，其是由半导体晶片背面上的散射光线的结构产生的，并且在用准直光束照射半导体晶片背面时变得可见。该结构标记半导体晶片背面的表面上的过渡部分，在此具有本征氧化物层的区域与不存在或者不再存在该氧化物层的区域相邻接。若在真正的外延沉积之前于氢气氛中预处理(预焙“pre-bake”)期间不完全地去除本征氧化物层，则产生该过渡部分。用于量化该效应的一种可能性在于，散射光测量模糊现象(浑浊，不透明)，例如利用KLA Tencor公司的SP1型光散射测量装置，在所谓的DNN(“暗场窄法向，DarkField NarrowNormal”)或DWN(“暗场宽法向，DarkField Wide Normal”)通道中。
为了避免“自动掺杂”的问题，US 6,129,047建议在支撑半导体晶片的基座凹坑(“pocket”)的底部设置狭缝，该狭缝设置在底部的外边缘。从半导体晶片的背面扩散出的掺杂剂可以被吹扫气从该反应器去除，该吹扫气通过基座中的狭缝引导至晶片背面上，而不会预先到达半导体晶片的正面。
根据US 6,596,095B2，为了相同的目的，在基座的整个底部存在小孔。在此也通过引导吹扫气经过而运走由半导体晶片背面扩散出的掺杂剂。这些措施对于避免形成“光晕”也是有效的，因为这些措施促进本征氧化物层的去除，在消除本征氧化物时产生的气态反应产物同样通过底部中的孔及流过的吹扫气运出。
DE 10328842公开了一种具有孔隙率至少为15％且密度为0.5至1.5g/cm3的透气性结构的基座。通过使用该多孔基座，在消除本征氧化物层时于预处理期间形成的气态反应产物以及由待涂布的半导体晶片扩散出的掺杂剂可以通过基座的孔漏出至基座的背面，被吹扫气流吸收，并从反应器排出。使用所述基座还避免了在具有孔的基座的情况下于半导体晶片背面上产生的非期望的纳米形貌效应。基座中的孔影响待涂布的半导体晶片的正面和背面上的温度场，这导致局部不同的沉积速率，并最终导致所述的纳米形貌效应。术语“纳米形貌”是指在0.5mm至10mm的横向区域上测得的纳米范围内的高度起伏。
半导体晶片外延涂布时的另一个问题是在经外延涂布的半导体晶片内会导致位错和滑移的应力。
还已知许多用于识别半导体晶片内的滑移的方法：一方面在准直光线下通过视觉观察，利用用于观察半导体晶片表面的装置，或者还利用适合于测定纳米形貌的装置。
但是，在此方面最灵敏的方法是SIRD(扫描红外去极化，ScanningInfrared Depolarization)，因为利用SIRD不仅可以检测滑移，而且还可测量光弹应力。用于识别应力场、滑移、滑移线、外延缺陷的SIRD法是基于诱导光学双折射，例如US 6,825,487所述。
可以避免经外延涂布的半导体晶片内的热诱导应力，条件是在半导体晶片外延涂布时，在氢气氛中的预处理步骤(焙烤)中，在添加氯化氢至氢气氛中(HCl蚀刻)及在真正的涂布步骤中，降低温度。
但是，更低的涂布温度导致产生更多非期望的晶体缺陷，如堆垛层错或典型的外延缺陷，它们已知为术语“小丘(hillocks)”、“隆起(mounds)”或“小坑(pits)”。在非常低的温度下，甚至会发生多晶生长。另一个缺点是经外延涂布的层的边缘下降现象(Edge Roll-off)恶化以及半导体晶片的局部平坦度的恶化(几何形状，SFQR)。此外，随着沉积温度的降低生长速率下降，这使该方法变得更不经济。
因此，降低预处理温度和沉积温度由于与此相关的缺点而是根本无法接受的。
对于在单晶片反应器(例如Centura 300mm)中进行外延涂布，为了获得几何形状方面良好的特性，必需移至高的温度，因为晶片边缘处的层厚度分布仅适合于获得或改善晶片的起始几何形状。
在低温下，晶片边缘附近的层厚度开始下降，通常还具有一定程度的边缘下降现象的起始几何形状开始恶化。在更高的沉积温度下，外延层厚度显示出上升的趋势，因此补偿了基材的边缘下降现象。
但是在更高的沉积温度下，晶片内的应力大幅增加。这是因为位错更容易在晶体内产生和迁移(因为在高温下需要更少的活化能)。这又意味着，即使在晶片与基座之间的温度差低的情况下，能量足以产生应力。
这与以下效应相关，在涂布期间沉积气体到达晶片下方，并在一些位置导致晶片在基座上生长。该效应还称作“桥接”。在基座与晶片之间的该桥接形成热量桥，并取决于基座还是晶片具有更高的温度而导致热量导入或者导出晶片。该热量流又导致晶片内的应力。
US 2001/0037761A1公开了对基座与位于其上的半导体晶片实施热处理，以实现晶片块体内的固有吸杂特性。在此通过氧析出物实现固有吸杂。利用CZ法拉伸的晶体或由此制得的晶片通常含有浓度为10至18ppm的氧。通过热处理及随后冷却而使该晶片在其表面之下包括一个不含氧析出物的区域，而在块体中存在该作为金属杂质的固有吸杂剂的氧析出物(还称作BMD块体微缺陷)。
在外延反应器中，为此首先使半导体晶片达到至少1175℃的温度，优选到最高1300℃的更高的温度，在该温度下保持几秒(例如12至15秒)，然后例如以10至15℃/s的冷却速率冷却。若将半导体晶片从基座移去，则还可以采用更高的冷却速率。基座通常具有一个或多个开口(所谓的升降顶针孔，lift pin holes)，可以通过该开口利用销钉即所谓的升降顶针抬起半导体晶片，而基座留在原来的位置。由此可以使半导体晶片不再与热的基座接触，这可以实现25至30℃/s的更高的冷却速率。
US 5,198,071建议通过以下方式避免“桥接”效应，在外延沉积时首先将起始生长速率限制在0.1至1μm/min。然而，如此低的生长速率使该方法变得不经济。此外建议在外延沉积之后及冷却过程之前(即在沉积温度下)通过蚀刻去除晶片与基座之间的桥接材料。但是这也具有缺点，不仅蚀刻掉晶片与基座之间的桥接，而且还从晶片背面蚀刻掉硅材料，这会导致晶片的整体几何形状恶化。DE 102005045338公开了在硅晶片背面上以硅材料的形式施加一个隆起，其至少部分地补偿了由待外延涂布的硅晶片带来的边缘下降现象(Edge Roll-off)。通过适当地选择气流和处理时间可以针对性地调节施加在硅晶片背面上的高度和范围。但是这被US 5,198,071中建议的桥接材料的蚀刻和背面沉积抵消。
因此，本发明的发明人所面对的目的是提供无应力的经外延涂布的半导体晶片，同时避免现有技术的缺点。
发明内容
本发明的目的是通过用于制造经外延涂布的半导体晶片的方法实现的，其中提供一个至少在其正面上经抛光的半导体晶片，放在单晶片外延反应器中的基座上，并通过利用化学气相沉积于1000至1200℃的温度下在其经抛光的正面上施加外延层而进行涂布，其特征在于，在实施外延涂布之后在1200℃至900℃的温度范围内以小于5℃/s的速率冷却该半导体晶片。
对于单晶片反应器(例如AMAT的Centura或ASM的Epsilon)，在外延涂布之后通常还要进行后序清洁几秒钟，以清洗加工室的加工气体。然后以高的斜率(Ramprate，大于5℃/s)进行冷却，有时甚至还将灯完全关闭，或者以恒定的功率进行冷却。这导致晶片内高的应力。
但是根据本发明，在高温下以小于5℃/s，优选1至5℃/s，特别优选小于或等于3℃/s，最优选小于或等于1.5℃的低斜率进行冷却。
例如在1150℃的温度下进行外延沉积。随后在1150至1050℃的温度范围内以1至2℃的斜率进行冷却，而在1050℃以下例如以3℃/s从1050℃冷却至950℃。
在低于900℃的更低的温度下，优选以5℃/s或更高的斜率进行冷却。
本发明的发明人认识到，更低的斜率在高温下(在该温度下用于使位错迁移的能量仍然非常低)可以避免在晶片与基座之间产生大的温度差。由此还降低热量流，这又避免了应力，并因此避免了位错的迁移。
尤其是在晶片冷却时，在现有技术中几乎不可能使基座和晶片总是保持在相等的温度。因此，在现有技术中，在冷却时产生的应力增加。
本发明的目的还通过用于制造经外延涂布的半导体晶片的方法实现，其中提供一个至少在其正面上经抛光的半导体晶片，放在单晶片外延反应器中的基座上，并通过利用化学气相沉积于1000至1200℃的沉积温度下在其经抛光的正面上施加外延层而进行涂布，其特征在于，在实施外延涂布之后在沉积温度下抬起半导体晶片1至60秒，以确保由沉积的半导体材料在基座与晶片之间产生的连接断开，然后冷却晶片。
在此优选地还在实施外延涂布及抬起晶片之后，在1200℃至900℃的温度范围内以小于5℃/s的速率冷却该晶片。
短时抬起晶片具有使晶片与基座之间可能存在的桥接(bridging)断开的效果。由此避免大量的热量在晶片与基座之间流动，因为在理想的情况下仅存在点接触。
抬起晶片优选约1秒至最多5秒的短时间。在此，晶片优选仅被抬起约1mm至约2mm。
优选根据现有技术利用升降顶针抬起晶片。
随后再次将晶片放在基座上，以利用基座的热量补偿作用。
在短时间抬起晶片之后在冷却时，晶片再次位于基座上。
选择性地，抬起晶片稍长的时间，优选为10至60秒。因此，一方面再次断开桥接(Bridging)，另一方面可以在抬起过程中仍然高的温度下再次在一定程度上消除可能存在的应力。
在根据本发明的方法中，首先提供多个至少在其正面上经抛光的半导体晶片。
为此根据现有技术优选通过Czochralski坩埚拉伸法制得的单晶，利用已知的切割法，优选通过具有自由磨粒(浆料)或粘结磨粒的钢丝锯(金刚石线)，被切割成多个半导体晶片。
此外，实施机械加工步骤，如依序单面磨削法、同时双面磨削法(DDG)或研磨。通常也加工半导体晶片的边缘，包括任选存在的机械标记，如凹槽或平坦部分(边缘凹槽研磨，edge-notch-grinding)。
额外提供的机械处理步骤包括清洁步骤和蚀刻步骤。
根据现有技术，在磨削步骤、清洁步骤和蚀刻步骤之后，优选通过去除式抛光使半导体晶片的表面光滑化。这优选通过双面抛光(DSP)进行，其中半导体晶片为此松散地插入薄的齿盘内，并在用抛光布覆盖的上下抛光圆盘之间以“自由浮动”的方式同时抛光正面和背面。
此外，所提供的半导体晶片的正面优选以无条纹的方式，例如用软的抛光布借助碱性抛光溶胶进行抛光。在该文献中，该步骤通常称作CMP抛光(化学机械抛光)。
根据现有技术在抛光之后，优选对半导体晶片实施亲水性清洁及干燥。
随后在单晶片反应器中，在所提供的半导体晶片经抛光的正面上沉积外延层。
在此，半导体晶片优选并不直接位于基座之上，而是位于一个环上，该环又放在基座上，从而使半导体晶片的背面朝向基座底部。
基座底部优选具有透气性结构(多孔的，根据现有技术例如是毛毡基座或打孔基座)。
该环优选为由碳化硅制成的环。
外延反应器优选为单晶片反应器，更优选为ASM或AppliedMaterials的单晶片反应器(AMAT Centura Epi)。
所提供的半导体晶片的直径优选为150mm、200mm、300mm及450mm。
在预处理半导体晶片期间，待外延涂布的半导体晶片通常预先加热，并暴露在吹扫气中，通常为氢气氛，以去除本征氧化物层。
在去除氧化物层之后，通常将蚀刻介质，优选为氯化氢加入吹扫气，以在沉积外延层之前使半导体晶片正面的表面光滑化。
为了沉积外延层，通常将待外延涂布的半导体晶片引至沉积温度，并将半导体晶片的正面与沉积气体接触，而基材晶片的背面继续受吹扫气影响。
沉积气体通常包含在其化学分解之后提供形成层的物质的化合物。这些物质优选包括硅、锗及掺杂剂，如硼、磷或砷。
沉积气体特别优选包含三氯硅烷、氢和乙硼烷。
在沉积外延层之后，优选在被引导通过反应器的氢气流中，冷却经外延涂布的半导体晶片。
优选位于基座上的环使得半导体晶片不与基座接触，因此在其面上不具有或者仅具有少量的应力点。因此，半导体晶片在其面内基本上不存在应力，即根本不具有机械应力。
作为位于基座上的环的代替(两部分的晶片支撑物)，这还可通过单部分的基座上的边缘支撑物而实现(所谓的突出支撑物)。使用该基座是特别优选的。
此外，由碳化硅制成的环在半导体晶片与基座之间实现一种绝缘或热缓冲。这导致即使在边缘处的支撑点也产生会导致位错和滑移的少量热诱导的应力。
所用的单晶片反应器通常利用IR灯从上方及从下方进行加热。
在使用传统基座(不存在位于其上的环，不存在突出部分)时，导致半导体晶片在预处理步骤和涂布步骤中的温度高于基座。在此，在与基座接触的点上会产生热诱导的应力，其在最糟糕的情况下会导致半导体晶片的位错和滑移。
但是在具有由碳化硅制成的位于其上的环的基座的情况下，环的温度高于基座，并具有接近半导体晶片温度的温度值。由此可以减少现有技术中产生的热应力。
若半导体晶片的温度低于基座的温度，则也产生该效应，如同在冷却半导体晶片时于沉积过程之后的情况。在此，该环还作为一种热缓冲。
然而已经表明，通过使用位于基座上的额外的环并不能总是避免背面沉积，因为沉积气体仍然可以到达基座与半导体晶片之间，并因此到达半导体晶片的背面。
因此，在外延涂布之后抬起晶片以断开半导体晶片与基座之间的连接位置，即使在使用额外的支撑环的情况下也是特别有利的。
待外延涂布的半导体晶片优选为由单晶硅制成的其上施加有外延硅层的晶片。
待外延涂布的硅晶片优选至少在其正面上抛光。
待外延涂布的硅晶片优选在其背面上蚀刻及抛光。
待外延涂布的硅晶片的直径优选为150mm、200mm、300mm或450mm。
根据本发明所述的方法适合于制造包括一个正面和一个背面的半导体晶片，在其正面上具有外延层，根据光弹应力测量(SIRD)尤其是在边缘区域内不存在应力。
例如PVA TePla公司的SIRD(扫描红外去极化)计量系统或JenaWave公司的SIRD-300装置适合于测定应力。TePla SIRD装置的灵敏度为6kPa。
利用该SIRD测量装置可以检测半导体晶片的正面和背面以及边缘区域。仅存在小的边缘排除范围，例如在几何形状测量装置的情况下(通常为0.5mm的边缘排除范围)。
边缘区域应理解为，例如晶片上从边缘排除范围向内部晶片中心的方向延伸的环形区域。在直径为300mm的晶片及边缘排除范围为0.5mm的SIRD测量的情况下，这例如可以是外部直径为299mm而内部直径为293mm的3mm宽的环(从晶片中心开始，即半径值为149.5mm至146.5mm)。
除非另有说明，利用SIRD检测的半导体晶片中的应力数据分别涉及半导体晶片的正面和背面以及边缘区域。
为了利用SIRD表征应力，预先确定优选对应于所用装置的灵敏度的应力极限值。若检测不到高于该应力极限值的应力，则根据所用的计量学该晶片应被看作是不存在SIRD应力的。
JenaWave公司的SIRD测量装置能够检测晶片的非常特定的区域，例如仅为边缘区域。
此外还可由测量和分析排除特定的区域，尤其是凹槽区域以及测量装置的支撑点。
半导体晶片优选为在正面上经抛光及在经抛光的正面上具有外延层的半导体晶片。
半导体晶片优选在其背面上蚀刻及抛光。
半导体晶片的直径优选为150mm、200mm、300mm或450mm。
经外延涂布的半导体晶片优选为由单晶硅制成的其上施加有外延硅层的晶片。
下面依照附图描述本发明。
附图说明
图1所示为根据本发明的SIRD测量结果。
图2所示为根据现有技术经外延涂布的晶片的SIRD测量结果。
图3所示为可在SIRD测量中显示的边缘处的支撑点的意义。
图4所示为根据现有技术经外延涂布的晶片的SIRD测量结果。
图5和6所示为根据本发明的经外延涂布的晶片的SIRD测量结果。
具体实施方式
图1所示为根据本发明经外延涂布的半导体晶片的SIRD测量结果。在此可以看出，在半导体晶片的边缘和区域内均不存在应力场。4个可见的点可以归因于SIRD测量装置的3个支撑点和取向刻痕(凹槽)。
图2所示为根据现有技术经外延涂布的半导体晶片的SIRD测量结果。在此可以看出，在半导体晶片边缘处的局部应力场，其对应于120kPa的应力差。
干涉图样没有显示出晶片的厚度变化。通过均具有不同的相速度的寻常偏振和非常偏振的激光束的干涉而产生“干扰带(Fringes)”。
图3所示为图1中显示的支撑点的意义。可以看到由支撑在SIRD测量装置的支撑装置上的半导体晶片导致的3个支撑点。此外可以看到另一个点，其可归因于机械标记，如凹槽或平坦部分，或者归因于激光标记。
在对半导体晶片的各次SIRD测量中均可看到这些支撑点以及可能存在的机械标记。但它们并不涉及可利用SIRD定量检测的临界应力场。
对于图4至6中的实施例，采用0.5mm的边缘排除范围，并利用SIRD在4mm宽的环中检测晶片的边缘区域。测量灵敏度为6kPa。
均采用具有环形SiC支撑物的多孔基座。
图4所示为根据现有技术采用标准冷却的经外延涂布的半导体晶片的边缘处的SIRD测量结果。
在此除了4个总是存在的点(支撑点和凹槽)以外还显示了其他的应力场。
图5和6所示为根据本发明经外延涂布的半导体晶片的边缘处的SIRD测量结果。
根据本发明，图5中的晶片在外延涂布之后进行冷却。
根据SIRD，所检测的区域不存在应力。
根据本发明，图6中的晶片在外延涂布之后被短时间抬起，以断开在晶片与基座之间的桥接。
在此根据SIRD，所检测的区域也不存在应力。

Claims (9)

1、用于制造经外延涂布的半导体晶片的方法，其中提供一个至少在其正面上经抛光的半导体晶片，放在单晶片外延反应器中的基座上，并利用化学气相沉积于1000至1200℃的温度下在其经抛光的正面上施加外延层，由此进行涂布，其特征在于，在实施外延涂布之后在1200℃至900℃的温度范围内以小于5℃/s的速率冷却该半导体晶片。
2、根据权利要求1的方法，其中在1200至900℃的温度范围内以等于或小于3℃/s的速率冷却所述半导体晶片。
3、根据权利要求2的方法，其中在1200至1000℃的温度范围内以等于或小于1.5℃/s的速率冷却所述半导体晶片。
4、根据权利要求1至3之一的方法，其中在达到900℃的温度之后，以5℃/s或更高的速率冷却所述半导体晶片。
5、用于制造经外延涂布的半导体晶片的方法，其中提供一个至少在其正面上经抛光的半导体晶片，放在单晶片外延反应器中的基座上，并利用化学气相沉积于1000至1200℃的沉积温度下在其经抛光的正面上施加外延层，由此进行涂布，其特征在于，在实施外延涂布之后在沉积温度下抬起该半导体晶片1至60秒，以确保由沉积的半导体材料在基座与晶片之间产生的连接断开，然后冷却该晶片。
6、根据权利要求5的方法，其中在实施外延涂布及短时间抬起所述半导体晶片之后，在1200至900℃的温度范围内以小于5℃/s的速率冷却所述半导体晶片。
7、根据权利要求6的方法，其中在1200至900℃的温度范围内以等于或小于3℃/s的速率冷却所述半导体晶片。
8、根据权利要求7的方法，其中在1200至1000℃的温度范围内以等于或小于1.5℃/s的速率冷却所述半导体晶片。
9、根据权利要求5至8之一的方法，其中在达到900℃的温度之后，以5℃/s或更高的速率冷却所述半导体晶片。
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