TWI496962B - 經磊晶塗覆之半導體晶圓及製造經磊晶塗覆之半導體晶圓之裝置與方法 - Google Patents

經磊晶塗覆之半導體晶圓及製造經磊晶塗覆之半導體晶圓之裝置與方法 Download PDF

Info

Publication number
TWI496962B
TWI496962B TW100147936A TW100147936A TWI496962B TW I496962 B TWI496962 B TW I496962B TW 100147936 A TW100147936 A TW 100147936A TW 100147936 A TW100147936 A TW 100147936A TW I496962 B TWI496962 B TW I496962B
Authority
TW
Taiwan
Prior art keywords
semiconductor wafer
ring
wafer
equal
susceptor
Prior art date
Application number
TW100147936A
Other languages
English (en)
Other versions
TW201229334A (en
Inventor
Reinhard Schauer
Norbert Werner
Original Assignee
Siltronic Ag
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Siltronic Ag filed Critical Siltronic Ag
Publication of TW201229334A publication Critical patent/TW201229334A/zh
Application granted granted Critical
Publication of TWI496962B publication Critical patent/TWI496962B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/20—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/0257—Doping during depositing
    • H01L21/02573—Conductivity type
    • H01L21/02579—P-type
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/44—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating
    • C23C16/458—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating characterised by the method used for supporting substrates in the reaction chamber
    • C23C16/4582—Rigid and flat substrates, e.g. plates or discs
    • C23C16/4583—Rigid and flat substrates, e.g. plates or discs the substrate being supported substantially horizontally
    • C23C16/4585—Devices at or outside the perimeter of the substrate support, e.g. clamping rings, shrouds
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B25/00—Single-crystal growth by chemical reaction of reactive gases, e.g. chemical vapour-deposition growth
    • C30B25/02—Epitaxial-layer growth
    • C30B25/12—Substrate holders or susceptors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02373—Group 14 semiconducting materials
    • H01L21/02381—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02532—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/02634—Homoepitaxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/687—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using mechanical means, e.g. chucks, clamps or pinches
    • H01L21/68714—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using mechanical means, e.g. chucks, clamps or pinches the wafers being placed on a susceptor, stage or support
    • H01L21/68735—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using mechanical means, e.g. chucks, clamps or pinches the wafers being placed on a susceptor, stage or support characterised by edge profile or support profile
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T428/00—Stock material or miscellaneous articles
    • Y10T428/24—Structurally defined web or sheet [e.g., overall dimension, etc.]
    • Y10T428/24479—Structurally defined web or sheet [e.g., overall dimension, etc.] including variation in thickness
    • Y10T428/24612—Composite web or sheet

Landscapes

  • Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Materials Engineering (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Metallurgy (AREA)
  • Organic Chemistry (AREA)
  • Mechanical Engineering (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Chemical Vapour Deposition (AREA)
  • Recrystallisation Techniques (AREA)
  • Testing Or Measuring Of Semiconductors Or The Like (AREA)
  • Container, Conveyance, Adherence, Positioning, Of Wafer (AREA)

Description

經磊晶塗覆之半導體晶圓及製造經磊晶塗覆之半導體晶圓之裝置與方法
本發明係關於一種正面具有透過化學氣相沉積法(chemical vapor deposition，CVD)塗覆之半導體晶圓以及一種用於製造該半導體晶圓之方法。本發明亦關於一種在透過化學氣相沉積法沉積一層於一半導體晶圓之正面上的期間內支撐該半導體晶圓的裝置。
在化學氣相沉積法期間，尤其是在一經拋光半導體晶圓上沉積一層磊晶層期間，尤其會產生兩種可稱為「自動摻雜(autodoping)」及「暈圈(halo)」的現象。
在「自動摻雜」的情況下，摻雜劑從該半導體晶圓的背面經由氣相進入一沉積氣體，該沉積氣體被送至該半導體晶圓正面。該等摻雜劑隨後被引入該磊晶層內，在該半導體晶圓之正面邊緣的範圍特別顯著，因此導致該磊晶層電阻率較明顯或較不明顯之不欲見的徑向變化。
「暈圈」是指因該半導體晶圓背面上之光散射結構而產生的散射光效應，該散射光效應可經由向該半導體晶圓背面照射準直光線而顯現。該結構在該半導體晶圓背面之表面上標記轉變情況，此處為具有天然氧化物層之區域，其與不存在或不再存在此類氧化物層之區域相鄰。於氫氣氛圍中預處理(預烤(pre-bake))期間內若未在磊晶實質上沉積完全前將該天然氧化層去除，則會發生該等轉變情況。一種可將該效應加以量化的方法，用諸如KLA Tencor的SP1型光散射計量器在所謂的暗場窄法線(darkfield narrow normal，DNN)或暗場寬法線(darkfield wide normal，DWN)通道中進行光霧(haze；渾濁度，不透明度)的散射光測量。
為避免『自動摻雜』的問題，US 6,129,047中建議，在用以支持該半導體晶圓的基座(susceptor)凹槽(口袋(pocket))底部設有縫隙，該等縫隙係設置於底部的外邊緣。可利用一清洗氣體(flushing gas)將由該半導體晶圓的背面擴散出之摻雜劑在到達該半導體晶圓正面之前予以清除，該清洗氣體係透過該基座中之縫隙而送至該晶圓背面上。
根據US 6,596,095 B2，在該基座的整個底部具有小孔以達到相同目的。在此亦利用一清洗氣體將自該半導體晶圓背面擴散出的摻雜劑輸送離開。由於在分解該天然氧化物時所產生的氣態反應生成物同樣地透過底部孔洞及該清洗氣體流過而輸送離開，這些措施有助於天然氧化物層的分解，所以對於預防『暈圈』的形成也是有效的。
DE 10,328,842揭露一種基座，其具有孔隙率(porosity)至少為15%且密度為0.5至1.5克/立方公分的透氣性結構。透過使用該多孔基座，將在預處理期間內經由分解天然氧化物層所形成的氣態反應生成物及從待塗覆的半導體晶圓擴散出的摻雜劑透過該基座的孔釋放至該基座的背面，然後經清洗氣體流帶走並從反應器中除去。透過使用前述之基座，亦避免在具有孔的基座的情況下，於該半導體晶圓的背面上產生非期望的奈米形貌(nanotopography)效應。待塗覆之半導體晶圓的正面和背面上的溫度場受該基座中的孔影響，此導致局部上不同的沉積速率且最終導致前述之奈米形貌效應。術語『奈米形貌』是指在0.5至10毫米的橫向範圍內所測量之奈米範圍內的高度變化。
磊晶塗覆半導體晶圓時的另一個問題係經磊晶塗覆之半導體晶圓中的應力，其會導致錯位(dislocation)及滑移(slip)。
已知許多識別半導體晶圓內滑移的方法：一方面是利用準直光線的光學檢驗，藉由檢驗半導體晶圓表面的裝置或用適合測定奈米形貌的裝置。
但此處最靈敏的方法是掃描紅外線去極化作用(scanning infrared depolarization，SIRD)，因為利用SIRD不僅可以檢測滑移而且可以測量光彈性應力(photoelastic stresses)。例如US 6,825,487 B2中描述之以光學雙折射為基礎所提出用以識別應力場、滑移、滑移線、磊晶缺陷的SIRD方法。
藉由在氫氣氛圍中之預處理步驟(烘烤)期間降低溫度及在氫氣氛圍(HCl蝕刻)下與實際塗覆步驟中添加氯化氫，進而可在磊晶塗覆半導體晶圓期間內避免產生在經磊晶塗覆之半導體晶圓內的熱誘導應力。
但較低的塗覆溫度會導致更多非期望的晶體缺陷產生，如疊層缺陷(stacking defaults)或術語稱為「小丘(hillocks)」、「小堆(mounds)」或「小坑(pits)」的典型磊晶缺陷。在非常低的溫度下，甚至可能發生多晶生長。另一個缺點是較差的磊晶層邊緣下降(edge roll-off)以及半導體晶圓的局部平坦度(幾何形狀，SFQR)變差。再者，生長速率會隨著沉積溫度的降低而下降，這使該方法不經濟。
由於降低預處理溫度及沉積溫度所帶來的相關缺點因而使該方法無法被接受。
目前習知技術尚未提出解決上述已明確解釋之於高預處理溫度及高沉積溫度下，減少經磊晶塗覆之半導體晶圓內的應力、錯位及滑移的方法。
本發明之目的在於提供一種避免非期望的晶體缺陷、背面暈圈、自動摻雜及奈米形貌效應的無應力之經磊晶塗覆且具有良好的邊緣下降值以及良好的局部平坦度之半導體晶圓。
該目的是透過本發明達成。
本發明係關於一種用於在磊晶爐內透過化學氣相沉積法沉積一層於一半導體晶圓之正面上的期間內支撐該半導體晶圓的裝置，其包含一具有透氣性結構的基座及位於該基座上作為該基座與所支撐的半導體晶圓間之熱緩衝器的環。
較佳地，該基座之孔隙率(孔體積/總體積)至少為15%且密度為0.5至1.5克/立方公分。
該基座所需的孔隙率及密度是透過製造該基座的期間內適當地壓縮纖維或顆粒而進行調節的。
較佳地，該基座係由石墨或石墨纖維所構成。
較佳地，該基座係以碳化矽塗覆。
本發明裝置包含一位於該基座上的環，該環較佳地在其厚度及其材料特性加以選擇，進而使該環作為該基座與所支撐的半導體晶圓間之熱緩衝器。
較佳地，該環的內徑小於待接收之半導體晶圓的直徑。
較佳地，該環的外徑大於待接收之半導體晶圓的直徑，且較佳地符合該基座的直徑。
更佳地，該環的外徑比該基座的直徑大幾毫米。
該環較佳地為至少0.5毫米厚，更佳地為0.5至1.5毫米厚，最佳地為1毫米厚。
再者，該環較佳地具有同樣為環狀之一凹槽以接收半導體晶圓。
該環狀凹槽的深度較佳地為0.3至0.7毫米、更佳地為0.5毫米，寬度為3至15毫米、更佳地為6毫米。
較佳地，該環係一碳化矽環。
亦較佳地，使用經碳化矽塗覆之石墨環。
該環由1000℃下的熱導率較佳為5至100 W/m‧K，更佳為5至50 W/m‧K，最佳為10至30 W/m‧K，的材料所構成，。
較佳地，本發明裝置係用於單晶圓反應器。
更佳地，其係用於ASM及Applied Materials(AMAT Centura Epi)的單晶圓反應器。
較佳地，本發明裝置係經設計以接收直徑選自150毫米、200毫米、300毫米及450毫米的半導體晶圓。
本發明之目的亦透過一種用於製造經磊晶塗覆之半導體晶圓之方法達成，其中製備複數個至少在其正面上經拋光的半導體晶圓，並且依次個別透過化學氣相沉積法在磊晶爐內於800至1200℃的溫度下將一磊晶層塗覆至該經拋光的正面上，逐一地將一片所製備的半導體晶圓支撐在一包含具有透氣性結構的基座以及位於該基座上作為該基座與所支撐的半導體晶圓間之熱緩衝器的環之裝置上，以使該半導體晶圓藉該環而支撐住，該半導體晶圓的背面朝向具有透氣性結構之基座底部但不接觸該基座，從而通過氣體擴散使氣態物質從該半導體晶圓的背面處區域通過該基座導入該基座的背面處區域內，且該半導體晶圓僅在其背面之邊緣區域內與該環相接觸，且於該半導體晶圓內完全不會產生利用光彈性應力測量法(SIRD)可測得之應力。
本發明之方法中，首先製備複數個至少於其正面上經拋光的半導體晶圓。
為此，將習知技術所製備之單晶、較佳地係透過柴式(Czochralski)坩堝拉晶法，利用習知的切割方法、較佳地透過具有自由研磨劑(free abrasive)(漿料(slurry))或黏合研磨劑(bound abrasive)(鑽石線)的線鋸，將該單晶切割成複數個半導體晶圓。
再者，進行機械加工步驟，如連續單面研磨(sequential single-sided grinding)法、同時雙面研磨(simultaneous double-sided grinding，DDG)法或研光(lapping)。通常亦對存在於該半導體晶圓邊緣之任何機械標記，如刻痕(notch)或平坦(flat)部份，進行加工(邊緣刻痕研磨，edge-notch grinding)。
此外，提供包括清洗及蝕刻步驟的化學處理步驟。
在磨削、清洗及蝕刻步驟之後，根據習知技術較佳地透過現有的拋光技術使該半導體晶圓之表面平滑。此較佳地透過雙面拋光(double-sided polishing，DSP)完成，為此將該等半導體晶圓鬆散地置於鋸齒狀的薄圓盤中，且於覆蓋著拋光布的上拋光盤和下拋光盤之間以「自由浮動(floating freely)」的方式同時拋光該等半導體晶圓之正面及背面。
再者，所製備的該等半導體晶圓之正面較佳係以不具紋路的方式進行拋光，例如利用借助於鹼性拋光溶劑之軟性拋光布進行拋光。文獻中通常稱此步驟為化學機械拋光(chemical-mechanical polishing，CMP)。
在拋光之後，較佳地以習知技術對該等半導體晶圓進行親水性清洗及烘乾。
隨後在一單晶圓反應器內沉積磊晶層於所製備之該等半導體晶圓經拋光之正面上。
在此情況下，該半導體晶圓並非直接位於該基座上，而是位於一環上，而環係位於該基座上，進而使該半導體晶圓的背面朝向該基座底部。
該基座底部具有透氣性結構。
較佳地，該基座之孔隙率(孔體積/總體積)至少為15%且密度為0.5至1.5克/立方公分。
該環位於該基座上，故該環不與該基座相連接。
該環較佳地在其厚度及材料特性加以選擇，進而使該環作為該基座與所支撐的半導體晶圓間之熱緩衝器。
該環較佳地為至少0.5毫米厚，更佳地為0.5至1.5毫米厚，最佳地為1毫米厚。
再者，該環較佳地具有同樣為環狀之一凹槽以接收半導體晶圓。
該環狀凹槽的深度較佳為0.3至0.7毫米、更佳為0.5毫米，寬度為3至15毫米、更佳為6毫米。
較佳地，該環係一碳化矽環。
亦較佳地，使用經碳化矽塗覆之石墨環。
該環由1000℃下熱導率較佳為5至100 W/m‧K，更佳為5至50 W/m‧K，最佳為10至30 W/m‧K，的材料所構成。
較佳地，該磊晶爐係為一單晶圓反應器，更佳地係為一ASM或Applied Materials(AMAT Centura Epi)的單晶圓反應器。
較佳地，所製備之半導體晶圓的直徑係選自150毫米、200毫米、300毫米及450毫米。
本案發明人發現，本發明方法中仍然保存在習知技術中所描述一具有透氣性結構的基座(氈(felt)、孔、洞、縫、鑽孔(bores))對於半導體晶圓背面之暈圈及奈米形貌的特性之影響，即半導體晶圓不直接位於該基座上而是位於環上之情況。
該影響在進行預先加熱待磊晶塗覆之半導體晶圓且暴露於通常為氫氣氛圍的清洗氣體中，以去除天然氧化物層的該半導體晶圓之預處理期間內已可觀察到。
將在分解氧化物層時所形成的氣態反應生成物及從該半導體晶圓擴散出的摻雜劑，藉由氣體擴散透過該基座之透氣性結構，即透過該基座的孔或開口而釋放至該基座的背面，然後被清洗氣體流帶走並從反應器中除去。
在去除氧化物層之後，為了在沉積磊晶層之前使該半導體晶圓正面之表面平滑，將蝕刻介質、較佳為氯化氫，加入清洗氣體。
為沉積磊晶層，使待磊晶塗覆之該半導體晶圓處於沉積溫度且將該半導體晶圓的正面與沉積氣體相接觸，且較佳係將該基座晶圓背面持續受清洗氣體的作用。
該沉積氣體含有化合物，在該化合物經化學分解之後提供形成層的物質。較佳地，該等物質包含矽、鍺以及諸如硼的摻雜劑。
更佳地，沉積氣體由三氯矽烷、氫和二硼烷所組成。
在沉積磊晶層之後，該經磊晶塗覆之半導體晶圓藉由在例如通過反應器中之氫氣流中加以冷卻。
位於該基座上之環的作用是使半導體晶圓不接觸該基座且因而在該半導體晶圓表面內無應力點。因此，該半導體晶圓在其表面內無應力，即不具有機械應力。
再者，由碳化矽所構成的環係作為半導體晶圓與基座間之一種絕緣體(insulation)或熱緩衝器。因此，即使在邊緣的支撐點上亦不產生會導致錯位及滑移之熱誘導應力。
例如PVA TePla公司的SIRD度量系統或JenaWave公司的SIRD-300型裝置係適用於測定應力。TePla-SIRD裝置的靈敏度為6千帕斯卡(kPa)。因此，在本發明範疇內，無應力之半導體晶圓係指不具有6千帕斯卡或更大應力之半導體晶圓。利用這些SIRD測量裝置可研究半導體晶圓的正面、背面以及邊緣區域。在此不存在如幾何學測量儀器之邊緣排除區域。因此，除非另有說明，有關利用SIRD檢測之半導體晶圓內的應力數據均關於該半導體晶圓的正面、背面以及邊緣區域(無邊緣排除區域)。
碳化矽特別適合作為該環的材料，因為碳化矽堅硬、結實但不易碎(如同石英)、相對廉價且易加工。碳化矽係不透光的(混濁)，因此不會導致光導效應(light guide effects)。
所用之單晶圓反應器係利用IR燈從該反應器的上方及下方進行加熱。
其在使用傳統基座時的作用是在預處理步驟及塗覆步驟期間使半導體晶圓的溫度高於該基座。因此，在與該基座接觸的點上會產生熱誘導應力，在最差的情況下會導致該半導體晶圓的錯位及滑移。
但是在具有環的情況下，尤其是具有碳化矽環的基座，該環的溫度高於該基座且具有接近該半導體晶圓溫度的溫度值。由此可避免習知技術中所產生的熱應力。
若該半導體晶圓的溫度低於該基座的溫度，亦會產生如同在沉積過程之後冷卻該半導體晶圓時的效應。在此，該環亦作為一種熱緩衝器。
本發明之方法及裝置的另一個優點在於，可非常精確地加工該環，特別是在其尺寸及其粗糙度方面。因此，可改善本發明裝置使其合於該半導體晶圓，此亦可避免在該半導體晶圓的支撐點上之機械應力場。
根據本發明，該環係直接位於該基座上。但利用間隔件將該環保持在該基座表面上方幾毫米並非較佳地選擇，因為其雖具有將從經重摻雜之半導體晶圓背面擴散出的氣體在該環下方橫向釋放進而可以減少「自動摻雜」效應的優點；但另一方面由於增加該環(因此是該半導體晶圓)與該基座的距離而降低熱平衡效應，且提高對熱誘導應力及滑移的敏感性。此外，沉積氣體可進入該環與該基座之間進而塗覆該晶圓背面，此乃不預期的。
與此相反，本發明方法中，該環係牢固的進而避免任何的背面沉積，因為沉積氣體無法到達該基座與該半導體晶圓之間，因此亦不會到達該半導體晶圓的背面。
較佳地，該待磊晶塗覆之半導體晶圓為一單晶矽晶圓，在其之上係塗一層磊晶矽層。
較佳地，該待磊晶塗覆之半導體晶圓至少在其正面上進行拋光。
較佳地，該待磊晶塗覆之半導體晶圓在其背面上進行蝕刻及拋光。
較佳地，該待磊晶塗覆之半導體晶圓的直徑為150毫米、200毫米、300毫米或450毫米。
本發明方法的另一個優點係關於沉積溫度方面能夠使加工窗變寬。
與具有更高摻雜度的p+ 矽晶圓相比，p- 矽晶圓(具有低摻雜度的矽晶圓)通常對應力更加敏感。
因此，與p- 矽晶圓相比，在p+ 矽晶圓上沉積一層磊晶層時可以選擇較高的溫度。
通常習知技術的沉積溫度(在單晶圓反應器中)如下：p- /p+ (在經重摻雜之矽晶圓上的經輕摻雜磊晶層)：1120至1150℃。
p- /p- (在經輕摻雜之矽晶圓上的經輕摻雜磊晶層)：1080至1120℃。
與此相反，本發明方法中，前述之溫度範圍可較佳地提高20至30℃(即在p- /p+ 的情況下提高至1180℃，而在p- /p- 的情況下提高至1150℃)：可獲得根據SIRD測得之無應力的經磊晶塗覆之矽晶圓，其與習知技術相比具有缺陷降低及改善的幾何形狀。
因此，在本發明範疇內，較佳係選擇沉積溫度如下：
在1140至1180℃的溫度下於具有高摻雜度(p+ )的矽晶圓上進行磊晶沉積。
在1100至1150℃的溫度下於具有低摻雜度(p- )的矽晶圓上進行磊晶沉積。
提高沉積溫度的另一個優點係改善經拋光之半導體晶圓的邊緣下降現象，因為在提高的沉積溫度下磊晶層的厚度分佈於該半導體晶圓邊緣處增加，進而補償該邊緣下降現象。
本發明方法適用於製造一種包含一正面及一背面之半導體晶圓，在其正面上具有一無光彈性應力測量法(SIRD)測得之應力的磊晶層，且以面積為2毫米×2毫米的正方形測量窗為基準，該半導體晶圓在其背面上具有以PV(=peak to valley，峰至谷)表示之高度變化為大於或等於2奈米且小於或等於5奈米的奈米形貌，且該半導體晶圓具有表示為光霧大於或等於0.1 ppm且小於或等於5 ppm之背面暈圈。
本發明半導體晶圓係以無SIRD測得之應力為特徵。
再者，該半導體晶圓背面上具有良好的奈米形貌值及光霧值。
本發明之半導體晶圓一方面在其表面內無應力點因此無應力，即在其表面內不存在任何機械應力或熱誘導應力。
透過使用本發明方法之碳化矽環(以如上所述，可相當適度地加工該環，尤其是有關其粗糙度)，亦可避免該半導體晶圓之邊緣處(習知技術中係該半導體晶圓在該基座上的支撐點處)的機械應力場。
因此，本發明半導體晶圓較佳係以不具有透過光彈性應力測量法(SIRD)在該半導體晶圓之正面、背面及邊緣區域測得之應力為特徵。
晶體缺陷，因測量其所用的方法而被稱為光點缺陷(light point defects，LPD)，例如磊晶疊層缺陷、小丘或小坑，且結構性磊晶缺陷通常可借助光散射作為局部光散射體(localized light scatterers，LLS)透過諸如KLA Tencor Surfscan SP1的表面檢測儀器進行檢測。
對本發明半導體晶圓分別在暗場內於DWO、DNO傾斜模式(SP1中雷射的傾斜入射角)下測量的結果如下：
這意味著在產率97.7%時(經濟上可接受者為90%)：8個局部光散射體缺陷50奈米；4個局部光散射體缺陷90奈米；3個局部光散射體缺陷120奈米；2個局部光散射體缺陷200奈米。
關於本發明之半導體晶圓的局部平坦度，發現下列結果：
該半導體晶圓的最大局部平坦度值SFQRmax 較佳係大於或等於0.025微米且小於或等於0.04微米。
基於經塗覆之半導體晶圓正面上具有尺寸為26×8平方毫米的測量窗之至少99%之二維網柵的部分區域及2毫米的邊緣排除區域，該最大局部平坦度值SFQRmax 較佳為0.025至0.04微米。
與在標準基座(根據習知技術，即沒有環支撐)上經磊晶塗覆之半導體晶圓相比，本發明半導體晶圓顯示出明顯改善。在其他加工條件相同但使用標準基座代替本發明裝置的情況下所進行的對比試驗，會得到最大局部平坦度值SFQRmax 為0.045至0.08微米的經磊晶塗覆之半導體晶圓。
此外，本發明之半導體晶圓的R3O-1毫米參數較佳為-10奈米至+10奈米，該參數符合於距離該矽晶圓邊緣1毫米處測得之由回歸測定的參考線之厚度測量所確定的平均橫截面之偏差。該參數即為邊緣下降參數。
該經磊晶塗覆之半導體晶圓的R3O-1毫米參數較佳為-5奈米至+5奈米。
負的R3O-1毫米值符合卷起(roll-up)現象，即在此情況下該半導體晶圓的邊緣下降現象被磊晶塗覆過度補償。
Jpn. J. Appl. Phys. Vol. 38(1999)pp 38-39描述一種用於測量矽晶圓邊緣下降現象的方法。矽晶圓厚度的邊緣下降參數可利用諸如KLA Tencor公司的NanoPro NP1形貌測量系統測量，從晶圓的中心開始，首先以間隔為1°的360個徑向截面計算出矽晶圓之整體圖像(形貌(topography)，「晶圓圖(wafer map)」)。通常將這些截面劃分成S2至S5的4個扇形(分別為90°的扇形)，且將所有的90個徑向截面平均分配給每一個扇形。對從距離該晶圓邊緣R-5毫米至R-35毫米的範圍計算出三階擬合參考線(「最佳擬合(best fit)」)。最後，將邊緣下降的對稱四部分求平均(透過對所有徑向厚度截面求平均)，且例如R3O-1毫米參數係透過測量平均徑向截面與從距離該晶圓邊緣R-1毫米經由回歸測定的參考線之間的偏差而得出。
亦可考慮將每個扇形的平均徑向截面(單跡，individual tracks)與參考線之間的偏差作為一種選擇，以便獲得每個扇形的下降值。在本發明的範疇內係考慮邊緣下降的平均值。
再者，本發明半導體晶圓的磊晶層內之電阻均勻性(resistance uniformity)較佳係大於或等於±2%且小於或等於±5%。
微光電導衰減(micro photo conductive decay，μPCD)生命週期較佳為2500至3000微米。該生命週期係少數載體或再結合生命週期(recombination lifetime)，其係利用光技術激發及隨後之衰減曲線量測而確定。
較佳地，該半導體晶圓係為在其正面上拋光且在該經拋光的正面上具有一磊晶層之半導體晶圓。
較佳地，該半導體晶圓之背面係經蝕刻及拋光。
較佳地，該半導體晶圓之直徑係150毫米、200毫米、300毫米或450毫米。
較佳地，該經磊晶塗覆之半導體晶圓為一單晶矽晶圓，在其上係塗一層磊晶矽層。
第1圖所示為本發明之裝置結構示意圖。環2係位於基座1上。環2及基座1之尺寸係經設計以接收基材3。環2包含一在邊緣區域內之凹槽2a用以接收該基材3。
第2圖所示為根據習知技術之經磊晶塗覆之半導體晶圓的SIRD測量結果。在此，在應力差最大為600千帕斯卡之半導體晶圓表面內可看到局部應力場。在該邊緣處亦可看到對應於13至45千帕斯卡之應力差的應力場。
干涉圖樣(interference patterns)顯示出該晶圓不具有厚度變化。「條紋(fringes)」是透過分別具有不同傳播速度之尋常光線(ordinary light rays)與非尋常光線(extraordinary light rays)的干涉所產生。
第3圖所示為本發明半導體晶圓的SIRD測量結果。於該半導體晶圓表面內及邊緣處均完全不會產生利用SIRD可測得之應力場。
在邊緣處可看到該半導體晶圓在SIRD測量裝置之支撐裝置上所造成的支撐點。因此該等支撐點並不歸因於本發明方法，即其不相當於如習知技術中因該基座上的支撐點在該半導體晶圓上所形成之應力場。完全沒有利用SIRD可測得之應力場。該半導體晶圓亦完全不具有應力差大於或等於6千帕斯卡的應力場。
最後，第4圖所示為在第3圖中所見的支撐點。可看見三個因將該半導體晶圓支撐在SIRD測量裝置的支撐裝置上所造成之支撐點(箭頭圈起來的三個點)。此外，還可看到另一個因機械痕跡如刻痕或削平、或者雷射標記所形成之點(圈起來的點)。
對半導體晶圓實施各種SIRD測量時可看見該等支撐點及可能存在的機械痕跡，但並不是利用SIRD可定量測得之臨界應力場。
1．．．基座
2．．．環
2a．．．凹槽
3．．．基材
第1圖所示為本發明之裝置。
第2圖所示為SIRD測量結果(習知技術)。
第3圖所示為本發明之半導體晶圓的SIRD測量結果。
第4圖所示為由SIRD測量顯示之邊緣處支撐點的意義。
1．．．基座
2．．．環
2a．．．凹槽
3．．．基材

Claims (19)

  1. 一種用於製造經磊晶塗覆之半導體晶圓之方法，其中係製備複數個所製備之半導體晶圓，該等所製備之半導體晶圓係至少對其正面進行拋光，並且依次個別透過化學氣相沉積法在一沉積反應爐內於800至1200℃的溫度下將一磊晶層塗覆至該等所製備之半導體晶圓之經拋光的正面上，包含將一待磊晶塗覆之所製備之半導體晶圓支撐在一環上，該環係處於一基座與該半導體晶圓間以作為該基座與該經支撐之半導體晶圓之間之熱緩衝器，以使該半導體晶圓藉該環而支撐住，該半導體晶圓的背面朝向具有透氣性結構之基座底部但不接觸該基座，從而透過氣體擴散使氣態物質從該半導體晶圓的背面處區域通過該基座導入該基座的背面處區域內，該半導體晶圓僅以晶圓背面之邊緣區域與該環相接觸，其中該經磊晶塗覆之半導體晶圓係包含一正面及一背面，並在其正面上係提供有一磊晶層，該層不具有光彈性應力測量法(photoelastic stress measurement，SIRD)可測得之應力，且以面積為2毫米×2毫米的正方形測量窗為基準，該半導體晶圓在其背面上具有以PV表示之高度變化為大於或等於2奈米且小於或等於5奈米的奈米形貌(nanotopography)，且該半導體晶圓具有表示為光霧(haze)、大於或等於0.1ppm且小於或等於5ppm之背面暈圈(halo)。
  2. 如請求項1所述之方法，其中所製備之半導體晶圓係單晶矽晶圓。
  3. 如請求項1所述之方法，其中當該半導體晶圓為經p+摻雜之矽晶圓時，磊晶塗覆係選用1140至1180℃的沉積溫度。
  4. 如請求項1所述之方法，其中當該半導體晶圓為經p-摻雜之矽晶圓時，磊晶塗覆係選用1100至1150℃的沉積溫度。
  5. 如請求項1所述之方法，其中該環係包含碳化矽。
  6. 如請求項1所述之方法，其中該環係包含經碳化矽塗覆之石墨。
  7. 如請求項1所述之方法，其中該環的材料在1000℃下的熱導率為5至100W/m‧K。
  8. 如請求項1所述之方法，其中該環的材料在1000℃下的熱導率為5至50W/m‧K。
  9. 如請求項1所述之方法，其中該環的材料在1000℃下的熱導率為10至30W/m‧K。
  10. 如請求項1所述之方法，其中該基座與該環係經設計，以使該環之內徑小於該半導體晶圓之直徑。
  11. 如請求項1所述之方法，其中該環在其內徑方向上具有一環狀凹槽，該環狀凹槽之寬度為5至15毫米，深度為0.3至0.7毫米。
  12. 如請求項1所述之方法，其中該環之厚度為0.5至1.5毫米。
  13. 如請求項1所述之方法，其中該基座之孔隙度至少為15%且密度為0.5至1.5克/立方公分。
  14. 一種包含一正面及一背面之半導體晶圓，在其正面上具有一磊晶層，該層不具有光彈性應力測量法(SIRD)可測得的應 力，且以面積為2毫米×2毫米的正方形測量窗為基準，該半導體晶圓在其背面上具有以PV表示之高度變化為大於或等於2奈米且小於或等於5奈米的奈米形貌，且該半導體晶圓具有表示為光霧、大於或等於0.1ppm且小於或等於5ppm之背面暈圈。
  15. 如請求項14所述之半導體晶圓，其邊緣下降(edge roll-off)參數為-10奈米至+10奈米，該參數符合於距離該矽晶圓邊緣1毫米處測得之由回歸測定的參考線之厚度測量所確定的平均橫截面之偏差。
  16. 如請求項14所述之半導體晶圓，其最大局部平坦度值(maximum local flatness value，SFQRmax )大於或等於0.025微米且小於或等於0.04微米。
  17. 如請求項14所述之半導體晶圓，其在該磊晶層內的電阻均勻性(resistance uniformity)係大於或等於±2%且小於或等於±5%。
  18. 如請求項14所述之半導體晶圓，其微光電導衰減(micro photo conductive decay，μPCD)之再結合生命週期(recombination lifetime)為2500至3000微秒。
  19. 如請求項14所述之半導體晶圓，其係包含一具有直徑為150毫米、200毫米、300毫米或450毫米且於其上具有塗覆磊晶矽層的單晶矽晶圓。
TW100147936A 2006-11-22 2007-11-09 經磊晶塗覆之半導體晶圓及製造經磊晶塗覆之半導體晶圓之裝置與方法 TWI496962B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
DE102006055038A DE102006055038B4 (de) 2006-11-22 2006-11-22 Epitaxierte Halbleiterscheibe sowie Vorrichtung und Verfahren zur Herstellung einer epitaxierten Halbleiterscheibe

Publications (2)

Publication Number Publication Date
TW201229334A TW201229334A (en) 2012-07-16
TWI496962B true TWI496962B (zh) 2015-08-21

Family

ID=39326190

Family Applications (2)

Application Number Title Priority Date Filing Date
TW096142430A TWI435962B (zh) 2006-11-22 2007-11-09 經磊晶塗覆之半導體晶圓及製造經磊晶塗覆之半導體晶圓之裝置與方法
TW100147936A TWI496962B (zh) 2006-11-22 2007-11-09 經磊晶塗覆之半導體晶圓及製造經磊晶塗覆之半導體晶圓之裝置與方法

Family Applications Before (1)

Application Number Title Priority Date Filing Date
TW096142430A TWI435962B (zh) 2006-11-22 2007-11-09 經磊晶塗覆之半導體晶圓及製造經磊晶塗覆之半導體晶圓之裝置與方法

Country Status (7)

Country Link
US (2) US7838398B2 (zh)
JP (2) JP5114169B2 (zh)
KR (1) KR100955639B1 (zh)
CN (3) CN101225544A (zh)
DE (1) DE102006055038B4 (zh)
SG (1) SG143123A1 (zh)
TW (2) TWI435962B (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI649447B (zh) * 2017-01-25 2019-02-01 上海新昇半導體科技有限公司 適用於單片式磊晶爐的分離式基座元件

Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102005045338B4 (de) * 2005-09-22 2009-04-02 Siltronic Ag Epitaxierte Siliciumscheibe und Verfahren zur Herstellung von epitaxierten Siliciumscheiben
DE102009004557B4 (de) * 2009-01-14 2018-03-08 Siltronic Ag Epitaxierte Siliciumscheibe und Verfahren zur Herstellung von epitaxierten Siliciumscheiben
JP5377993B2 (ja) * 2009-01-30 2013-12-25 株式会社日立ハイテクノロジーズ プラズマ処理方法
WO2012102755A1 (en) * 2011-01-28 2012-08-02 Applied Materials, Inc. Carbon addition for low resistivity in situ doped silicon epitaxy
DE102011007682A1 (de) * 2011-04-19 2012-10-25 Siltronic Ag Suszeptor zum Abstützen einer Halbleiterscheibe und Verfahren zum Abscheiden einer Schicht auf einer Vorderseite einer Halbleiterscheibe
CN103011066B (zh) * 2011-09-21 2014-03-19 叶哲良 芯片
US9583363B2 (en) * 2012-12-31 2017-02-28 Sunedison Semiconductor Limited (Uen201334164H) Processes and apparatus for preparing heterostructures with reduced strain by radial distension
CN103510158A (zh) * 2013-10-15 2014-01-15 瀚天天成电子科技（厦门）有限公司 碳化硅外延炉兼容小盘基座及其使用方法
CN104743201A (zh) * 2013-12-30 2015-07-01 北京北方微电子基地设备工艺研究中心有限责任公司 可兼容多尺寸晶片的托盘结构
JP6477210B2 (ja) * 2015-04-30 2019-03-06 株式会社Sumco エピタキシャルシリコンウェーハの製造方法
DE102015220924B4 (de) 2015-10-27 2018-09-27 Siltronic Ag Suszeptor zum Halten einer Halbleiterscheibe mit Orientierungskerbe, Verfahren zum Abscheiden einer Schicht auf einer Halbleiterscheibe und Halbleiterscheibe
DE102015223807A1 (de) 2015-12-01 2017-06-01 Siltronic Ag Verfahren zur Herstellung einer Halbleiterscheibe mit epitaktischer Schicht in einer Abscheidekammer, Vorrichtung zur Herstellung einer Halbleiterscheibe mit epitaktischer Schicht und Halbleiterscheibe mit epitaktischer Schicht
DE102016210203B3 (de) 2016-06-09 2017-08-31 Siltronic Ag Suszeptor zum Halten einer Halbleiterscheibe, Verfahren zum Abscheiden einer epitaktischen Schicht auf einer Vorderseite einer Halbleiterscheibe und Halbleiterscheibe mit epitaktischer Schicht
DE102017206671A1 (de) 2017-04-20 2018-10-25 Siltronic Ag Suszeptor zum Halten einer Halbleiterscheibe mit Orientierungskerbe während des Abscheidens einer Schicht auf einer Vorderseite der Halbleiterscheibe und Verfahren zum Abscheiden der Schicht unter Verwendung des Suszeptors
DE102017210423A1 (de) * 2017-06-21 2018-12-27 Siltronic Ag Verfahren, Steuerungssystem und Anlage zum Bearbeiten einer Halbleiterscheibe sowie Halbleiterscheibe
DE102017212799A1 (de) 2017-07-26 2019-01-31 Siltronic Ag Epitaktisch beschichtete Halbleiterscheibe aus einkristallinem Silizium und Verfahren zu deren Herstellung
DE102017222279A1 (de) 2017-12-08 2019-06-13 Siltronic Ag Verfahren zum Abscheiden einer epitaktischen Schicht auf einer Vorderseite einer Halbleiterscheibe und Vorrichtung zur Durchführung des Verfahrens
CN115824490A (zh) 2018-02-15 2023-03-21 三美电机株式会社 压力传感器装置
JP7045290B2 (ja) 2018-09-10 2022-03-31 ヤフー株式会社 情報管理システム、情報管理方法、およびプログラム
DE102019207772A1 (de) 2019-05-28 2020-12-03 Siltronic Ag Verfahren zum Abscheiden einer epitaktischen Schicht auf einer Vorderseite einer Halbleiterscheibe und Vorrichtung zur Durchführung des Verfahrens
JP2022178817A (ja) * 2021-05-21 2022-12-02 株式会社Sumco シリコン単結晶インゴットの評価方法、シリコンエピタキシャルウェーハの評価方法、シリコンエピタキシャルウェーハの製造方法およびシリコン鏡面ウェーハの評価方法
EP4361313A1 (de) 2022-10-28 2024-05-01 Siltronic AG Mehrteiliger suszeptor

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20010037761A1 (en) * 2000-05-08 2001-11-08 Ries Michael J. Epitaxial silicon wafer free from autodoping and backside halo and a method and apparatus for the preparation thereof

Family Cites Families (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4769689A (en) * 1984-12-13 1988-09-06 American Telephone And Telegraph Company, At&T Bell Laboratories Stress relief in epitaxial wafers
JPS61141700A (ja) * 1984-12-13 1986-06-28 アメリカン　テレフォン　アンド　テレグラフ　カムパニー エピタキシヤル構造およびその形成方法
DE69126724T2 (de) * 1990-03-19 1998-01-15 Toshiba Kawasaki Kk Vorrichtung zur Dampfphasenabscheidung
JP2790009B2 (ja) * 1992-12-11 1998-08-27 信越半導体株式会社 シリコンエピタキシャル層の成長方法および成長装置
JP3563224B2 (ja) * 1996-03-25 2004-09-08 住友電気工業株式会社 半導体ウエハの評価方法、熱処理方法、および熱処理装置
US6217663B1 (en) * 1996-06-21 2001-04-17 Kokusai Electric Co., Ltd. Substrate processing apparatus and substrate processing method
US5848889A (en) * 1996-07-24 1998-12-15 Applied Materials Inc. Semiconductor wafer support with graded thermal mass
JPH1079498A (ja) * 1996-09-03 1998-03-24 Nippon Telegr & Teleph Corp <Ntt> Ｓｏｉ基板の製造方法
JPH10163111A (ja) * 1996-12-03 1998-06-19 Toshiba Corp エピタキシャル・ウェーハ
JP3336897B2 (ja) 1997-02-07 2002-10-21 三菱住友シリコン株式会社 気相成長装置用サセプター
US6325858B1 (en) 1997-11-03 2001-12-04 Asm America, Inc. Long life high temperature process chamber
JP2000058470A (ja) * 1998-08-07 2000-02-25 Ushio Inc 光照射式加熱装置のガードリング
JP2000146569A (ja) * 1998-09-11 2000-05-26 Showa Denko Kk 半導体基板の周辺ダレの測定方法
CN1312326C (zh) * 2000-05-08 2007-04-25 Memc电子材料有限公司 消除自动掺杂和背面晕圈的外延硅晶片
DE60127252T2 (de) 2000-05-08 2007-12-20 Memc Electronic Materials, Inc. Epitaktischer siliziumwafer frei von selbstdotierung und rückseitenhalo
KR100454122B1 (ko) * 2002-04-09 2004-10-26 (주) 디에스테크노 ＣＶＤ 반응 장치용 다공 ＳｉＣ 가이드 링의 제조방법
US6825487B2 (en) 2002-07-30 2004-11-30 Seh America, Inc. Method for isolation of wafer support-related crystal defects
DE10328842B4 (de) 2003-06-26 2007-03-01 Siltronic Ag Suszeptor für eine chemische Gasphasenabscheidung, Verfahren zur Bearbeitung einer Halbleiterscheibe durch chemische Gasphasenabscheidung und nach dem Verfahren bearbeitete Halbleiterscheibe
US7285483B2 (en) 2003-06-26 2007-10-23 Silitronic Ag Coated semiconductor wafer, and process and apparatus for producing the semiconductor wafer
DE102004060625A1 (de) * 2004-12-16 2006-06-29 Siltronic Ag Beschichtete Halbleiterscheibe und Verfahren und Vorrichtung zur Herstellung der Halbleiterscheibe
DE10357698A1 (de) * 2003-12-09 2005-07-14 Schunk Kohlenstofftechnik Gmbh Träger für zu behandelnde Gegenstände sowie Verfahren zur Herstellung eines solchen
KR20080031515A (ko) * 2004-05-18 2008-04-08 가부시키가이샤 섬코 기상 성장 장치용 서셉터
JP4534619B2 (ja) * 2004-06-21 2010-09-01 株式会社Ｓｕｍｃｏ 半導体シリコン基板用熱処理治具
DE102004054566B4 (de) * 2004-11-11 2008-04-30 Siltronic Ag Verfahren und Vorrichtung zum Einebnen einer Halbleiterscheibe sowie Halbleiterscheibe mit verbesserter Ebenheit
DE102005013831B4 (de) * 2005-03-24 2008-10-16 Siltronic Ag Siliciumscheibe und Verfahren zur thermischen Behandlung einer Siliciumscheibe
US8852349B2 (en) * 2006-09-15 2014-10-07 Applied Materials, Inc. Wafer processing hardware for epitaxial deposition with reduced auto-doping and backside defects

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20010037761A1 (en) * 2000-05-08 2001-11-08 Ries Michael J. Epitaxial silicon wafer free from autodoping and backside halo and a method and apparatus for the preparation thereof
CN1223709C (zh) * 2000-05-08 2005-10-19 Memc电子材料有限公司 在化学汽相淀积工艺中使用的改进的基座

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI649447B (zh) * 2017-01-25 2019-02-01 上海新昇半導體科技有限公司 適用於單片式磊晶爐的分離式基座元件

Also Published As

Publication number Publication date
JP2011142327A (ja) 2011-07-21
CN101225544A (zh) 2008-07-23
DE102006055038B4 (de) 2012-12-27
JP5745282B2 (ja) 2015-07-08
JP5114169B2 (ja) 2013-01-09
KR100955639B1 (ko) 2010-05-06
SG143123A1 (en) 2008-06-27
US20080118712A1 (en) 2008-05-22
TW201229334A (en) 2012-07-16
US7838398B2 (en) 2010-11-23
CN103173854A (zh) 2013-06-26
DE102006055038A1 (de) 2008-05-29
KR20080046559A (ko) 2008-05-27
JP2008131053A (ja) 2008-06-05
US20110073041A1 (en) 2011-03-31
TWI435962B (zh) 2014-05-01
TW200823324A (en) 2008-06-01
CN103147124A (zh) 2013-06-12

Similar Documents

Publication Publication Date Title
TWI496962B (zh) 經磊晶塗覆之半導體晶圓及製造經磊晶塗覆之半導體晶圓之裝置與方法
KR101291918B1 (ko) 에피텍샬방식으로 코팅된 반도체 웨이퍼를 제조하는 방법
US9287121B2 (en) SIC epitaxial wafer and method for manufacturing same
JP6122704B2 (ja) ＳｉＣエピタキシャルウェハ及びその製造方法
JP2005039111A (ja) シリコンエピタキシャルウェーハ及びその製造方法
CN113302718B (zh) 硅外延晶片的制造方法和硅外延晶片
US11990336B2 (en) Silicon epitaxial wafer production method and silicon epitaxial wafer
CN113544817B (zh) 硅外延晶片的制造方法和硅外延晶片
JP2023113512A (ja) エピタキシャルウェーハの製造方法