CN103147124A - 外延涂覆半导体晶片 - Google Patents

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Abstract

本发明涉及用于制造经外延涂覆的半导体晶片的方法，其中制备多个至少在其正面上抛光的半导体晶片，并且均依次单独通过化学气相沉积法在外延反应器内于800至1200℃的温度下将外延层施加到其经抛光的正面上而通过以下步骤进行涂覆：分别将一片所制备的半导体晶片支撑在根据本发明的装置上，从而使该半导体晶片位于该环上，该半导体晶片的背面朝向具有透气性结构的基座的底部，但是不接触该基座，从而通过气体扩散使气态物质从该半导体晶片的背面上方的区域透过该基座导入基座的背面上方的区域内，此外该半导体晶片仅在其背面的边缘区域内与该环相接触，其中在半导体晶片内完全不会产生利用光弹性应力测量法（“SIRD”）可测的应力。

Description

外延涂覆半导体晶片
本申请是申请日为2007年10月30日的名称为“外延涂覆半导体晶片以及制造外延涂覆半导体晶片的装置及方法”的申请号为200710185132.6的发明专利申请的分案申请。
技术领域
本发明涉及具有通过化学气相沉积法（CVD）涂覆的正面的半导体晶片以及用于制造该半导体晶片的方法。本发明还涉及用于在通过化学气相沉积法（CVD）在半导体晶片的正面上沉积一层时支撑该半导体晶片的装置。
背景技术
在化学气相沉积法（CVD）期间，尤其是在经抛光的半导体晶片上沉积一层外延层期间，产生两种称作“自动掺杂”和“晕圈（halo）”的现象。
在“自动掺杂”的情况下，掺杂剂从该半导体晶片的背面经气相进入沉积气体，该沉积气体被送至该半导体晶片正面的上方。这些掺杂剂随后主要在该半导体晶片正面边缘的范围内被引入该外延层内，由此导致该外延层的电阻率沿径向变化，这或多或少是非常不期望的。
“晕圈”是指通过光散射结构在该半导体晶片背面上产生的散射光效应，该效应在照射该半导体晶片背面时由准直光线显现出。该结构在该半导体晶片背面的表面上标记转变情况，此处具有天然氧化物层的区域与不存在或不再存在此类氧化物层的区域相邻。若在实际的外延沉积之前，在氢气氛中预处理（“预焙”）期间，没有将该天然氧化物层完全去除，则会发生该转变情况。一种对该效应加以量化的方法是，例如用KLA Tencor公司的SP1型光散射测量装置在所谓的DNN（暗场窄法线DarkField Narrow Normal）或DWN通道（暗场宽法线DarkField WideNormal）中实施光雾（haze，浑浊度，不透明度）的散射光测量。
为避免“自动掺杂”的问题，US6,129,047中建议，在基座的接受该半导体晶片的凹槽（“口袋”）的底部设有缝隙，这些缝隙置于底部的外边缘。由该半导体晶片的背面扩散出的掺杂剂，没有预先到达该半导体晶片的正面，而是可以利用通过基座中的缝隙送至该晶片背面上的清洗气体从该反应器去除。
根据US6,596,095B2，对于相同的目的，在基座的整个底部内存在小孔。在此也通过清洗气体从旁边经过而将由该半导体晶片的背面扩散出的掺杂剂输送出。因为在消除天然氧化物时产生的气态反应产物同样通过底部的孔洞以及旁边流过的清洗气体被输送出，这些措施使天然氧化物层的消除更加容易，所以对于“晕圈”的形成也是有效的。
DE10328842公开了一种基座，其具有孔隙率至少为15％且密度为0.5至1.5g/cm3的透气性结构。通过使用该多孔基座，将在通过消除天然氧化物层而进行预处理时形成的气态反应产物以及从待涂覆的半导体晶片扩散的掺杂剂通过基座的孔释放至基座的背面，被清洗气流吸收并从反应器除去。通过使用所述的基座，还避免了在带有孔的基座的情况下产生的半导体晶片的背面上的非期望的纳米形貌效应。待涂覆的半导体晶片的正面和背面上的温度场受基座中的孔影响，这导致局部不同的沉积速率，并最终导致所述的纳米形貌效应。术语“纳米形貌”是指在0.5至10毫米的横向范围上测量的纳米范围内的高度变化。
外延涂覆半导体晶片时的另一个问题涉及经外延涂覆的半导体晶片中的应力，这会导致位错及滑移。
已知许多表征半导体晶片内的滑移的方法：一方面是通过利用检查半导体晶片的表面的装置或者用适合于测定纳米形貌的装置在平行光下进行直观的检查。
但此处最灵敏的方法是SIRD（“扫描红外线去极化作用”），因为利用SIRD不仅可以检测滑移，而且可以测量光弹性应力。例如US6,825,487B2描述了用于通过引入光学双折射而表征应力场、滑移、滑移线、外延缺陷的SIRD法。
通过降低在氢气氛中预处理步骤（烘焙）期间以及在添加氯化氢至氢气氛（HCl蚀刻）以及在实际的涂覆步骤中的温度，从而可以在外延涂覆半导体晶片时避免经外延涂覆的半导体晶片内的热诱导应力。
但更低的涂覆温度导致产生更多非期望的晶体缺陷，如堆垛层错或典型的外延缺陷，称作术语“小丘”、“小堆”或“小坑”。在非常低的温度下，甚至可能发生多晶生长。另一个缺点是外延层的变差的边缘下降现象（“Edge Roll-off”）以及半导体晶片的局部平坦度（几何形状，SFQR）变差。此外，生长速率随着沉积温度的降低而下降，这会使该方法不经济。
因此，预处理温度及沉积温度的降低由于相关的缺点而完全不可接受。
目前现有技术并没有揭示如上所述迫切需要的有关在高的预处理温度及沉积温度下减少经外延涂覆的半导体晶片内的应力、位错及滑移的解决方案。
发明内容
因此，本发明的发明人的目的在于提供避免了非期望的晶体缺陷、背面晕圈、自动掺杂及纳米形貌效应的无应力的经外延涂覆的具有良好的边缘下降值以及良好的局部平坦度的半导体晶片。
该目的是通过本发明加以解决的。
本发明涉及用于在外延反应器内通过化学气相沉积法于半导体晶片的正面上沉积一层时支撑半导体晶片的装置，其包括具有透气性结构的基座以及位于该基座上的用作基座与所支撑的半导体晶片之间的热缓冲器的环。
优选为孔隙率（孔体积/总体积）至少为15％且密度为0.5至1.5g/cm3的基座。
基座所需的孔隙率及密度是通过在制造基座时适当地压缩纤维或颗粒而进行调节的。
该基座优选包含石墨或石墨纤维。
该基座优选用碳化硅涂覆。
根据本发明的装置包括位于基座上的环，其中该环优选在其厚度及其材料特性方面加以选择，从而使其用作基座与所支撑的半导体晶片之间的热缓冲器。
该环的内径优选小于待接收的半导体晶片的直径。
该环的外径优选大于待接收的半导体晶片的直径，并且优选对应于基座的直径。
该环的外径特别优选比基座的直径大几毫米。
该环的厚度优选为至少0.5毫米，特别优选为0.5至1.5毫米，最优选为1毫米。
此外，该环特别优选具有同样为环状的凹槽以接收半导体晶片。
该环状凹槽的深度优选为0.3至0.7毫米，特别优选为0.5毫米，宽度为3至15毫米，特别优选为6毫米。
该环优选为碳化硅环。
优选还使用由碳化硅涂覆的石墨环。
该环优选包含1000℃下的热导率为5至100W/m·K，特别优选为5至50W/m·K，最优选为10至30W/m·K的材料。
根据本发明的装置优选用于单晶片反应器中。
特别优选用于ASM及Applied Materials（AMAT Centura Epi）的单晶片反应器中。
根据本发明的装置优选被设定为接收直径为150毫米、200毫米、300毫米及450毫米的半导体晶片。
本发明的目的还通过用于制造经外延涂覆的半导体晶片的方法加以解决，其中制备多个至少在其正面上抛光的半导体晶片，并且均依次单独通过化学气相沉积法在外延反应器内于800至1200℃的温度下将外延层施加到其经抛光的正面上而通过以下步骤进行涂覆：分别将一片所制备的半导体晶片支撑在包括具有透气性结构的基座以及位于该基座上的用作基座与所支撑的半导体晶片之间的热缓冲器的环的装置上，从而使该半导体晶片位于该环上，该半导体晶片的背面朝向具有透气性结构的基座的底部，但是不接触该基座，从而通过气体扩散使气态物质从该半导体晶片的背面上方的区域透过该基座导入基座的背面上方的区域内，此外该半导体晶片仅在其背面的边缘区域内与该环相接触，其中在半导体晶片内完全不会产生利用光弹性应力测量法（“SIRD”）可测的应力。
在根据本发明的方法中，首先制备多个至少于其正面上经抛光的半导体晶片。
为此，利用已知的切割方法，优选通过具有自由研磨剂（“浆料”）或粘结研磨剂（金刚砂线）的钢丝锯，将依照现有技术，优选通过Czochralski坩埚拉伸法制得的单晶切割成多个半导体晶片。
此外，实施机械加工步骤，如顺序单面磨削法、同时双面磨削法（DDG）或研磨。半导体晶片的边缘包含任选存在的机械标记，如刻痕或削平，通常还进行加工（“边缘–刻痕–磨削”）。
此外，还提供包括清洗及蚀刻步骤的化学处理步骤。
在依照现有技术实施磨削、清洗及蚀刻步骤之后，优选通过去除材料抛光使该半导体晶片的表面平滑化。这优选是通过双面抛光（DSP）实施的，为此将半导体晶片松散地置于锯齿状的薄圆盘中，并于覆盖着抛光布的上抛光盘和下抛光盘之间以“自由浮动”的方式同时抛光正面及背面。
此外，所制备的半导体晶片的正面优选以不含光雾的方式，例如利用软抛光布借助于碱性抛光溶胶实施抛光。文献中通常称此步骤为CMP抛光（“化学机械抛光”）。
在抛光之后，优选依照现有技术对半导体晶片实施亲水性清洗及烘干。
随后于单晶片反应器内在所制备的半导体晶片的经抛光的正面上沉积外延层。
在此情况下，该半导体晶片并不是直接位于基座上，而是在一个环上进而位于基座上，从而使半导体晶片的背面朝向基座的底部。
该基座的底部具有透气性结构。
该基座的孔隙率（孔体积/总体积）优选为至少15％，密度为0.5至1.5g/cm3。
该环位于该基座上。该环也不与该基座相连接。
该环优选在厚度及材料特性方面加以选择，从而使其用作基座与所支撑的半导体晶片之间的热缓冲器。
该环的厚度优选为至少0.5毫米，特别优选为0.5至1.5毫米，最优选为1毫米。
该环特别优选具有同样为环状的凹槽以接收半导体晶片。
该环状凹槽的深度优选为0.3至0.7毫米，特别优选为0.5毫米，宽度为3至15毫米，特别优选为6毫米。
该环优选为碳化硅环。
优选还使用由碳化硅涂覆的石墨环。
该环优选包含1000℃下的热导率为5至100W/m·K，特别优选为5至50W/m·K，最优选为10至30W/m·K的材料。
外延反应器优选为单晶片反应器，特别优选为ASM或AppliedMaterials（AMAT Centura Epi）的单晶片反应器。
所制备的半导体晶片的直径优选为150毫米、200毫米、300毫米及450毫米。
本发明的发明人发现，在根据本发明的方法中仍然保持了已在现有技术中加以描述的具有透气性结构的基座（毡、孔、洞、缝、钻孔）对于半导体晶片背面的关于晕圈及纳米形貌的特性的效果，即对于其中半导体晶片不直接位于基座上而是位于环上的情况。
若待外延涂覆的半导体晶片预先加热，并且暴露于通常是氢气氛的清洗气体，以去除天然氧化物层，则这在预处理半导体晶片期间已经是可见的。
将在消除氧化物层时形成的气态反应产物以及由半导体晶片扩散出的掺杂剂通过气体扩散透过基座的透气性结构，即透过基座的孔或开口，而释放至基座的背面，在此被清洗气体流吸收并从反应器除去。
在去除氧化物层之后，将蚀刻介质，优选氯化氢，加入清洗气体，从而在沉积外延层之前使该半导体晶片正面的表面平滑化。
为了沉积外延层，对该待外延涂覆的半导体晶片施加沉积温度，并将半导体晶片的正面与沉积气体相接触，同时该基体晶片的背面优选继续暴露于清洗气体的影响。
该沉积气体含有在其化学分解之后提供形成层的物质的化合物。这些物质优选包括硅、锗以及诸如硼的掺杂剂。
沉积气体特别优选含有三氯硅烷、氢和二硼烷。
在沉积外延层之后，例如在通过反应器的氢气流中，冷却经外延涂覆的半导体晶片。
位于基座上的环的作用是使半导体晶片不接触基座，从而在其表面内无应力点。因此，该半导体晶片在其表面内无应力，即完全不具有机械应力。
此外，由碳化硅制成的环用于在半导体晶片与基座之间产生一种隔离或热缓冲器。因此，即使在边缘的支撑点上也不产生会导致位错及滑移的热诱导应力。
例如PVA TePla公司的SIRD计量系统或JenaWave公司的SIRD-300型装置适合于测定应力。TePla-SIRD装置的灵敏度为6kPa。因此，在本发明范畴内，无应力的半导体晶片理解为完全不具有6kPa或更大应力的半导体晶片。利用这些SIRD测量装置可以检测半导体晶片的正面、背面以及边缘区域。不存在边缘排除区域，例如在几何形状测量装置的情况下。因此，除非另有说明，有关利用SIRD检测的半导体晶片内的应力的数据均涉及半导体晶片的正面、背面以及边缘区域（无边缘排除区域）。
碳化硅特别适合作为环的材料，因为其坚硬、结实、但不脆（例如如同石英）、相对廉价，此外容易加工。碳化硅是不透明的（混浊），因此不会导致光导效应。
所用的单晶片反应器是利用IR灯从上方及从下方进行加热的。
其在使用传统基座时的作用是，在预处理步骤及涂覆步骤期间半导体晶片的温度高于基座。因此，在与基座接触的点上产生热诱导应力，这在最差的情况下会导致半导体晶片的位错及滑移。
但是在具有环，尤其是具有碳化硅环的基座的情况下，环的温度高于基座，并且具有与半导体晶片的温度接近的温度值。由此可以避免在现有技术中产生的热应力。
若半导体晶片的温度低于基座的温度，则还产生如同在沉积过程之后冷却半导体晶片时的情况下的效应。在此该环还用作一种热缓冲器。
根据本发明的方法以及根据本发明的装置的另一个优点在于，可以非常精确地加工该环，特别是在其尺寸及其粗糙度方面。因此，可以改善根据本发明的装置对半导体晶片的适配性，这还可以避免在半导体晶片的支撑点上的机械应力场。
根据本发明，该环直接位于基座上。但是利用隔离物将环保持在基座表面上方几毫米的方案不是优选的，因为虽然其优点在于，将从高度掺杂的半导体晶片的背面扩散出的气体在环下方横向释放，从而可以减少“自动掺杂”效应，但是另一方面由于增加环（因此是半导体晶片）与基座的距离而减少热平衡效应，并提高对热诱导应力及滑移的敏感性。此外，沉积气体可以进入环与基座之间，从而还非期望地涂覆晶片背面。
与此相反，在根据本发明的方法中，该环是牢固的，从而避免任何背面沉积，因为沉积气体无法到达基座与半导体晶片之间，因此不会到达半导体晶片的背面。
该待外延涂覆的半导体晶片优选为其上施加有外延硅层的单晶硅晶片。
该待外延涂覆的半导体晶片优选至少在其正面上进行抛光。
该待外延涂覆的半导体晶片优选在其背面上进行蚀刻及抛光。
该待外延涂覆的半导体晶片的直径优选为150毫米、200毫米、300毫米或450毫米。
根据本发明的方法的另一个优点在于，在沉积温度方面能够使加工窗变宽：
与具有更高掺杂度的p+硅晶片相比，p–硅晶片（具有低掺杂度的硅晶片）通常对应力更加敏感。
因此，与p–硅晶片相比，在p+硅晶片上沉积外延层时可以选择更高的温度。
根据现有技术的典型的沉积温度（在单晶片反应器中）如下：
p-/p+（在高度掺杂的硅晶片上的低度掺杂的外延层）：1120至1150℃。
p-/p-（在低度掺杂的硅晶片上的低度掺杂的外延层）：1080至1120℃。
与此相反，在根据本发明的方法中，所述温度范围优选可以提高20至30℃（即在p-/p+的情况下提高至1180℃，而在p-/p-的情况下提高至1150℃）：获得根据SIRD无应力的外延涂覆的硅晶片，其具有与现有技术相比降低的缺陷及改善的几何形状。
因此，在本发明范畴内，优选以如下方式选择沉积温度：
在具有高掺杂度（p+）的硅晶片上于1140至1180℃的温度下实施外延沉积。
在具有低掺杂度（p–）的硅晶片上于1100至1150℃的温度下实施沉积。
提高沉积温度的另一个优点在于，改善经抛光的半导体晶片的边缘下降现象，因为在提高的沉积温度下外延层的层厚度分布在半导体晶片边缘处增加，从而补偿了边缘下降现象。
所述的本发明方法适合于制造包括正面及背面的半导体晶片，在其正面上具有根据光弹性应力测量法（“SIRD”）无应力的外延层，此外以面积为2mm×2mm的正方形测量窗为基准，该半导体晶片在其背面上具有表示为高度变化PV（“峰至谷”）的大于或等于2纳米并且小于或等于5纳米的纳米形貌，而表示为光雾的背面“晕圈”大于或等于0.1ppm并且小于或等于5ppm。
根据本发明的半导体晶片依照SIRD的表征是无应力的。
此外，在其背面上具有良好的纳米形貌值及光雾值。
根据本发明的半导体晶片一方面在其表面内无应力点，因而在其表面内无应力，即不存在任何机械或热诱导应力。
通过在根据本发明的方法中使用如上所述非常容易加工（尤其是有关其粗糙度）的碳化硅环，还避免了在半导体晶片的边缘处（在现有技术中在半导体晶片在基座上的支撑点处）的机械应力场。
因此，根据本发明的半导体晶片优选依照光弹性应力测量法（SIRD）的表征在其正面及其背面上及其边缘区域内无应力。
由于所用的测量方法，称为LPD（“光点缺陷”）的晶体缺陷例如是epi堆垛层错、小丘或小坑，通常是结构外延缺陷，它们可以借助于光散射作为LLS（“局部光散射体”）通过诸如KLA Tencor Surfscan SP1的表面检测装置进行检测。
对根据本发明的半导体晶片的检测显示出以下结果，均是在暗场内于不透明模式（DWO，DNO）（SP1中激光的不透明入射角）下测量的：
缺陷尺寸级别： 晶片的50％ 晶片的97.7％
≥50纳米 ≤2个缺陷 ≤8个缺陷
≥90纳米 0个缺陷 ≤4个缺陷
≥120纳米 0个缺陷 ≤3个缺陷
≥200纳米 0个缺陷 ≤2个缺陷
这意味着在产率≥97.7％时（经济上可接受的≥90％）：8个LLS缺陷≥50纳米；4个LLS缺陷≥90纳米；3个LLS缺陷≥120纳米；2个LLS缺陷≥200纳米。
对于根据本发明的半导体晶片的局部平坦度获得以下结果：
半导体晶片的最大局部平坦度值SFQRmax优选大于或等于0.025微米并且小于或等于0.04微米。
基于在经涂覆的半导体晶片的正面上的尺寸为26×8mm2的测量窗的平面方格的部分区域的至少99％以及2毫米的边缘排除区域，0.025微米至0.04微米的最大局部平坦度值SFQRmax是优选的。
与在标准基座（根据现有技术，即没有环支撑）上外延涂覆的半导体晶片的比较表明，根据本发明的半导体晶片显著改善。在其他加工条件相同但是使用标准基座代替根据本发明的装置的情况下的对比实验获得最大局部平坦度值SFQRmax为0.045至0.08微米的经外延涂覆的半导体晶片。
此外，根据本发明的半导体晶片的R3O–1毫米参数优选为-10纳米至+10纳米，这对应于在与硅晶片边缘的距离为1毫米处测得的通过厚度测量确定的平均横截面相对于通过回归确定的参考线的偏差。这是边缘下降参数。
该经外延涂覆的硅晶片的R3O–1毫米参数优选为-5纳米至+5纳米。
负的R3O–1毫米值对应于卷起现象（roll-up），即在此情况下基体晶片的边缘下降现象通过外延涂覆被过度补偿。
Jpn.J.Appl.Phys.Vol.38（1999）pp38–39描述了一种用于测量硅晶片的边缘下降现象的方法。基于硅晶片厚度的边缘下降参数例如可以利用KLA Tencor公司的形貌测量系统NanoPro NP1通过以下方式计算，从该晶片的中心开始，首先计算硅晶片整体图（形貌，“晶片图”）的间隔为1°的360个径向截面。通常将这些截面划分成4个扇形S2至S5（均为90°的扇形），并且对每个扇形的所有90个径向截面求平均。对从该晶片边缘R–5毫米至R–35毫米的距离的范围计算出三阶拟合参考线（“最佳拟合”）。最后，将边缘下降的四重对称性求平均（通过对所有径向厚度截面求平均），并且例如R3O–1毫米参数通过在从R–1毫米至该晶片边缘的距离处求出经平均的径向截面与由回归确定的参考线之间的偏差而得出。
选择性地，还可以考虑每个扇形的平均径向截面（单迹）与参考线之间的偏差，从而求得每个扇形的下降值。在本发明的范畴内，考虑平均的边缘下降值。
此外，根据本发明的半导体晶片的外延层内的电阻均匀性优选大于或等于±2％并且小于或等于±5％。
μPCD寿命优选为2500至3000μs。其是少数载体或复合寿命（μPCD=“微光导衰减”），其是利用光技术激励并随后测量衰减曲线而测定的。
该半导体晶片优选为在正面上抛光并且在经抛光的正面上具有外延层的半导体晶片。
该半导体晶片优选在其背面上进行蚀刻及抛光。
该半导体晶片的直径优选为150毫米、200毫米、300毫米或450毫米。
该经外延涂覆的半导体晶片优选为其上施加有外延硅层的单晶硅晶片。
附图说明
下面借助于附图阐述本发明。
图1所示为根据本发明的装置。
图2所示为SIRD测量结果（现有技术）。
图3所示为根据本发明的半导体晶片的SIRD测量结果。
图4所示为由SIRD测量显示的边缘处的支撑点的意义。
具体实施方式
图1所示为根据本发明的装置的结构示意图。环2位于基座1上。环2及基座1的尺寸被设计为接收基体3。环2包括用于接收基体3的在边缘区域内的凹槽2a。
图2所示为根据现有技术外延涂覆的半导体晶片的SIRD测量结果。在此，在应力差最大为600kPa的半导体晶片的表面内可以看到局部应力场。在边缘处还可以看到对应于13至45kPa的应力差的应力场。
干涉图样没有表现出晶片的厚度变化。“干涉（fringes）”是通过分别具有不同的传播速度的寻常光线与非常光线的干涉产生的。
图3所示为根据本发明的半导体晶片的SIRD测量结果。该半导体晶片在表面内以及在边缘处均不存在利用SIRD可测的应力场。
在边缘处可以看到半导体晶片在SIRD测量装置的支撑装置上的支撑点。因此它们并不归因于根据本发明的方法，即它们不对应于例如现有技术中通过半导体晶片在基座上的支撑点形成的应力场。利用SIRD完全检测不到应力场。该半导体晶片也完全不具有应力差大于或等于6kPa的应力场。
最后，图4所示为在图3中可见的支撑点的意义。通过将半导体晶片支撑在SIRD测量装置的支撑装置上而可以看到三个支撑点。此外，还看到另一个点，其是由于机械标记如刻痕或削平，或者激光标记。
这些支撑点以及可能存在的机械标记在对半导体晶片实施各种SIRD测量时是可见的。但并不是可利用SIRD定量检测的临界应力场。

Claims (6)

1.包括正面及背面的半导体晶片，在其正面上具有根据光弹性应力测量法（“SIRD”）无应力的外延层，此外以面积为2mm×2mm的正方形测量窗为基准，该半导体晶片在其背面上具有表示为高度变化PV（“峰至谷”）的大于或等于2纳米并且小于或等于5纳米的纳米形貌，而表示为光雾的背面“晕圈”大于或等于0.1ppm并且小于或等于5ppm。
2.根据权利要求1所述的半导体晶片，其特征在于，边缘下降参数为–10纳米至+10纳米，这对应于在与该硅晶片边缘的距离为1毫米处测得的通过厚度测量确定的平均横截面相对于通过回归确定的参考线的偏差。
3.根据权利要求1所述的半导体晶片，其特征在于，最大局部平坦度值SFQRmax大于或等于0.025微米并且小于或等于0.04微米。
4.根据权利要求1所述的半导体晶片，其在所述外延层内的电阻均匀性大于或等于±2％并且小于或等于±5％。
5.根据权利要求1所述的半导体晶片，其μPCD复合寿命为2500至3000μs。
6.根据权利要求1所述的半导体晶片，其特征在于，其是直径为150毫米、200毫米、300毫米或450毫米的其上施加有外延硅层的单晶硅晶片。
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