JP5114169B2 - エピタキシコーティングされた半導体ウェハおよびデバイスならびにエピタキシコーティングされた半導体ウェハを作製する方法 - Google Patents

エピタキシコーティングされた半導体ウェハおよびデバイスならびにエピタキシコーティングされた半導体ウェハを作製する方法 Download PDF

Info

Publication number
JP5114169B2
JP5114169B2 JP2007303062A JP2007303062A JP5114169B2 JP 5114169 B2 JP5114169 B2 JP 5114169B2 JP 2007303062 A JP2007303062 A JP 2007303062A JP 2007303062 A JP2007303062 A JP 2007303062A JP 5114169 B2 JP5114169 B2 JP 5114169B2
Authority
JP
Japan
Prior art keywords
semiconductor wafer
susceptor
ring
wafer
epitaxial
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2007303062A
Other languages
English (en)
Other versions
JP2008131053A (ja
Inventor
シャウアー ラインハルト
ヴェルナー ノルベルト
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Siltronic AG
Original Assignee
Siltronic AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Siltronic AG filed Critical Siltronic AG
Publication of JP2008131053A publication Critical patent/JP2008131053A/ja
Application granted granted Critical
Publication of JP5114169B2 publication Critical patent/JP5114169B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/20—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/0257—Doping during depositing
    • H01L21/02573—Conductivity type
    • H01L21/02579—P-type
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/44—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating
    • C23C16/458—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating characterised by the method used for supporting substrates in the reaction chamber
    • C23C16/4582—Rigid and flat substrates, e.g. plates or discs
    • C23C16/4583—Rigid and flat substrates, e.g. plates or discs the substrate being supported substantially horizontally
    • C23C16/4585—Devices at or outside the perimeter of the substrate support, e.g. clamping rings, shrouds
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B25/00—Single-crystal growth by chemical reaction of reactive gases, e.g. chemical vapour-deposition growth
    • C30B25/02—Epitaxial-layer growth
    • C30B25/12—Substrate holders or susceptors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02373—Group 14 semiconducting materials
    • H01L21/02381—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02532—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/02634—Homoepitaxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/687—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using mechanical means, e.g. chucks, clamps or pinches
    • H01L21/68714—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using mechanical means, e.g. chucks, clamps or pinches the wafers being placed on a susceptor, stage or support
    • H01L21/68735—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using mechanical means, e.g. chucks, clamps or pinches the wafers being placed on a susceptor, stage or support characterised by edge profile or support profile
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T428/00—Stock material or miscellaneous articles
    • Y10T428/24—Structurally defined web or sheet [e.g., overall dimension, etc.]
    • Y10T428/24479—Structurally defined web or sheet [e.g., overall dimension, etc.] including variation in thickness
    • Y10T428/24612—Composite web or sheet

Landscapes

  • Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Materials Engineering (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Metallurgy (AREA)
  • Organic Chemistry (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Mechanical Engineering (AREA)
  • Chemical Vapour Deposition (AREA)
  • Recrystallisation Techniques (AREA)
  • Container, Conveyance, Adherence, Positioning, Of Wafer (AREA)
  • Testing Or Measuring Of Semiconductors Or The Like (AREA)

Description

本発明は、前面が化学蒸着法（ＣＶＤ chemical vapor deposition）によってコーティングされた半導体ウェハと、この半導体ウェハを作製する方法に関する。本発明はまた、化学蒸着法（ＣＶＤ）によって半導体ウェハの前面に層をデポジションする際にこの半導体ウェハを支持する装置にも関する。
化学蒸着法の間、特に研磨した半導体ウェハにエピタキシャル層をデポジションする間、殊に、「オートドーピング（auto doping）」および「ハロ（halo）」という語で知られている２つの現象が発生することがある。
「オートドーピング」では、ドーパントが半導体ウェハの背面から、気相を介してデポジションガスに入り、これが半導体ウェハの前面全体に供給される。つぎにこれらのドーパントは、上記のエピタキシャル層に、主に半導体ウェハの前面のエッジ領域に取り込まれるため、このエピタキシャル層の抵抗が半径方向に多かれ少なかれ著しくに変化してしまい、望ましくないことになる。
「ハロ（halo）」とは、半導体ウェハの背面において光散乱構造によって発生する散乱光作用のことであり、またこれは半導体ウェハの背面に平行光線を当てることによって観察可能である。上記の構造により、半導体ウェハの背面の表面に遷移部がマークされ、この遷移部では自然酸化層（native oxide layer）であった領域と、酸化層が存在しないまたはもはや存在しなくなった領域とが隣接している。このような遷移部は、実際のエピタキシャルデポジションを行う前の水素雰囲気における前処理中（「プリベーク」（pre-bake））に、自然酸化層の除去が不完全であった場合に発生する。この作用を定量化するための１つの選択肢は、ヘーズ（haze，混濁度、不透明度）の散乱光測定であり、これは、例えば、いわゆるＤＮＮ（"DarkField Narrow Normal")またはＤＷＮ（"DarkField Wide Normal"）チャネルにおいてKLA Tencor社製のＳＰ１散乱光メータによって行われる。
「オートドーピング」に伴う問題を回避するため、ＵＳ６１２９０４７によって提案されるのは、半導体ウェハを支持するサセプタの凹み（「ポケット」）の底部にスリットを設けることであり、このスリットはこの底部の外側のエッジに配置される。半導体ウェハの背面から拡散して放出されるドーパントは反応器からフラッシングガスによって除去することができ、その前に半導体ウェハの前面に先に到達することはない。ここでこのフラッシングガスは、サセプタに設けられたスリットを通してウェハの背面に供給される。
ＵＳ６５９６０９５Ｂ２によれば、同じ目的でサセプタに底部全体に小さな孔が設けられている。ここでも半導体ウェハの背面から拡散して放出されるドーパントは、横を流れるフラッシングガスを供給することによって運び出される。この手段は「ハロ」形成に対しても有効である。それは、これらの手段によって、自然酸化層の除去が促進されるからである。なぜならば、元々の酸化物が溶融することによって生成されるガス状の反応生成物も、底部の孔および横を流れるフラッシングガスによって運び出されて取り除かれるからである。
ＤＥ１０３２８８４２には、少なくとも１５％の多孔率および0.5〜1.5 g/cm3の密度を有するガス通気性構造のサセプタが記載されている。このような多孔性のサセプタを使用することによって、自然酸化層が溶解することによって前処理中に形成されるガス状の反応生成物と、コーティングしようとする半導体ウェハから拡散するドーパントとを、このサセプタの孔を通してサセプタの背面に逃がしてやり、またフラッシングガスの流れによって捉えて反応器から取り除くことができる。上記のサセプタを使用することによって、半導体ウェハの背面の望ましくないナノトポグラフィ作用を回避することも可能である。ここでこのナノトポグラフィ作用は、孔を有するサセプタの場合に発生するものである。サセプタの孔は、コーティングしようとする半導体ウェハの背面および前面における温度領域に影響を与え、これによってデポジション速度が局所的に変化して、最終的には上記のようなナノトポグラフィ作用になるのである。ナノトポグラフィとは、横方向に0.5mm〜10mmにわたって測定される、ナノメートル範囲の高さの変化のことである。
半導体ウェハのエピタキシャルコーティングにおける別の問題として挙げられるのは、エピタキシャルコーティングされた半導体ウェハにおける応力であり、この応力によって転位（dislocation)およびすべり（slip）が発生することがある。
半導体ウェハにおけるずれを識別する幾つかの方法が公知である。すなわち、その１つは平行光線による視覚的な検査による方法であり、また半導体ウェハの表面を検査する装置を用いる方法、またはナノトポグラフィを決定するのに有利な装置を用いた方法もある。
しかしながら上記の状況において最も感度の高い方法は、ＳＩＲＤ（"Scanning Infrared Depolarization"）であり、それはＳＩＲＤを用いれば、ずれだけでなく光弾性応力も測定できるからである。発生する光学的な複屈折にも基づいて、応力場、ずれ、ずれ線（slipline）、エピタキシャル欠陥を識別するＳＩＲＤ法は、例えば、ＵＳ６８２５４８７Ｂ２に記載されている。
エピタキシャルコーティングされる半導体ウェハにおいて、熱によって発生する応力は、半導体ウェハのエピタキシャルコーティングの際に、水素雰囲気における前処理中（ベーク）および実際のコーティングステップにおいて、水素雰囲気に塩化水素を添加して（ＨＣlエッチング）、温度を下げることによって回避することができる。
しかしながらコーティング温度を低くすると、「ヒロック」（hillock）、「マウンド（mound）」または「ピット（pit）」という語で知られている積層欠陥または典型的なエピタキシャル欠陥などの結晶欠陥が生じてしまい望ましくない。極めて低い温度では、多結晶シリコン成長さえも発生し得る。別の欠点は、エピタキシャル層のエッジロールオフの悪化および半導体ウェハの局所的な平坦度の悪化（幾何学形状、ＳＦＱＲ）である。さらに低いデポジション温度によって成長速度が低下して、プロセスの効率が悪化してしまう。
したがって前処理温度およびデポジション温度は、これに関連する欠点のために下げることができないのである。
エピタキシャルコーティングされる半導体ウェハにおいて、高い前処理温度およびデポジション温度によって、応力、転位およびずれを低減することに関し、従来技術により、解決のためのアプローチはまだ示されていない。しかしながらこの高い温度は上で説明したように無条件に必要である。
ＵＳ６１２９０４７ ＵＳ６５９６０９５Ｂ２ ＤＥ１０３２８８４２ ＵＳ６８２５４８７Ｂ２
本発明の課題は、良好なエッジロールオフ値および良好な局所的平坦度を有すると同時に、望ましくない結晶欠陥、背面のハロ、オートドーピングおよびナノトポグラフィ作用を回避した、応力フリーのエピタキシャルコーディング半導体ウェハおよびその作製方法を提供することである
上記の課題は、請求項１に記載した、エピタキシャルコーティングされる半導体ウェハを支持する装置および請求項１２に記載したエピタキシャルコーティングされる半導体ウェハを作製する方法によって解決される。
本発明は、エピタキシャル反応器における化学蒸着によって半導体ウェハの前面に層をデポジットする際に半導体ウェハを支持する装置に関しており、この装置は、ガス通気性の構造を有するサセプタと、このサセプタに配置されるリングとを有しており、ここでこのリングは、サスセプタと、支持される半導体ウェハとの間の熱バッファとして作用する。
このサセプタは有利には、少なくとも１５％の多孔度（孔の体積／全体積）および0.5〜1.5g/cm3の密度を有するサセプタである。
サセプタのこの所要の多孔度および密度は、サセプタを作製中に繊維または粒子を適切に圧縮することによって得ることができる。
サセプタは有利には黒鉛または黒鉛繊維からなる。
サセプタは有利には炭化ケイ素でコーティングされる。
本発明による装置は、サセプタに配置されるリングを含んでおり、有利にはこのリングの厚さおよび材料特性を選択して、このリングが、サセプタと、支持される半導体ウェハとの間の熱バッファとして作用するようにする。
このリングは有利には、収容する半導体ウェハの直径よりも小さい内径を有する。
このリンクの外径は有利には、収容する半導体ウェハの直径よりも大きく、また有利にはサセプタの直径に等しい。
リングの外径をサセプタの直径よりも数ｍｍ大きくすると殊に有利である。
上記のリングは有利には少なくとも0.5mm厚であり、殊に有利には0.5〜1.5mm厚であり、さらに有利には1mm厚である。
さらに上記のリングは、半導体ウェハを収容するために同様のリング状の凹部を有すると有利である。
このリング状の凹部は有利には、0.3〜0.7mmの深さ、殊に有利には0.5mmの深さと、3〜15mmの幅、殊に有利には6mmの幅とを有する。
上記のリングは有利には炭化ケイ素製のリングである。
炭化ケイ素でコーティングされた黒鉛リングを使用することも有利である。
上記のリングは有利には、1000℃において５〜１００W/mK、殊に有利には5〜50 W/mKの、さらに有利には10〜30 W/mKの熱伝導率を有する材料からなる。
本発明による装置は有利には枚葉式ウェハ反応器（single-wafer reactor）に使用される。
Applied Materials（AMAT Centrura Epi）およびＡＳＭ社製の枚葉式ウェハ反応器を使用するのが殊に有利である。
本発明による装置は有利には、直径150mm，200mm，300mmおよび450mmの半導体ウェハを収容するように構成される。
本発明の目的はまたエピタキシャルコーティング半導体ウェハを作製する方法によって達成され、この方法では、少なくとも前面が研磨される複数の半導体ウェハが用意され、引き続いてエピタキシャル反応器において800〜1200℃の温度で化学蒸着することによって、研磨された前面にエピタキシャル層が個別にコーティングされる。ここでこれは、サセプタと、このサセプタに配置されるリングとを有する装置において、上記の用意した半導体ウェハのうちの１つをそれぞれ支持することによって行われる。上記のサセプタは、ガス通気性の構造を有しており、またリングは、サセプタと、支持される半導体ウェハとの間の熱バッファとして使用される。この半導体ウェハはリングに載置され、半導体ウェハの背面は、ガス通気性構造を有するサセプタの底部の方を向いているがサセプタに接触していないため、ガス状の物質は、半導体ウェハの背面にわたる領域から、ガス拡散によってサセプタを通り、サセプタの背面にわたる領域に送出される。さらに上記の半導体ウェハと、リングとはその背面のエッジ領域だけで接触し、ここでは光弾性応力測定（"ＳＩＲＤ"）によって、半導体ウェハに発生する応力は測定されない。
本発明による方法では、少なくとも前面が研磨される複数の半導体ウェハがはじめに用意される。
このために従来技術によって作製される単結晶、有利にはチョクラルスキによるつぼ引き出しによって作製される単結晶が、公知のスライス法によって、有利には遊離研磨材（スラリ（"slurry"））また束縛された研磨材（ダイヤモンドワイヤ）を使用して、複数の半導体ウェハにスライスされる。
さらに機械的プロセスステップ、例えば、順次片面研磨法、同時両面研磨法（ＤＤＧ double-sided grinding）またはラッピングが行われる。ノッチまたはフラットのような既存の任意の機械的マーキングを含む半導体ウェハのエッジもふつう処理される（「エッジ−ノッチ研削」）。
さらに化学処理ステップも行われ、これには洗浄およびエッチングステップが含まれる。
研削、洗浄およびエッチングステップの後、従来技術にしたがい、上記の半導体ウェハの表面は有利にはストックポリシング（stock polishing）によって滑らかにされる。これは有利には両面研磨（ＤＳＰ）によって行われ、このために複数の半導体ウェハが、薄い歯付きディスクに固定せずに配置され、研磨布で覆われた上側の研磨プレートと下側の研磨プレートとの間で「自由に浮遊して」前面および背面が同時に研磨される。
さらに上記の用意した半導体ウェハの前面は有利には、線条痕（streak）がないように研磨され、ここでこれは例えば、アルカリ性研磨ゾルを使用して柔らかい研磨布によって行われる。刊行物においてこのステップはＣＭＰ研磨（化学機械研磨 "chemical-mechanical polishing"）と称されることが多い。
研磨の後、上記半導体ウェハには有利には従来技術により、親水性の洗浄および乾燥が行われる。
引き続き、枚葉式ウェハ反応器において、用意した上記の半導体ウェハの研磨した前面側にエピタキシャル層がデポジットされる。
この場合に上記の半導体ウェハは、サセプタに直接載置されるのではなく、サセプタに配置されるリングに載置されるため、半導体ウェハの背面は、サセプタの底部を向くことになる。
このサセプタの底部はガス通気性の構造を有する。
このサセプタは有利には、少なくとも１５％の多孔度（孔の体積／全体積）および0.5〜1.5g/cm3の密度を有する。
上記のリングはこのサセプタに配置される。したがってリングは、サセプタに接続されていないのである。
有利にはリングの厚さおよび材料特性を選択して、このリングが、サセプタと、支持される半導体ウェハとの間の熱バッファとして作用するようにする。
上記のリングは有利には少なくとも0.5mm厚であり、殊に有利には0.5〜1.5mm厚であり、さらに有利には1mm厚である。
さらに上記のリングは、半導体ウェハを収容するための同様にリング状の凹部を有すると有利である。
このリング状の凹部は、0.3〜0.7mmの深さ、殊に有利には0.5mmの深さと、3〜15mmの幅、殊に有利には6mmの幅とを有する。
上記のリングは有利には炭化ケイ素製のリングである。
炭化ケイ素でコーティングされた黒鉛リングを使用することも有利である。
上記のリングは有利には、1000℃において５〜１００W/mK、殊に有利には5〜50 W/mKの、さらに有利には10〜30 W/mKの熱伝導率を有する材料からなる。
上記のエピタキシャル反応器は有利には枚葉式ウェハ反応器であり、殊に有利にはApplied Materials（AMAT Centura Epi）またはASM社製の枚葉式ウェハ反応器である。
用意する上記の半導体ウェハの直径は有利には150mm，200mm，300mmおよび450mmである。
本発明の発明者が発見したのは、ガス通気性構造（フェルト、細孔、ホール、スリット、孔）を有するすでに説明した従来技術のサセプタが、半導体ウェハの背面のハロおよびナノトポグラフィに関する特性に与える作用は、本発明による方法においても維持されることである。すなわち、半導体ウェハがサセプタに直接載置されておらずリングに載置されている場合に対しても上記の作用は維持されるのである。
このことは、半導体ウェハの前処理中に、エピタキシャルコーティングしようとする半導体ウェハが事前加熱され、自然酸化層を除去するため、ふつう水素雰囲気であるフラッシングガスに曝される際にすでに観察される。
この酸化層が溶解する際に形成されるガス状の反応生成物ならびに半導体ウェハから拡散するドーパントは、サセプタのガス通気性構造を通って、すなわち、サセプタの孔または開口部を通ってガス拡散によって逃げ出して、サセプタの背面に達し、ここでこれらはフラッシングガスによって取り込まれて、反応器の流れから除去される。
上記の酸化層を取り除いた後、有利には塩化水素であるエッチング液をフラッシングガスに添加して、エピタキシャル層をデポジットする前に半導体ウェハの前面の表面を滑らかにする。
エピタキシャル層をデポジットするため、エピタキシャルコーティングする半導体ウェハをデポジション温度にして、半導体ウェハの前面をデポジションガスに触れさせる。その一方でこの基板ウェハの背面を引き続いて上記のフラッシングガスの作用に曝したままにすると有利である。
上記のデポジションガスには化合物が含まれており、この化合物が化学的に劈開された後、この化合物によって上記の層を形成する物質が得られる。これらの物質に有利に含まれるのは、シリコン、ゲルマニウムおよびホウ素などのドーパントである。
トリクロロシラン、水素およびジボランから構成されるデポジションガスが殊に有利である。
エピタキシャル層をデポジットした後、エピタキシャルコーティングされた半導体ウェハは、例えば、反応器を介して供給される水素流において冷却される。
サセプタに載置されるリングの作用は、半導体ウェハとサセプタとが接触しておらず、したがってこの半導体ウェハが表面に応力点を有しないことである。このため、この半導体ウェハは応力フリーである。すなわちこの半導体ウェハの表面には機械的な応力がない。
さらに炭化ケイ素からなるリングは、半導体ウェハとサセプタとの間の一種の絶縁ないしは熱バッファを形成するために使用される。これによる作用は、転位およびずれに結び付き得る熱による応力が、エッジの支持点においても発生しないことである。
例えば、PVA TePla社製のSIRD Metrology SystemまたはJeneWave社製のSIRD-300装置は、上記の応力を決定するのに有利である。TePla SIRD装置の感度は6 kPaである。したがって本発明の範囲において応力フリーの半導体ウェハとは、6 kPaより大きい応力を有しない半導体ウェハのことである。半導体ウェハの前面および背面の両方またそのエッジ領域も、上記のＳＩＲＤ測定装置によって調べることができる。例えば幾何学形状測定装置（geometry measuring instrument）の場合のように、エッジ除外領域（edge exclusion）はない。したがって特に断らない限り、ＳＩＲＤによって調べた半導体ウェハの応力についてのデータはそれぞれ、この半導体ウェハの前面および背面およびエッジ領域（エッジ除外領域なし）についてのものである。
リング材料として炭化ケイ素も殊に有利である。それはこれが硬く、密であるが、（例えば石英のように）脆くなく、比較的安価であり、さらに直ちにプロセス可能だからである。炭化ケイ素は、不透明（混濁状）であり、したがって光導波作用を発生させることはない。
使用される枚葉式ウェハ反応器は、ＩＲランプによって上および下から加熱される。
この結果、慣用のサセプタを使用する場合、前処理およびコーティングステップ中に半導体ウェハはサセプタよりも温度が高くなる。したがって熱によって発生する応力は、サセプタと接触する点において発生し、この応力は、最悪の場合、半導体ウェハの転位およびずれに結び付くことがある。
しかしながらリング、殊に炭化ケイ素のリングを有するサセプタの場合、このリングの温度は、サセプタの温度よりも高くなり、また半導体ウェハの温度に近い温度値を有する。したがって従来技術において発生する熱応力を回避できるのである。
このような作用は、デポジションプロセス後に半導体ウェハを冷却する場合のように、半導体ウェハの温度がサセプタの温度よりも低い場合にも発生する。ここでもリングは一種の熱バッファとして動作する。
本発明による方法および本発明による装置の別の利点は、上記のリングが極めて正確に作製でき、殊にそのサイズおよび粗さの両方について正確に作製できることである。したがって本発明による装置を半導体ウェハに一層良好に適合させることができ、これによってこの半導体ウェハの支持点における機械的な応力場を回避することも可能である。
本発明によれば、リングはサセプタに直接載置される。しかしながら、択一的に、すなわちスペーサを用いてサセプタ表面から数ミリメートル上方にリングを支持することは有利ではない。その理由は、このようにすれば、背面に高濃度にドーピングされた半導体ウェハから拡散されるガスが、リングの下で横方向に逃げ、したがって「オートドーピング」作用が低減されるという利点が得られるが、他方ではリング（したがって半導体ウェハ）とサセプタとの間隔が増大することによって熱平衡作用が低減されてしまい、熱によって発生する応力およびずれを発生する可能性が高くなってしまうからである。さらにデポジションガスは、リングとサセプタとの間に侵入することがあるため、ウェハの背面もコーティングされてしまい不都合である。
これとは異なり、本発明の方法によれば、リングは固定的に載置されているため、どのような背面のデポジションも回避される。それはこのデポジションガスは、サセプタと半導体ウェハとの間に侵入することができず、したがって半導体ウェハの背面に到達し得ないからである。
エピタキシャルコーティングされる半導体ウェハは有利には単結晶シリコンのウェハであり、このウェハにエピタキシャル層が被着される。
エピタキシャルコーティングされる上記の半導体ウェハは有利には、少なくとも前面が研磨される。
エピタキシャルコーティングされる半導体ウェハは有利には、背面がエッチングされて研磨される。
エピタキシャルコーティングされる上記の半導体ウェハの直径は有利には150 mm，200mm，300mmまたは450mmである。
本発明による方法の別の利点は、本発明により、デポジション温度についてプロセスウィンドウを拡大できることである。
ふつうｐ−シリコンウェハ（ドーピングレベルの低いシリコンウェハ）は、ドーピングレベルの高いｐ＋シリコンウェハよりも応力の影響を受け易い。
このため、ｐ＋シリコンウェハにエピタキシャル層をデポジットするための温度は、ｐ−シリコンウェハと比較して高く選択することができる。
従来技術による（枚葉式ウェハ反応器の）典型的なデポジション温度はつぎの通りである。すなわち、
ｐ−／ｐ＋（高濃度にドーピングしたシリコンウェハ上の、低濃度にドーピングしたエピタキシャル層）：1120〜1150°C。
ｐ−／ｐ−（低濃度にドーピングしたシリコンウェハ上の、低濃度にドーピングしたエピタキシャル層）：1080〜1120℃。
これに対して本発明による方法では、上記の温度範囲を有利も２０〜３０℃だけ挙げることができ（すなわちｐ−／ｐ＋に対して１１８０℃まで、またｐ−／ｐ−に対して１１５０℃まで）、ＳＩＲＤによれば応力フリーであり、従来技術に比べて欠陥が少なくかつ幾何学形状が改善されたエピタキシャルコーティングシリコンウェハが得られるのである。
したがって本発明の範囲においてデポジション温度は有利にはつぎのように選択される。すなわち、
高ドーピングレベル（ｐ＋）のシリコンウェハでは、エピタキシャルデポジションは、１１４０〜１１８０℃の温度で行われる。
低ドーピングレベル（ｐ−）のシリコンウェハでは、デポジションは、1100〜１１５０℃の温度で行われる。
デポジション温度を上昇させることの別の利点は、これによって、研磨した半導体ウェハのエッジロールオフが改善されることである。その理由は、半導体ウェハのエッジにおいてエピタキシャル層の層厚プロフィールが、デポジョン温度の上昇に伴って増大し、これによってエッジロールオフが補償されるからである。
本発明による上記の方法は、前面および背面を有する半導体ウェハを作製するのに有利であり、ここでこの半導体ウェハは、光弾性応力測定（"ＳＩＲＤ"）によれば応力のないエピタキシャル層を前面に有し、さらにその背面にはナノトポグラフィおよび「ハロ」を有している。このナノトポグラフィは、２ｍｍ×２ｍｍの面積を有する正方形の測定ウィンドウにおいて２ｎｍ以上かつ５ｎｍ以下のＰＶ（＝peak to valley ピークから谷間まで）高さ偏差として表され、また上記のハロは、0.1ppm以上かつ5ppm以下のヘーズによって表される。
本発明による半導体ウェハは、ＳＩＲＤによる特性決定によれば、応力フリーである。
この半導体ウェハは、その背面に良好なナノトポグラフィおよびヘーズ値を有する。
本発明による半導体ウェハは、一方ではその表面に応力点を有しておらず、したがって応力フリーである。すなわち、その表面には、機械的または熱的による応力は存在しないのである。
本発明による方法において、すでに上で説明したように（殊に粗さについて）極めて良好にプロセス可能な炭化ケイ素のリングを使用することによって、半導体ウェハのエッジにおける（従来技術ではサセプタにおける半導体ウェハの支持点における）機械的な応力場をさらに回避することができる。
したがって本発明による半導体ウェハは有利にも、光弾性応力測定（ＳＩＲＤ）を用いた特性決定によれば、その前面および背面の両面にも、エッジ領域にもいかなる応力も有しないのである。
使用する測定法による、ＬＰＤ（"light point defects"）と称される結晶欠陥は、例えば、エピ積層欠陥、ヒロックまたはピットであり、またふつうは構造的なエピタキシ欠陥であり、これらの欠陥は、光散乱によってＬＬＳ（"localized light scatters"）として検出することができる。この検出は、例えばKLA Tencor Surf scan SP1のような表面検査装置によって行われる。
本発明による半導体ウェハを調べることによってつぎのような結果が示されており、ここでこれらの結果は、暗視野モード、斜めモード（ＤＷＯ，ＤＮＯ）（ＳＰ１におけるレーザの斜め入射角）で測定したものである。
97.7 %以上の歩留まり（経済的に許容できるのは≧90％）に対してこのことが意味するのは、８ＬＬＳ欠陥≧50nm；４ＬＬＳ欠陥≧90nm；３ＬＬＳ欠陥≧120nm； ２ＬＬＳ欠陥≧200ということである。
本発明による半導体ウェハの局所的平坦度についてつぎの結果が得られる。
上記の半導体ウェハは有利にも、0.025μｍ以上0.04μｍ以下の最大局所平坦度値ＳＦＱＲmaxを有する。
0.025μｍ〜0.04μｍの最大局所平坦度値ＳＦＱＲmaxは有利には、コーティングされた半導体ウェハの前面の部分領域の少なくとも９９％と、２ｍｍのエッジ除外とに基づいて得られ、ここでこの部分領域は、２６×８mm2のサイズを有する、測定ウィンドウの2次元グリッドの部分領域である。
（従来技術による、すなわちリングによって支持されていない）標準のサセプタにエピタキシャルコーティングされる半導体ウェハとの比較によって示されるのは、本発明による半導体ウェハによって大きな改善が得られることである。本発明による装置に代わりに標準のサセプタは使用するが、その他についてはプロセス条件を同じにして比較テストを行うと、エピタキシャルコーティングされた半導体ウェハに対して0.045〜0.08μｍの最大局所平坦度値ＳＦＱＲmaxが得られた。
さらに本発明による半導体ウェハは有利には-10nm〜+10nmのＲ３０−１mmパラメタを有しており、これは、シリコンウェハのエッジから１ｍｍの距離で測定した偏差に相応し、ここでこの偏差は、回帰によって決定される基準線からの厚さを測定して平均した断面の偏差である。これはエッジロールオフパラメタである。
上記のエピタキシャルコーティングされた半導体ウェハは有利には-5nm〜+5nmのR30-1mmパラメタを有する。
マイナスのR30-1mm値は、ロールアップに相当する。すなわち、この場合、半導体ウェハのエッジロールオフは、エピタキシャルコーティングによって過剰に補償されていたのである。
シリコンウェハのエッジロールオフを測定する方法は、Jpn. J. Appl. Phys. Vol. 38 (1999)の第38〜39頁に記載されている。シリコンウェハの厚さに関連するエッジロールオフパラメタは、例えば、KLA Tencor社製のNanoPro NP1トポグラフィ測定システムによって決定することができ、ここでこれは、まずシリコンウェハの中心から出発してこのウェハの全画像（トポグラフィ，"wafer map"）の１°の間隔で、３６０個の半径方向の断面を計算することによって得られる。上記の断面は従来、４つのセクタＳ２〜Ｓ５に分割され（それぞれ９０°のセクタ）、すべての９０個の半径方向の断面がセクタ毎に平均される。ウェハのエッジからR-5mm〜R-35mmの距離を有する領域に対して、３次の当てはめ基準線（最良の当てはめ）が計算される。最後にエッジロールオフの４重の対称性が（半径方向の断面のすべての厚さについて平均をとることによって）平均化され、また例えば、R30-1mmパラメタが、平均した半径方向断面と、ウェハのエッジからR-1mmの距離で回帰によって計算した基準線との間で偏差を決定することによって得られる。
セクタ当たりの平均半径方向断面（個々のトラック）と、基準線との間の偏差を択一的に考慮して、セクタ毎にロールオフ値を得ることも可能である。本発明では平均ロールオフ値を考慮する。
さらに本発明による半導体ウェハは有利にも、エピタキシャル層において±２％以上±５％以下の抵抗均一性を有する。
μＰＣＤライフタイムは有利には2500〜3000μｓである。ここで対象となるのは少数キャリアまたは再結合ライフタイム（μＰＣＤ＝"micro photo conductive decay"）であり、光技術的に励起し、引き続いて減衰曲線を測定することによって決定される。
上記の半導体ウェハは有利には、前面が研磨されており、研磨されたこの前面にエピタキシャル層が設けられる半導体ウェハである。
この半導体ウェハは有利には、背面がエッチングされて研磨される。
この半導体ウェハの直径は有利には150 mm，200mm，300mmおよび450mmである。
上記のエピタキシャルコーティングされる半導体ウェハは有利には単結晶シリコンのウェハであり、このウェハにエピタキシャルシリコン層が被着される。
以下、図面を参照して本発明を説明する。
図１には本発明による装置の構造が略示されている。ここではリング２がサセプタ１に配置されている。リング２およびサセプタ１のサイズは、基板３を収容するように設定されている。リング２は、基板３を収容するための凹部２ａをエッジ領域に有している。
図2には、従来技術にしたがってエピタキシャルコーティングされる半導体ウェハのＳＩＲＤ測定の結果が示されている。ここでは半導体ウェハの表面において、600kPaまでの応力差分を有する局所的な応力場が示されている。エッジにも複数の応力場を見ることができ、これらは13〜45 kPaの応力差分に相当する。
この干渉縞は、このウェハに厚さの変化がないことを示している。それぞれ異なる伝搬速度を有する通常光ビームと異常光ビームとが干渉することによって「縞」が形成される。
図３には、本発明による半導体ウェハにおけるＳＩＲＤ測定の結果が示されている。この半導体ウェハには、表面においてもエッジにおいても、ＳＩＲＤによって測定可能な応力場は存在しない。
ＳＩＲＤ測定装置の支持装置における半導体ウェハの支持点がエッジに示されている。したがってこれらの支持点は、本発明による方法によるものとすることはできない。すなわち、これらは、サセプタにおける半導体ウェハの支持点によって発生する従来技術のような応力場には相当しないのである。ここではＳＩＲＤによって応力場を検出することはできない。したがってこのウェハは、6kPa以上の応力を有する応力場を有してないのである。
最後に図４には、図３に見える支持点の意味が示されている。ここでは３つの支持点を見ることができ、これらはＳＩＲＤ装置の支持装置に支持される半導体ウェハによって発生したものである。さらに他の点を見ることができるが、この点は、ノッチ、フラットなどの機械的なマーキングまたはレーザマーキングによるものである。
上記の支持点および場合によっては設けられることのある機械的なマーキングは、半導体ウェハにおけるいずれのＳＩＲＤ測定においても見られるものである。しかしながらこれら、ＳＩＲＤによって定量的に検出可能なクリティカルな応力場ではない。
本発明による装置を示す図である。 従来技術によるＳＩＲＤ測定の結果を示す図である。 本発明による半導体ウェハにおけるＳＩＲＤ測定の結果を示す図である。 ＳＩＲＤ測定においてエッジに見える支持点の意味を示す図である。
符号の説明
１ サセプタ、 ２ リング、 ２ａ リング状の凹部、 ３ ウェハ

Claims (13)

  1. エピタキシャル反応器にて化学蒸着により、半導体ウェハの前面に層をデポジットする際に半導体ウェハを支持する装置において、
    該装置は、ガス通気性孔を有するサセプタと、当該サセプタに配置されるリングとを有しており、
    該リングは、前記サセプタと、支持される前記半導体ウェハとの間の熱バッファであり、０．５〜１．５ｍｍの厚さを有し、
    前記サセプタは、少なくとも１５％の多孔率および０．５ないし１．５ｇ/ｃｍ３の密度を有することを特徴する、半導体ウェハを支持する装置。
  2. 前記サセプタに配置されるリングは、炭化ケイ素製である、請求項１に記載の装置。
  3. 前記サセプタに配置されるリングは、炭化ケイ素コーティングされた黒鉛製である、請求項１に記載の装置。
  4. 前記サセプタに配置されるリングは、１０００℃の温度にて５〜１００Ｗ／m*Kの熱伝導率を有する材料からなる、請求項１に記載の装置。
  5. 前記サセプタに配置されるリングは、１０００℃の温度にて５〜５０Ｗ／m*Kの熱伝導率を有する材料からなる、請求項１に記載の装置。
  6. 前記サセプタに配置されるリングは、１０００℃の温度にて１０〜３０Ｗ／m*Kの熱伝導率を有する材料からなる、請求項１に記載の装置。
  7. 前記サセプタおよびリングのサイズを設定して、当該サセプタおよびリングにより、１５０ｍｍ，２００ｍｍ，３００ｍｍおよび４５０ｍｍのグループから選択された直径を有する半導体ウェハが収容されるようにした、請求項１に記載の装置。
  8. 前記リングの内径は、当該リングおよびサセプタを専用に設定した半導体ウェハの直径よりも小さい、請求項７に記載の装置。
  9. 前記リングは、リング状の凹部を有しており、
    該凹部は内径の方向に５〜１５ｍｍの幅および０．３〜０．７ｍｍの深さを有する、請求項８に記載の装置。
  10. エピタキシャルコーティングされる半導体ウェハを作製する方法において、
    少なくとも前面が研磨される複数の半導体ウェハを用意し、
    引き続いてエピタキシャル反応器にて８００〜１２００℃の温度で化学蒸着により、研磨した前記前面にエピタキシャル層を個別にコーティングし、
    ここで当該コーティングは、請求項１から９までのいずれか１項に記載の装置にて、前記用意した複数の半導体ウェハのうちの１つをそれぞれ支持することによって行って、
    前記半導体ウェハがリングに載置され、また半導体ウェハの背面が、ガス通気性構造を有するサセプタの底部を向くが当該サセプタには接触しないようにして、ガス状の物質が、ガス拡散により、半導体ウェハの背面にわたる領域から、サセプタを通ってサセプタの背面にわたる領域に運ばれるようにし、
    さらに前記半導体ウェハが、その背面のエッジ領域だけにてリングと接触するようにし、
    さらに光弾性応力測定（"ＳＩＲＤ"）によって、半導体ウェハに発生する応力が測定されないようにしたことを特徴とする、エピタキシャルコーティングされる半導体ウェハを作製する方法。
  11. 前記用意した半導体ウェハは、単結晶シリコンのウェハである、請求項１０に記載の方法。
  12. ｐ＋ドーピングされるシリコンウェハのエピタキシャルコーティングに対して、１１４０〜１１８０℃のデポジション温度を選択する、請求項１０に記載の方法。
  13. ｐ−ドーピングされるシリコンウェハのエピタキシャルコーティングに対して、１１００〜１１５０℃のデポジション温度を選択する、請求項１０に記載の方法。
JP2007303062A 2006-11-22 2007-11-22 エピタキシコーティングされた半導体ウェハおよびデバイスならびにエピタキシコーティングされた半導体ウェハを作製する方法 Active JP5114169B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
DE102006055038.2 2006-11-22
DE102006055038A DE102006055038B4 (de) 2006-11-22 2006-11-22 Epitaxierte Halbleiterscheibe sowie Vorrichtung und Verfahren zur Herstellung einer epitaxierten Halbleiterscheibe

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2011022638A Division JP5745282B2 (ja) 2006-11-22 2011-02-04 単結晶シリコンウェハ

Publications (2)

Publication Number Publication Date
JP2008131053A JP2008131053A (ja) 2008-06-05
JP5114169B2 true JP5114169B2 (ja) 2013-01-09

Family

ID=39326190

Family Applications (2)

Application Number Title Priority Date Filing Date
JP2007303062A Active JP5114169B2 (ja) 2006-11-22 2007-11-22 エピタキシコーティングされた半導体ウェハおよびデバイスならびにエピタキシコーティングされた半導体ウェハを作製する方法
JP2011022638A Active JP5745282B2 (ja) 2006-11-22 2011-02-04 単結晶シリコンウェハ

Family Applications After (1)

Application Number Title Priority Date Filing Date
JP2011022638A Active JP5745282B2 (ja) 2006-11-22 2011-02-04 単結晶シリコンウェハ

Country Status (7)

Country Link
US (2) US7838398B2 (ja)
JP (2) JP5114169B2 (ja)
KR (1) KR100955639B1 (ja)
CN (3) CN103147124A (ja)
DE (1) DE102006055038B4 (ja)
SG (1) SG143123A1 (ja)
TW (2) TWI435962B (ja)

Families Citing this family (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102005045338B4 (de) * 2005-09-22 2009-04-02 Siltronic Ag Epitaxierte Siliciumscheibe und Verfahren zur Herstellung von epitaxierten Siliciumscheiben
DE102009004557B4 (de) * 2009-01-14 2018-03-08 Siltronic Ag Epitaxierte Siliciumscheibe und Verfahren zur Herstellung von epitaxierten Siliciumscheiben
JP5377993B2 (ja) * 2009-01-30 2013-12-25 株式会社日立ハイテクノロジーズ プラズマ処理方法
WO2012102755A1 (en) * 2011-01-28 2012-08-02 Applied Materials, Inc. Carbon addition for low resistivity in situ doped silicon epitaxy
DE102011007682A1 (de) * 2011-04-19 2012-10-25 Siltronic Ag Suszeptor zum Abstützen einer Halbleiterscheibe und Verfahren zum Abscheiden einer Schicht auf einer Vorderseite einer Halbleiterscheibe
CN103011066B (zh) * 2011-09-21 2014-03-19 叶哲良 芯片
US9583364B2 (en) * 2012-12-31 2017-02-28 Sunedison Semiconductor Limited (Uen201334164H) Processes and apparatus for preparing heterostructures with reduced strain by radial compression
CN103510158A (zh) * 2013-10-15 2014-01-15 瀚天天成电子科技（厦门）有限公司 碳化硅外延炉兼容小盘基座及其使用方法
CN104743201A (zh) * 2013-12-30 2015-07-01 北京北方微电子基地设备工艺研究中心有限责任公司 可兼容多尺寸晶片的托盘结构
JP6477210B2 (ja) * 2015-04-30 2019-03-06 株式会社Sumco エピタキシャルシリコンウェーハの製造方法
DE102015220924B4 (de) 2015-10-27 2018-09-27 Siltronic Ag Suszeptor zum Halten einer Halbleiterscheibe mit Orientierungskerbe, Verfahren zum Abscheiden einer Schicht auf einer Halbleiterscheibe und Halbleiterscheibe
DE102015223807A1 (de) 2015-12-01 2017-06-01 Siltronic Ag Verfahren zur Herstellung einer Halbleiterscheibe mit epitaktischer Schicht in einer Abscheidekammer, Vorrichtung zur Herstellung einer Halbleiterscheibe mit epitaktischer Schicht und Halbleiterscheibe mit epitaktischer Schicht
DE102016210203B3 (de) 2016-06-09 2017-08-31 Siltronic Ag Suszeptor zum Halten einer Halbleiterscheibe, Verfahren zum Abscheiden einer epitaktischen Schicht auf einer Vorderseite einer Halbleiterscheibe und Halbleiterscheibe mit epitaktischer Schicht
CN108346613A (zh) * 2017-01-25 2018-07-31 上海新昇半导体科技有限公司 适用于单片式外延炉的分离式基座组件
DE102017206671A1 (de) 2017-04-20 2018-10-25 Siltronic Ag Suszeptor zum Halten einer Halbleiterscheibe mit Orientierungskerbe während des Abscheidens einer Schicht auf einer Vorderseite der Halbleiterscheibe und Verfahren zum Abscheiden der Schicht unter Verwendung des Suszeptors
DE102017210423A1 (de) * 2017-06-21 2018-12-27 Siltronic Ag Verfahren, Steuerungssystem und Anlage zum Bearbeiten einer Halbleiterscheibe sowie Halbleiterscheibe
DE102017212799A1 (de) 2017-07-26 2019-01-31 Siltronic Ag Epitaktisch beschichtete Halbleiterscheibe aus einkristallinem Silizium und Verfahren zu deren Herstellung
DE102017222279A1 (de) 2017-12-08 2019-06-13 Siltronic Ag Verfahren zum Abscheiden einer epitaktischen Schicht auf einer Vorderseite einer Halbleiterscheibe und Vorrichtung zur Durchführung des Verfahrens
JP7323810B2 (ja) 2018-02-15 2023-08-09 ミツミ電機株式会社 圧力センサ装置
JP7045290B2 (ja) 2018-09-10 2022-03-31 ヤフー株式会社 情報管理システム、情報管理方法、およびプログラム
DE102019207772A1 (de) 2019-05-28 2020-12-03 Siltronic Ag Verfahren zum Abscheiden einer epitaktischen Schicht auf einer Vorderseite einer Halbleiterscheibe und Vorrichtung zur Durchführung des Verfahrens
JP2022178817A (ja) * 2021-05-21 2022-12-02 株式会社Sumco シリコン単結晶インゴットの評価方法、シリコンエピタキシャルウェーハの評価方法、シリコンエピタキシャルウェーハの製造方法およびシリコン鏡面ウェーハの評価方法
EP4361313A1 (de) 2022-10-28 2024-05-01 Siltronic AG Mehrteiliger suszeptor

Family Cites Families (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4769689A (en) * 1984-12-13 1988-09-06 American Telephone And Telegraph Company, At&T Bell Laboratories Stress relief in epitaxial wafers
JPS61141700A (ja) * 1984-12-13 1986-06-28 アメリカン　テレフォン　アンド　テレグラフ　カムパニー エピタキシヤル構造およびその形成方法
DE69126724T2 (de) * 1990-03-19 1998-01-15 Toshiba Kawasaki Kk Vorrichtung zur Dampfphasenabscheidung
JP2790009B2 (ja) * 1992-12-11 1998-08-27 信越半導体株式会社 シリコンエピタキシャル層の成長方法および成長装置
JP3563224B2 (ja) * 1996-03-25 2004-09-08 住友電気工業株式会社 半導体ウエハの評価方法、熱処理方法、および熱処理装置
US6217663B1 (en) * 1996-06-21 2001-04-17 Kokusai Electric Co., Ltd. Substrate processing apparatus and substrate processing method
US5848889A (en) * 1996-07-24 1998-12-15 Applied Materials Inc. Semiconductor wafer support with graded thermal mass
JPH1079498A (ja) * 1996-09-03 1998-03-24 Nippon Telegr & Teleph Corp <Ntt> Ｓｏｉ基板の製造方法
JPH10163111A (ja) * 1996-12-03 1998-06-19 Toshiba Corp エピタキシャル・ウェーハ
JP3336897B2 (ja) * 1997-02-07 2002-10-21 三菱住友シリコン株式会社 気相成長装置用サセプター
KR20010031714A (ko) * 1997-11-03 2001-04-16 러셀 엔. 페어뱅크스, 쥬니어 수명이 긴 고온 공정 챔버
JP2000058470A (ja) * 1998-08-07 2000-02-25 Ushio Inc 光照射式加熱装置のガードリング
JP2000146569A (ja) * 1998-09-11 2000-05-26 Showa Denko Kk 半導体基板の周辺ダレの測定方法
CN1312326C (zh) * 2000-05-08 2007-04-25 Memc电子材料有限公司 消除自动掺杂和背面晕圈的外延硅晶片
US6444027B1 (en) * 2000-05-08 2002-09-03 Memc Electronic Materials, Inc. Modified susceptor for use in chemical vapor deposition process
EP1287188B1 (en) 2000-12-29 2007-03-14 MEMC Electronic Materials, Inc. Epitaxial silicon wafer free from autodoping and backside halo
KR100454122B1 (ko) * 2002-04-09 2004-10-26 (주) 디에스테크노 ＣＶＤ 반응 장치용 다공 ＳｉＣ 가이드 링의 제조방법
US6825487B2 (en) * 2002-07-30 2004-11-30 Seh America, Inc. Method for isolation of wafer support-related crystal defects
US7285483B2 (en) * 2003-06-26 2007-10-23 Silitronic Ag Coated semiconductor wafer, and process and apparatus for producing the semiconductor wafer
DE102004060625A1 (de) * 2004-12-16 2006-06-29 Siltronic Ag Beschichtete Halbleiterscheibe und Verfahren und Vorrichtung zur Herstellung der Halbleiterscheibe
DE10328842B4 (de) * 2003-06-26 2007-03-01 Siltronic Ag Suszeptor für eine chemische Gasphasenabscheidung, Verfahren zur Bearbeitung einer Halbleiterscheibe durch chemische Gasphasenabscheidung und nach dem Verfahren bearbeitete Halbleiterscheibe
DE10357698A1 (de) * 2003-12-09 2005-07-14 Schunk Kohlenstofftechnik Gmbh Träger für zu behandelnde Gegenstände sowie Verfahren zur Herstellung eines solchen
JPWO2005111266A1 (ja) * 2004-05-18 2008-03-27 株式会社Sumco 気相成長装置用サセプタ
JP4534619B2 (ja) * 2004-06-21 2010-09-01 株式会社Ｓｕｍｃｏ 半導体シリコン基板用熱処理治具
DE102004054566B4 (de) * 2004-11-11 2008-04-30 Siltronic Ag Verfahren und Vorrichtung zum Einebnen einer Halbleiterscheibe sowie Halbleiterscheibe mit verbesserter Ebenheit
DE102005013831B4 (de) * 2005-03-24 2008-10-16 Siltronic Ag Siliciumscheibe und Verfahren zur thermischen Behandlung einer Siliciumscheibe
US8852349B2 (en) * 2006-09-15 2014-10-07 Applied Materials, Inc. Wafer processing hardware for epitaxial deposition with reduced auto-doping and backside defects

Also Published As

Publication number Publication date
JP2008131053A (ja) 2008-06-05
US20080118712A1 (en) 2008-05-22
DE102006055038A1 (de) 2008-05-29
KR20080046559A (ko) 2008-05-27
CN103147124A (zh) 2013-06-12
US7838398B2 (en) 2010-11-23
CN103173854A (zh) 2013-06-26
JP2011142327A (ja) 2011-07-21
JP5745282B2 (ja) 2015-07-08
SG143123A1 (en) 2008-06-27
KR100955639B1 (ko) 2010-05-06
TW201229334A (en) 2012-07-16
US20110073041A1 (en) 2011-03-31
CN101225544A (zh) 2008-07-23
DE102006055038B4 (de) 2012-12-27
TW200823324A (en) 2008-06-01
TWI496962B (zh) 2015-08-21
TWI435962B (zh) 2014-05-01

Similar Documents

Publication Publication Date Title
JP5114169B2 (ja) エピタキシコーティングされた半導体ウェハおよびデバイスならびにエピタキシコーティングされた半導体ウェハを作製する方法
KR101291918B1 (ko) 에피텍샬방식으로 코팅된 반도체 웨이퍼를 제조하는 방법
US9287121B2 (en) SIC epitaxial wafer and method for manufacturing same
JP4887418B2 (ja) ＳｉＣエピタキシャルウェハの製造方法
JP6122704B2 (ja) ＳｉＣエピタキシャルウェハ及びその製造方法
JP5076020B2 (ja) ＳｉＣエピタキシャルウェハ
KR101029140B1 (ko) 단결정, 단결정 웨이퍼 및 에피텍셜 웨이퍼, 및 단결정 육성방법
US11990336B2 (en) Silicon epitaxial wafer production method and silicon epitaxial wafer
CN113302718B (zh) 硅外延晶片的制造方法和硅外延晶片
JP5565012B2 (ja) エピタキシャルウェーハの評価方法及びエピタキシャルウェーハの製造方法
JP2008169109A (ja) 単結晶、単結晶ウエーハ及びエピタキシャルウエーハ

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20101028

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20101105

RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20101227

RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20101228

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20110204

RD03 Notification of appointment of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7423

Effective date: 20110204

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20110302

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20110701

A911 Transfer to examiner for re-examination before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A911

Effective date: 20110711

A912 Re-examination (zenchi) completed and case transferred to appeal board

Free format text: JAPANESE INTERMEDIATE CODE: A912

Effective date: 20110916

RD02 Notification of acceptance of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7422

Effective date: 20111024

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A821

Effective date: 20111116

RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20111116

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20120822

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20121015

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20151019

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Ref document number: 5114169

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250