JP2000146569A - 半導体基板の周辺ダレの測定方法 - Google Patents

Abstract

(57)【要約】 【課題】 基板の周辺部分のダレなどの表面形状を正確
に、かつ再現性良く測定する方法を提供する。 【解決手段】 オプティカルフラット上にブロックゲー
ジをオプティカルフラットに垂直に配置し、このブロッ
クゲージ端面に基板の端面を接触させて置き、ブロック
ゲージ表面から基板表面にわたり、スタイラスで走査し
て、ダレの開始位置とダレの量を測定する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、シリコンウエーハ
や化合物半導体ウエーハのような半導体基板の周辺のダ
レの測定方法に関するものである。

【０００２】

【従来の技術】例えばシリコンウエーハの如き半導体基
板表面の平坦度は、デバイス作成時のリソグラフィー工
程の歩留まりに効く重要なパラメーターであり、露光面
積に対応した領域で平坦度が回路パターンの最小線幅
（デザインルール）程度以下であることが要求される。
平坦度は露光方式によって、基板全体の平坦度を計測す
るグローバルフラットネス（例えばＴＴＶ：Total Thic
kness Variation 、ＴＩＲ：Total Indicating Readin
g）と、基板のサイト毎に平坦度を測定するローカルサ
イトフラットネス（例えばＳＴＩＲ：Site Total Indic
ating Reading ）がある。両フラットネス共基板表面の
公称外周部（＝除外幅）を除いた測定領域（ＦＱＡ：Fi
xed Quality Area）内で測定される。最近では基板外周
の３ｍｍを除いた領域、（除外幅＝３ｍｍ）で測定する
ことが一般に行われている。但し、ＳＩＡ（Semiconduc
tor Industry Association) 技術ロードマップに依る
と、デバイスの高集積度が進むにつれ回路内の電線が細
線化して、配線間隔が狭くなってきている。素子集積回
路パターンのデザインルールが０．１８μｍより小さく
なると、除外幅が２ｍｍとなり、デザインルールが０．
１０μｍより小さくなると、除外幅が１ｍｍとなるとい
われている（例えばＳＩＡ、The National technology
road map for semiconductors, p.p.113,1994 参照）。

【０００３】また、既存のメモリー素子（例えばデザイ
ンルールが０．５０μｍ）の作成においてもデバイスメ
ーカーのコスト削減の一環で、従来は露光面積外であっ
たシリコンウエーハ周辺部（最外周部の０〜３ｍｍの範
囲）にも露光して、半導体素子を作ろうとする動きがで
ている。その結果、除外幅は益々狭くなってくる傾向に
ある。従って、最外周部の０〜３ｍｍの領域の平坦度ま
たは外周形状の測定のニーズは益々高まっている。

【０００４】シリコンウエーハ外周部の平坦度は、研磨
工程で決まると言われている。特に研磨クロスの占める
要因が大きく、一般に圧縮率の大きな研磨クロスを使用
すると、外周部のダレが発生しやすい。これは基板が研
磨クロスに深く沈み込み易いので、外周部の研磨が促進
されるからである。防止策としては、枚葉式研磨機で基
板ガイドリングの押圧と基板を支えるトップリングの圧
力のバランスを取り、外周ダレを防ぐ方法が提案されて
いる（例えば特開平９−１６８９６４参照）。

【０００５】例えばシリコン基板に酸化物が付いたウエ
ーハの場合、光学干渉を用いた酸化膜厚測定器で酸化膜
の厚さを測定する方法によっても外周形状を知ることが
出来る。実際にウエーハの中心基準でシリコンウエーハ
外周部０ｍｍまで計測している例も見られる（例えば特
開平９−１６８９６４参照）。但し、この方法の問題点
は酸化膜付きウエーハのような光の屈折率が異なる二種
類の層が接合した基板にしか適用できないことである。

【０００６】今日の代表的な平坦度測定方法は、静電容
量センサーを２本用いて厚さを計測し、平坦度を算出す
る方法である。静電容量方式の長所は、非接触で迅速か
つ再現性良くグローバルフラットネスとサイトフラット
ネスを計測できる点である。但し、サイトフラットネス
の計測の問題点としては、静電容量センサーの口径が４
ｍｍ□であり、４ｍｍ□の平均化された情報しか得られ
ない点である。特に、基板最外周（直径２００ｍｍの基
板でＦＱＡ＝１９８ｍｍ）の平坦度を測定する場合、静
電容量センサーの口径（４ｍｍ□）の外側が平坦度測定
領域の最外周（ＦＱＡ）に沿って測定を行うので、ＦＱ
Ａから内側２ｍｍの値に平均化されることになる。従っ
て、静電容量法では基板最外周部の０〜１ｍｍの平坦度
が測定できず、最外周１ｍｍ以上の領域も常に４ｍｍ□
で平均化された値なので、実際の形状を正しく把握する
ことが困難であり、外周ダレの定量化も難しい。

【０００７】センサー口径が小さい半導体レーザ（口
径：１０〜２０μｍ）を用いた平坦度測定器の場合、サ
ンプリング間隔も小さく（最小１μｍピッチ）、外周部
の形状を正確に取り込むことが出来る。但し、半導体レ
ーザを用いた平坦度測定器の問題点は、外周ダレの定量
化が難しいという点にある。すなわち、ダレを定量化す
るには、座標を決めることが必要であるが、半導体レー
ザを用いた平坦度測定器ではエッジ基準にするための基
点が無く、仮に外周部の形状を測定することが出来たと
しても、座標を決めることが出来ず、ダレの定量化は出
来ない。

【０００８】従来のシリコンウエーハの平坦度測定器に
おいては、ウエーハ外周部のダレを定量化できないの
で、外周ダレを防止するための研磨工程への形状情報の
フィードバックも出来ず、微細化が進むデバイス製造工
程に高平坦度の基板を提供することが出来ないでいる。

【０００９】

【発明が解決しようとする課題】本発明は上記のような
問題を解決すべくなされたもので、基板の表面平坦度を
定量化して評価できる測定方法を提供しようとするもの
である。

【００１０】

【課題を解決するための手段】本発明は基板端面に密着
して設置したブロックゲージを基点として、基板の最外
周部の０〜３ｍｍ範囲の領域の表面形状曲線を表面粗さ
計で測定し、基板の端面を基準として座標軸を設定し、
ダレ開始点とダレ量を表すことにより、基板の表面平坦
度を表すこととした。

【００１１】

【発明の実施の形態】さらに詳細に本発明について説明
すれば、本発明はオプティカルフラット上にブロックゲ
ージの一面を垂直に置き、該オプティカルフラット上に
半導体基板の一端面を該垂直面に接して載せ、ブロック
ゲージの垂直面から半導体基板表面にわたって、直径２
ｍｍ以下で先端角度が９０度、かつ先端部の曲率が２μ
ｍの表面あらさ測定器のスタイラスで走査する方法を採
用する。

【００１２】図１〜図４は本発明の基本概念を説明する
図である。図１は基準線と基板との位置関係を示す平面
図、図２は同じく側面図である。図１，図２において符
号１はオプティカルフラットであり、オプティカルフラ
ット１の上にブロックゲージ２を粘土５で貼着してい
る。ブロックゲージ２の端面２ａはオプティカルフラッ
トに対して垂直である。基板３はブロックゲージ２の端
面２ａに密着させるように載置する。ブロックゲージ２
の高さは、基板３の厚さよりもやや大きいものとする。

【００１３】使用するスタイラス４の針４ａの直径は２
ｍｍ程度とし、先端部４ｂの角度は４０〜９０度、先端
の曲率Ｒは２〜１０μｍとする（図３参照）。スタイラ
ス４の針４ａはア−ムに対して（オプティカルフラット
に対して）６０〜９０度の角度を有するように構成す
る。このようにスタイラス４の直径を細く、かつ一定値
に規定することにより、基板端面からの測定位置が一定
となり、ダレ開始位置を正確に把握出来るからである。
使用する表面粗さ計の上下方向分解能は１５ｎｍ（１０
００μｍレンジ）が望ましい。

【００１４】上述した構成において、ブロックゲージ２
から基板３に向けてスタイラス４を動かし、スタイラス
４がブロックゲージ２からはずれた地点（＝基板の外周
部）から６ｍｍの地点までスタイラス４を動かし、基板
の外周部の表面形状を０．２５μm 毎に取り込む（図２
参照）。スタイラス４の移動速度は０．５ｍｍ／ｓｅｃ
以下の緩やかなスピードで走査する。

【００１５】上記の装置系で、Ｘ軸としては基板表面の
端面から３〜６ｍｍの区間を最小二乗法で近似した直線
を使用する。また、Ｚ軸としてはブロックゲージ２の端
面２ａ（＝基板３の端面）を使用し、端面２ａにおける
Ｘ座標は零（Ｘ＝０）とする。このように座標設定をし
た上で、基板外周部のダレ開始点としては表面形状曲線
がＸ軸から解離を始める地点のＸ座標を採用し、ダレ量
としては基板端面から１ｍｍの地点（Ｘ＝１）のＺ座標
を用いてダレを定量化して表す（図４参照）。

【００１６】座標の取り方として、中心基準とエッジ基
準が考えられるが、発明者の実験によると外周部の測定
の場合、エッジ基準で座標を取った方が望ましいことが
わかった。理由としては中心基準とすると測定部までセ
ンサーが９４ｍｍ( 基板の直径が２００ｍｍの場合) 移
動して更にエッジにかけて６ｍｍ、即ち全移動距離にし
て１００ｍｍの範囲を測定する必要があるが、基板の置
き方によって座標のずれが生じる。発明者が中心基準で
測定したところ、ウェーハ位置あわせがついている台座
を使用しても、ウェーハを設置する度ごとに毎回数ミリ
の誤差が生じた。一方エッジ基準の場合、測定領域がエ
ッジから６ｍｍであり、座標のずれがおきにくい。同一
位置の繰り返し測定でもダレ量、ダレ開始点の再現性は
良好であった。

【００１７】本発明のように、オプティカルフラット１
の上のオプティカルフラット１に垂直なブロックゲージ
２に密着して基板を設置することで、エッジの位置が明
確に判明し（Ｘ座標は０ｍｍの地点）、ダレを定量化す
ることができる。一方、ブロックゲージを使用しない場
合は、エッジの位置がわからず、スタイラスが基板の面
取り部で追随できなくなったのか、あるいはまた、基板
の最外周かどうかの判断の見極めがつきにくい。また、
スタイラス４が外周部の表面形状曲線を取り込むので、
外周部が盛り上がっているか（表面形状がＺ方向マイナ
スに盛り上がった状態、通称スキージャンプ）または下
がっているか（表面形状がＺ方向プラスに盛り上がった
状態、通称ロールオフ）を視覚的に確認でき、研磨工程
にその情報をフィードバックすることができる。本発明
は既存の表面粗さ計にオプティカルフラットとブロック
ゲージを組み合わせるだけで、外周部のダレを定量化す
ることができるので、安価な測定方法である。

【００１８】

【作用】本発明は、基板表面の平均的な面をＸ軸、基板
底面に垂直な面をＹ軸として定め、Ｘ軸、Ｙ軸の作る象
限の中に基板を置き、Ｘ軸、Ｙ軸からの変位を測定して
基板周辺部の表面平坦度を普遍的にかつ定量的に表すよ
うにしたものである。

【００１９】

【実施例】以下に、本発明の実施例と比較例を挙げてさ
らに具体的に説明する。 （実施例）サンプルは、直径２００ｍｍのＣＺハイドー
プＰ型シリコン単結晶基板上に、Ｐ型シリコンエピタキ
シャル層を積層したシリコンエピタキシャルウエ−ハで
あって、硬度の異なる３種類の研磨布を使用して研磨加
工した、表面平坦度の異なる７枚のウエーハを使用し
た。サンプルウエーハと研磨布の硬さの関係を表１に示
す。サンプル記号Ａ，Ｂ，Ｃの順に研磨布の硬さが軟ら
かくなるので、ウエーハ外周部のダレが大きくなり、表
面の平坦度も悪くなる。

【００２０】

【表１】

【００２１】上記７枚のウエーハサンプルを図１及び図
２に示したような位置関係にオプティカルフラット上に
置き、周囲８方向の位置のダレ開始位置とダレ量を測定
し、周辺輪郭部の表面形状を調べた。測定位置は図５に
示すように、Ａ：オリフラ部、Ｂ：オリフラ部から左へ
４５度、Ｃ：オリフラ部から左へ９０度、Ｄ；オリフラ
部から左へ１３５度、Ｅ：オリフラの反対側、Ｆ：オリ
フラ部から右へ１３５度、Ｇ：オリフラ部から右へ９０
度、Ｈ：オリフラ部から右へ４５度の８カ所である。測
定順序は先ずオリフラ部から右４５度の位置（Ｈ）を測
定し、右方向に順次４５度づつ回転させて８方向の「ダ
レ開始位置」と「ダレ量」を測定することにより、輪郭
形状を測定した。各サンプルの「ダレ開始位置」の測定
結果を表２に、また「ダレ量」の測定結果を表３に示
す。なお、「ダレ量」はウエーハ周縁から１ｍｍ（Ｘ＝
１ｍｍ）の位置のダレ量をもってあらわした。

【００２２】

【表２】

【００２３】

【表３】

【００２４】次に、サンプルＡ−１、サンプルＡ−２、
サンプルＣ−２についてスタイラスでスキャンしたとき
のＸ座標とＺ座標の関係を図６に示す。図６で（ａ）は
サンプルＡ−１、（ｂ）はサンプルＡ−２、（ｃ）はサ
ンプルＣ−２である。

【００２５】表２及び表３の結果から、サンプルＡ−１
は「ダレ開始位置」がウエーハ周縁から１．２ｍｍで、
「ダレ量」は０．０５μｍであり、ウエーハの広い部分
が平坦で、広い範囲が素子作成に利用できることが判
る。サンプルＡ−２は「ダレ量」は０．１３μｍとサン
プルＡ−１に次いで小さいが、「ダレ開始位置」は平均
でウエーハ周縁から２. ４ｍｍで、しかも位置によって
差が大きく、スキージャンプ形状で素子作成に利用でき
る平坦部の面積が小さいことが判る。サンプルＢ，Ｃ，
についてはいずれもロールオフ形状で、この順番に「ダ
レ量」が大きくなっているのが判る。

【００２６】（比較例）比較のため実施例と同一のサン
プルウエーハについて、従来から使用されている２本の
静電容量型センサーで構成された平坦度測定器を使用し
て、サイトフラットネス（ＳＴＩＲ）を測定した。ＳＴ
ＩＲの測定位置は直径２００ｍｍのウエーハの縁週から
１ｍｍの範囲を除外幅として除き、その内側に２２ｍｍ
ｘ２２ｍｍのセルを６０個作成して、セル毎のＳＴＩＲ
を測定した。ウエーハ内のセルの位置を図７に示す。Ｓ
ＴＩＲの測定は各セル毎に焦点面（最小二乗面）を基準
面として定め、この基準面からのポジテイ ブ最大偏差と
ネガテイブ最大偏差との和で表される。またＳＴＩＲ−
１６max は図７に示すウエーハ面内の全６０個のセルの
内外周部の１６セル（図７で網掛けをした部分）を選
び、そのＳＴＩＲの最大値を示した。測定結果を表４に
示す。

【００２７】

【表４】

【００２８】表４の結果からは、各サンプルについてＳ
ＴＩＲ−１６max のあるセル位置とＳＴＩＲ−１６max
の値は判るが、「ダレ開始点」（最周縁部からの距離）
や「ダレ量」は不明である。この結果からサンプルＡ−
１がＳＴＩＲ−１６max が一番小さく、サンプルＣ−２
がＳＴＩＲ−１６max が一番大きいことが判るが、外周
部の面形状が判らないので、後続の研磨工程にフイード
バック情報を十分に与ることができず、また、実際にウ
エーハ周縁部のどの位置まで素子を作れるかも判らな
い。

【００２９】

【発明の効果】本発明は既存の表面粗さ計にオプティカ
ルフラットとブロックゲージを組み合わせるだけで、外
周部のダレを定量化することができるので、安価な測定
方法である。本発明の測定方法により、基板端面に密着
して設置したブロックゲージを起点として、エッジ基準
で座標軸を設定し、基板の最外周部から０〜３ｍｍの範
囲の表面形状を表面粗さ計で測定し、基板の周辺部のダ
レ量及びダレ開始点として定義された値で定量化すると
共にその形状を表示できる。本発明の方法に依れば、異
なる基板に対しても一定の条件で評価できるので、デバ
イス製造工程に一定の情報をフィードバックする事によ
り、収率良くデバイスを取得する事が出来るようにな
る。本発明に係わる測定方法はシリコンウェーハに限ら
ず、ハードディスク基板の外周ダレ計測にも効果的であ
る。従って、その波及効果は絶大であり、工業的価値は
高い。

【図面の簡単な説明】

【図１】ブロックゲージと基板との位置関係を説明する
平面図である。

【図２】オプティカルフラットと基板との位置関係を説
明する立面図である

【図３】スタイラスの構造を示す図である。

【図４】座標の設定方法を示す図である。

【図５】基板上の測定位置を示す図である。

【図６】測定結果を例示する図である。

【図７】基板上の測定位置として設定したセルの配置を
示す図である。

【符号の説明】

１ オプティカルフラット ２ ブロックゲージ ３ 基板 ４ スタイラス ５ 粘土

───────────────────────────────────────────────────── フロントページの続き (72)発明者 薬師寺 健次 埼玉県秩父市大字下影森1505番地 昭和電 工株式会社秩父研究所内 (72)発明者 斉藤 康夫 神奈川県川崎市川崎区大川町５番１号 昭 和電工株式会社総合研究所生産技術センタ ー内 Ｆターム(参考） 2F062 AA55 BB08 BC28 CC30 EE01 EE62 FF03 FF25 GG41 HH05 HH14 MM07 MM08 2F069 AA54 BB15 DD30 GG01 GG11 GG62 HH04 JJ06 JJ25 LL03 LL04 MM02 4M106 AA01 BA11 CA24 DH03 DH11 DH60 DJ01

Claims (2)

【特許請求の範囲】
1. 【請求項１】 オプティカルフラット上にブロックゲー
   ジの一面を垂直に置き、該オプティカルフラット上に半
   導体基板の一端面を該垂直面に接して載せ、ブロックゲ
   ージの垂直面から半導体基板表面にわたって、表面あら
   さ測定器のスタイラスで走査する事を特徴とする半導体
   基板の周辺ダレの測定方法。
2. 【請求項２】 スタイラスの先端部の角度が４５〜９０
   °で、先端部の曲率半径が２〜１０μｍであることを特
   徴とする請求項１に記載の半導体基板の周辺ダレの測定
   方法。