JPH0321901B2 - - Google Patents
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- JPH0321901B2 JPH0321901B2 JP10160081A JP10160081A JPH0321901B2 JP H0321901 B2 JPH0321901 B2 JP H0321901B2 JP 10160081 A JP10160081 A JP 10160081A JP 10160081 A JP10160081 A JP 10160081A JP H0321901 B2 JPH0321901 B2 JP H0321901B2
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Classifications
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- G—PHYSICS
- G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
- G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
- G03F1/00—Originals for photomechanical production of textured or patterned surfaces, e.g., masks, photo-masks, reticles; Mask blanks or pellicles therefor; Containers specially adapted therefor; Preparation thereof
- G03F1/38—Masks having auxiliary features, e.g. special coatings or marks for alignment or testing; Preparation thereof
- G03F1/42—Alignment or registration features, e.g. alignment marks on the mask substrates
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01B—MEASURING LENGTH, THICKNESS OR SIMILAR LINEAR DIMENSIONS; MEASURING ANGLES; MEASURING AREAS; MEASURING IRREGULARITIES OF SURFACES OR CONTOURS
- G01B11/00—Measuring arrangements characterised by the use of optical techniques
- G01B11/02—Measuring arrangements characterised by the use of optical techniques for measuring length, width or thickness
-
- G—PHYSICS
- G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
- G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
- G03F1/00—Originals for photomechanical production of textured or patterned surfaces, e.g., masks, photo-masks, reticles; Mask blanks or pellicles therefor; Containers specially adapted therefor; Preparation thereof
- G03F1/68—Preparation processes not covered by groups G03F1/20 - G03F1/50
- G03F1/82—Auxiliary processes, e.g. cleaning or inspecting
- G03F1/84—Inspecting
-
- G—PHYSICS
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- G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
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- General Physics & Mathematics (AREA)
- Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
- Preparing Plates And Mask In Photomechanical Process (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
本発明は、半導体装置の製造工程でのゲート電
極の寸法精度を評価するためのパターン評価方法
に関する。 （従来の技術） 例えばゲート電極を形成する場合には、レジス
ト幅とレジスト幅から実際の多結晶シリコンのゲ
ート電極幅までの変換差を抑えることが重要であ
る。こうしたレジスト幅、ゲート電極幅を正確に
検出する手段としては、測微計が用いられてい
る。この測定方法は、広く使用されているもの
の、顕微鏡の焦点の合わせ方で寸法が異なり、
個々の間の誤差が非常に大きくなり、ゲート電極
幅の絶対評価にはほど遠い手段である。また、他
の手段としてはレーザ光を試料に照射し、その反
射光の強度をモニタして寸法を測定する方法があ
る。しかしながら、この方法でも被測定物の断面
形状が大きく影響を受け、相対的な寸法の測定に
は適しているが、絶対寸法の測定には向かない。
他にも寸法測定方法は、種々あるが一長一短があ
り、現在一番絶対寸法が測定可能な方法はSEM
（Scanning Electron Microscopy）による方法
である。しかし、かかる方法は測定サンプルのイ
ンプロセスモニタリングが面倒で煩雑となる。 （発明が解決しようとする問題点） 本発明は、上記従来の問題点を解決するために
なされたもので、半導体基板上に形成したゲート
電極の寸法精度を簡便かつ正確に評価し得るパタ
ーン評価方法を提供しようとするものである。 ［発明の構成］ （問題点を解決するための手段） 本発明は、フイルード形成用マスクパターンを
有する第１フオトマスクを用いて半導体基板上の
レジスト膜に転写してレジストパターンを形成す
る工程と、 前記レジストパターンに基づいてフイールド絶
縁膜を形成する工程と、 ゲート電極形成用マスクパターンと、該パター
ンとは別の領域に設けられ、一辺が互いに同一線
上に位置するように上下に配置されると共にそれ
ら辺の間隔が零となる少なくとも２つのパターン
を中心にして左右に同間隔がプラス及びマイナス
となるように２つ以上のパターンをそれぞれ上下
にずらしながら配列した構成の寸法精度基準パタ
ーンとを有する第２フオトマスクを作製する工程
と、 前記第２フオトマスクを用いて前記フイールド
絶縁膜を含む基板上のレジスト膜にゲート電極形
成用パターンの転写領域と同一レベルの領域に前
記寸法精度基準パターンが転写されるようにレジ
ストパターンを形成する工程と、 前記レジストパターンをマスクとしてゲート電
極材料層をエツチングしてゲート電極及び寸法精
度標示蝕刻パターンを形成する工程と、 前記寸法精度標示蝕刻パターンにおける間隔が
零のパターンを検出し、このパターンに対応する
前記第２フオトマスクの寸法精度基準パターン間
の距離を読取ることにより前記第２フオトマスク
のゲート電極形成用パターンによるゲート電極の
寸法精度を評価する工程と を具備したことを特徴とするパターン評価方法で
ある。 （作用） 本発明によれば、第２フオトマスクの寸法精度
基準パターンから半導体基板上のレジスト膜に転
写した領域が同フオトマスクのゲート電極形成用
パターンの転写領域と同レベルにするため、前記
第２フオトマスクにより転写、蝕刻された寸法精
度標示蝕刻パターンにおける間隔が零のパターン
を検出し、このパターンに対応する第２フオトマ
スクの寸法精度基準パターン間の距離を読取るこ
とにより該フオトマスクのゲート電極形成用パタ
ーンによるゲート電極の寸法精度を簡便かつ正確
に評価することができる。 （発明の実施例） 以下、本発明の実施例を第１図及び第２図を参
照して詳細に説明する。 第１図は、本実施例で用いる第２フオトマスク
におけるゲート電極形成用パターンとは別の領域
に形成された寸法精度基準パターンを示す拡大平
面図である。図中の１０１は、基準点を示すパタ
ーンである。１０２，１０３，１０４は、カクタ
スマークの寸法精度基準パターン３0 を構成する
矩形のパターン素である。上部パターン素１０２
の左右の下部パターン素１０３，１０４との間隔
は、ア，ア′の点で零となるようになつている。
また、＋１で示したカクタスマークの寸法精度基
準パターン３1 は、上部パターン素１０５と左右
の下部パターン素１０６，１０３とから構成さ
れ、上部パターン素１０５と左側の下部パターン
素１０６のXY両方向の間隔ウ、同パターン素１
０５と右側の下部パターン素１０３のXY両方向
の間隔イは夫々0.2μmとなるように設計されてい
る。＋２で示したカクタスマークの寸法精度基準
パターン３2 は、上部パターン素１０７と左右の
下部パターン素１０８，１０６とから構成され、
上部パターン素１０７と左右の下部パターン素１
０８，１０６との夫々の間隔オ，エは0.4μmとな
るように設計されている。＋３で示したカクタス
マークの寸法精度基準パターン３3 は、上部パタ
ーン素１０９と左右の下部パターン素１１０，１
０８とから構成され、上部パターン素１０９と左
右の下部パターン素１１０，１０８との夫々の間
隔キ，カは0.6μmとなるように設計されている。
更に、＋４で示したカクタスマークの寸法精度基
準パターン３4 は上部パターン素１１１と左右の
下部パターン素１１２，１１０とから構成され、
これらパターン素１１１と１１２，１１０の間隔
ケ，クは夫々0.8μmとなるように設計されてい
る。 一方、−１で示したカクタスマークの寸法精度
基準パターン３1′は上部パターン素１１３と左右
の下部パターン素１０４，１１４とから構成さ
れ、これらパターン素１１３と１０４，１１４の
重なりコ，サは夫々0.2μmとなるように設計され
ている。−２で示したカクタスマークの寸法精度
基準パターン３2′は、上部パターン素１１５と左
右の下部パターン素１１４，１１６とから構成さ
れ、これらパターン素１１５と１１４，１１６の
重なりシ，スは夫々0.4μmとなるように設計され
ている。−３で示したカクタスマークの寸法精度
基準パターン３3′は、上部パターン素１１７と左
右の下部パターン素１１６，１１８とから構成さ
れ、これら各パターン素１１７と１１６，１１８
の重なりセ，ソは夫々0.6μmとなるように設計さ
れている。更に、−４で示したカクタスマークの
寸法精度基準パターン３4′は、上部パターン素１
１９と左右の下部パターン素１１８，１２０とか
ら構成され、これらパターン素１１９と１１８，
１２０の重なりタ，チは夫々0.8μmとなるように
設計されている。 次に、ウエハにフイールド絶縁膜を形成し、ゲ
ート電極を形成した後の該ゲート電極のパターン
評価について説明する。 まず、ウエハのレジスト膜にフイールド形成用
マスクパターンを有する第１フオトマスクを用い
てパターン転写を行なつてレジストパターンを形
成した後、該レジストパターンに基づいて前記ウ
エハにフイールド絶縁膜を形成した。この際、ウ
エハにゲート電極等が形成される素子領域が形成
されるが、この素子領域とは別のウエハの箇所に
該素子領域と同レベルとなる領域（フイールド絶
縁膜が形成されない領域）を形成した。つづい
て、フイールド絶縁膜を含むウエハ上にゲート電
極材料層としての多結晶シリコン層を堆積した
後、レジスト膜を形成した。 次いで、前述した第１図図示のゲート電極形成
用マスクパターンと寸法精度基準パターン３0 ，
３1〜３4 ，３1′〜３4′を有する第２フオトマスク
を用いてそれらのパターンを前記レジスト膜に転
写した。この時、第２フオトマスクの寸法精度基
準パターン３0 ，３1 〜３4 ，３1′〜３4′は前記素子
領域と同レベルの別のウエハ領域に転写される。
この後、現像処理を行なつてレジストパターンを
形成した後、該レジストパターンをマスクとして
その下の多結晶シリコン層を選択的にエツチング
することによつて、ゲート電極を形成すると共
に、前記寸法精度基準パターン３0 ，３1 〜３4 ，
３1′〜３4′の転写領域に第２図に示すカクタスマ
ークの寸法精度標示蝕刻パターン（寸法精度標示
Poly Siパターン）４0 ，４1 〜４4 ，４1′〜４4′を
形成し、上部Poly Siパターン素と下部Poly Si
パターン素との間隔が零となる寸法精度標示
Poly Siパターンを検出した。例えば、第２図に
示す如く寸法精度標示Poly Siパターン４2 がその
上部Poly Siパターン素２０７と左右の下部Poly
Siパターン素２０８，２０６の間隔が零である場
合は、この寸法精度標示Poly Siパターン４2 に対
応する第１図に示す第２フオトマスクの寸法精度
基準パターン（ここでは３2 ）の間隔を読取る。
ここで、寸法精度基準パターン３2 の各パターン
素１０７と１０６，１０８の間隔は0.4μmとなる
ように設計されているから、このパターン３2 が
転写された寸法精度標準Poly Siパターン４2 の各
Poly Siパターン素２０７と２０６，２０８の間
隔が零ということは、素子領域に形成されたゲー
ト電極が規格より0.4μm太つて形成されたことを
意味する。しかるに、第２フオトマスクのゲート
電極形成用マスクパターンにより転写されたゲー
ト電極は0.4μm太く形成されていることを評価で
きる。 一方、前記第２フオトマスクの寸法精度基準パ
ターン３0 ，３1 〜３4 ，３1′〜３4′の転写領域に形
成された寸法精度標示Poly Siパターン４0 ，４1
〜４4 ，４1′〜４4′のうち上部Poly Siパターン素
と下部Poly Siパターン素との間隔が零となる寸
法精度標示Poly Siパターンが第２フオトマスク
の寸法精度基準パターン３1′に対応する箇所であ
つた場合には、該寸法精度基準パターン３1′の各
パターン素１１３と１０４，１１４の重なりは
0.2μmとなるように設計されているから、素子領
域に形成されたゲート電極が規格より0.2μm細く
形成されたことを意味する。しかるに、第２フオ
トマスクのゲート電極形成用マスクパターンによ
り転写されたゲート電極は0.2μm細く形成されて
いることを評価できる。 従つて、第２フオトマスクの寸法精度基準パタ
ーン３0 ，３1 〜３4 ，３1′〜３4′により転写された
寸法精度標示Poly Siパターン４0 ，４1 〜４4 ，４
1′〜４4′における間隔が零のパターンを検出し、
このパターンに対応する第２フオトマスクの予め
間隔又は重なりを設定した寸法精度基準パターン
を構成するパターン素間の距離を読取るという極
めて簡単な操作によつて、該第２フオトマスクの
ゲート電極形成用マスクパターンのレジスト膜へ
の転写、レジストパターンをマスクとした蝕刻に
より形成されたゲート電極の寸法精度を簡便かつ
正確に評価できる。また、第２フオトマスクの寸
法精度基準パターン３0 ，３1 〜３4 ，３1′〜３4′に
より転写された寸法精度標示Poly Siパターン４
０，４1 〜４4 ，４1′〜４4′の領域は、ゲート電極が
形成される素子領域と同レベルのウエハ領域であ
るため、ゲート電極の寸法評価を極めて高精度で
実施できる。 なお、上記実施例では第２フオトマスクに設け
た寸法精度基準パターンの各パターン素間の間隔
（又は重なり）を0.2μmづつ増加させたが、より
精度の高い寸法評価を行なうために0.1μm間隔で
増加させるようにしてもよい。 上記実施例では、第２フオトマスクに設けた寸
法精度基準パターンを矩形パターン素の集合から
なるカクタスマークとしたが、パターン間の距離
が変わつたパターンであればいかなる形状にして
もよい。 ［発明の効果］ 以上詳述した如く、本発明によれば従来の如く
SEM等の特殊な測定装置を用いることなく、ゲ
ート電極の寸法精度を簡便かつ正確に評価でき、
ひいては高性能の半導体装置を高歩留りで製造で
きる等顕著な効果を有するパターン評価方法を提
供できる。
極の寸法精度を評価するためのパターン評価方法
に関する。 （従来の技術） 例えばゲート電極を形成する場合には、レジス
ト幅とレジスト幅から実際の多結晶シリコンのゲ
ート電極幅までの変換差を抑えることが重要であ
る。こうしたレジスト幅、ゲート電極幅を正確に
検出する手段としては、測微計が用いられてい
る。この測定方法は、広く使用されているもの
の、顕微鏡の焦点の合わせ方で寸法が異なり、
個々の間の誤差が非常に大きくなり、ゲート電極
幅の絶対評価にはほど遠い手段である。また、他
の手段としてはレーザ光を試料に照射し、その反
射光の強度をモニタして寸法を測定する方法があ
る。しかしながら、この方法でも被測定物の断面
形状が大きく影響を受け、相対的な寸法の測定に
は適しているが、絶対寸法の測定には向かない。
他にも寸法測定方法は、種々あるが一長一短があ
り、現在一番絶対寸法が測定可能な方法はSEM
（Scanning Electron Microscopy）による方法
である。しかし、かかる方法は測定サンプルのイ
ンプロセスモニタリングが面倒で煩雑となる。 （発明が解決しようとする問題点） 本発明は、上記従来の問題点を解決するために
なされたもので、半導体基板上に形成したゲート
電極の寸法精度を簡便かつ正確に評価し得るパタ
ーン評価方法を提供しようとするものである。 ［発明の構成］ （問題点を解決するための手段） 本発明は、フイルード形成用マスクパターンを
有する第１フオトマスクを用いて半導体基板上の
レジスト膜に転写してレジストパターンを形成す
る工程と、 前記レジストパターンに基づいてフイールド絶
縁膜を形成する工程と、 ゲート電極形成用マスクパターンと、該パター
ンとは別の領域に設けられ、一辺が互いに同一線
上に位置するように上下に配置されると共にそれ
ら辺の間隔が零となる少なくとも２つのパターン
を中心にして左右に同間隔がプラス及びマイナス
となるように２つ以上のパターンをそれぞれ上下
にずらしながら配列した構成の寸法精度基準パタ
ーンとを有する第２フオトマスクを作製する工程
と、 前記第２フオトマスクを用いて前記フイールド
絶縁膜を含む基板上のレジスト膜にゲート電極形
成用パターンの転写領域と同一レベルの領域に前
記寸法精度基準パターンが転写されるようにレジ
ストパターンを形成する工程と、 前記レジストパターンをマスクとしてゲート電
極材料層をエツチングしてゲート電極及び寸法精
度標示蝕刻パターンを形成する工程と、 前記寸法精度標示蝕刻パターンにおける間隔が
零のパターンを検出し、このパターンに対応する
前記第２フオトマスクの寸法精度基準パターン間
の距離を読取ることにより前記第２フオトマスク
のゲート電極形成用パターンによるゲート電極の
寸法精度を評価する工程と を具備したことを特徴とするパターン評価方法で
ある。 （作用） 本発明によれば、第２フオトマスクの寸法精度
基準パターンから半導体基板上のレジスト膜に転
写した領域が同フオトマスクのゲート電極形成用
パターンの転写領域と同レベルにするため、前記
第２フオトマスクにより転写、蝕刻された寸法精
度標示蝕刻パターンにおける間隔が零のパターン
を検出し、このパターンに対応する第２フオトマ
スクの寸法精度基準パターン間の距離を読取るこ
とにより該フオトマスクのゲート電極形成用パタ
ーンによるゲート電極の寸法精度を簡便かつ正確
に評価することができる。 （発明の実施例） 以下、本発明の実施例を第１図及び第２図を参
照して詳細に説明する。 第１図は、本実施例で用いる第２フオトマスク
におけるゲート電極形成用パターンとは別の領域
に形成された寸法精度基準パターンを示す拡大平
面図である。図中の１０１は、基準点を示すパタ
ーンである。１０２，１０３，１０４は、カクタ
スマークの寸法精度基準パターン３0 を構成する
矩形のパターン素である。上部パターン素１０２
の左右の下部パターン素１０３，１０４との間隔
は、ア，ア′の点で零となるようになつている。
また、＋１で示したカクタスマークの寸法精度基
準パターン３1 は、上部パターン素１０５と左右
の下部パターン素１０６，１０３とから構成さ
れ、上部パターン素１０５と左側の下部パターン
素１０６のXY両方向の間隔ウ、同パターン素１
０５と右側の下部パターン素１０３のXY両方向
の間隔イは夫々0.2μmとなるように設計されてい
る。＋２で示したカクタスマークの寸法精度基準
パターン３2 は、上部パターン素１０７と左右の
下部パターン素１０８，１０６とから構成され、
上部パターン素１０７と左右の下部パターン素１
０８，１０６との夫々の間隔オ，エは0.4μmとな
るように設計されている。＋３で示したカクタス
マークの寸法精度基準パターン３3 は、上部パタ
ーン素１０９と左右の下部パターン素１１０，１
０８とから構成され、上部パターン素１０９と左
右の下部パターン素１１０，１０８との夫々の間
隔キ，カは0.6μmとなるように設計されている。
更に、＋４で示したカクタスマークの寸法精度基
準パターン３4 は上部パターン素１１１と左右の
下部パターン素１１２，１１０とから構成され、
これらパターン素１１１と１１２，１１０の間隔
ケ，クは夫々0.8μmとなるように設計されてい
る。 一方、−１で示したカクタスマークの寸法精度
基準パターン３1′は上部パターン素１１３と左右
の下部パターン素１０４，１１４とから構成さ
れ、これらパターン素１１３と１０４，１１４の
重なりコ，サは夫々0.2μmとなるように設計され
ている。−２で示したカクタスマークの寸法精度
基準パターン３2′は、上部パターン素１１５と左
右の下部パターン素１１４，１１６とから構成さ
れ、これらパターン素１１５と１１４，１１６の
重なりシ，スは夫々0.4μmとなるように設計され
ている。−３で示したカクタスマークの寸法精度
基準パターン３3′は、上部パターン素１１７と左
右の下部パターン素１１６，１１８とから構成さ
れ、これら各パターン素１１７と１１６，１１８
の重なりセ，ソは夫々0.6μmとなるように設計さ
れている。更に、−４で示したカクタスマークの
寸法精度基準パターン３4′は、上部パターン素１
１９と左右の下部パターン素１１８，１２０とか
ら構成され、これらパターン素１１９と１１８，
１２０の重なりタ，チは夫々0.8μmとなるように
設計されている。 次に、ウエハにフイールド絶縁膜を形成し、ゲ
ート電極を形成した後の該ゲート電極のパターン
評価について説明する。 まず、ウエハのレジスト膜にフイールド形成用
マスクパターンを有する第１フオトマスクを用い
てパターン転写を行なつてレジストパターンを形
成した後、該レジストパターンに基づいて前記ウ
エハにフイールド絶縁膜を形成した。この際、ウ
エハにゲート電極等が形成される素子領域が形成
されるが、この素子領域とは別のウエハの箇所に
該素子領域と同レベルとなる領域（フイールド絶
縁膜が形成されない領域）を形成した。つづい
て、フイールド絶縁膜を含むウエハ上にゲート電
極材料層としての多結晶シリコン層を堆積した
後、レジスト膜を形成した。 次いで、前述した第１図図示のゲート電極形成
用マスクパターンと寸法精度基準パターン３0 ，
３1〜３4 ，３1′〜３4′を有する第２フオトマスク
を用いてそれらのパターンを前記レジスト膜に転
写した。この時、第２フオトマスクの寸法精度基
準パターン３0 ，３1 〜３4 ，３1′〜３4′は前記素子
領域と同レベルの別のウエハ領域に転写される。
この後、現像処理を行なつてレジストパターンを
形成した後、該レジストパターンをマスクとして
その下の多結晶シリコン層を選択的にエツチング
することによつて、ゲート電極を形成すると共
に、前記寸法精度基準パターン３0 ，３1 〜３4 ，
３1′〜３4′の転写領域に第２図に示すカクタスマ
ークの寸法精度標示蝕刻パターン（寸法精度標示
Poly Siパターン）４0 ，４1 〜４4 ，４1′〜４4′を
形成し、上部Poly Siパターン素と下部Poly Si
パターン素との間隔が零となる寸法精度標示
Poly Siパターンを検出した。例えば、第２図に
示す如く寸法精度標示Poly Siパターン４2 がその
上部Poly Siパターン素２０７と左右の下部Poly
Siパターン素２０８，２０６の間隔が零である場
合は、この寸法精度標示Poly Siパターン４2 に対
応する第１図に示す第２フオトマスクの寸法精度
基準パターン（ここでは３2 ）の間隔を読取る。
ここで、寸法精度基準パターン３2 の各パターン
素１０７と１０６，１０８の間隔は0.4μmとなる
ように設計されているから、このパターン３2 が
転写された寸法精度標準Poly Siパターン４2 の各
Poly Siパターン素２０７と２０６，２０８の間
隔が零ということは、素子領域に形成されたゲー
ト電極が規格より0.4μm太つて形成されたことを
意味する。しかるに、第２フオトマスクのゲート
電極形成用マスクパターンにより転写されたゲー
ト電極は0.4μm太く形成されていることを評価で
きる。 一方、前記第２フオトマスクの寸法精度基準パ
ターン３0 ，３1 〜３4 ，３1′〜３4′の転写領域に形
成された寸法精度標示Poly Siパターン４0 ，４1
〜４4 ，４1′〜４4′のうち上部Poly Siパターン素
と下部Poly Siパターン素との間隔が零となる寸
法精度標示Poly Siパターンが第２フオトマスク
の寸法精度基準パターン３1′に対応する箇所であ
つた場合には、該寸法精度基準パターン３1′の各
パターン素１１３と１０４，１１４の重なりは
0.2μmとなるように設計されているから、素子領
域に形成されたゲート電極が規格より0.2μm細く
形成されたことを意味する。しかるに、第２フオ
トマスクのゲート電極形成用マスクパターンによ
り転写されたゲート電極は0.2μm細く形成されて
いることを評価できる。 従つて、第２フオトマスクの寸法精度基準パタ
ーン３0 ，３1 〜３4 ，３1′〜３4′により転写された
寸法精度標示Poly Siパターン４0 ，４1 〜４4 ，４
1′〜４4′における間隔が零のパターンを検出し、
このパターンに対応する第２フオトマスクの予め
間隔又は重なりを設定した寸法精度基準パターン
を構成するパターン素間の距離を読取るという極
めて簡単な操作によつて、該第２フオトマスクの
ゲート電極形成用マスクパターンのレジスト膜へ
の転写、レジストパターンをマスクとした蝕刻に
より形成されたゲート電極の寸法精度を簡便かつ
正確に評価できる。また、第２フオトマスクの寸
法精度基準パターン３0 ，３1 〜３4 ，３1′〜３4′に
より転写された寸法精度標示Poly Siパターン４
０，４1 〜４4 ，４1′〜４4′の領域は、ゲート電極が
形成される素子領域と同レベルのウエハ領域であ
るため、ゲート電極の寸法評価を極めて高精度で
実施できる。 なお、上記実施例では第２フオトマスクに設け
た寸法精度基準パターンの各パターン素間の間隔
（又は重なり）を0.2μmづつ増加させたが、より
精度の高い寸法評価を行なうために0.1μm間隔で
増加させるようにしてもよい。 上記実施例では、第２フオトマスクに設けた寸
法精度基準パターンを矩形パターン素の集合から
なるカクタスマークとしたが、パターン間の距離
が変わつたパターンであればいかなる形状にして
もよい。 ［発明の効果］ 以上詳述した如く、本発明によれば従来の如く
SEM等の特殊な測定装置を用いることなく、ゲ
ート電極の寸法精度を簡便かつ正確に評価でき、
ひいては高性能の半導体装置を高歩留りで製造で
きる等顕著な効果を有するパターン評価方法を提
供できる。
第１図は、本発明の実施例で使用した第２フオ
トマスクにおけるゲート電極形成用パターンとは
別の領域に形成された寸法精度基準パターンを示
す拡大平面図、第２図は第２フオトマスクの寸法
精度基準パターンの転写領域に形成された寸法精
度標示蝕刻パターン（寸法精度標示Poly Siパタ
ーン）を示す拡大平面図である。 ３0 ，３1 〜３4 ，３1′〜３4′……カクタスマーク
の寸法精度基準パターン、１０２〜１２０……パ
ターン素、４0 ，４1 〜４4 ，４1′〜４4′……寸法精
度標示蝕刻パターン（寸法精度標示Poly Siパタ
ーン）、２０２〜２２０……Poly Siパターン素。
トマスクにおけるゲート電極形成用パターンとは
別の領域に形成された寸法精度基準パターンを示
す拡大平面図、第２図は第２フオトマスクの寸法
精度基準パターンの転写領域に形成された寸法精
度標示蝕刻パターン（寸法精度標示Poly Siパタ
ーン）を示す拡大平面図である。 ３0 ，３1 〜３4 ，３1′〜３4′……カクタスマーク
の寸法精度基準パターン、１０２〜１２０……パ
ターン素、４0 ，４1 〜４4 ，４1′〜４4′……寸法精
度標示蝕刻パターン（寸法精度標示Poly Siパタ
ーン）、２０２〜２２０……Poly Siパターン素。
Claims (1)
- 【特許請求の範囲】 １ フイールド形成用マスクパターンを有する第
１フオトマスクを用いて半導体基板上のレジスト
膜に転写してレジストパターンを形成する工程
と、 前記レジストパターンに基づいてフイルード絶
縁膜を形成する工程と、 ゲート電極形成用マスクパターンと、該パター
ンとは別の領域に設けられ、一辺が互いに同一線
上に位置するように上下に配置されると共にそれ
ら辺の間隔が零となる少なくとも２つのパターン
を中心にして左右に同間隔がプラス及びマイナス
となるように２つ以上のパターンをそれぞれ上下
にずらしながら配列した構成の寸法精度基準パタ
ーンとを有する第２フオトマスクを作製する工程
と、 前記第２フオトマスクを用いて前記フイールド
絶縁膜を含む基板上のレジスト膜にゲート電極形
成用パターンの転写領域と同一レベルの領域に前
記寸法精度基準パターンが転写されるようにレジ
ストパターンを形成する工程と、 前記レジストパターンをマスクとしてゲート電
極材料層をエツチングしてゲート電極及び寸法精
度標示蝕刻パターンを形成する工程と、 前記寸法精度標示蝕刻パターンにおける間隔が
零のパターンを検出し、このパターンに対応する
前記第２フオトマスクの寸法精度基準パターン間
の距離を読取ることにより前記第２フオトマスク
のゲート電極形成用パターンによるゲート電極の
寸法精度を評価する工程と を具備したことを特徴とするパターン評価方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56101600A JPS582845A (ja) | 1981-06-30 | 1981-06-30 | フォトマスク及びパタ−ン評価方法 |
| US06/391,297 US4433911A (en) | 1981-06-30 | 1982-06-23 | Method of evaluating measure precision of patterns and photomask therefor |
| DE19823224462 DE3224462A1 (de) | 1981-06-30 | 1982-06-30 | Verfahren zum bewerten der massgenauigkeit eines auf einem substrat ausgebildeten musters und photomaske hierfuer |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56101600A JPS582845A (ja) | 1981-06-30 | 1981-06-30 | フォトマスク及びパタ−ン評価方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS582845A JPS582845A (ja) | 1983-01-08 |
| JPH0321901B2 true JPH0321901B2 (ja) | 1991-03-25 |
Family
ID=14304875
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56101600A Granted JPS582845A (ja) | 1981-06-30 | 1981-06-30 | フォトマスク及びパタ−ン評価方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4433911A (ja) |
| JP (1) | JPS582845A (ja) |
| DE (1) | DE3224462A1 (ja) |
Families Citing this family (21)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58132928A (ja) * | 1982-02-03 | 1983-08-08 | Matsushita Electronics Corp | パタ−ニング寸法測定法 |
| DE3305977A1 (de) * | 1983-02-21 | 1984-08-23 | Siemens AG, 1000 Berlin und 8000 München | Verfahren zur schnellen indirekten bestimmung von fotolacklinienbreiten bei der optischen projektionsbe lichtung |
| JPS62299404A (ja) * | 1986-06-18 | 1987-12-26 | Bridgestone Corp | 空気入りラジアルタイヤ |
| JPS647043A (en) * | 1987-06-30 | 1989-01-11 | Nec Corp | Photomask |
| DE3727030A1 (de) * | 1987-08-13 | 1989-02-23 | Siemens Ag | Verfahren zur indirekten bestimmung von strukturbreiten und strukturbreitenabweichungen von lithographiemasken |
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| GB8811678D0 (en) * | 1988-05-17 | 1988-06-22 | British Telecomm | Linewidth loss measurement |
| US5237393A (en) * | 1990-05-28 | 1993-08-17 | Nec Corporation | Reticle for a reduced projection exposure apparatus |
| US5280437A (en) * | 1991-06-28 | 1994-01-18 | Digital Equipment Corporation | Structure and method for direct calibration of registration measurement systems to actual semiconductor wafer process topography |
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| US5677091A (en) * | 1994-11-01 | 1997-10-14 | International Business Machines Corporation | Lithographic print bias/overlay target and applied metrology |
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| CN113053768A (zh) * | 2021-03-11 | 2021-06-29 | 泉芯集成电路制造(济南)有限公司 | 一种线宽的测量方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5396674A (en) * | 1977-02-03 | 1978-08-24 | Mitsubishi Electric Corp | Photo mask |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55147304A (en) * | 1979-05-04 | 1980-11-17 | Nec Corp | Monitoring method of quantity of change in shape |
-
1981
- 1981-06-30 JP JP56101600A patent/JPS582845A/ja active Granted
-
1982
- 1982-06-23 US US06/391,297 patent/US4433911A/en not_active Expired - Lifetime
- 1982-06-30 DE DE19823224462 patent/DE3224462A1/de active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5396674A (en) * | 1977-02-03 | 1978-08-24 | Mitsubishi Electric Corp | Photo mask |
Also Published As
| Publication number | Publication date |
|---|---|
| DE3224462A1 (de) | 1983-01-13 |
| DE3224462C2 (ja) | 1993-05-27 |
| US4433911A (en) | 1984-02-28 |
| JPS582845A (ja) | 1983-01-08 |
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