JPH0729952A - Ｍｏｓ型半導体装置及びこれを用いたアライメント検査方法 - Google Patents
Ｍｏｓ型半導体装置及びこれを用いたアライメント検査方法Info
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- JPH0729952A JPH0729952A JP5171561A JP17156193A JPH0729952A JP H0729952 A JPH0729952 A JP H0729952A JP 5171561 A JP5171561 A JP 5171561A JP 17156193 A JP17156193 A JP 17156193A JP H0729952 A JPH0729952 A JP H0729952A
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Abstract
(57)【要約】
【構成】 半導体基板１０表面に略台形形状の活性領域
１１が形成され、活性領域１１にアライメントのずれを
検出するトランジスタＴａ、Ｔｂ、Ｔｃ、Ｔｄが構成さ
れているＭＯＳ型半導体装置。 【効果】 このＭＯＳ型半導体装置を使用することによ
り、異層マスク間のアライメントずれについて、そのず
れ方向とずれ量を検査者の主観的判断の介入の余地なく
定量的、かつ迅速に求めることができる。また、このＭ
ＯＳ型半導体装置を使用して自動測定装置による測定を
行うことにより、ウエハ全体のアライメントずれの情報
を迅速かつ正確に知ることができ、ＭＯＳ型半導体装置
の微細化及び高性能化を実現することができる。
１１が形成され、活性領域１１にアライメントのずれを
検出するトランジスタＴａ、Ｔｂ、Ｔｃ、Ｔｄが構成さ
れているＭＯＳ型半導体装置。 【効果】 このＭＯＳ型半導体装置を使用することによ
り、異層マスク間のアライメントずれについて、そのず
れ方向とずれ量を検査者の主観的判断の介入の余地なく
定量的、かつ迅速に求めることができる。また、このＭ
ＯＳ型半導体装置を使用して自動測定装置による測定を
行うことにより、ウエハ全体のアライメントずれの情報
を迅速かつ正確に知ることができ、ＭＯＳ型半導体装置
の微細化及び高性能化を実現することができる。
Description
【０００１】
【産業上の利用分野】本発明はＭＯＳ型半導体装置及び
これを用いたアライメント検査方法に関し、より詳細に
は半導体装置の製造工程においてマスク層間のアライメ
ントずれを検出するためのＭＯＳ型半導体装置及びこれ
を用いたアライメント検査方法に関する。
これを用いたアライメント検査方法に関し、より詳細に
は半導体装置の製造工程においてマスク層間のアライメ
ントずれを検出するためのＭＯＳ型半導体装置及びこれ
を用いたアライメント検査方法に関する。
【０００２】
【従来の技術】ＭＯＳ型半導体装置の製造工程におい
て、マスク層間のアライメントずれを観察する従来の方
法として、例えば以下のような方法が用いられていた。
て、マスク層間のアライメントずれを観察する従来の方
法として、例えば以下のような方法が用いられていた。
【０００３】図２はマスク層間のアライメントずれを測
定するために、活性領域とこの活性領域の中に多結晶シ
リコンパターンとが作製された従来の検査パターンの一
部を模式的に示した平面図である。
定するために、活性領域とこの活性領域の中に多結晶シ
リコンパターンとが作製された従来の検査パターンの一
部を模式的に示した平面図である。
【０００４】半導体基板の表面に、図２に示した活性領
域２１と多結晶シリコンパターン２２を作製するには、
まず通常の方法により正方形の活性領域２１をＸ方向及
びＹ方向に数個ずつ、全体として十字のパターンになる
ように所定の間隔Ｓ1 で形成する。次に、活性領域２１
よりも小さな正方形の多結晶シリコンパターン２２を通
常の方法で活性領域２１の中に所定の間隔Ｓ2 で形成す
る。このとき、Ｓ1 とＳ2 との差は０．０５〜０．１μ
ｍ程度に設定する。
域２１と多結晶シリコンパターン２２を作製するには、
まず通常の方法により正方形の活性領域２１をＸ方向及
びＹ方向に数個ずつ、全体として十字のパターンになる
ように所定の間隔Ｓ1 で形成する。次に、活性領域２１
よりも小さな正方形の多結晶シリコンパターン２２を通
常の方法で活性領域２１の中に所定の間隔Ｓ2 で形成す
る。このとき、Ｓ1 とＳ2 との差は０．０５〜０．１μ
ｍ程度に設定する。
【０００５】前記方法で作製されたパターンを用いてア
ライメント精度を読み取るには、形成された活性領域２
１と多結晶シリコンパターン２２との間の位置関係のず
れの状態を、Ｘ方向及びＹ方向についてそれぞれ別々に
判断すればよい。すなわち、多結晶シリコンパターン２
２が、左右又は上下の位置関係について活性領域２１の
中心に位置するものがどれであるかを読み取り、そのパ
ターンが中央のパターンからそれぞれ何個ずれているか
を読み取る。例えば多結晶シリコンパターン２２が左右
の位置関係について活性領域２１の中心に位置するもの
が、中央のパターンから数えてＸの正の方向にｎ個目で
あれば、多結晶シリコンパターン２２は活性領域２１に
対しＸの正の方向にｎ×（Ｓ1 −Ｓ2 ）だけアライメン
トずれが生じているということになる。同様にして、Ｙ
方向についてもアライメントずれを測定することができ
る。
ライメント精度を読み取るには、形成された活性領域２
１と多結晶シリコンパターン２２との間の位置関係のず
れの状態を、Ｘ方向及びＹ方向についてそれぞれ別々に
判断すればよい。すなわち、多結晶シリコンパターン２
２が、左右又は上下の位置関係について活性領域２１の
中心に位置するものがどれであるかを読み取り、そのパ
ターンが中央のパターンからそれぞれ何個ずれているか
を読み取る。例えば多結晶シリコンパターン２２が左右
の位置関係について活性領域２１の中心に位置するもの
が、中央のパターンから数えてＸの正の方向にｎ個目で
あれば、多結晶シリコンパターン２２は活性領域２１に
対しＸの正の方向にｎ×（Ｓ1 −Ｓ2 ）だけアライメン
トずれが生じているということになる。同様にして、Ｙ
方向についてもアライメントずれを測定することができ
る。
【０００６】
【発明が解決しようとする課題】上記した従来のアライ
メントずれの測定方法においては、活性領域２１の左右
又は上下方向に関して活性領域２１の中心に多結晶シリ
コンパターン２２が存在するのがどの活性領域２１につ
いてであるかを、作業者による目視の検査で判断してい
た。
メントずれの測定方法においては、活性領域２１の左右
又は上下方向に関して活性領域２１の中心に多結晶シリ
コンパターン２２が存在するのがどの活性領域２１につ
いてであるかを、作業者による目視の検査で判断してい
た。
【０００７】このような作業者の主観的な判断によりア
ライメントずれを測定する方法では、アライメントずれ
が正確に判断されない場合があり、また個人により正確
さが異なるためにばらつきが生じ易く、さらに前記の判
断を行うまでにかなりの時間を要するのでスループット
も悪いという課題があった。
ライメントずれを測定する方法では、アライメントずれ
が正確に判断されない場合があり、また個人により正確
さが異なるためにばらつきが生じ易く、さらに前記の判
断を行うまでにかなりの時間を要するのでスループット
も悪いという課題があった。
【０００８】本発明は上記課題に鑑みなされたものであ
り、半導体製造工程においてアライメントずれを検査す
る際に、人の判断による不正確さをなくし、正確かつ迅
速にアライメントずれを検査することができる装置及び
これを用いたアライメント検査方法を提供することを目
的としている。
り、半導体製造工程においてアライメントずれを検査す
る際に、人の判断による不正確さをなくし、正確かつ迅
速にアライメントずれを検査することができる装置及び
これを用いたアライメント検査方法を提供することを目
的としている。
【０００９】
【課題を解決するための手段】上記目的を達成するため
に本発明に係るＭＯＳ型半導体装置は、半導体基板表面
に略台形形状の活性領域が形成され、該活性領域にアラ
イメントのずれを検出するトランジスタが構成されてい
ることを特徴としている。
に本発明に係るＭＯＳ型半導体装置は、半導体基板表面
に略台形形状の活性領域が形成され、該活性領域にアラ
イメントのずれを検出するトランジスタが構成されてい
ることを特徴としている。
【００１０】また本発明に係るＭＯＳ型半導体装置を用
いたアライメント検査方法は、前記トランジスタのドレ
イン電流値を測定し、該ドレイン電流値からアライメン
トのずれを検出することを特徴としている。
いたアライメント検査方法は、前記トランジスタのドレ
イン電流値を測定し、該ドレイン電流値からアライメン
トのずれを検出することを特徴としている。
【００１１】
【作用】上記構成のＭＯＳ型半導体装置によれば、半導
体基板表面に略台形形状の活性領域が形成され、該活性
領域にアライメントのずれを検出するトランジスタが構
成されているので、このＭＯＳ型半導体装置を使用して
アライメントずれの検査を行うことにより、異層マスク
間におけるアライメントずれについて、そのずれ方向と
ずれ量が定量的、かつ迅速に求められる。
体基板表面に略台形形状の活性領域が形成され、該活性
領域にアライメントのずれを検出するトランジスタが構
成されているので、このＭＯＳ型半導体装置を使用して
アライメントずれの検査を行うことにより、異層マスク
間におけるアライメントずれについて、そのずれ方向と
ずれ量が定量的、かつ迅速に求められる。
【００１２】また本発明に係るＭＯＳ型半導体装置を用
いたアライメント検査方法によれば、前記トランジスタ
のドレイン電流値を測定し、該ドレイン電流値からアラ
イメントのずれを検出するので、異層マスク間における
アライメントずれについて、そのずれ方向とずれ量が検
査者の主観的判断の介入の余地なく定量的、かつ迅速に
求められる。
いたアライメント検査方法によれば、前記トランジスタ
のドレイン電流値を測定し、該ドレイン電流値からアラ
イメントのずれを検出するので、異層マスク間における
アライメントずれについて、そのずれ方向とずれ量が検
査者の主観的判断の介入の余地なく定量的、かつ迅速に
求められる。
【００１３】
【実施例】以下、本発明に係るＭＯＳ型半導体装置及び
これを用いたアライメント検査方法の実施例を図面に基
づいて説明する。
これを用いたアライメント検査方法の実施例を図面に基
づいて説明する。
【００１４】まず、本発明の実施例に係るＭＯＳ型半導
体装置について説明する。図１は実施例に係るＭＯＳ型
半導体装置を示した模式的な平面図である。
体装置について説明する。図１は実施例に係るＭＯＳ型
半導体装置を示した模式的な平面図である。
【００１５】半導体基板１０には、同じ形状の４個の略
台形形状、正確には等脚台形の下底の部分に長方形が付
加された形状のものが、前記台形の上底側を中心に四方
向から集合した形の活性領域１１が形成されている。ま
た前記等脚台形の上底で囲まれた中心部分も活性領域１
１となっており、４個の台形はお互いに少し離れて位置
しており、隣り合う台形の脚同士の間には活性領域１１
は形成されていない。
台形形状、正確には等脚台形の下底の部分に長方形が付
加された形状のものが、前記台形の上底側を中心に四方
向から集合した形の活性領域１１が形成されている。ま
た前記等脚台形の上底で囲まれた中心部分も活性領域１
１となっており、４個の台形はお互いに少し離れて位置
しており、隣り合う台形の脚同士の間には活性領域１１
は形成されていない。
【００１６】そして、この活性領域１１の中心にソース
１２が形成され、このソース１２を中心にこれを囲むよ
うに正方形の各辺を中心とした帯形状の多結晶シリコン
ゲート１３が形成され、多結晶シリコンゲート１３の一
つの頂点から、前記した活性領域１１が形成されていな
い部分を通り抜けるように多結晶シリコンゲート１３の
配線が伸びている。さらに、多結晶シリコンゲート１３
から少し離れた位置に、多結晶シリコンゲート１３の各
辺に平行に、それぞれ４個のドレイン１４ａ、１４ｂ、
１４ｃ、１４ｄが形成されている。
１２が形成され、このソース１２を中心にこれを囲むよ
うに正方形の各辺を中心とした帯形状の多結晶シリコン
ゲート１３が形成され、多結晶シリコンゲート１３の一
つの頂点から、前記した活性領域１１が形成されていな
い部分を通り抜けるように多結晶シリコンゲート１３の
配線が伸びている。さらに、多結晶シリコンゲート１３
から少し離れた位置に、多結晶シリコンゲート１３の各
辺に平行に、それぞれ４個のドレイン１４ａ、１４ｂ、
１４ｃ、１４ｄが形成されている。
【００１７】このような構成の半導体装置１０では、多
結晶シリコンゲート１３を挟んで、ソース１２と４個の
ドレイン１４ａ、１４ｂ、１４ｃ、１４ｄとの間に、そ
れぞれ４個のトランジスタＴａ、Ｔｂ、Ｔｃ、Ｔｄが形
成されることになる。また、形成されたトランジスタＴ
ａ、Ｔｂ・・・ では、多結晶シリコンゲート１３が台形の
活性領域１１の各脚を横断するように形成されているた
め、活性領域１１に対する多結晶シリコンゲート１３の
位置のわずかなずれにより、活性領域１１と重なる多結
晶シリコンゲート１３の幅が変化し、そのためにドレイ
ン電流値ＩD が変化することになる。以下、ドレイン電
流値ＩD と形成されたトランジスタＴａ、Ｔｂ・・・ のチ
ャネル幅及びチャネル長との関係について説明する。
結晶シリコンゲート１３を挟んで、ソース１２と４個の
ドレイン１４ａ、１４ｂ、１４ｃ、１４ｄとの間に、そ
れぞれ４個のトランジスタＴａ、Ｔｂ、Ｔｃ、Ｔｄが形
成されることになる。また、形成されたトランジスタＴ
ａ、Ｔｂ・・・ では、多結晶シリコンゲート１３が台形の
活性領域１１の各脚を横断するように形成されているた
め、活性領域１１に対する多結晶シリコンゲート１３の
位置のわずかなずれにより、活性領域１１と重なる多結
晶シリコンゲート１３の幅が変化し、そのためにドレイ
ン電流値ＩD が変化することになる。以下、ドレイン電
流値ＩD と形成されたトランジスタＴａ、Ｔｂ・・・ のチ
ャネル幅及びチャネル長との関係について説明する。
【００１８】ドレイン電流ＩD は、下記の数１のように
表すことができる。
表すことができる。
【００１９】
【数１】
【００２０】ここでＡは定数、Ｗは実効チャネル幅、Ｌ
は実効チャネル長であり、この実効チャネル幅Ｗが前記
した活性領域１１と重なる多結晶シリコンゲート１３の
幅とほぼ等しい値となる。
は実効チャネル長であり、この実効チャネル幅Ｗが前記
した活性領域１１と重なる多結晶シリコンゲート１３の
幅とほぼ等しい値となる。
【００２１】前記した数１式を実効チャネル幅Ｗに関す
る式に変形すると、下記の数２式となる。
る式に変形すると、下記の数２式となる。
【００２２】
【数２】
【００２３】従って、対向する位置にあるトランジスタ
ＴａとトランジスタＴｃ、及びトランジスタＴｂとトラ
ンジスタＴｄの実効チャネル幅Ｗの差を求め、それを位
置のずれに換算すれば、アライメントずれを検査できる
ことになる。
ＴａとトランジスタＴｃ、及びトランジスタＴｂとトラ
ンジスタＴｄの実効チャネル幅Ｗの差を求め、それを位
置のずれに換算すれば、アライメントずれを検査できる
ことになる。
【００２４】実際にアライメントずれを計算した例につ
いて、以下に説明する。
いて、以下に説明する。
【００２５】表１は実施例に係るＭＯＳ型半導体装置の
ドレイン電流ＩD の測定例である。
ドレイン電流ＩD の測定例である。
【００２６】
【表１】
【００２７】図１で対向する位置関係にあるトランジス
タＴａとトランジスタＴｃとのドレイン電流ＩD の差
は、表１より計算すると５．６μＡであるから、数２式
よりこのトランジスタＴａとトランジスタＴｃとの実効
チャネル幅の差（Ｗａ−Ｗｃ）は、下記の数３式で表さ
れる。
タＴａとトランジスタＴｃとのドレイン電流ＩD の差
は、表１より計算すると５．６μＡであるから、数２式
よりこのトランジスタＴａとトランジスタＴｃとの実効
チャネル幅の差（Ｗａ−Ｗｃ）は、下記の数３式で表さ
れる。
【００２８】
【数３】
【００２９】また上記した数３式よりトランジスタＴａ
の実効チャネル幅Ｗａの方が大きいことがわかり、この
結果より多結晶シリコンゲート１３が＋Ｙ方向にずれて
いることがわかる。また前記した活性領域１１を示す台
形の脚は、多結晶シリコンゲート１３に対して４５°の
角度で交わっているので、＋Ｙ方向のずれの大きさＨY
は実効チャネルの幅の差（Ｗａ−Ｗｃ）の１／４と等し
くなり、下記の数４式で表されることとなる。
の実効チャネル幅Ｗａの方が大きいことがわかり、この
結果より多結晶シリコンゲート１３が＋Ｙ方向にずれて
いることがわかる。また前記した活性領域１１を示す台
形の脚は、多結晶シリコンゲート１３に対して４５°の
角度で交わっているので、＋Ｙ方向のずれの大きさＨY
は実効チャネルの幅の差（Ｗａ−Ｗｃ）の１／４と等し
くなり、下記の数４式で表されることとなる。
【００３０】
【数４】
【００３１】Ｘ方向についても同様に計算すると、下記
の数５式の結果となる。
の数５式の結果となる。
【００３２】
【数５】
【００３３】上記した結果より、製造された半導体装置
は＋Ｙ方向に（５．６×Ｌ／４Ａ）、−Ｘ方向に（１．
４×Ｌ／４Ａ）、アライメントずれが生じていることが
わかった。
は＋Ｙ方向に（５．６×Ｌ／４Ａ）、−Ｘ方向に（１．
４×Ｌ／４Ａ）、アライメントずれが生じていることが
わかった。
【００３４】この場合、Ａ及びＬは他の標準的なＭＯＳ
トランジスタの特性を測定することにより求めることが
できる。また前記実施例において、活性領域１１、多結
晶シリコンゲート１３、ソース１２及びドレイン１４等
は、通常行われている公知の方法により形成することが
できる。 上記した方法を応用して、製造されたＭＯＳ
型半導体装置の各トランジスタのドレイン電流値ＩD の
自動測定を行い、この結果よりアライメントのずれ方向
及びずれ量の自動計算を行うことにより、ＭＯＳ型半導
体装置のアライメントのずれ方向及びずれ量をウエハ全
面について、迅速かつ正確に検査することも可能であ
る。
トランジスタの特性を測定することにより求めることが
できる。また前記実施例において、活性領域１１、多結
晶シリコンゲート１３、ソース１２及びドレイン１４等
は、通常行われている公知の方法により形成することが
できる。 上記した方法を応用して、製造されたＭＯＳ
型半導体装置の各トランジスタのドレイン電流値ＩD の
自動測定を行い、この結果よりアライメントのずれ方向
及びずれ量の自動計算を行うことにより、ＭＯＳ型半導
体装置のアライメントのずれ方向及びずれ量をウエハ全
面について、迅速かつ正確に検査することも可能であ
る。
【００３５】
【発明の効果】以上詳述したように本発明に係るＭＯＳ
型半導体装置にあっては、半導体基板表面に略台形形状
の活性領域が形成され、該活性領域にアライメントのず
れを検出するトランジスタが構成されているので、この
ＭＯＳ型半導体装置を使用してアライメントずれの検査
を行うことにより、異層マスク間におけるアライメント
ずれについて、そのずれ方向とずれ量を定量的、かつ迅
速に求めることができる。
型半導体装置にあっては、半導体基板表面に略台形形状
の活性領域が形成され、該活性領域にアライメントのず
れを検出するトランジスタが構成されているので、この
ＭＯＳ型半導体装置を使用してアライメントずれの検査
を行うことにより、異層マスク間におけるアライメント
ずれについて、そのずれ方向とずれ量を定量的、かつ迅
速に求めることができる。
【００３６】また本発明に係るＭＯＳ型半導体装置を用
いたアライメント検査方法にあっては、前記トランジス
タのドレイン電流値を測定し、該ドレイン電流値からア
ライメントのずれを検出するので、異層マスク間におけ
るアライメントずれについて、そのずれ方向とずれ量を
検査者の主観的な介入の余地なく定量的、かつ迅速に求
めることができる。
いたアライメント検査方法にあっては、前記トランジス
タのドレイン電流値を測定し、該ドレイン電流値からア
ライメントのずれを検出するので、異層マスク間におけ
るアライメントずれについて、そのずれ方向とずれ量を
検査者の主観的な介入の余地なく定量的、かつ迅速に求
めることができる。
【００３７】さらに前記方法を応用して自動測定装置に
よる測定を行うことにより、ウエハ全体のアライメント
ずれの情報を迅速かつ正確に知ることができ、ＭＯＳ型
半導体装置の微細化及び高性能化を実現することができ
る。
よる測定を行うことにより、ウエハ全体のアライメント
ずれの情報を迅速かつ正確に知ることができ、ＭＯＳ型
半導体装置の微細化及び高性能化を実現することができ
る。
【図１】本発明の実施例に係るＭＯＳ型半導体装置を模
式的に示した平面図である。
式的に示した平面図である。
【図２】マスク層間のアライメントずれを測定するため
に、活性領域とこの活性領域の中に多結晶シリコンパタ
ーンとが作製された従来の検査パターンの一部を模式的
に示した平面図である。
に、活性領域とこの活性領域の中に多結晶シリコンパタ
ーンとが作製された従来の検査パターンの一部を模式的
に示した平面図である。
１０ 半導体基板 １１ 活性領域 １３ 多結晶シリコンゲート １４ａ、１４ｂ、１４ｃ、１４ｄ ドレイン Ｔａ、Ｔｂ、Ｔｃ、Ｔｄ トランジスタ
Claims (2)
- 【請求項１】 半導体基板表面に略台形形状の活性領域
が形成され、該活性領域にアライメントのずれを検出す
るトランジスタが構成されていることを特徴とするＭＯ
Ｓ（Metal Oxide Semiconductor ）型半導体装置。 - 【請求項２】トランジスタのドレイン電流値を測定し、
該ドレイン電流値からアライメントのずれを検出するこ
とを特徴とする請求項１記載のＭＯＳ型半導体装置を用
いたアライメント検査方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17156193A JP3453793B2 (ja) | 1993-07-12 | 1993-07-12 | 半導体装置及びこれを用いたアライメント検査方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17156193A JP3453793B2 (ja) | 1993-07-12 | 1993-07-12 | 半導体装置及びこれを用いたアライメント検査方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0729952A true JPH0729952A (ja) | 1995-01-31 |
| JP3453793B2 JP3453793B2 (ja) | 2003-10-06 |
Family
ID=15925425
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17156193A Expired - Fee Related JP3453793B2 (ja) | 1993-07-12 | 1993-07-12 | 半導体装置及びこれを用いたアライメント検査方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3453793B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008066728A (ja) * | 2006-09-08 | 2008-03-21 | Asml Netherlands Bv | オーバーレイエラーを測定するための半導体デバイス、オーバーレイエラーを測定するための方法、リソグラフィ装置、およびデバイス製造方法 |
| CN102280441A (zh) * | 2010-06-10 | 2011-12-14 | 台湾积体电路制造股份有限公司 | 半导体装置 |
| WO2023279432A1 (zh) * | 2021-07-09 | 2023-01-12 | 长鑫存储技术有限公司 | 电学测试结构、半导体结构及电学测试方法 |
| US11854915B2 (en) | 2021-07-09 | 2023-12-26 | Changxin Memory Technologies, Inc. | Electrical test structure, semiconductor structure and electrical test method |
-
1993
- 1993-07-12 JP JP17156193A patent/JP3453793B2/ja not_active Expired - Fee Related
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008066728A (ja) * | 2006-09-08 | 2008-03-21 | Asml Netherlands Bv | オーバーレイエラーを測定するための半導体デバイス、オーバーレイエラーを測定するための方法、リソグラフィ装置、およびデバイス製造方法 |
| JP4584967B2 (ja) * | 2006-09-08 | 2010-11-24 | エーエスエムエル ネザーランズ ビー．ブイ． | オーバーレイエラーを測定するための半導体デバイス、オーバーレイエラーを測定するための方法、リソグラフィ装置、およびデバイス製造方法 |
| CN102280441A (zh) * | 2010-06-10 | 2011-12-14 | 台湾积体电路制造股份有限公司 | 半导体装置 |
| WO2023279432A1 (zh) * | 2021-07-09 | 2023-01-12 | 长鑫存储技术有限公司 | 电学测试结构、半导体结构及电学测试方法 |
| US11854915B2 (en) | 2021-07-09 | 2023-12-26 | Changxin Memory Technologies, Inc. | Electrical test structure, semiconductor structure and electrical test method |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3453793B2 (ja) | 2003-10-06 |
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