JPH1079498A - Soi基板の製造方法 - Google Patents

Soi基板の製造方法

Info

Publication number
JPH1079498A
JPH1079498A JP23290696A JP23290696A JPH1079498A JP H1079498 A JPH1079498 A JP H1079498A JP 23290696 A JP23290696 A JP 23290696A JP 23290696 A JP23290696 A JP 23290696A JP H1079498 A JPH1079498 A JP H1079498A
Authority
JP
Japan
Prior art keywords
silicon
layer
silicon wafer
insulating film
impurity
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP23290696A
Other languages
English (en)
Inventor
Hideyuki Unno
秀之 海野
Manabu Henmi
学 逸見
Kazuo Imai
和雄 今井
Kiyoshi Mitani
清 三谷
Koji Aga
浩司 阿賀
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Nippon Telegraph and Telephone Corp
Shin Etsu Handotai Co Ltd
Original Assignee
Nippon Telegraph and Telephone Corp
Shin Etsu Handotai Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Nippon Telegraph and Telephone Corp, Shin Etsu Handotai Co Ltd filed Critical Nippon Telegraph and Telephone Corp
Priority to JP23290696A priority Critical patent/JPH1079498A/ja
Publication of JPH1079498A publication Critical patent/JPH1079498A/ja
Pending legal-status Critical Current

Links

Landscapes

  • Recrystallisation Techniques (AREA)
  • Element Separation (AREA)

Abstract

(57)【要約】 【課題】 張り合わせにより製造するSOI基板の欠陥
発生を抑制できるようにすることを目的とする。 【解決手段】 シリコンウエハ1上にシリコンをエピタ
キシャル成長してエピ層2を形成し、このエピ層2にボ
ロンをイオン注入してp+ 層3を形成する。そして、こ
のシリコンウエハ1のp+ 層3表面に、支持基板4を張
り合わせた後、シリコンウエハ1裏面より研削研磨して
そのシリコンウエハ1を薄層化する。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】この発明は、張り合わせによ
るSOI基板の製造方法に関するものである。
【0002】
【従来の技術】シリコンを用いた半導体装置によるLS
Iの大集積化や高性能化が進む中で、それらLSIの高
速,低消費電力化が要求されてきている。この要求に対
応するMOSLSI用の基板として、従来より用いられ
ているバルクシリコンウエハの代わりに、薄膜SOI基
板が注目されている。薄膜SOI基板の製造方法として
は、大きく分けて、酸素イオン注入を用いたSIMOX
(Separation by Implanted Oxygen)技術や、2枚の基
板を張り合わせることによる張り合わせ技術がある。
【0003】はじめに、SIMOX技術の概略を説明す
る。これは、まず、図9(a)に示すように、4×10
17cm-2〜2×1018cm-2と多量の酸素イオンを、バ
ルクシリコンからなるウエハ91内部に注入する。この
ことにより、ウエハ91表面には、シリコン層92が形
成され、その下に酸素イオン注入層93が形成される。
次いで、そのウエハ91を加熱し、この熱処理によって
ウエハ91のシリコンと酸素イオン注入層93の酸素イ
オンとを反応させ、図9(b)に示すように、シリコン
層92下に埋め込み絶縁膜94を形成する。
【0004】しかし、このSIMOX技術では、ウエハ
表面のシリコン結晶中を多量の酸素イオンが通過してい
くため、表面シリコン(シリコン層)にはダメージが入
り、結晶欠陥が多数発生する。そして、その後の熱処理
においても、結晶性は完全には回復せずに結晶欠陥が残
る。このため、SIMOX技術により形成したSOI基
板の表面シリコンの結晶性は、結晶引き上げ法で形成し
たシリコン基板より劣っている。
【0005】次に、張り合わせ技術の概要を説明する。
まず、従来のバルクシリコンウエハ形成で培われた研削
研磨加工技術を駆使してSOI基板を作成する技術があ
る。これは、図10(a)に示すように、シリコンウエ
ハ101表面に熱酸化膜102を形成し、次いで、図1
0(b)に示すように、このシリコンウエハ101と支
持基板103とを接着する。この後、それらの接着強度
を熱処理により強める。そして、図10(c)に示すよ
うに、シリコンウエハ101側より研削研磨を行い、支
持基板103上に熱酸化膜102を埋め込み絶縁膜とし
たシリコン層104が形成された状態とする。
【0006】上述の方法は、バルクシリコン研磨で培わ
れた研磨技術のみでシリコンを薄膜化するため、形成さ
れたシリコン層の結晶性はバルクシリコンと同等である
と考えられ、かつ、低コストでSOI基板を形成できる
技術である。しかし、研磨後の表面シリコン層の膜厚
が、1〜2μm程度になると、ウエハ面内の表面シリコ
ン層膜厚の均一性が悪くなる。現状では、表面シリコン
層膜厚が2μm以上のSOI基板の作成技術として実用
化されているが、表面シリコン層膜厚が1μm以下のS
OI基板の作製は困難である。
【0007】次に、シリコン層の膜厚が1μm以下の薄
膜SOI基板作製技術であるPACE(Plasma Assiste
d Chemical Etching)法を説明する。このPACE法で
は、まず、上述した研磨技術により2〜5μm程度まで
薄膜化したSOI基板を用意し、このSOI基板の面内
のシリコン層膜厚分布を測定する。そして、その膜厚デ
ータをフィードバックさせながら局所的にプラズマエッ
チングをすることで、膜厚制御して1μm以下のシリコ
ン層を形成する。このPACE法も、基本的にはバルク
シリコンを研磨およびエッチングすることで薄膜化した
シリコン層を形成する技術であり、SIMOX技術のよ
うにイオン注入により結晶に多量のダメージを与えるこ
とはない。
【0008】また、張り合わせによる薄層SOI基板製
造方法の1つに、ボロンエッチストップ法が提案されて
いる(特開平8−139297号公報)。以下に、この
ボロンエッチストップ法について説明する。まず、図1
1(a)に示すように、バルクシリコンからなるウエハ
111に高濃度ボロン層112を形成する。この高濃度
ボロン層112のボロン濃度は、例えば5×1019cm
-3程度である。この高濃度ボロン層112の形成には、
固相拡散またはイオン注入法などを用いればよい。
【0009】しかしここで、重要なことは高濃度ボロン
層112形成時に結晶欠陥が入らないようにすることで
ある。この高濃度ボロン層112は、最終的に埋め込み
絶縁膜上のシリコン層となり素子が形成される層とな
る。したがって、高濃度ボロン層112形成時に結晶欠
陥が入ると、シリコン層としての結晶品質を維持するこ
とができなくなる。そしてその結晶品質維持のために、
例えば、固相拡散により高濃度ボロン層112を形成す
る場合は、拡散温度と拡散時間を制御することにより、
結晶欠陥が入らない条件が見いだされている。
【0010】次に、図11(b)に示すように、ウエハ
111の高濃度ボロン層112形成面に支持ウエハ11
3を接着する。この支持ウエハ113表面には、予め熱
酸化膜114が形成されている。次に、図11(c)に
示すように、ウエハ111裏面より研削研磨して、ウエ
ハ111の膜厚を数10μm以下にする。次に、水酸化
カリウム水溶液もしくはEPW(エチレンジアミンポリ
カテコール水溶液)で選択エッチングを行う。
【0011】このエッチングでは、高濃度にボロンなど
のp形不純物が導入されたシリコンでは、エッチング速
度が低下する性質がある。このため、上述のエッチング
を行うと、エッチングを開始した後、高濃度ボロン層1
12が露出するとエッチング速度が急激に低下し、その
エッチングはほぼ停止する。この結果、図11(d)に
示すように、高濃度ボロン層112を選択的に残すこと
が可能となる。そして、高濃度ボロン層112が露出し
た状態で水素雰囲気中で熱処理すれば、外方拡散により
高濃度ボロン層112中のボロンは抜けていき、図11
(e)に示すように、低濃度シリコン層112aが表面
に形成されたSOI基板が完成する。
【0012】以上に示したボロンエッチストップ法によ
る張り合わせSOI基板のシリコン層は、バルクシリコ
ンの結晶性を維持しながらシリコン層を薄層化するた
め、その結晶性は一般的にSIMOX基板よりも優れて
いるといわれている。また、この方法によれば、ボロン
イオンの導入量(深さ)により、結果としてシリコン層
の厚さを制御している。このため、この方法によれば、
シリコン層をより薄く均一に形成することが可能とな
る。
【0013】
【発明が解決しようとする課題】ところが、上述した張
り合わせにより作製したSOI基板のシリコン層表面に
欠陥が発生することが判明した。例えば、ボロンエッチ
ストップ法により作製したSOI基板のシリコン層表面
には、図12に示すように円形の欠陥が発生していた。
この欠陥の最外周の直径は50μmにもおよんでいた。
しかし、その数は、例えば6インチ径のウエハ内で10
個以下とそれほど多いわけではない。この欠陥部分は、
シリコン層表面よりも窪んでおり段差ができている。
【0014】当初、これはボロンエッチストップ法に特
有の欠陥と考えていたが、PACE法で形成したSOI
基板にも同様の欠陥が発生していることが判明した。こ
の欠陥は、PACE法で形成したSOI基板表面の汚染
分析を行っているときに発見された。この汚染分析で
は、形成したSOI基板のシリコン層表面に極薄膜の酸
化膜を形成してこの酸化膜を除去していくが、この工程
を数回繰り返すと図13に示すような円形の欠陥が発生
した。この欠陥は、やはり窪んでおり直径が数十μmで
あった。また、その発生数はウエハ内で10個以下であ
った。このPACE法で作製したSOI基板に発生した
欠陥は、大きさや形状および発生個数など、前述のボロ
ンエッチストップ法により発生した欠陥と酷似してい
る。
【0015】上述した欠陥は、1ウエハ当たり10個と
発生数は少ないものの、この領域に形成された素子は確
実に不良となり、LSIの歩留りを低減させるために決
して好ましいものではない。この欠陥は、当初では、S
OI作製工程におけるダスト(パーティクル)が原因で
発生しているものと考えた。そして、工程雰囲気のダス
ト低減や使用材料のより一層の清浄化などの措置を行う
ことで、その欠陥の減少を試みた。しかし、それらの措
置による欠陥減少の効果は見られず、依然として図12
および図13に示す欠陥が発生した。
【0016】これまでの説明で示したSOI基板で発見
された欠陥は、通常の顕微鏡検査ではほとんど見つけら
れない欠陥である。ボロンエッチストップ法の中でシリ
コン薄膜中の高濃度ボロンを低減するために行う水素処
理中に観察できたのは、以下に示すように、水素処理を
行うためと考えられる。すなわち、上述した欠陥の原因
は、本来シリコン表面に存在していたものの小さくて見
つけられないものである。しかし、ボロンエッチストッ
プ法では、水素処理中を行う。この処理において、その
微小欠陥を通して酸化膜まで到達した水素ガスにより、
埋め込み絶縁膜が還元作用によって消失する。そして、
その還元により発生した酸素が欠陥周囲のシリコンと反
応しまた水素ガスにより還元される。そして、それらの
ことがが繰り返される。この繰り返しにより欠陥が次第
に大きくなり、結果として見つけやすくなったものであ
る。
【0017】また、PACE法で形成したSOI基板で
発見された欠陥は、SOI基板の表面分析でシリコン層
の酸化と酸化膜除去を繰り返すことによって、シリコン
層に存在したある種の欠陥部分でシリコンが消失し、そ
れが拡大することにより見つけられたものである。これ
ら張り合わせによるSOI基板のシリコン層に発生する
欠陥の原因を、SEM観察やオージェ分析などにより様
々な角度から調査した結果、シリコンウエハ表面層のあ
る種の結晶欠陥によって生じる非常に微小な段差が関与
していることが判明した。
【0018】この発明は、以上のような問題点を解消す
るためになされたものであり、張り合わせにより製造す
るSOI基板の欠陥発生を抑制できるようにすることを
目的とする。
【0019】
【課題を解決するための手段】この発明のSOI基板の
製造方法は、結晶引き上げ法により製造したシリコンウ
エハ表面にエピタキシャル成長により単結晶シリコン層
を形成し、これと表面に所定の厚さの絶縁膜が形成され
たシリコンからなる支持基板とを、絶縁膜表面と単結晶
シリコン層表面とで張り合わせる。そして、シリコンウ
エハをその裏面より除去して絶縁膜上に単結晶シリコン
層を残すようにした。以上の単結晶シリコン層形成によ
り、シリコンウエハ表面にある局所的な微小段差が低減
する。また、以上のことに加えて、単結晶シリコン層を
形成する前に、シリコンウエハ表面にシリコンウエハよ
り高い濃度の不純物を導入し、所定の厚さの不純物導入
層を形成しておく。また、単結晶シリコン層はその不純
物導入層上に形成する。そして、不純物濃度差を利用し
た選択エッチングにより裏面よりシリコンウエハを除去
して不純物導入層を露出し、還元性雰囲気で加熱するこ
とで不純物導入層の不純物濃度を低下するようにした。
このようにすることで、選択エッチングでは不純物導入
層が選択的の残せるので、不純物導入における導入層の
厚さにシリコン層を残すことができる。
【0020】また、この発明のSOI基板の製造方法
は、結晶引き上げ法により製造したシリコンウエハを水
素を有する非酸化性の雰囲気で所定時間加熱し、所定の
厚さの絶縁膜が形成されたシリコンからなる支持基板の
前記絶縁膜表面にそのシリコンウエハの表面を張り合わ
せる。そして、シリコンウエハをその裏面より所定厚さ
除去して前記絶縁膜上に所定厚さのシリコン層を残すよ
うにした。以上の、水素を含んだ非酸化性雰囲気の熱処
理により、シリコンウエハ表面にある局所的な微小段差
が低減する。また、この発明のSOI基板の製造方法
は、結晶引き上げ法により製造したシリコンウエハを酸
素を有する雰囲気内で所定時間加熱することでその表面
に熱酸化膜を形成した後、この熱酸化膜を除去する。次
いで、所定の厚さの絶縁膜が形成されたシリコンからな
る支持基板の前記絶縁膜表面にそのシリコンウエハの表
面を張り合わせる。そして、シリコンウエハをその裏面
より所定厚さ除去して絶縁膜上に所定厚さのシリコン層
を残すようにした。このように、熱酸化膜を形成するこ
とで、シリコンウエハ表面にある局所的な微小段差が低
減する。
【0021】
【発明の実施の形態】以下この発明の実施の形態を図を
参照して説明する。欠陥の低減事例としては、SOI基
板を形成してSOI基板の状態で欠陥数を測定し、従来
の手法によるものと発明によるものを比較するのが最適
である。しかし、1μm以下のシリコン薄膜の欠陥数評
価は再現性や安定性に乏しい。そこで、初めにSOI基
板形成前のバルクの状態のシリコンウエハの結晶欠陥を
評価する。
【0022】評価対象としては、結晶引き上げ法(CZ
法)によって形成したシリコンウエハを用いる。この用
意したシリコンウエハの不純物濃度は、通常1×1017
cm-3以下の低濃度である。なお、以降では、このCZ
法で形成したものをシリコンウエハと表現する。そし
て、このシリコンウエハ上にシリコンをエピタキシャル
成長して膜厚10μmのエピ層を形成したものも用意す
る。形成したエピ層の不純物濃度もシリコンウエハと同
様に低濃度であり、通常は1×1016cm-3程度あるい
はそれ以下である。このエピ層を形成したシリコンウエ
ハと、エピ層を形成していないシリコンウエハのシリコ
ン表面について局所微小欠陥観察を行った。この評価に
は、銅デコレーション法を用いた。
【0023】ここで、銅デコレーション法について以下
に説明する。まず、評価すべきシリコン表面を熱酸化法
により酸化して酸化膜を形成する。次に、銅デコレーシ
ョン用装置の容器内にアルコール液を満たし、この溶液
内で評価ウエハをマイナス電極、銅板をプラス電極とし
て電圧を印加する。また、印加する電圧はシリコン酸化
膜の絶縁耐圧電圧以下とする。このとき、評価ウエハ表
面の酸化膜が全面均質ならば、酸化膜表面に銅析出は起
こらない。
【0024】しかし、評価ウエハ表面の酸化膜中に欠陥
が存在したり、局所的に酸化膜質が劣化していたり、あ
るいは酸化膜厚が薄かったりすると、ある電界強度以上
でこの欠陥部分に電流が流れ出し、欠陥部分の酸化膜表
面に銅が析出する。銅デコレーション法は、直接的には
シリコン表面に形成した酸化膜中に存在する欠陥を観察
している。しかし、シリコン表面にある局所的な微小段
差があった場合、そこに形成された酸化膜には形状効果
により電解が集中しやすく、また酸化膜質も周囲より劣
るため、これら欠陥部に銅が析出する。すなわち、銅デ
コレーション法により銅の析出が観察された箇所は、酸
化膜形成前に局所的な微小段差があったものと考えられ
る。したがって、銅デコレーション法は、シリコン表面
の欠陥や局所的な微小段差の検出が可能である。
【0025】以上に説明した、エピ層を形成したシリコ
ンウエハと形成していないシリコンウエハ表面の、銅デ
コレーション法により検出された局所微小段差の個数の
評価結果を図1に示す。図1に示すように、エピ層を形
成していないシリコンウエハ表面には、平均して4個弱
の局所微小段差が発生していた。これに対して、エピ層
を形成したシリコンウエハ表面では、局所微小段差が1
個と減少している。これは、シリコンウエハ表面に存在
したある種の結晶欠陥に起因する微小段差が、エピ層の
成長過程でほとんど消滅してしまい、エピ層表面では微
小段差が低減していることを示している。
【0026】前述したように、シリコンウエハ表面層の
ある種の結晶欠陥によって生じる非常に微小な段差が、
例えばボロンエッチストップ法によるSOI基板表面欠
陥に関与している。このため、上述したことにより微小
段差がほとんどない状態としたエピ層を形成したシリコ
ンウエハを用いれば、欠陥のないSOI基板を形成でき
ることになる。例えば、シリコンウエハ上に形成したエ
ピ層のみを埋め込み絶縁膜上のシリコン層となるように
すれば、欠陥の少ないSOI基板を形成できる
【0027】実施の形態1.以下に、図2を用いて、C
Z法により製造したシリコンウエハ上にエピ層を形成
し、これを用いてボロンエッチストップ法によりSOI
基板を作製する場合について説明する まず、ウエハメーカから市販されているCZ法により製
造されたシリコンウエハを洗浄することで表面の汚染物
質を除去し、さらに自然酸化膜を除去して清浄なシリコ
ン面を形成する。次いで、図2(a)に示すように、シ
リコンウエハ1上にシリコンをエピタキシャル成長して
エピ層2を形成する。
【0028】次に、図2(b)に示すように、エピ層2
にボロンをイオン注入してp+ 層3を形成する。このと
き、イオン注入するボロンがシリコンウエハ1に到達し
ないようにする。次に、図2(c)に示すように、この
シリコンウエハ1のp+ 層3表面に、支持基板4を張り
合わせる。そして、熱処理を行いその接着力を強める。
なお、支持基板4表面には熱酸化膜5が形成されてい
る。次に、図2(d)に示すように、シリコンウエハ1
裏面より研削研磨してそのシリコンウエハ1を薄層化す
る。
【0029】次に、図2(e)に示すように、水酸化カ
リウム水溶液によって選択的に不純物が中低濃度である
シリコン層をエッチングし、支持基板4上に熱酸化膜5
を介してp+ 層3のみを残すようにする。なお、このエ
ッチングにおいて、EPW液を用いるようにしても良
い。次いで、図2(f)に示すように、水素雰囲気中で
熱処理することで、外方拡散によりボロンを大気中に抜
いて、支持基板4上に熱酸化膜5を介して不純物が低濃
度となったシリコン層3aを形成する。
【0030】以上のことにより、下層の熱酸化膜5を埋
め込み絶縁膜としたシリコン層3aによるSOI基板が
完成する。そして、この実施の形態1によれば、シリコ
ンウエハ1表面にp+ 層3を形成することで、ある種の
結晶欠陥に起因する微小段差を消滅させている。そし
て、このシリコンウエハ1の表面に形成したp+ 層3を
SOI基板の埋め込み絶縁膜上のシリコン層として用い
るようにしている。この結果、この実施の形態1によれ
ば、前述したような欠陥がほとんどないSOI基板を得
られる。
【0031】比較例1.ところで、張り合わせSOI基
板において、エピタキシャル成長によるシリコン膜を用
いる製造方法として、これまでにもダブルエッチストッ
プ法とELTRAN法が今までに提案されている。始め
に、ダブルエッチストップ法に関して説明する。ダブル
エッチストップ法では、まず、図3(a)に示すよう
に、不純物が低濃度のシリコンウエハ31表面に、イオ
ン注入あるいは拡散により高濃度にボロンを注入してp
+ 層32を形成する。このp+ 層32のボロン濃度は、
5×1019cm-3以上である。
【0032】次いで、図3(b)に示すように、このp
+ 層32上にエピタキシャル成長により不純物が低濃度
の単結晶のシリコン層33を形成する。このシリコン層
33は、最終的には素子が形成される領域となるので、
形成する素子の電気特性を制御するためには、一般的に
は不純物濃度が1×1017cm-3以下であることが望ま
しい。したがって、p+ 層32とエピタキシャル成長し
たシリコン層33の間には、2〜3桁の不純物濃度差が
できる。
【0033】ここで、このように、不純物濃度差がある
と、シリコン層33には応力がかかり、形成したシリコ
ン層33中には多くの結晶欠陥が発生する。この応力を
緩和するために、エピタキシャル成長するシリコン膜の
中に、シリコンと同じIV族元素である炭素やゲルマニ
ウムを数%添加する方法が提案されている(Proseeding
s of the second international symposium on "SEMICO
NDUCTOR WAFER BONDING : SCIENCE, TECHNOLOGY ,AND A
PPLICATION, PV93-29,p3,1993)。
【0034】次に、図3(c)シリコン層33表面を熱
酸化して酸化膜34を形成する。次いで、図3(d)に
示すように、支持ウエハ35と張り合わせる。次に、図
3(e)に示すように、シリコンウエハ31裏面より研
削あるいは研磨して、このシリコンウエハ31を薄層化
する。次に、水酸化カリウム水溶液もしくはEPW液を
用いたウエットエッチングにより、シリコンウエハ31
をエッチングする。このエッチングでは、図3(f)に
示すように、ボロンが高濃度に導入されたp+ 層32は
エッチングされずに残る。
【0035】そして、不純物が高濃度に導入されたシリ
コンを選択的にエッチングする手法により、p+ 層32
を除去する。このことにより、図3(g)に示すよう
に、支持ウエハ35上に埋め込み絶縁膜としての酸化膜
34を介してシリコン層33が形成されたSOI基板を
完成する。しかし、埋め込み絶縁膜上に残されたエピタ
キシャル成長によるシリコン膜は結晶欠陥が多く存在す
る単結晶シリコン膜か、あるいは、シリコン以外の不純
物を数%も含んだシリコン膜である。すなわち、この比
較例1によるシリコン膜は、CZ法により製造したシリ
コンの結晶性より劣ることは明かである。
【0036】前述の実施の形態1によるSOI基板とこ
の比較例1のSOI基板とを比較したとき、ともに高濃
度にボロンを導入したP+ 層を形成するようにしてい
る。しかし、実施の形態1によるSOI基板では、不純
物が低濃度のSOI基板上にエピタキシャル成長するこ
とでシリコン層を形成するので、このシリコン層の結晶
性は良好である。そして、実施の形態1では、その良質
なエピタキシャル成長によるシリコン膜に、結晶欠陥の
入らない条件でp+ 層を形成するようにしている。
【0037】以上のことに対して、比較例1のダブルエ
ッチストップ法では、シリコンウエハ表面にp+ 層を形
成し、その上にエピタキシャル成長によりシリコン膜を
形成している。このため、上述したように、形成したシ
リコン膜の結晶性は良好とは言えない。すなわち、実施
の形態1でも比較例1でもエピタキシャル成長によるシ
リコン膜を用いているが、形成過程および形成した膜の
結晶性が異なっている。
【0038】比較例2.一方、ELTRAN法は、ま
ず、多孔質シリコンの表面を熱処理によって単結晶層に
変える。次いで、その上にエピタキシャル成長により単
結晶シリコン膜を成長させる。そして、このシリコン膜
を上述のダブルストップ法と同様に用い、SOI基板を
作製する方法である。しかし、このエピタキシャル成長
による単結晶シリコン膜には、2×103cm-2の結晶
欠陥が含まれていることが明らかにされている(日経マ
イクロデバイス10月号、p101、1994)。
【0039】したがって、このELTRAN法において
もエピタキシャル成長によるシリコン膜を用いている
が、やはり、実施の形態1とは形成過程および形成した
膜の結晶性が異なっている。以上示したように、ダブル
エッチストップ法やELTRAN法で用いているエピタ
キシャル成長によるシリコン膜は、その結晶品質がCZ
法によるシリコンウエハよりも劣っている。このため、
それらの方法では、SOI基板における欠陥となる局所
微小段差を低減できないことは明白である。
【0040】実施の形態2.ところで、上記実施の形態
1では、エピタキシャル成長によるシリコン膜を形成す
ることで、シリコンウエハ表面の局所微小段差を低減さ
せるようにしたが、これに限るものではない。この実施
の形態2では、エピタキシャル成長によるシリコン膜を
形成せずに、シリコンウエハ表面の局所微小段差を低減
する方法について示す。この実施の形態2では、水素ガ
スを含んだ雰囲気で熱処理(水素処理)することで、シ
リコンウエハ表面の局所微小段差を低減するようにした
ものである。
【0041】まず、図4に、処理温度1150℃で水素
処理した場合の、処理時間と検出された局所微小段差の
個数との関係を示す。図4に示すように、水素処理前に
平均で4個あった局所微小段差が、30分の水素処理で
平均0.5個に低減している。その後は、水素処理時間
に依存せず、局所微小段差の個数は一定となる。この熱
処理を100%窒素の雰囲気で行った場合では、このよ
うな低減効果はない。
【0042】水素中で加熱処理することで、シリコン表
面にあった酸化物は水素の還元作用により除去されてシ
リコン清浄面が得られる。そして、これとともに、この
ような非酸化性の雰囲気では、所熱エネルギーによりシ
リコン原子の再配列が起こりやすく、局所的な微小段差
が埋め込まれて欠陥が減少するものと考えられる。この
ため、熱処理温度が低いとシリコンの再配列が起こりに
くいため、上述の水素処理は1100℃以上の高温で行
わないとその効果は小さい。
【0043】そして、この水素雰囲気中の熱処理により
局所的な微小段差が低減したシリコンウエハを用い、図
11に示したボロンエッチストップ法によりSOI基板
を作製する。このことにより、この実施の形態2におい
ても、前記実施の形態1と同様に、局所的な微小段差に
よる欠陥がほとんどないSOI基板を得られる。また、
この実施の形態2によるSOI基板では、CZ法により
製造されたシリコンウエハを薄層化することでシリコン
層としている。このため、この実施の形態2において
も、SOI基板表面のシリコン層が良好な結晶性を有す
るのはいうまでもない。
【0044】実施の形態3.以下、この発明の第3の実
施の形態について説明する。この実施の形態3では、以
下に示す処理によりシリコンウエハ表面の局所微小段差
を低減するようにしたものである。まず、CZ法により
製造したシリコンウエハを用意し、酸素雰囲気中で熱処
理を行い、シリコン表面に熱酸化膜を形成する。次に、
この熱酸化膜をフッ酸あるいはフッ酸を含んだ水溶液で
除去し、再びシリコンウエハ表面にシリコン面を露出さ
せる。なお、上述の熱酸化膜の形成は、犠牲酸化と呼ば
れている。
【0045】図5は、その犠牲酸化の処理時間と、形成
した酸化膜を除去した後のシリコンウエハ表面の局所微
小段差の個数との関係を示す説明図である。ここでは、
ドライ酸素雰囲気で1150℃に加熱することで犠牲酸
化を行った。図5に示すように、酸化時間50分の処理
で局所微小段差の個数は平均で1個以下に減少する。そ
して、酸化時間100分以上で、局所微小段差の数は一
定となる。
【0046】ここでは、1150℃という高温で処理を
行ったが、高温で行うほど局所微小段差の減少効果は顕
著である。逆に、1100℃以下ではその効果は小さ
い。また、図5は、ドライ酸素雰囲気で犠牲酸化を行っ
た場合であるが、水蒸気を含んだ酸素雰囲気でも同様の
結果となる。そして、この局所微小段差の減少効果は、
1100℃を越える高温で熱酸化を行った場合に得られ
ている。1100℃以下で熱酸化を行った後、窒素雰囲
気で1150℃の熱処理を行うようにしても、局所微小
段差の減少効果は得られない。
【0047】以下、この実施の形態3におけるSOI基
板の製造方法を、図6を用いて説明する。まず、CZ法
で製造されたシリコンウエハ61表面を清浄にした後、
図6(a)に示すように、酸化温度1150℃で熱酸化
することで熱酸化膜62を形成する。次に、図6(b)
に示すように、形成した熱酸化膜62をフッ酸系のエッ
チング液を用いて除去し、シリコンウエハ61のシリコ
ン表面を露出させる。
【0048】次いで、図6(c)に示すように、バルク
シリコンからなるシリコンウエハ61に高濃度にボロン
を導入することでp+ 層63を形成する。このp+ 層6
3のボロン濃度は、例えば5×1019cm-3程度であ
る。このp+ 層63の形成には、固相拡散またはイオン
注入法などを用いればよいが、重要なことはp+ 層63
形成時に結晶欠陥が入らないようにすることである。こ
のp+ 層63は、最終的に埋め込み絶縁膜上のシリコン
層となり素子が形成される層となる。したがって、p+
層63形成時に結晶欠陥が入ると、シリコン層としての
結晶品質を維持することができなくなる。そのため、例
えば、固相拡散によりp+ 層63を形成する場合は、拡
散温度と拡散時間を制御することにより、結晶時間が入
らない条件が見いだされている。
【0049】次に、図6(d)に示すように、シリコン
ウエハ61のp+ 層63形成面に支持ウエハ64を接着
する。この支持ウエハ64表面には、予め熱酸化膜65
が形成されている。次に、図6(e)に示すように、シ
リコンウエハ61裏面より研削研磨して、シリコンウエ
ハ61の膜厚を数10μm以下にする。次に、水酸化カ
リウム水溶液もしくはEPW液で選択エッチングを行
う。
【0050】このエッチングでは、高濃度にボロンなど
のp形不純物が導入されたシリコンでは、エッチング速
度が低下する性質がある。このため、上述のエッチング
を行うと、エッチングを開始した後、p+ 層63が露出
するとエッチング速度が急激に低下し、そのエッチング
はほぼ停止する。この結果、図6(f)に示すように、
+ 層63を選択的に残すことが可能となる。そして、
+ 層63が露出した状態で水素雰囲気中で熱処理する
ことで、外方拡散によりp+ 層63中のボロンを抜く。
この結果、図6(g)に示すように、前記実施の形態
1,2と同様に、局所微小段差による欠陥がほとんどな
い低濃度シリコン層63aが表面に形成されたSOI基
板が完成する。
【0051】実施の形態4.以下、この発明の実施の形
態4におけるSOI基板の製造方法を、図7,8を用い
て説明する。まず、CZ法で製造されたシリコンウエハ
71表面を清浄にした後、図7(a)に示すように、酸
化温度1150℃で熱酸化することで熱酸化膜72を形
成する。次に、図7(b)に示すように、形成した熱酸
化膜72をフッ酸系のエッチング液を用いて除去し、シ
リコンウエハ71のシリコン表面を露出させる。
【0052】次に、図7(c)に示すように、シリコン
ウエハ71上にシリコンをエピタキシャル成長してエピ
層73を形成する。次に、図7(d)に示すように、エ
ピ層73にボロンをイオン注入してp+ 層74を形成す
る。このとき、イオン注入するボロンがシリコンウエハ
71に到達しないようにする。次に、図8(e)に示す
ように、このシリコンウエハ71のp+ 層74表面に、
支持基板75を張り合わせる。なお、支持基板75表面
には、予め熱酸化膜76が形成されている。そして、熱
処理を行いその接着力を強める。
【0053】次に、図8(f)に示すように、シリコン
ウエハ71裏面より研削研磨してそのシリコンウエハ7
1を薄層化する。次に、図8(g)に示すように、水酸
化カリウム水溶液によって選択的に不純物が中低濃度で
あるシリコン層をエッチングし、支持基板75上に熱酸
化膜76を介してp+ 層74のみを残すようにする。な
お、このエッチングにおいて、EPW液を用いるように
しても良い。
【0054】次いで、図8(h)に示すように、水素雰
囲気中で熱処理することで、外方拡散によりボロンを大
気中に抜いて、支持基板75上に熱酸化膜76を介して
不純物が低濃度となったシリコン層74aを形成する。
以上のことにより、下層の熱酸化膜76を埋め込み絶縁
膜としたシリコン層74aによるSOI基板が完成す
る。そして、この実施の形態4によれば、前記実施の形
態1〜3と同様に、局所微小段差による欠陥がほとんど
ないSOI基板を得られる。
【0055】なお、上記実施の形態1〜4では、シリコ
ン層を残す手法として例えばボロンエッチストップ法を
用いるようにしているが、これに限るものではない。例
えば、シリコンの残膜厚の測定結果により局所的なプラ
ズマエッチングを行うことでシリコンウエハを除去して
いくPACE(Plasma Assisted Chemical Etching)法
を、シリコン層を残す手法として用いるようにしても良
いことはいうまでもない。
【0056】
【発明の効果】以上説明したように、この発明では、結
晶引き上げ法により製造したシリコンウエハ表面にエピ
タキシャル成長により単結晶シリコン層を形成し、これ
と表面に所定の厚さの絶縁膜が形成されたシリコンから
なる支持基板とを、絶縁膜表面と単結晶シリコン層表面
とで張り合わせる。そして、シリコンウエハをその裏面
より除去して絶縁膜上に単結晶シリコン層を残すように
した。また、以上のことに加えて、単結晶シリコン層を
形成する前に、シリコンウエハ表面にシリコンウエハよ
り高い濃度の不純物を導入し、所定の厚さの不純物導入
層を形成しておく。また、単結晶シリコン層はその不純
物導入層上に形成する。そして、不純物濃度差を利用し
た選択エッチングにより裏面よりシリコンウエハを除去
して不純物導入層を露出し、還元性雰囲気で加熱するこ
とで不純物導入層の不純物濃度を低下するようにした。
【0057】以上のことにより、単結晶シリコン層形成
により、シリコンウエハ表面にある局所的な微小段差が
低減する。この結果、この発明によれば、張り合わせに
より製造するSOI基板の、その局所的な微小段差に起
因する欠陥発生を抑制できる。また、選択エッチングで
は不純物導入層が選択的の残せるので、不純物導入にお
ける導入層の厚さにシリコン層を残すことができる。こ
の結果、シリコン層の厚さは、不純物導入の厚さにより
制御できるようになり、シリコン層をより薄くすること
ができる。
【0058】また、この発明では、まず、結晶引き上げ
法により製造したシリコンウエハを水素を有する非酸化
性の雰囲気で所定時間加熱し、所定の厚さの絶縁膜が形
成されたシリコンからなる支持基板の前記絶縁膜表面に
そのシリコンウエハの表面を張り合わせる。そして、シ
リコンウエハをその裏面より所定厚さ除去して前記絶縁
膜上に所定厚さのシリコン層を残すようにした。以上の
ことにより、水素を含んだ非酸化性雰囲気の熱処理によ
り、シリコンウエハ表面にある局所的な微小段差が低減
する。この結果、この発明によれば、張り合わせにより
製造するSOI基板の、その局所的な微小段差に起因す
る欠陥発生を抑制できる。
【0059】そして、この発明では、結晶引き上げ法に
より製造したシリコンウエハを酸素を有する雰囲気内で
所定時間加熱することでその表面に熱酸化膜を形成した
後、この熱酸化膜を除去する。次いで、所定の厚さの絶
縁膜が形成されたシリコンからなる支持基板の前記絶縁
膜表面にそのシリコンウエハの表面を張り合わせる。そ
して、シリコンウエハをその裏面より所定厚さ除去して
絶縁膜上に所定厚さのシリコン層を残すようにした。こ
のように、熱酸化膜を形成することで、シリコンウエハ
表面にある局所的な微小段差が低減する。そして、この
熱酸化膜を除去すれば、局所的な微小段差が低減したシ
リコンウエハ表面が得られる。この結果、この発明によ
れば、張り合わせにより製造するSOI基板の、その局
所的な微小段差に起因する欠陥発生を抑制できる。
【図面の簡単な説明】
【図1】 エピ層を形成したシリコンウエハと形成して
いないシリコンウエハ表面の、銅デコレーション法によ
る局所微小段差の個数の評価結果を示す説明図である。
【図2】 この発明の第1の実施の形態におけるSOI
基板の製造方法を説明する断面図である。
【図3】 実施の形態1に対する比較例1であるダブル
エッチストップ法によるSOI基板の製造方法を説明す
るための断面図である。
【図4】 処理温度1150℃で水素処理した場合の、
処理時間と検出された局所微小段差の個数との関係を示
す説明図である。
【図5】 犠牲酸化の処理時間と、形成した酸化膜を除
去した後のシリコンウエハ表面の局所微小段差の個数と
の関係を示す説明図である。
【図6】 この発明の実施の形態3におけるSOI基板
の製造方法を説明する断面図である。
【図7】 この発明の実施の形態4におけるSOI基板
の製造方法を説明する断面図である。
【図8】 図7に続いて実施の形態4におけるSOI基
板の製造方法を説明する断面図である。
【図9】 SIMOX技術の概略を説明する断面図であ
る。
【図10】 SOI基板を張り合わせにより製造する技
術の概要を示す断面図である。
【図11】 ボロンエッチストップ法によるSOI基板
の製造方法を説明する断面図である。
【図12】 ボロンエッチストップ法により作製したS
OI基板のシリコン層表面に発生する欠陥を示す説明図
である。
【図13】 PACE法で作製したSOI基板のシリコ
ン層表面に発生する欠陥を示す説明図である。
【符号の説明】
1…シリコンウエハ、2…エピ層、3…p+ 層、3a…
シリコン層、4…支持基板、5…熱酸化膜。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 今井 和雄 東京都新宿区西新宿三丁目19番2号 日本 電信電話株式会社内 (72)発明者 三谷 清 東京都千代田区丸の内一丁目4番2号 信 越半導体株式会社内 (72)発明者 阿賀 浩司 東京都千代田区丸の内一丁目4番2号 信 越半導体株式会社内

Claims (8)

    【特許請求の範囲】
  1. 【請求項1】 結晶引き上げ法により製造したシリコン
    ウエハ表面にエピタキシャル成長により単結晶シリコン
    層を形成する第1の工程と、 表面に所定の厚さの絶縁膜が形成されたシリコンからな
    る支持基板と前記シリコンウエハとを、前記絶縁膜表面
    と単結晶シリコン層表面とで張り合わせる第2の工程
    と、 前記シリコンウエハをその裏面より除去して前記絶縁膜
    上に前記単結晶シリコン層を残す第3の工程とを備えた
    ことを特徴とするSOI基板の製造方法。
  2. 【請求項2】 結晶引き上げ法により製造したシリコン
    ウエハを水素を有する非酸化性の雰囲気で所定時間加熱
    する第1の工程と、 所定の厚さの絶縁膜が形成されたシリコンからなる支持
    基板の前記絶縁膜表面に前記シリコンウエハの表面を張
    り合わせる第2の工程と、 前記シリコンウエハをその裏面より所定厚さ除去して前
    記絶縁膜上に所定厚さのシリコン層を残す第3の工程と
    を備えたことを特徴とするSOI基板の製造方法。
  3. 【請求項3】 結晶引き上げ法により製造したシリコン
    ウエハを酸素を有する雰囲気内で所定時間加熱すること
    でその表面に熱酸化膜を形成した後、この熱酸化膜を除
    去する第1の工程と、 所定の厚さの絶縁膜が形成されたシリコンからなる支持
    基板の前記絶縁膜表面に前記シリコンウエハの表面を張
    り合わせる第2の工程と、 前記シリコンウエハをその裏面より所定厚さ除去して前
    記絶縁膜上に所定厚さのシリコン層を残す第3の工程と
    を備えたことを特徴とするSOI基板の製造方法。
  4. 【請求項4】 請求項2または3記載のSOI基板の製
    造方法において、 前記第1の工程の後、前記シリコンウエハ表面にエピタ
    キシャル成長により単結晶シリコン層を形成し、 前記第2の工程では、前記支持基板の前記絶縁膜表面に
    前記シリコンウエハの単結晶シリコン層表面を貼り付
    け、 前記第3の工程では、前記シリコンウエハをその裏面よ
    り除去して前記絶縁膜上に前記単結晶シリコン層を残す
    ことを特徴とするSOI基板の製造方法。
  5. 【請求項5】 請求項2〜4いずれか1項記載のSOI
    基板の製造方法において、 前記加熱は1100℃を越える高温で行うことを特徴と
    するSOI基板の製造方法。
  6. 【請求項6】 請求項1記載のSOI基板の製造方法に
    おいて、 前記第1の工程の前に、前記シリコンウエハ表面に前記
    シリコンウエハより高い濃度の不純物を導入して所定の
    厚さの不純物導入層を形成し、 前記第1の工程では、前記不純物導入層上に前記単結晶
    シリコン層を形成し、 前記第3の工程では、不純物濃度差を利用した選択エッ
    チングにより裏面より前記シリコンウエハを除去して前
    記不純物導入層を露出し、還元性雰囲気で加熱すること
    で前記不純物導入層の不純物濃度を低下することを特徴
    とするSOI基板の製造方法。
  7. 【請求項7】 請求項2〜5いずれか1項記載のSOI
    基板の製造方法において、 前記第1の工程の後に、前記シリコンウエハ表面に前記
    シリコンウエハより高い濃度の不純物を導入して所定の
    厚さの不純物導入層を形成し、 前記第3の工程では、不純物濃度差を利用した選択エッ
    チングにより裏面より前記シリコンウエハを除去して前
    記不純物導入層を露出し、還元性雰囲気で加熱すること
    で前記不純物導入層の不純物濃度を低下することを特徴
    とするSOI基板の製造方法。
  8. 【請求項8】 請求項1〜5いずれか1項記載のSOI
    基板の製造方法において、 前記第3の工程では、シリコンの残膜厚の測定結果によ
    り局所的なプラズマエッチングを行うことで前記シリコ
    ンウエハ裏面より前記シリコンウエハを除去することを
    特徴とするSOI基板の製造方法。
JP23290696A 1996-09-03 1996-09-03 Soi基板の製造方法 Pending JPH1079498A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP23290696A JPH1079498A (ja) 1996-09-03 1996-09-03 Soi基板の製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP23290696A JPH1079498A (ja) 1996-09-03 1996-09-03 Soi基板の製造方法

Publications (1)

Publication Number Publication Date
JPH1079498A true JPH1079498A (ja) 1998-03-24

Family

ID=16946701

Family Applications (1)

Application Number Title Priority Date Filing Date
JP23290696A Pending JPH1079498A (ja) 1996-09-03 1996-09-03 Soi基板の製造方法

Country Status (1)

Country Link
JP (1) JPH1079498A (ja)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6136666A (en) * 1998-06-30 2000-10-24 Hyundai Electronics Industries Co., Ltd. Method for fabricating silicon-on-insulator wafer
US7129123B2 (en) 2002-08-27 2006-10-31 Shin-Etsu Handotai Co., Ltd. SOI wafer and a method for producing an SOI wafer
US7518187B2 (en) 2003-03-18 2009-04-14 Shin-Etsu Handotai Co., Ltd. Soi wafer and a method for producing the same
JP2011142327A (ja) * 2006-11-22 2011-07-21 Siltronic Ag 前面および背面を有する半導体ウェハ
CN117672813A (zh) * 2023-11-14 2024-03-08 中环领先半导体科技股份有限公司 一种硅片的制备方法及硅片

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6136666A (en) * 1998-06-30 2000-10-24 Hyundai Electronics Industries Co., Ltd. Method for fabricating silicon-on-insulator wafer
US7129123B2 (en) 2002-08-27 2006-10-31 Shin-Etsu Handotai Co., Ltd. SOI wafer and a method for producing an SOI wafer
US7518187B2 (en) 2003-03-18 2009-04-14 Shin-Etsu Handotai Co., Ltd. Soi wafer and a method for producing the same
JP2011142327A (ja) * 2006-11-22 2011-07-21 Siltronic Ag 前面および背面を有する半導体ウェハ
CN117672813A (zh) * 2023-11-14 2024-03-08 中环领先半导体科技股份有限公司 一种硅片的制备方法及硅片

Similar Documents

Publication Publication Date Title
US6468663B1 (en) Semiconductor substrate and process for producing the same
EP0553855B1 (en) Semiconductor device substrate and process for producing the same
JP3416163B2 (ja) 半導体基板及びその作製方法
US5980633A (en) Process for producing a semiconductor substrate
JP3112126B2 (ja) 半導体物品の製造方法
JP3697106B2 (ja) 半導体基板の作製方法及び半導体薄膜の作製方法
US20080315349A1 (en) Method for Manufacturing Bonded Wafer and Bonded Wafer
JP2001007362A (ja) 半導体基材および太陽電池の製造方法
US20010053607A1 (en) Fabrication process of semiconductor substrate
JPH0521338A (ja) 半導体部材及び半導体部材の製造方法
JPH09223782A (ja) Soi基板の製造方法
KR100356416B1 (ko) 반도체기판및그제작방법
JP4398934B2 (ja) Soiウエーハの製造方法
KR20000047925A (ko) 반도체웨이퍼의 제조방법, 사용방법 및 이용방법
JPH09223783A (ja) Soi基板の製造方法および製造装置
JPH05217821A (ja) 半導体基板の作製方法
JP2901031B2 (ja) 半導体基材及びその作製方法
JP2910001B2 (ja) 半導体基材及びその作製方法
EP0501119A2 (en) Method of producing semiconductor substrate
JPH1140786A (ja) 半導体基板及びその製造方法
JP3472197B2 (ja) 半導体基材及び太陽電池の製造方法
JPH10326883A (ja) 基板及びその作製方法
JPH1079498A (ja) Soi基板の製造方法
US6794227B2 (en) Method of producing an SOI wafer
JPH10326884A (ja) 半導体基板及びその作製方法とその複合部材