TWI431172B - 製造經磊晶塗覆之半導體晶圓之方法 - Google Patents

製造經磊晶塗覆之半導體晶圓之方法 Download PDF

Info

Publication number
TWI431172B
TWI431172B TW098114814A TW98114814A TWI431172B TW I431172 B TWI431172 B TW I431172B TW 098114814 A TW098114814 A TW 098114814A TW 98114814 A TW98114814 A TW 98114814A TW I431172 B TWI431172 B TW I431172B
Authority
TW
Taiwan
Prior art keywords
semiconductor wafer
wafer
temperature
epitaxial
cooled
Prior art date
Application number
TW098114814A
Other languages
English (en)
Other versions
TW200946723A (en
Inventor
Reinhard Schauer
Christian Hager
Original Assignee
Siltronic Ag
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Siltronic Ag filed Critical Siltronic Ag
Publication of TW200946723A publication Critical patent/TW200946723A/zh
Application granted granted Critical
Publication of TWI431172B publication Critical patent/TWI431172B/zh

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/20Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02518Deposited layers
    • H01L21/02521Materials
    • H01L21/02524Group 14 semiconducting materials
    • H01L21/02532Silicon, silicon germanium, germanium
    • CCHEMISTRY; METALLURGY
    • C30CRYSTAL GROWTH
    • C30BSINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B25/00Single-crystal growth by chemical reaction of reactive gases, e.g. chemical vapour-deposition growth
    • C30B25/02Epitaxial-layer growth
    • CCHEMISTRY; METALLURGY
    • C30CRYSTAL GROWTH
    • C30BSINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B25/00Single-crystal growth by chemical reaction of reactive gases, e.g. chemical vapour-deposition growth
    • C30B25/02Epitaxial-layer growth
    • C30B25/10Heating of the reaction chamber or the substrate
    • CCHEMISTRY; METALLURGY
    • C30CRYSTAL GROWTH
    • C30BSINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B29/00Single crystals or homogeneous polycrystalline material with defined structure characterised by the material or by their shape
    • C30B29/02Elements
    • C30B29/06Silicon
    • CCHEMISTRY; METALLURGY
    • C30CRYSTAL GROWTH
    • C30BSINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B33/00After-treatment of single crystals or homogeneous polycrystalline material with defined structure
    • C30B33/02Heat treatment
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02367Substrates
    • H01L21/0237Materials
    • H01L21/02373Group 14 semiconducting materials
    • H01L21/02381Silicon, silicon germanium, germanium
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02612Formation types
    • H01L21/02617Deposition types
    • H01L21/0262Reduction or decomposition of gaseous compounds, e.g. CVD
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02656Special treatments
    • H01L21/02664Aftertreatments
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/324Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering

Landscapes

  • Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Materials Engineering (AREA)
  • Organic Chemistry (AREA)
  • Metallurgy (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • General Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Thermal Sciences (AREA)
  • Chemical Vapour Deposition (AREA)
  • Crystals, And After-Treatments Of Crystals (AREA)

Description

製造經磊晶塗覆之半導體晶圓之方法
本發明係關於一種製造具有一藉由化學氣相沉積(CVD)塗覆之正面之半導體晶圓之方法。
於化學氣相沉積期間,特別是在一經拋光之半導體晶圓上沉積一磊晶層期間,尤其可能產生兩種可稱為「自動摻雜(autodoping)」和「暈圈(halo)」的現象。
在「自動摻雜」的情況下,摻雜劑從半導體晶圓的背面經由氣相進入一沉積氣體,該沉積氣體被送至半導體晶圓的正面。摻雜劑接著被引入磊晶層中,在該半導體晶圓之正面邊緣的範圍特別顯著,因此導致磊晶層電阻率較明顯或較不明顯之非所欲的徑向變動。
「暈圈」是指因半導體晶圓背面上的光散射結構所產生的散射光效應,該散射光效應可在用準直光線照射半導體晶圓背面時而顯現。該結構標記了半導體晶圓背面表面上的過渡部分,在此具有俱生氧化物層的區域與不存在或者不再存在該氧化物層的區域相鄰接。若在真正的磊晶沉積之前於氫氛圍中預處理(預焙(pre-bake))期間未完全地去除俱生氧化物層,則產生該過渡部分。用於量化該效應的一種可能性在於,散射光測量暈圈(渾濁,不透明),例如利用KLA Tencor公司的SP1型光散射測量裝置於所謂的暗場窄法向(DarkField Narrow Normal,DNN)或暗場寬法向(DarkField Wide Normal,DWN)通道中。
為了避免「自動摻雜」的問題,US6,129,047建議在支撐半導體晶圓的基座凹槽(口袋(pocket))的底部設置狹縫,該等狹縫設置在底部的外邊緣。可利用一清洗氣體(puring gas)將從半導體晶圓的背面擴散出之摻雜劑在到達半導體晶圓正面之前自反應器中予以移除,該清洗氣體係透過基座中的狹縫而送至晶圓背面上。
根據US 6,596,095 B2,為了相同的目的,在基座的整個底部存在小孔。在此也藉由引導清洗氣體經過而運走由半導體晶圓背面擴散出的摻雜劑。由於在分解俱生氧化物時產生的氣態反應產物同樣地透過底部孔洞及清洗氣體流過而輸送離開,這些措施係有助於俱生氧化物層的分解,所以對於預防「暈圈」的形成亦是有效的。
DE 10328842公開了一種具有孔隙率至少為15%且密度為0.5至1.5克/立方公分的透氣性結構的基座。透過使用該多孔基座,分解俱生氧化物層時於預處理期間形成的氣態反應產物以及從待塗覆之半導體晶圓擴散出的摻雜劑,透過基座的孔而釋放至基座背面,然後經清洗氣體流帶走並從反應器中排出。使用前述之基座,亦避免在具有孔之基座的情況下,於半導體晶圓背面上產生非所欲之奈米形貌(nanotopography)效應。基座中之孔會影響待塗覆之半導體晶圓的正面和背面上的溫度場,此會導致局部上不同的沉積速率且最終導致前述之奈米形貌效應。術語「奈米形貌」是指在0.5毫米至10毫米的橫向範圍內所測得之奈米範圍內的高度變動。
半導體晶圓磊晶塗覆時的另一個問題是經磊晶塗覆之半導體晶圓內之會導致位錯(dislocation)和滑移(slip)的應力。
已知許多識別半導體晶圓內滑移的方法:一方面在準直光線下通過視覺觀察,利用用於觀察半導體晶圓表面的裝置,或者利用適合於測定奈米形貌的裝置。
但是,在此方面最靈敏的方法是掃描紅外線去極化作用(Scanning Infrared Depolarization,SIRD),因為利用SIRD不僅可以檢測滑移,亦可測量光彈應力。用於識別應力場、滑移、滑移線、磊晶缺陷的SIRD法是基於誘導光學雙折射,例如US 6,825,487B2中所述。
可避免經磊晶塗覆的半導體晶圓內的熱誘導應力,條件是在半導體晶圓磊晶塗覆時,在氫氛圍中的預處理步驟(焙烤)中,在添加氯化氫至氫氛圍中(HCl蝕刻)及在真正的塗覆步驟中,降低溫度。
但較低的塗覆溫度會導致更多非所欲之晶體缺陷產生,如疊層缺陷(stacking faults)或術語稱為「小丘(hillocks)」、「小堆(mounds)」或「小坑(pits)」的典型磊晶缺陷。在非常低的溫度下,甚至會發生多晶生長。另一個缺點是經磊晶塗覆之受損的邊緣下降現象(edge roll-off)以及半導體晶圓的局部平坦度變差(幾何形狀,SFQR)。此外,生長速率會隨著沉積溫度的降低而下降,這使該方法變得更不經濟。
因此,降低預處理溫度和沉積溫度所帶來的相關缺點進而使該方法無法被接受。
對於在單晶圓反應器(例如Centura 300毫米)中進行磊晶塗覆,為獲得幾何形狀方面之良好特性,絕對必需移至高的溫度,因為僅有如此晶圓邊緣處的層厚度分佈才適合於獲得或改善晶圓之起始幾何形狀。
在低溫下,晶圓邊緣附近的層厚度開始下降,且通常亦已具有一定程度的邊緣下降現象之起始幾何形狀開始變差。在較高之沉積溫度下,磊晶層厚度顯現出上升的趨勢,因而補償基材的邊緣下降現象。
但是在較高之沉積溫度下,晶圓內的應力會大幅地增加。此是因為位錯會更容易在晶體內形成和遷移(因為在高溫下需要較低的活化能)。此亦意味著,即使在晶圓與基座之間的溫度差較小的情況下,該能量亦足以產生應力。
此係與以下效應相關:在塗覆期間,沉積氣體亦通過晶圓下方,並在某些位置會導致晶圓在基座上生長。該效應亦稱為「橋接(bridging)」。在基座與晶圓之間的此類橋接會形成熱橋(thermal bridges),並取決於基座還是晶圓具有更高的溫度而導致熱量導入或者導出晶圓。該熱量流亦會導致晶圓內的應力。
US 2001/0037761 A1揭露對基座與位於其上之半導體晶圓進行熱處理,以實現晶圓塊體內之固有吸雜特性(intrinsic gittering properties)。在此情況下,可藉由氧析出物來實現該固有吸雜。利用CZ法所拉伸的晶體或由此所製得之晶圓通常含有10至18ppm濃度之氧。透過熱處理及隨後冷卻可使晶圓包含一位於其表面下之不含氧析出物的區域,且在塊體中含有作為金屬雜質之固有吸雜劑的氧析出物(亦稱為塊體微缺陷,BMD)。
為此目的,在一磊晶反應器中,首先使半導體晶圓達到至少1175℃的溫度,較佳係達到最高1300℃之較高溫度,保持在該溫度下數秒(例如12秒至15秒),然後例如以10至15℃/秒之冷卻速率冷卻。若將半導體晶圓從基座移開,則亦可採用較高的冷卻速率。基座通常具有一或多個開口(即所謂的升降頂針孔(lift pin holes)),可透過該開口利用銷釘,即所謂的升降頂針來抬起半導體晶圓,且同時基座會留在原來的位置。由此可使半導體晶圓不再與熱基座接觸,此可實現25至30℃/秒之較高的冷卻速率。
US 5,198,071建議可藉由在磊晶沉積期間,將起始生長速率先限制在0.1至1微米/分來避免「橋接」效應。然而,如此低的生長速率使該方法變得不經濟。此外建議在磊晶沉積之後及冷卻過程之前(即在沉積溫度下),藉由蝕刻將晶圓與基座之間的橋接材料去除。但此亦有缺點,不僅會蝕刻掉晶圓與基座之間的橋接,且亦會蝕刻掉晶圓背面之矽材料,此會導致晶圓的整體幾何形狀變差。DE 102005045338揭露在矽晶圓背面上,以矽材料的形式施加一個突起物,其可至少部分地補償因待磊晶塗覆之矽晶圓所帶來之邊緣下降現象。透過適當地選擇氣流和處理時間,可針對性地調節施加在矽晶圓背面上的高度和範圍。但是這會被US 5,198,071中所建議之蝕刻掉橋接材料和背面沉積物所抵消。
因此,本案發明人所面對的目的是提供無應力之經磊晶塗覆之半導體晶圓且同時避免現有技術之缺點。
本發明之目的係透過一種製造經磊晶塗覆之半導體晶圓之方法而實現的,其中提供一至少在正面經拋光之半導體晶圓,該半導體晶圓係放在一單晶圓磊晶反應器內之一基座上,並利用化學氣相沉積於1000℃至1200℃的溫度下,藉由在該經拋光之正面上施加一磊晶層而進行塗覆,其中在進行磊晶塗覆之後,在1200℃至900℃的溫度範圍內以小於5℃/秒之速率冷卻該半導體晶圓。
於單晶圓反應器(例如AMAT的Centura或ASM的Epsilon)中,通常在磊晶塗覆之後還要進行後續清洗數秒,以清洗加工室使其不具有加工氣體。然後以一較高的速率(ramp rate,大於5℃/秒)進行冷卻;有時甚至還將燈完全關閉,或者以一恆定的功率進行冷卻。此會導致晶圓內之高應力。
然而,根據本發明,在高溫下以低於5℃/秒,較佳為1至5℃/秒,特別較佳為低於或等於3℃/秒,最佳為低於或等於1.5℃/秒之低速率進行冷卻。
例如在1150℃的溫度下進行磊晶沉積。隨後在1150℃至1050℃的溫度範圍內,以1℃至2℃的斜率(ramp)進行冷卻;而在1050℃以下,例如以3℃/秒從1050℃冷卻至950℃。
在低於900℃之較低的溫度下,較佳係以5℃/秒或更高之速率進行冷卻。
本案發明人已發現,較低的速率在高溫下(在該溫度下使位錯遷移的能量仍然非常低)可避免於晶圓與基座之間產生大的溫度差。此亦降低熱量流,從而避免應力並因而避免位錯遷移。
尤其是在晶圓冷卻期間,在習知技術中幾乎不可能使基座和晶圓總是保持在相同的溫度。因此,在習知技術中,在冷卻期間所產生的應力會增加。
本發明之目的亦透過一種製造經磊晶塗覆之半導體晶圓之方法而實現,其中提供一至少在正面經拋光之半導體晶圓,該半導體晶圓係放在一單晶圓磊晶反應器內之一基座上,並利用化學氣相沉積於1000℃至1200℃之沉積溫度下,藉由在該經拋光之正面上施加一磊晶層而進行塗覆,其中在進行磊晶塗覆之後,於該沉積溫度下抬起該半導體晶圓1秒至60秒,以確保在該晶圓冷卻之前,因經沉積之半導體材料所產生之該基座與該晶圓之間的連接係斷開的。
在此情況下,較佳亦在進行磊晶塗覆及抬起該晶圓之後,在1200℃至900℃的溫度範圍內以小於5℃/秒之速率冷卻該晶圓。
短暫抬起該晶圓具有使該晶圓與該基座之間可能存在的橋接斷開的效果。此可避免大量的熱量在該晶圓與該基座之間流動,因為在理想的情況下,此方式僅存在點接觸。
該晶圓較佳係被抬起約1秒至最多5秒的短暫時間。在此情況下,該晶圓較佳僅被抬起約1毫米至約2毫米。
較佳係根據習知技術利用升降頂針來抬起該晶圓。
隨後再次將晶圓放在基座上,以利用基座的熱量補償作用。
在短暫抬起該晶圓之後及冷卻期間,該晶圓係再次置於該基座上。
選擇性地,可以稍長的時間來抬起該晶圓,較佳為10秒至60秒。因此,一方面可再次斷開橋接,另一方面在抬起過程中,在仍然高的溫度下,可再次某程度上消除可能存在的應力。
在根據本發明之方法中,首先提供複數個至少在正面經拋光之半導體晶圓。
為此目的,根據習知技術,較佳係根據Czochralski之坩堝拉伸法製得一單晶,利用已知的切割法,較佳係利用具有自由磨粒(漿料)或經黏結之磨粒的鋼絲鋸(鑽石線)將該單晶切成複數個半導體晶圓。
再者,進行機械加工步驟,例如連續單面研磨法、同時雙面研磨法(DDG)或磨光(lapping)。通常亦對該半導體晶圓的邊緣,包含任何存在的機械標記,例如刻痕或平坦部分,進行加工(邊緣刻痕研磨(edge-notch grinding))。
此外,提供包含清潔步驟和蝕刻步驟的化學處理步驟。
在研磨步驟、清潔步驟和蝕刻步驟之後,根據習知技術較佳係透過去除式拋光使該等半導體晶圓之表面光滑化。此較佳係藉由雙面拋光(DSP)來完成,為此將該等半導體晶圓鬆散地置於薄的鋸齒狀圓盤內,且於覆蓋著拋光布的上拋光圓盤和下拋光圓盤之間以「自由浮動」的方式同時拋光其正面和背面。
此外,所提供之半導體晶圓之正面較佳係以不具紋路的方式進行拋光,例如利用借助於鹼性拋光溶劑之軟性拋光布進行拋光。文獻中通常稱此步驟為化學機械拋光(chemo-mechanical polishing,CMP)。
在拋光之後,較佳係以習知技術對該等半導體晶圓進行親水性清潔及乾燥。
隨後在一單晶圓反應器內沉積磊晶層於所提供之半導體晶圓之經拋光之正面上。
在此情況下,較佳地,該半導體晶圓並非直接位於該基座上,而是位於一環上,而該環係位於基座上,從而使該半導體晶圓的背面朝向該基座底部。
該基座底部較佳係具有透氣性結構(多孔的,例如根據現有技術之毛氈基座或經穿孔基座)。
該環較佳為一由碳化矽所構成之環。
該磊晶反應器較佳為一單晶圓反應器,更佳為一ASM或Applied Materials的單晶圓反應器(AMAT Centura Epi)。
所提供之半導體晶圓的直徑較佳為150毫米、200毫米、300毫米及450毫米。
在預處理該半導體晶圓期間,該待磊晶塗覆之半導體晶圓通常係預先加熱並暴露於一清洗氣體中,通常為氫氛圍,以去除俱生氧化物層。
在去除氧化物層之後,通常將一蝕刻介質,較佳為氯化氫加入該清洗氣體,以在沉積磊晶層之前使該半導體晶圓正面之表面光滑化。
為沉積磊晶層,通常使該待磊晶塗覆之半導體晶圓處於沉積溫度,並將該半導體晶圓的正面與沉積氣體接觸,而該基材晶圓的背面係持續受清洗氣體的作用。
沉積氣體通常含有化合物,在該化合物經化學分解之後提供形成層的物質。該等物質較佳包括矽、鍺及諸如硼、磷或砷之摻雜劑。
沉積氣體特別較佳係由三氯矽烷、氫和乙硼烷所構成。
在沉積磊晶層之後,該經磊晶塗覆之半導體晶圓係經冷卻,較佳係在通過反應器之氫氣流中加以冷卻。
較佳地,位於該基座上之環的作用是使該半導體晶圓不與該基座接觸,並因而在該半導體晶圓表面上不具有或者僅具有少量的應力點。因此,該半導體晶圓在其表面內係實質上不存在應力,即根本不具有機械應力。
作為一替代位於該基座上的環(兩部分之晶圓支撐物),此亦可藉由單一部分基座上之邊緣支撐物而實現(所謂的突出支撐物)。使用此種基座係特別較佳者。
此外,由碳化矽所構成之環係具有在該半導體晶圓與該基座間存在一種絕緣或熱緩衝的效果。此具有甚至在邊緣處的支撐點上產生少量熱誘導應力的效果,該應力會導致位錯和滑移。
所用之單晶圓反應器通常係利用IR燈從上方及下方進行加熱。
在使用傳統基座(不存在位於其上的環,不存在突出部分)時的作用是使該半導體晶圓在預處理步驟和塗覆步驟中的溫度係高於該基座。在此情況下,在與該基座接觸的點上會產生熱誘導應力,其在最差的情況下會導致該半導體晶圓的位錯和滑移。
但是在具有由碳化矽所構成之環位於其上之基座的情況下,該環的溫度係高於該基座,並具有接近該半導體晶圓溫度的溫度值。由此可減少習知技術中所產生的熱應力。
若該半導體晶圓的溫度低於該基座的溫度,亦會產生如同在沉積過程之後冷卻該半導體晶圓時的效應。在此,該環亦作為一種熱緩衝。
然而已顯現,藉由使用位於該基座上之額外的環總是無法避免背面沉積,因為沉積氣體仍可到達該基座與該半導體晶圓之間,並因而到達該半導體晶圓之背面。
因此,在磊晶塗覆之後,抬起該晶圓以斷開該半導體晶圓與該基座之間的連接位置,即使在使用額外的支撐環之情況下亦是特別有利的。
該待磊晶塗覆之半導體晶圓較佳係為一由單晶矽所構成之晶圓,且在其上係施加一磊晶矽層。
較佳地,該待磊晶塗覆之矽晶圓至少在其正面上係經拋光。
較佳地,該待磊晶塗覆之矽晶圓在其背面上係經蝕刻及拋光。
該待磊晶塗覆之矽晶圓的直徑較佳為150毫米、200毫米、300毫米或450毫米。
根據本發明所述之方法係適於製造一種包含一正面和一背面之半導體晶圓,在該半導體晶圓之正面上具有一磊晶層,其根據光彈應力測量(SIRD)不存在應力,尤其是在邊緣區域內不存在應力。
例如PVA TePla公司的SIRD計量系統或JenaWave公司的SIRD-300裝置係適於測定應力。TePla SIRD裝置的靈敏度為6千帕。
利用該等SIRD測量裝置可檢測半導體晶圓的正面、背面以及邊緣區域。僅在例如幾何形狀測量裝置的情況下存在小的邊緣排除範圍(通常為0.5毫米的邊緣排除範圍)。
邊緣區域應理解為,例如在晶圓上從邊緣排除範圍向內部晶圓中心方向延伸之一環形區域。在晶圓直徑為300毫米及邊緣排除範圍為0.5毫米之SIRD測量的情況下,此例如可為外直徑為299毫米且內直徑為293毫米之一3毫米寬的環(因此可從晶圓中心看出,半徑值為149.5毫米至146.5毫米)。
除非另有說明,有關利用SIRD檢測之半導體晶圓內的應力數據係分別關於半導體晶圓的正面、背面以及邊緣區域。
為利用SIRD表徵應力,預先確定一應力極限值,其較佳係對應於所用裝置之靈敏度。若檢測不到高於該應力極限值的應力,則根據所用的計量學,該晶圓應被視為無SIRD應力的。
Jenawave公司的SIRD測量裝置能夠檢測晶圓之非常特定的區域,例如僅為邊緣區域。
此外,亦可從測量和分析中排除特定的區域,尤其是刻痕區域以及測量裝置的支撐點。
該半導體晶圓較佳為在其正面上係經拋光且在該經拋光之正面上具有一磊晶層之半導體晶圓。
較佳地,該半導體晶圓為在其背面上係經蝕刻及拋光。
該半導體晶圓之直徑較佳為150毫米、200毫米、300毫米或450毫米。
該經磊晶塗覆之半導體晶圓較佳為一由單晶矽所構成之晶圓,且在其上係施加一磊晶矽層。
以下將依據附圖來闡述本發明。
第1圖所示為根據本發明之經磊晶塗覆之半導體晶圓的SIRD測量結果。在此可看出,在半導體晶圓的邊緣和區域內均不存在應力場。可看見可歸因於SIRD測量裝置的3個支撐點和取向刻痕的4個點。
第2圖所示為根據習知技術之經磊晶塗覆之半導體晶圓的SIRD測量結果。在此可看出,在半導體晶圓邊緣處的局部應力場,該應力場係對應於120千帕的應力差。
干涉圖樣(interference patterns)顯示出該晶圓不具有厚度變化。「條紋(Fringes)」係透過分別具有不同相速度之尋常雷射光束和非尋常雷射光束之干涉所產生。
第3圖所示為第1圖中所見的支撐點之意義。可看見3個因將該半導體晶圓支撐在SIRD測量裝置的支撐裝置上所造成之支撐點(箭頭圈起來的三個點)。此外還可看到另一個因於機械標記如凹槽或平坦、或者雷射標記所形成之點(圈起來的點)。
在任何對半導體晶圓之SIRD測量中,均可看到該些支撐點以及可能存在的機械標記。然而,該等點並非利用SIRD可定量測得之臨界應力場。
對於第4圖至第6圖中的實施例,係採用0.5毫米之邊緣排除範圍,並利用SIRD在4毫米寬的環中檢測該晶圓之邊緣區域。測量靈敏度為6千帕。
均採用一具有環形SiC支撐物之多孔基座。
第4圖所示為根據習知技術之採用標準冷卻的經磊晶塗覆之半導體晶圓邊緣處的SIRD測量結果。
在此,除了4個總是存在的點(支撐點和刻痕)之外,亦顯現出其他的應力場。
第5圖和第6圖所示為根據本發明之經磊晶塗覆之半導體晶圓邊緣處的SIRD測量結果。
根據本發明,第5圖之晶圓在磊晶塗覆之後進行冷卻。
根據SIRD,所檢測之區域不存在應力。
根據本發明,第6圖之晶圓在磊晶塗覆之後被短暫抬起,以斷開晶圓與基座之間的橋接。
在此亦根據SIRD,所檢測之區域亦不存在應力。
第1圖所示為根據本發明之SIRD測量結果;
第2圖所示為根據習知技術之經磊晶塗覆之晶圓的SIRD測量結果;
第3圖所示為在SIRD測量中所顯現之邊緣處的支撐點之意義;
第4圖所示為根據習知技術之經磊晶塗覆之晶圓的SIRD測量結果;以及
第5圖和第6圖所示為根據本發明之經磊晶塗覆之晶圓的SIRD測量結果。

Claims (8)

  1. 一種製造經磊晶塗覆之半導體晶圓之方法,其中提供一至少在正面經拋光之半導體晶圓,該半導體晶圓係放在一單晶圓磊晶反應器內之一基座上,並利用化學氣相沉積於1000℃至1200℃的溫度下,藉由在該經拋光之正面上施加一磊晶層而進行塗覆,其中在進行磊晶塗覆之後,在1200℃至900℃的溫度範圍內以小於5℃/秒之速率冷卻該半導體晶圓,且在達到900℃的溫度之後,以5℃/秒或更高之速率冷卻該半導體晶圓。
  2. 如請求項1所述之方法,其中在1200℃至900℃的溫度範圍內以等於或小於3℃/秒之速率冷卻該半導體晶圓。
  3. 如請求項2所述之方法,其中在1200℃至1000℃的溫度範圍內以等於或小於1.5℃/秒之速率冷卻該半導體晶圓。
  4. 一種製造經磊晶塗覆之半導體晶圓之方法,其中提供一至少在正面經拋光之半導體晶圓,該半導體晶圓係放在一單晶圓磊晶反應器內之一基座上,並利用化學氣相沉積於1000℃至1200℃之沉積溫度下,藉由在該經拋光之正面上施加一磊晶層而進行塗覆,其中在進行磊晶塗覆之後,於該沉積溫度下抬起該半導體晶圓1秒至60秒,以確保在該晶圓冷卻之前,因經沉積之半導體材料所產生之該基座與該晶圓之間的連接係斷開的。
  5. 如請求項4所述之方法,其中在進行磊晶塗覆及短暫抬起該半導體晶圓之後,在1200℃至900℃的溫度範圍內以小於5℃/秒之速率冷卻該半導體晶圓。
  6. 如請求項5所述之方法,其中在1200℃至900℃的溫度範圍內以等於或小於3℃/秒之速率冷卻該半導體晶圓。
  7. 如請求項6所述之方法,其中在1200℃至1000℃的溫度範圍內以等於或小於1.5℃/秒之速率冷卻該半導體晶圓。
  8. 如請求項4至7中任一項所述之方法,其中在達到900℃的溫度之後,以5℃/秒或更高之速率冷卻該半導體晶圓。
TW098114814A 2008-05-09 2009-05-05 製造經磊晶塗覆之半導體晶圓之方法 TWI431172B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
DE102008023054A DE102008023054B4 (de) 2008-05-09 2008-05-09 Verfahren zur Herstellung einer epitaxierten Halbleiterscheibe

Publications (2)

Publication Number Publication Date
TW200946723A TW200946723A (en) 2009-11-16
TWI431172B true TWI431172B (zh) 2014-03-21

Family

ID=41180337

Family Applications (1)

Application Number Title Priority Date Filing Date
TW098114814A TWI431172B (zh) 2008-05-09 2009-05-05 製造經磊晶塗覆之半導體晶圓之方法

Country Status (7)

Country Link
US (1) US9240316B2 (zh)
JP (2) JP5232719B2 (zh)
KR (1) KR101291918B1 (zh)
CN (2) CN101575701B (zh)
DE (1) DE102008023054B4 (zh)
SG (3) SG175675A1 (zh)
TW (1) TWI431172B (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI754470B (zh) * 2020-07-21 2022-02-01 大陸商上海新昇半導體科技有限公司 一種磊晶晶圓的製造方法和磊晶晶圓

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5544859B2 (ja) 2009-12-15 2014-07-09 信越半導体株式会社 シリコンエピタキシャルウェーハの製造方法
DE102011007682A1 (de) * 2011-04-19 2012-10-25 Siltronic Ag Suszeptor zum Abstützen einer Halbleiterscheibe und Verfahren zum Abscheiden einer Schicht auf einer Vorderseite einer Halbleiterscheibe
DE102012202099A1 (de) * 2012-02-13 2013-08-14 Siltronic Ag Verfahren zum Abkühlen von Scheiben aus Halbleitermaterial
DE102017206671A1 (de) * 2017-04-20 2018-10-25 Siltronic Ag Suszeptor zum Halten einer Halbleiterscheibe mit Orientierungskerbe während des Abscheidens einer Schicht auf einer Vorderseite der Halbleiterscheibe und Verfahren zum Abscheiden der Schicht unter Verwendung des Suszeptors
DE102017212799A1 (de) * 2017-07-26 2019-01-31 Siltronic Ag Epitaktisch beschichtete Halbleiterscheibe aus einkristallinem Silizium und Verfahren zu deren Herstellung
CN109904058B (zh) * 2017-12-11 2021-01-08 有研半导体材料有限公司 一种降低硅抛光片正面边缘损伤的方法
DE102018221605A1 (de) * 2018-12-13 2020-06-18 Siltronic Ag Verfahren zur Herstellung einer epitaxierten Halbleiterscheibe
JP6761917B1 (ja) * 2019-11-29 2020-09-30 Jx金属株式会社 リン化インジウム基板、半導体エピタキシャルウエハ、及びリン化インジウム基板の製造方法
KR102192518B1 (ko) 2020-07-14 2020-12-17 에스케이씨 주식회사 웨이퍼 및 웨이퍼의 제조방법

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6325916A (ja) * 1986-07-17 1988-02-03 Sharp Corp 気相成長装置
JPS63271922A (ja) 1987-04-28 1988-11-09 Matsushita Electric Ind Co Ltd 熱処理装置
US4874464A (en) * 1988-03-14 1989-10-17 Epsilon Limited Partnership Process for epitaxial deposition of silicon
JPH03136320A (ja) 1989-10-23 1991-06-11 Fujitsu Ltd 半導体装置の製造方法
US5198071A (en) 1991-11-25 1993-03-30 Applied Materials, Inc. Process for inhibiting slip and microcracking while forming epitaxial layer on semiconductor wafer
JP2792353B2 (ja) 1992-07-23 1998-09-03 日本電気株式会社 気相成長装置
JP3381816B2 (ja) * 1996-01-17 2003-03-04 三菱住友シリコン株式会社 半導体基板の製造方法
JP3336897B2 (ja) 1997-02-07 2002-10-21 三菱住友シリコン株式会社 気相成長装置用サセプター
KR100660416B1 (ko) * 1997-11-03 2006-12-22 에이에스엠 아메리카, 인코포레이티드 개량된 저질량 웨이퍼 지지 시스템
JP4035886B2 (ja) * 1998-03-27 2008-01-23 株式会社Sumco シリコンエピタキシャルウェーハとその製造方法
JP4728460B2 (ja) * 1999-03-17 2011-07-20 Jx日鉱日石金属株式会社 窒化ガリウム系化合物半導体単結晶の製造方法
JP3324573B2 (ja) * 1999-07-19 2002-09-17 日本電気株式会社 半導体装置の製造方法および製造装置
DE19952705A1 (de) * 1999-11-02 2001-05-10 Wacker Siltronic Halbleitermat Verfahren zur Herstellung einer Halbleiterscheibe mit einer epitaktischen Schicht
US6444027B1 (en) 2000-05-08 2002-09-03 Memc Electronic Materials, Inc. Modified susceptor for use in chemical vapor deposition process
US6599815B1 (en) * 2000-06-30 2003-07-29 Memc Electronic Materials, Inc. Method and apparatus for forming a silicon wafer with a denuded zone
US6825487B2 (en) 2002-07-30 2004-11-30 Seh America, Inc. Method for isolation of wafer support-related crystal defects
JP2004356355A (ja) 2003-05-29 2004-12-16 Hitachi Kokusai Electric Inc 熱処理方法、基板の製造方法、半導体装置の製造方法及び熱処理装置
DE10328842B4 (de) 2003-06-26 2007-03-01 Siltronic Ag Suszeptor für eine chemische Gasphasenabscheidung, Verfahren zur Bearbeitung einer Halbleiterscheibe durch chemische Gasphasenabscheidung und nach dem Verfahren bearbeitete Halbleiterscheibe
EP1643544A4 (en) * 2003-06-26 2009-07-01 Shinetsu Handotai Kk METHOD FOR MANUFACTURING EPITAXIAL SILICON WAFER AND EPITAXIAL SILICON WAFER
JP3857283B2 (ja) * 2004-07-22 2006-12-13 株式会社エピクエスト 面発光レーザ作製用酸化装置
DE102005045338B4 (de) 2005-09-22 2009-04-02 Siltronic Ag Epitaxierte Siliciumscheibe und Verfahren zur Herstellung von epitaxierten Siliciumscheiben
US20090004426A1 (en) * 2007-06-29 2009-01-01 Memc Electronic Materials, Inc. Suppression of Oxygen Precipitation in Heavily Doped Single Crystal Silicon Substrates
JP4910931B2 (ja) 2007-07-27 2012-04-04 信越半導体株式会社 気相成長方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI754470B (zh) * 2020-07-21 2022-02-01 大陸商上海新昇半導體科技有限公司 一種磊晶晶圓的製造方法和磊晶晶圓

Also Published As

Publication number Publication date
JP5264977B2 (ja) 2013-08-14
US20090277376A1 (en) 2009-11-12
CN102174692A (zh) 2011-09-07
CN101575701B (zh) 2014-09-24
JP2009272633A (ja) 2009-11-19
DE102008023054A1 (de) 2009-11-19
CN102174692B (zh) 2016-03-09
JP5232719B2 (ja) 2013-07-10
US9240316B2 (en) 2016-01-19
DE102008023054B4 (de) 2011-12-22
SG175675A1 (en) 2011-11-28
JP2012074719A (ja) 2012-04-12
KR20090117610A (ko) 2009-11-12
SG157279A1 (en) 2009-12-29
KR101291918B1 (ko) 2013-07-31
CN101575701A (zh) 2009-11-11
TW200946723A (en) 2009-11-16
SG191564A1 (en) 2013-07-31

Similar Documents

Publication Publication Date Title
TWI431172B (zh) 製造經磊晶塗覆之半導體晶圓之方法
TWI435962B (zh) 經磊晶塗覆之半導體晶圓及製造經磊晶塗覆之半導體晶圓之裝置與方法
US7977219B2 (en) Manufacturing method for silicon wafer
US9287121B2 (en) SIC epitaxial wafer and method for manufacturing same
TW201031773A (en) Method for producing epitaxially coated silicon wafers
KR101313462B1 (ko) 실리콘 웨이퍼의 열처리 방법
US20020185053A1 (en) Method for calibrating nanotopographic measuring equipment
KR20120041146A (ko) 열처리 중에 단결정 실리콘으로 이루어진 반도체 웨이퍼를 지지하는 지지 링, 이러한 반도체 웨이퍼의 열처리 방법 및 단결정 실리콘으로 이루어진 열처리된 반도체 웨이퍼
US11769697B2 (en) Wafer evaluation method
US12119375B2 (en) Silicon epitaxial wafer production method and silicon epitaxial wafer
US11990336B2 (en) Silicon epitaxial wafer production method and silicon epitaxial wafer
JP5565012B2 (ja) エピタキシャルウェーハの評価方法及びエピタキシャルウェーハの製造方法