KR20120041146A - 열처리 중에 단결정 실리콘으로 이루어진 반도체 웨이퍼를 지지하는 지지 링, 이러한 반도체 웨이퍼의 열처리 방법 및 단결정 실리콘으로 이루어진 열처리된 반도체 웨이퍼 - Google Patents

열처리 중에 단결정 실리콘으로 이루어진 반도체 웨이퍼를 지지하는 지지 링, 이러한 반도체 웨이퍼의 열처리 방법 및 단결정 실리콘으로 이루어진 열처리된 반도체 웨이퍼 Download PDF

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Abstract

본 발명에 따르면, 반도체 웨이퍼의 열처리 동안에 단결정 실리콘으로 이루어진 반도체 웨이퍼를 지지하는 지지 링으로서, 외부 측면 및 내부 측면과, 외부 측면에서 내부 측면으로 연장되고 반도체 웨이퍼의 배치를 위한 역할을 하는 만곡면을 포함하고, 상기 만곡면은 직경이 300 mm인 반도체 웨이퍼의 배치를 위해 구성된 경우에는 곡률 반경이 6000 mm 이상 9000 mm 이하이거나, 또는 상기 만곡면은 직경이 450 mm인 반도체 웨이퍼의 배치를 위해 구성된 경우에는 곡률 반경이 9000 mm 이상 14000 mm 이하인 것인 지지 링이 제공된다. 또한, 그러한 웨이퍼의 열처리 방법과 단결정 실리콘으로 이루어진 열처리된 반도체 웨이퍼가 제공된다.

Description

열처리 중에 단결정 실리콘으로 이루어진 반도체 웨이퍼를 지지하는 지지 링, 이러한 반도체 웨이퍼의 열처리 방법 및 단결정 실리콘으로 이루어진 열처리된 반도체 웨이퍼{SUPPORT RING FOR SUPPORTING A SEMICONDUCTOR WAFER COMPOSED OF MONOCRYSTALLINE SILICON DURING A THERMAL TREATMENT, METHOD FOR THE THERMAL TREATMENT OF SUCH A SEMICONDUCTOR WAFER, AND THERMALLY TREATED SEMICONDUCTOR WAFER COMPOSED OF MONOCRYSTALLINE SILICON}
청구되는 본 발명은 실리콘으로 이루어진 단결정 반도체 웨이퍼의 열처리 분야에 관한 것이다. 열처리는 일반적으로 수직 노["웨이퍼 보트(wafer boat)"]에서 실시된다. 그러한 노에서, 다수의 반도체 웨이퍼가 동시에 비교적 장시간에 걸쳐 고온으로 가열된다. 이 경우, 반도체 웨이퍼들은 상하로 서로 이격된 방식으로 지지 링 상에서 지탱된다. 그러한 지지 링("서셉터 링")은 일반적으로 탄화규소로 이루어지고, 열처리 동안에 상부에 놓이는 반도체 웨이퍼를 지지하는 역할을 갖는다.
열처리의 목적은, 표면에서 반도체 웨이퍼의 내부로 연장되고 전자부품의 기능을 방해할 수 있는 결함이 없는, 전자 활성 구조를 위한 구역["표면 무결함층(denuded zone)"]을 제공하는 것이다. 상기 결함은 특히 석출 산소의 축적물, BMD("Bulk Micro Defect") 및 공공(vacancy)의 축적에 의해 형성되고, 특히 COP 결함("Cystal Oinated Particle")으로 일컬어지는 결함이다. 열처리로 인해, BMD 형성 핵과 COP 결함은 해소되고, 표면 무결함층의 산소 농도는 BMD 형성에 필요한 문턱값 아래로 감소된다.
COP 결함의 크기가 클수록, 반도체 웨이퍼의 열처리에 의해 COP 결함을 해소시킬 수 있는 데 필요한 시간은 더 길어진다. 따라서, 도가니로부터 나온 반도체 웨이퍼를 형성하는 단결정을 인상하는 동안 가능하면 조기에 비교적 치수가 작은 COP 결함을 생성할 수 있는 조치를 취하는 것이 유익하다. 이러한 목적으로, 통상적으로 2개의 조치가 고려되며, 이들 조치는 또한 조합될 수 있다. 첫번째로, 단결정의 급속 냉각은 공공이 비교적 큰 COP 결함으로 누적될 수 있을만큼 충분히 오랫동안 이동 상태로 유지되는 것을 방지한다. 두번째로, 단결정을 질소로 도핑하는 것은, 단결정의 냉각 동안에 공공이 보다 늦게 과포화되고, 이에 대응하여 공공의 축적물의 형성을 위한 시간이 보다 더 여유가 있다는 효과를 갖는다.
열처리 동안에 조성되는 1050 ℃ 내지 1300 ℃ 범위의 온도에서, 단결정 실리콘의 결정 격자는 방해물에 매우 민감하다. 온도 구배, 실리콘과 탄화규소의 상이한 열팽창계수로 인한 지지 링과 반도체 웨이퍼의 상대 이동, 및 지지 링 상에 압박되는 반도체 웨이퍼 고유의 중량은 결정 격자에서 슬립을 개시할 수 있거나, 또는 스크래치를 유발할 수 있다.
레이저 산란 광 측정 또는 레이저 광의 편광 측정은 통상 응력 및 슬립을 검출하는 데 이용된다. 후자의 옵션에 기초한 측정법은 약성어 SIRD로 알려져 있으며, SIRD는 "주사 적외선 편광(Scanning Infrared Depolarization)"을 나타낸다. US　2004/0021097　A1에는, 지지 링에 의해 유발되는 반도체 웨이퍼 상의 결함을 검출하는 데 사용 가능한, SIRD를 채용하는 측정법이 설명되어 있다.
DE 10　2005　013　831　A1에는, 열처리 동안의 온도와 반도체 웨이퍼에 있는 질소의 농도 모두가 상항복 응력(Upper Yield Stress; UYS)에 특별한 영향을 주는 것이 개시되어 있다. UYS는 슬립 형성에 대한 반도체 재료의 저항에 대한 고유한 변수이다. 따라서, 상기 저항은 질소 농도의 감소와 마찬가지로 1000 ℃ 내지 1350 ℃의 온도 범위에서 현저히 감소한다. SIRD 측정 동안에 슬립을 나타내지 않는, 단결정 실리콘으로 구성된 열처리된 반도체 웨이퍼를 얻기 위해, 인용된 문헌은 특정 방식의 열처리를 실시하기 위한 기준으로서 1200 ℃의 온도에서 측정된 상항복 응력을 이용하는 것을 추천한다. 따라서, 900 ℃가 넘는 온도 범위에서의 비교적 높은 가열 속도 및/또는 최대 900 ℃까지의 온도에서의 비교적 높은 냉각 속도와 열처리 동안에 지지 링으로서 폐쇄형 링을 사용하는 것은 단지 비교적 저항성 있는 반도체 웨이퍼에 대해서만 적합하다.
JP　2003059851　A에는, 내부 측면 및 외부 측면과, 반도체 웨이퍼의 배치를 위한 수평 배치면, 그리고 내부 측면과 수평 배치면 사이의 라운드형 에지 또는 베벨형 에지를 포함하는 지지 링이 설명되어 있다. 에지의 조도(粗度)를 검출하는 측정 섹션 내에 있는 최고 피크와 가장 깊은 밸리 사이의 거리(Ry)는 5 ㎛ 이하이다.
EP　1　772　901　A2는 2 부분 지지 링의 설명을 포함하고 있으며, 평균 조도 깊이(Rz) 형태로 표시되는 2 부분 지지 링의 표면 조도는 15　㎛ 이하로 되어 있다. 그러한 지지 링 상에서 600분의 시간에 걸쳐 1200 ℃의 온도로 가열되는, 실리콘으로 이루어진 반도체 웨이퍼는 열처리 이후에 레이저 산란 광 또는 레이저 광의 편광에 의해 검출 가능한 슬립을 나타내지 않았다.
그러나, 본 발명의 발명자들은 열처리 동안에 기지의 지지 링을 사용함으로써, 단결정 실리콘으로 이루어진 반도체 웨이퍼가 응력에 노출되고, 이는 반도체 웨이퍼의 정면의 나노토포그래피(nanotopography)에 악영향을 줄 수 있다는 것을 확인하였다.
따라서, 본 발명의 목적은 개선된 지지 링을 제공하고, 단결정 실리콘으로 이루어진 반도체 웨이퍼의 열처리를 위한 보다 양호한 방법을 개시하며, 단결정 실리콘으로 이루어진 개선된 열처리된 반도체 웨이퍼를 제공하는 것이다.
상기 목적은 본 발명의 제1 양태에 따라, 반도체 웨이퍼의 열처리 동안에 단결정 실리콘으로 이루어진 반도체 웨이퍼를 지지하는 지지 링으로서, 외부 측면 및 내부 측면과, 외부 측면에서 내부 측면으로 연장되고 반도체 웨이퍼의 배치를 위한 역할을 하는 만곡면을 포함하고, 상기 만곡면은 직경이 300 mm 이상인 반도체 웨이퍼의 배치를 위해 구성된 경우에는 곡률 반경이 6000 mm 이상 9000 mm 이하이거나, 또는 상기 만곡면은 직경이 450 mm인 반도체 웨이퍼의 배치를 위해 구성된 경우에는 곡률 반경이 9000 mm 이상 14000 mm 이하인 것인 지지 링에 의해 달성된다.
지지 링 상에 배치된, 실리콘으로 이루어진 반도체 웨이퍼는 그 자체의 중량으로 인해 새깅(sagging)되며, 그 이유는 중심 영역에서 지지 링에 의한 지지가 이루어지지 않기 때문이다.
본 발명의 발명자들은, 수평 배치면과 내부 측면 사이의 내측 에지가 라운드형인 경우에도 반도체 웨이퍼의 배치를 위해 수평면을 구비하는 지지 링을 사용하는 것이 바람직하지 않다는 것을 발견하였다. 반도체 웨이퍼가 새깅되는 것으로 인해, 특히 지지 링의 내측 에지 영역에는 슬립을 정기적으로 유발하는 응력장이 형성되게 된다. 반도체 웨이퍼의 열처리는 또한 이와 동시에 슬립에 의해 유발된 불균일성의 부분적인 완화를 실시한다. 이에 따라, 상기 슬립은 종종 검출되지 않을 수 있다. 그러나, 상기 슬립은 반도체 웨이퍼의 나노토포그래피의 손상을 초래하며, 적절하다면 전자부품의 제조 과정에서 반도체 웨이퍼의 정면을 노출하는 동안 디포커싱(defocusing) 문제를 초래한다. 나노토포그래피는 공간 파장이 0.2 내지 20　mm인 측정 범위에서의 평탄도의 편차를 나타낸다. 나노토포그래피를 결정하는 유익한 측정법은 광간섭 방식(optical interferometry)이다. 이에 기초한 측정 디바이스는 상업적으로 입수 가능하다. 본 발명에 관하여, 반도체 정면의 평탄도를 특징짓기 위해, 그리고 평탄도에 대한 열처리의 영향을 추정할 수 있도록 하기 위해, 반도체 웨이퍼의 정면의 나노토포그래피가 측정된다. 반도체 웨이퍼의 정면은 전자 구조체의 집적을 위해 제공되는 면이다.
본 발명에 따르면, 열처리 동안에 단결정 실리콘으로 이루어진 반도체 웨이퍼에 가해지는 응력을 줄일 수 있는 구성의 지지 링이 제공되고, 이에 따라 반도체 웨이퍼의 정면의 나노토포그래피를 개선할 수 있다.
도 1은 종래 기술과 관련된 지지 링의 단면도.
도 2는 본 발명에 따라 구현된 지지 링을 보여주는 도면.
도 3 및 도 4는 각각 손상된 반도체 웨이퍼와 본 발명에 따른 반도체 웨이퍼의 통상의 SIRD 이미지를 보여주는 도면.
도 5 및 도 6은 각각 손상된 반도체 웨이퍼와 본 발명에 따른 반도체 웨이퍼의 정면의 통상적인 나노토포그래피 측정치를 보여주는 도면.
도 1에는 종래 기술과 관련된 지지 링이 단면도로 도시되어 있다. 지지 링은 반도체 웨이퍼의 배치를 위한 수평면(1)을 특징으로 한다.
도 2에는 본 발명에 따라 구현된 지지 링이 도시되어 있다. 이 지지 링은 폐쇄형 링이며, 반도체 웨이퍼의 배치를 위한 오목한 만곡면(4)에 의해 구별된다. 오목하게 만곡된 배치면은 외부 측면(2)에서부터 내부 측면(3)으로 연장되고, 이에 따라 수평 방향으로 위치되는 부분을 갖지 않는다. 오목한 만곡된 배치면은 외부 측면에서 내부 측면까지 오목하게 형성된 단면을 갖는다. 배치면(4)의 곡률 반경은, 배치면이 직경이 300 mm인 반도체 웨이퍼의 배치를 위해 구성되면 6000 mm 이상 9000 mm 이하거나, 또는 배치면이 직경이 450 mm인 반도체 웨이퍼의 배치를 위해 구성되면 9000　mm 이상 14000　mm 이하이고, 배치면은 바람직하게는 반도체 웨이퍼가 새깅되었을 때의 곡률 반경에 상응한다. 그 결과, 열처리 동안에 지지 링의 배치면과 내부 측면 사이의 내측 에지 영역에서 반도체 웨이퍼에 작용하는 응력장은 완전한 또는 부분적인 수평 배치면을 갖는 지지 링을 사용하는 경우보다 현저히 낮다. 본 발명에 따라 구현된 지지 링의 사용은 응력에 의해 유발되는 결함의 밀도가 보다 낮아진다는 장점을 제공하며, 이는 또한 열처리된 반도체 웨이퍼의 정면의 개선된 나노토포그래피에서 드러난다.
지지 링의 외경은 바람직하게는 열처리를 목적으로 만곡면 상에 배치되는 반도체 웨이퍼의 직경과 동일하거나, 또는 반도체 웨이퍼의 직경보다 최대 2 mm 이하만큼 큰 것이 바람직하다. 지지 링의 내경은 바람직하게는 외경보다 60 mm 이상 100 mm 이하만큼 작은 것이 바람직하다.
지지 링은 탄화규소로 이루어지거나, 또는 탄화규소로 코팅되는 것이 바람직하다.
반도체 웨이퍼의 배치를 위한 만곡면이 특정 조도 및 평탄도 기준을 만족하는 것이 더욱 유익하다.
평균 조도 깊이(Rz)는 바람직하게는 3　㎛ 이상 5　㎛ 이하이어야만 하며, 최대 개별 조도 깊이(Rmax)는 바람직하게는 5　㎛ 이하여야만 한다. 평균 조도 깊이(Rz)는 개별 조도 깊이(개별 측정 섹션에 대한 최고 피크와 가장 깊은 밸리의 차)의 산술 평균에 상응한다. 개별 조도 깊이는 5개의 개별 측정 섹션으로 세분된 총 측정 섹션에 대한 조도 맵핑 프로파일에 의해 결정된다. 3 ㎛ 미만의 평균 조도 깊이(Rz)를 특징으로 하는 조도는, 지지 링 상에서의 반도체 웨이퍼의 슬리핑을 촉진하기 때문에 덜 바람직하다. 5　㎛가 넘는 평균 조도 깊이(Rz)를 특징으로 하는 조도는 열처리된 반도체 웨이퍼의 나노토포그래피에 악영향을 주는 국부적인 재료 포인트의 위험을 수반한다.
또한, 2　㎛의 절삭 깊이(t)에서의 만곡된 배치면의 재료 비율[Rmr(t)]은 85% 이상이어야만 한다. 고유값이 DIN　EN　ISO　4287에 규정되어 있으며, 이 고유값은 특정 절삭 깊이의 총 측정 섹션에서의 재료 포함 섹션으로 이루어지는 백분율 비율(포함 비율)을 의미한다. 후자는 프로파일의 최고 피크로부터 계산된다. 85% 미만, 특히 50% 미만의 Rmr(2　㎛)은, 작은 재료 비율이 국부적인 재료 포인트 존재의 표지이며, 이에 대응하여 열처리된 반도체 웨이퍼의 나노토포그래피에 불리한 영향을 주기 때문에 바람직하지 않다. 85% 미만의 Rmr(2　㎛)의 경우, 재료 피크는 보다 넓고 포인트로 테이퍼지기 보다는 라운딩된다.
궁극적으로, 지지 링은 가능한 한 이상적으로 성형되어야만 한다. 열처리된 반도체 웨이퍼의 정면의 나노토포그래피를 의도한 범위로 신뢰성 있게 유지하기 위해서, 배치면은 바람직하게는 형상면에서 이상적으로 형성된 면으로부터 30 ㎛ 이하로 벗어나야만 하며, 이때 배치면의 곡률 반경은 언급한 범위 내이다. DIN ISO 1101 규격에 따른 배치면은 이에 따라 바람직하게는 0.03　mm이하여야만 한다. 따라서, 배치면은 2개의 엔벨로핑 면(enveloping surface) 사이에 놓여야만 하며, 이들 엔벨로핑 면 사이의 간격은 직경이 30　㎛인 구에 의해 결정되고, 구의 중심점은 형상면에서 이상적인 면 상에 놓인다.
단결정 실리콘으로 이루어진, 열처리된 반도체 웨이퍼는 전술한 기준을 따를 때 비교적 최상의 정면 나노토포그래피를 갖는다.
본 발명의 제2 양태에 따르면, 상기 목적은 단결정 실리콘으로 이루어진반도체 웨이퍼의 열처리 방법으로서, 외부 측면 및 내부 측면과 이들 외부 측면과 내부 측면 사이에서 연장되고 반도체 웨이퍼가 배치되는 만곡면을 갖는 지지 링 상에 반도체 웨이퍼를 배치하는 것과, 지지 링 상에 배치된 반도체 웨이퍼를 30분 이상 180분 이하의 기간 동안 1050 ℃ 이상 1300 ℃ 이하의 온도로 가열하는 것을 포함하는 열처리 방법에 의해 달성된다.
온도 하한에 미치지 않거나, 또는 열처리 기간이 30분보다 짧으면, "표면 무결함층"이 생성되지 않거나, 또는 반도체 웨이퍼 내로 충분한 깊이로 연장되지 않는 "표면 무결함층"이 생성된다. 온도 상한을 초과하거나 열처리 기간이 180분보다 길면, 상기 열처리 방법은 비경제적으로 된다.
상기 열처리 방법은 또한, 반도체 웨이퍼의 상항복 응력 또는 900 ℃가 넘는 온도 범위에서의 가열 속도 또는 900 ℃까지의 온도 범위에서의 냉각 속도와 같은 기준을 특별히 고려할 필요가 없다는 사실에 의해 구별된다. 이에 따라, 심지어는 질소 농도가 비교적 낮은 반도체 웨이퍼도 슬립의 형성 없이 열처리될 수 있다.
그럼에도 불구하고, 900 ℃가 넘는 온도 범위에서의 가열 속도와, 900 ℃까지의 온도 범위에서의 냉각 속도는 1 ℃/min 내지 10 ℃/min 범위의 값으로 설정하는 것이 바람직하다.
열처리는 우세한 조건 하에서 실리콘과 화학 반응을 일으키지 않는 분위기에서 또는 환원 분위기에서 실시되는 것이 바람직하다. 예는 아르곤 또는 아르곤과 수소의 혼합물에서의 열처리를 포함한다.
본 발명의 제3 양태에 따르면, 상기 목적은 단결정 실리콘으로 이루어진 비피복 반도체 웨이퍼로서, "표면 무결함층"을 갖고 질소 농도가 1 × 1013 atoms/cm3 이상 8 × 1014 atoms/cm3 이하이며, 직경이 4 mm인 원형 측정 윈도우에 대한 나노토포그래피가 20　nm 미만이고, 직경이 20 mm인 원형 측정 윈도우에 대한 나노토포그래피가 40　nm 미만인 반도체 웨이퍼에 의해 달성된다.
나노토포그래피의 측정은 SEMI 표준 M78에 의해 시행된다.
질소 농도가 범위 하한보다 낮으면, 그 영향으로 질소의 존재에 기초한 반도체 웨이퍼의 안정성이 너무 약하다. 질소 농도가 범위 상한을 넘으면, 질소에 의해 유발되는 바람직하지 않은 결함이 증가된 수준으로 발생한다.
반도체 웨이퍼를 제조하는 데 적절한 한가지 방법은 본 발명의 제2 양태에 따른 방법이다.
"표면 무결함층"은 반도체 웨이퍼의 정면에서부터 바람직하게는 8 ㎛ 이상의 길이로 반도체 웨이퍼의 내부로 연장되고, 내부에서 COP 결함과 BMD를 검출할 수 없는 구역이다.
반도체 웨이퍼는 바람직하게는, 산소 농도가 4 × 1017 atoms/cm3 이상 7.5 × 1017 atoms/cm3 이하(신규의 ASTM)이고, 저항이 1　ohm?cm 내지 80 ohm?cm이다. BMD 밀도는 "표면 무결함층" 외측에서 5 × 108 내지 2 × 1010　cm-3인 것이 바람직하다.
반도체 웨이퍼의 직경은 300　mm 또는 450　mm인 것이 바람직하다.
반도체 웨이퍼 형성 단결정은 초크랄스키법에 따라 도가니에 포함된 용융물로부터 실리콘 격자간에 대하여 과도하게 공공이 형성되는 인상 속도로 인상된다. 형성되는 COP 결함의 크기를 제한하기 위해, 단결정은 1150 ℃ 내지 1000 ℃의 온도 범위에서 높은 냉각 속도로 냉각되는 것이 바람직하다.
예:
제조업자 ASM으로부터의 A412 타입의 수직 노에서 직경이 300 mm인 단결정 실리콘으로 이루어진 반도체 웨이퍼를 열처리하였다. 열처리 과정에서 120분의 기간에 걸쳐 1200 ℃의 온도로 반도체 웨이퍼를 가열하였다.
초크랄스키법에 따라, 도가니에 포함된 실리콘으로 이루어지고, 질소로 도핑된 용융물로부터 0.86　mm/min의 평균 인상 속도로, 반도체 웨이퍼를 형성하는 단결정의 섹션에서 인상된 단결정으로부터 반도체 웨이퍼를 슬라이싱하고, 적극적으로 냉각하였다. 1150 내지 1000 ℃의 온도 범위에서의 냉각 속도는 각각의 단결정의 중심에서는 2.5 K/min이었고, 각각의 단결정의 에지에서는 3.2　K/min이었다.
열처리 동안에, 도 2에 도시된 방식으로 구현된, 탄화규소로 이루어진 지지 링 상에 반도체 웨이퍼를 배치하였다. 지지 링의 외경은 반도체 웨이퍼의 직경보다 1nm 만큼 컸다.
프로파일러로 지탱면의 조도 프로파일을 측정하였다.
상기 지지 링이 사용된 경우에 평균 조도 깊이(Rz)는 3　㎛ 내지 5　㎛의 범위였으며, 최대 측정 개별 조도 깊이(Rmax)는 5　㎛ 이하였다. 또한, 2　㎛의 절삭 깊이(t)에서의 만곡된 배치면의 재료 비율[Rmr(t)]은 임의의 지지 링에서 85% 이상이었다.
1000회의 공정 패스의 기간 후에, 반도체 웨이퍼 정면의 허용 가능한 나노토포그래피의 상한을 초과하는 것으로 인한 단 한차례의 실패도 관찰되지 않았다.
SEMI 표준 M78에 따라, 297　mm의 "FQA(Fixed Quality Area)", "키 옵션" NT-CC, "임계 영역" x =　0.25% 및 "차단 파장" λc　=　20　mm에 대하여 나노토포그래피를 측정하였다. "편차 미터법(deviation metric)"에 따라 평가를 실시하였다.
그 외에 동일한 조건하에서, 도 1의 예시에 따라 구현된 지지 링 상에 배치된 반도체 웨이퍼를 또한 열처리하였다. 이러한 반도체 웨이퍼의 경우, SIRD 측정 후와 나노토포그래피 측정 후 모두에서 상당한 횟수의 실패를 확인하였다.
도 3 및 도 4는 손상된 반도체 웨이퍼와 본 발명에 따른 반도체 웨이퍼의 통상의 SIRD 이미지를 보여준다. 제조업자 PVA TePla로부터의 SIRD A300P 타입의 측정 디바이스를 사용하여 기록된 이미지를 형성하였다. 반도체 웨이퍼의 손상에 대한 원인인 국부적인 SIRD 응력을 도 3에 마킹하였다. 마킹의 위치는, 반도체 웨이퍼와 지지 링의 내측 에지의 상호 작용에 의해 응력이 유발되었음을 보여준다.
도 5 및 도 6은 손상된 반도체 웨이퍼와 본 발명에 따른 반도체 웨이퍼의 정면의 통상적인 나노토포그래피 측정치를 보여준다. 제조업자 KLA Tencor로부터의 WaferSight2 타입의 측정 디바이스를 사용하여 기록된 이미지를 형성하였다. 반도체 웨이퍼의 손상에 대한 원인인 국부적인 나노토포그래피의 초과분을 도 5에 마킹하였다. 사용되는 지지 링의 내측 에지 영역에서의 상기 초과분이 위치는, 지지 링의 형태가 이 초과분의 원인이라는 것을 보여준다.
도 5에 도시된 반도체 웨이퍼는, 직경이 4 nm인 측정 윈도우에 대해서는 나노토포그래피가 8.68　nm이고, 직경이 20 mm인 측정 윈도우에 대해서는 나노토포그래피가 55.56　nm이었다. 도 6에 도시된 바와 같은 본 발명에 따른 반도체 웨이퍼의 경우, 대응하는 측정값은 각각 4.48　nm 및 10.01　nm이었다.
1 : 지지 링의 수평면
2 : 외부 측면
3 : 내부 측면
4 : 오목한 만곡면 또는 배치면

Claims (8)

  1. 단결정 실리콘으로 이루어진 반도체 웨이퍼의 열처리 동안에 반도체 웨이퍼를 지지하는 지지 링으로서,
    외부 측면 및 내부 측면과, 외부 측면에서 내부 측면으로 연장되고 반도체 웨이퍼의 배치를 위한 역할을 하는 만곡면을 포함하고, 상기 만곡면은 직경이 300 mm인 반도체 웨이퍼의 배치를 위해 구성된 경우에는 곡률 반경이 6000 mm 이상 9000 mm 이하이거나, 또는 상기 만곡면은 직경이 450 mm인 반도체 웨이퍼의 배치를 위해 구성된 경우에는 곡률 반경이 9000 mm 이상 14000 mm 이하인 것인 지지 링.
  2. 제1항에 있어서, 상기 만곡면은 평균 조도(粗度) 깊이(Rz)가 3 ㎛ 이상 5 ㎛ 이하이며, 최대 개별 조도 깊이(Rmax)가 5 ㎛ 이하인 것인 지지 링.
  3. 제1항 또는 제2항에 있어서, 상기 만곡면은 재료 깊이(t)가 2 ㎛인 경우에 재료 비율[Rmr(t)]이 85% 이상인 것인 지지 링.
  4. 제1항 또는 제2항에 있어서, 상기 만곡면의 표면 형태는 0.03 mm 이하인 것인 지지 링.
  5. 제1항 또는 제2항에 있어서, 상기 지지 링의 외경은 반도체 웨이퍼의 직경과 동일하거나, 또는 반도체 웨이퍼의 직경보다 2 mm 이하만큼 크고, 상기 지지 링의 내경은 외경보다 60 mm 이상 100 mm 이하만큼 작은 것인 지지 링.
  6. 제1항 또는 제2항에 있어서, 상기 지지 링은 탄화규소로 이루어지거나, 또는 탄화규소로 코팅되는 것인 지지 링.
  7. 단결정 실리콘으로 이루어진 반도체 웨이퍼의 열처리 방법으로서,
    제1항 또는 제2항에 따른 지지 링 상에 반도체 웨이퍼를 배치하는 것과, 지지 링 상에 배치된 반도체 웨이퍼를 30분 이상 180분 이하의 기간 동안 1050 ℃ 이상 1300 ℃ 이하의 온도로 가열하는 것을 포함하는 열처리 방법.
  8. 단결정 실리콘으로 이루어진 비피복 반도체 웨이퍼로서,
    "표면 무결함층(denuded zone)"을 갖고, 질소 농도가 1　× 1013 atoms/cm3 이상 8 × 1014 atoms/cm3 이하이며, 직경이 4 mm인 원형 측정 윈도우에 대한 반도체 웨이퍼 정면의 나노토포그래피(nanotopography)가 20　nm 미만이고, 직경이 20 mm인 원형 측정 윈도우에 대한 반도체 웨이퍼 정면의 나노토포그래피가 40　nm 미만인 비피복 반도체 웨이퍼.
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