JP2023526902A - 高周波用途用のセミコンダクタオンインシュレータ基板を製造するための方法 - Google Patents

Abstract

本発明は、高周波用途用のセミコンダクタオンインシュレータ基板を製造するための方法であって、ドープされていない半導体層（１０１）をｐドープ半導体シード基板（１００）上にエピタキシャル成長させることによってドナー基板（１）を形成するステップと、半導体層（１０１）上に電気絶縁層（１０）を形成するステップと、電気絶縁層（１０）を通してイオン核種を注入して、半導体層（１０１）内に、転写されるべき半導体薄層（１２）を画定する脆弱化領域（１１）を形成するステップと、５００Ωｃｍ以上の電気抵抗率を有する半導体キャリア基板（２）を用意するステップと、電気絶縁層（１０）を介してドナー基板（１）をキャリア基板（２）に接合するステップと、脆弱化領域（１１）に沿ってドナー基板（１）を剥離して、ドナー基板（１）からキャリア基板（２）に半導体薄層（１２）を転写するステップと、を含む、方法に関する。【選択図】 図６

Description

本発明は、高周波用途用のセミコンダクタオンインシュレータ基板を製造するための方法に関する。

半導体基板内又は半導体基板上に形成された高周波電子部品は、前記基板の特性に起因する減衰現象に特に敏感である。

このため、通常、高い電気抵抗率、すなわち５００Ωｃｍを超える電気抵抗率を有する半導体基板、特にバルクシリコン基板が使用されている。

さらに、ＦＤＳＯＩ（「完全空乏型セミコンダクタオンインシュレータ（ｆｕｌｌｙ ｄｅｐｌｅｔｅｄ ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｏｎ ｉｎｓｕｌａｔｏｒ）」という用語の頭字語）セミコンダクタオンインシュレータ基板は、半導体基板の有益な代替物であるように見受けられる。ＦＤＳＯＩ基板は、順に、キャリア基板、電気絶縁層、及び半導体薄層を含み、この半導体薄層内又はこの半導体薄層上に電子部品を製造することができる。ＦＤＳＯＩ基板では、半導体層の厚さは、前記層に形成されるトランジスタの伝導チャネルの完全な空乏化を可能にするのに十分薄い。このような層は、典型的には、厚さが数十ナノメートルである。一般に酸化物からなる電気絶縁層は、通常ＢＯＸ（「埋め込み酸化物」という用語の頭字語）とも呼ばれる。ＦＤＳＯＩ基板を製造するための方法は、半導体層及び電気絶縁層の厚さに関して高い精度を達成すること、並びに基板内及び同一製造バッチ内の基板間の両方でこれらの厚さの高い均一性を達成することを目的とする。

したがって、高周波用途では、電気抵抗率の高い半導体材料からなるキャリア基板を用いてＦＤＳＯＩ基板を形成することが有益である可能性がある。

ＦＤＳＯＩ基板を製造するための方法は、図１Ａ～図１Ｃに概略的に示されている。本方法は、プロセス名スマートカット（Ｓｍａｒｔ Ｃｕｔ）（商標）によっても知られている、ドナー基板からキャリア基板への層転写を実施する。

図１Ａを参照すると、例えば酸化シリコン（ＳｉＯ_２）からなる電気絶縁層１０で覆われた、例えばシリコンからなるドナー基板１が用意される。

矢印によって概略的に示されるように、電気絶縁層１０を通して、例えば水素及び／又はヘリウムイオンを用いてイオン核種注入を行い、ドナー基板１内に脆弱化領域１１を形成する。前記脆弱化領域１１は、転写されるべき薄層１２を規定する。

図１Ｂを参照すると、このようにして注入されたドナー基板１は、接合層の機能を果たす電気絶縁層を介してキャリア基板２に接合される。キャリア基板２は、有利には、高い電気抵抗率を有する、例えばシリコンからなる半導体基板であってもよい。

図１Ｃを参照すると、ドナー基板１は脆弱化領域１１に沿って分離され、結果として、薄層１２がキャリア基板２に転写されることになる。

次いで、注入に関連する欠陥を修正し、前記層の自由表面を平滑化するために、転写された層に対して仕上げ処理が行われる。

このようにして、セミコンダクタオンインシュレータ基板が得られる。

ＦＤＳＯＩ基板の場合、転写される半導体層の目標厚さは４ｎｍ～１００ｎｍであり、目標値に対するばらつきは、本プロセスを使用して製造された各基板内で及び様々な基板間で、最大±５Åである。転写された層のこのような均一性及び非常に低い粗さは、「バッチアニール」と呼ばれる仕上げプロセスを使用して達成することができ、これは、複数の基板を同時に処理するために有利には炉内で実施される長時間の高温平滑化プロセスである。このような「バッチアニール」は、典型的には、１１５０～１２００℃の温度で数分、一般的には１５分超の持続時間実施される。この平滑化により、転写された半導体層を、その後のトランジスタの製造に適合する表面粗さのレベルにすることができる。

しかしながら、このプロセスは、高周波用途、特に超高周波用途、すなわち３０～３００ＧＨｚの周波数帯域では有害である。この周波数帯域は「ミリ波（ｍｍＷａｖｅ）」とも呼ばれる。

具体的には、キャリア基板は高い電気抵抗を有し、以て、弱くドープされている。したがって、キャリア基板は、一般に、ドナー基板よりも実質的に少なくドープされ（例えば、ホウ素ドープされ）、言い換えれば、転写された薄層よりも少なくドープされている。

しかしながら、転写された薄層とキャリア基板との間のこのドーピングレベルの差に起因して、ＦＤＳＯＩ基板の仕上げ処理の高いサーマルバジェットの影響下で、並びに程度はより低いが、接合及び／又は分離のサーマルバジェットの影響下で、ホウ素原子は、電気絶縁層を通ってキャリア基板内に拡散し、電気絶縁層から延在する表面部分の電気抵抗率が減少することになる。

ここで、この表面部分がキャリア基板内に数マイクロメートルの深さしか延在しない場合であっても、この領域における電気抵抗率の低下は、ミリ波に対して著しい電気的損失をもたらす。

本発明の１つの目的は、高周波用途に適したＦＤＳＯＩセミコンダクタオンインシュレータ基板を製造するための方法を規定し、電気絶縁層の近くでさえキャリア基板の高い抵抗率を維持することを可能にすることである。

この目的のために、本発明は、以下のステップ、すなわち、
ドープされていない半導体層をｐドープ半導体シード基板上にエピタキシャル成長させてドナー基板を形成するステップと、
ドープされていないエピタキシャル半導体層上に電気絶縁層を形成するステップと、
前記電気絶縁層を通してイオン核種を注入して、ドープされていないエピタキシャル半導体層に、転写されるべき半導体薄層を画定する脆弱化領域を形成するステップと、
５００Ωｃｍ以上の電気抵抗率を有する半導体キャリア基板を用意するステップと、
電気絶縁層を介してドナー基板をキャリア基板に接合するステップと、
脆弱化領域に沿ってドナー基板を剥離して、ドナー基板からキャリア基板に半導体薄層を転写するステップと、
を含む、高周波用途用のセミコンダクタオンインシュレータ基板を製造するための方法を提案する。

本プロセスにより、シード基板のドーパントは、（そのようなドーパントを含まない）エピタキシャル層及び電気絶縁層によって、接合界面から十分に遠ざけられているため、キャリア基板に拡散することができない。したがって、キャリア基板の電気抵抗率は、接合界面に近い部分においても影響を受けない。

一部の実施形態では、ドープされていないエピタキシャル半導体層は、１０～１０００ｎｍの厚さを有する。

一部の実施形態では、シード基板は、ホウ素ドープされている。

一部の実施形態では、電気絶縁層を形成するステップは、ドープされていないエピタキシャル半導体層の材料を熱酸化するステップを含む。

一部の実施形態では、ドナー基板を形成するステップは、シード基板とドープされていないエピタキシャル半導体層との間に、中間層に対してドープされていないエピタキシャル層の選択的エッチングを可能にするように選択された、エピタキシャル半導体層の材料とは異なる材料からなる中間層を形成するステップを含む。

一部の実施形態では、ドープされていないエピタキシャル層の材料はシリコンであり、中間層の材料は、３０％以下のゲルマニウム含有量を有するシリコン－ゲルマニウムである。

一部の実施形態では、本方法は、剥離後に、中間層に対してドープされていないエピタキシャル半導体層の残りを選択的にエッチングし、次いで、シード基板に対して中間層を選択的にエッチングするステップと、前記シード基板上に新しい中間層及び新しいドープされていないエピタキシャル層を連続的に形成することによって新しいドナー基板を形成するステップとを含む。

一部の実施形態では、電気絶縁層は、１０～１５０ｎｍの厚さを有する。

一部の実施形態では、転写された半導体層は、４～３００ｎｍの厚さを有する。

さらなる特徴及び利点は、添付の図面を参照して、以下の詳細な説明から明らかになるであろう。

ドナー基板上に配置された電気絶縁層を介した原子核種の注入の概略断面図である。 図１Ａにおける注入を受けたドナー基板のキャリア基板への接合の概略断面図である。 図１Ｂのドナー基板からキャリア基板への薄層の転写の概略断面図である。 ドープされたシード基板上にドープされていないエピタキシャル層を成長させることによるドナー基板の形成の概略断面図である。 図２のエピタキシャル層上の電気絶縁層の形成の概略断面図である。 シード基板とドープされていない層との間に中間層を成長させることを含む、図２及び図３の代替形態の概略断面図である。 電気絶縁層を介した図４のドナー基板へのイオン核種の注入の概略断面図である。 図５のドナー基板と高電気抵抗率を有するキャリア基板との接合の概略断面図である。 ドナー基板からキャリア基板への薄層の転写の概略断面図である。 図７の転写から生じたドナー基板の残りをリサイクルする第１のステップの概略断面図である。 ドナー基板の残りをリサイクルする第２のステップの概略断面図である。 リサイクルから生じたシード基板上の新しい中間層の成長の概略断面図である。 図１０の中間層上の新しいドープされていない半導体層のエピタキシャル成長の概略断面図である。

図面をより明確にするために、様々な層は必ずしも縮尺通りには示されていない。

１つの図から次の図まで同一の参照符号は、同様の要素又は少なくとも同じ機能を実行する要素を表す。

製造プロセスは、スマートカット（商標）プロセスで従来使用されているｐドープされたシード基板上にドープされていない半導体エピタキシャル層を形成することによって、ドナー基板からキャリア基板へのドーパントの拡散を回避し、シード基板とエピタキシャル層とから構成させるアセンブリが、イオン核種注入を受け、キャリア基板に接合されることが意図されたドナー基板を形成する。

前記エピタキシャル層の厚さは、転写されるべき半導体層の厚さよりも大きい。

したがって、ＦＤＳＯＩ基板を製造するためのプロセスの過程にわたって、ドーパントを含有するシード基板は、エピタキシャル層によって及び電気絶縁層によってキャリア基板から分離され、電気絶縁層は、ドナー基板とそのようなドーパントを含有しないキャリア基板との間の接合を確実にする。

図２は、ドナー基板１の形成を示す。

前記ドナー基板１は、シリコンなどの単結晶半導体材料からなるシード基板１００を含む。

前記シード基板１００は、１０^Ｅ１５ａｔ／ｃｍ^３のオーダのｐ型ドーパント、例えばホウ素の濃度を有する。このような基板は、特にマイクロエレクトロニクス産業において標準的なものであり、費用効果の高い価格で入手可能である。

単結晶半導体エピタキシャル層１０１をシード基板１００上にエピタキシャル成長させる。エピタキシ条件は、層１０１内のドーパントの存在を回避するように、又は少なくとも最小限に抑えるように選択される。いずれの場合も、層１０１のドーパントの濃度は、シード基板１００のドーパントの含有量よりも低い。好ましくは、層１０１のドーパントの濃度は、１^Ｅ１４ａｔ／ｃｍ^３よりも低く、可能であれば１^Ｅ１３ａｔ／ｃｍ^３のオーダである。

層１０１の良好な結晶品質を確保するために、前記層の材料は、有利には、シード基板１００の格子定数に近い格子定数を有し、シード基板は、単結晶層１０１の成長のためのシードとして機能する。

一部の実施形態では、エピタキシャル層は、シード基板と同じ材料（ドーパントを含まない）で形成される。

ドープされていないエピタキシャル半導体層は、スマートカット（商標）プロセスを使用して転写されるべき層の厚さよりも大きい、１０～１０００ｎｍの厚さを有する。

このような複合ドナー基板を形成することにより、ドープされていないバルク基板のコストよりも低いコストで、ドナー基板からキャリア基板に転写される層中のドーパントの存在を制限することができる。具体的には、転写される層の結晶品質を規定するのがエピタキシである限り、従来使用されているドナー基板の品質よりも低い品質のシード基板を使用することが可能である。

図３を参照すると、電気絶縁層１０が、ドープされていないエピタキシャル半導体層１０１上に形成されている。前記層１０は、特に、注入中の原子核種の直接経路（「チャネリング」という用語で知られる現象）を最小限に抑えることを可能にする。さらに、層１０は、ドナー基板とキャリア基板との間の接合層の機能を果たす。

特に有利には、層１０は、キャリア基板の半導体材料との良好な品質の接合を保証するために、酸化物層である。

層１０は、特に、ドープされていないエピタキシャル層１０１の熱酸化によって形成することができる。以て、層１０は、実質的にドーパントを含まない。

代替として、図４に示すように、ドープされていないエピタキシャル層１０１がシード基板１００上に直接形成されるのではなく、シード基板１００上に予め形成された中間層１０２上に形成される。

中間層１０２は、エピタキシャル層とは異なる材料で形成された単結晶半導体層である。前記材料は、中間層１０２に対してドープされていないエピタキシャル層１０１の選択的エッチングを可能にするように有利に選択され、同時に、良好な結晶品質を有する層１０１の成長を可能にするために、層１０１の格子定数に十分に近い格子定数を有する。

例えば、ドープされていないエピタキシャル層１０１の材料がシリコンである場合、中間層１０２の材料は、有利には、３０％以下のゲルマニウム含有量を有するシリコン－ゲルマニウムである。

中間層１０２は、シード基板１００上にエピタキシャルに形成されてもよい。好ましくは、中間層の材料も、良好な結晶品質を有する中間層１０２の成長を可能にするために、シード基板１００の格子定数に十分に近い格子定数を有する。

中間層１０２の厚さは、１０～１００ｎｍであってもよい。

図３を参照して上述した電気絶縁層１０は、ドープされていないエピタキシャル半導体層１０１上に形成される。

以下の図は、中間層１０２を含むドナー基板の実施形態を示すが、この説明は、図３に示すように、ドナー基板がシード基板上に直接形成されたエピタキシャル層を含む実施形態にも適用されることは言うまでもない。

図５を参照すると、イオン核種が、電気絶縁層１０を通してドナー基板に注入されている（矢印によって概略的に示される）。

注入される核種は、典型的には水素及び／又はヘリウムを含む。

注入される核種のドーズ量及びエネルギーは、ドープされていないエピタキシャル層１０１内に位置する脆弱化領域１１を形成するように選択される。前記脆弱化領域１１は、層１０１において、転写されるべき薄層１２を画定する。前記転写されるべき層１２の厚さは、４～１００ｎｍであってもよい。

図６を参照すると、ドナー基板１は、電気絶縁層１０によってキャリア基板２に接合されている。

キャリア基板２は、例えば５００Ωｃｍ超、好ましくは１０００Ωｃｍ以上の高い電気抵抗率を有する、例えばシリコンからなる半導体基板である。

キャリア基板は、高い格子間酸素含有量、すなわち２０ｏｌｄ ｐｐｍａを超える含有量を有するシリコン基板であるのが特に有利である（単位ｏｌｄ ｐｐｍａの定義については、Ｒｏｂｅｒｔ Ｋｕｒｔ Ｇｒａｕｐｎｅｒによる学位論文「Ａ Ｓｔｕｄｙ ｏｆ Ｏｘｙｇｅｎ Ｐｒｅｃｉｐｉｔａｔｉｏｎ ｉｎ Ｈｅａｖｉｌｙ Ｄｏｐｅｄ Ｓｉｌｉｃｏｎ」（１９８９），Ｄｉｓｓｅｒｔａｔｉｏｎｓ ａｎｄ Ｔｈｅｓｅｓ，Ｐａｐｅｒ １２１８を参照されたい）。このような基板は、一般に、略語「ＨｉＯｉ」を用いて表される。格子間酸素原子は、熱処理の影響下で析出しやすく、酸素析出物によって形成される「バルク微小欠陥（Ｂｕｌｋ Ｍｉｃｒｏ Ｄｅｆｅｃｔｓ）」（ＢＭＤ）と呼ばれる多数の欠陥を形成し、この欠陥は高温熱処理中に生成される転位をブロックし、これはキャリア基板の結晶品質を維持するのに有利である。

実際には、このようなＨｉＯｉ基板を使用してＦＤＳＯＩ基板を製造するために、本方法は、接合前に、格子間酸素を析出させて、前記ＢＭＤを形成させるのに十分な温度でキャリア基板を熱処理するステップを含む。このような熱処理は、典型的には、１０００℃程度の温度に達する熱サイクルで１２時間かけて行われる場合がある。

さらに、ＨｉＯｉ基板は一般に、ＦＤＳＯＩ基板には好ましくないＣＯＰ（「結晶由来粒子（ｃｒｙｓｔａｌ ｏｒｉｇｉｎａｔｅｄ ｐａｒｔｉｃｌｅｓ）」という用語の頭字語）と呼ばれる多数の結晶欠陥を含む。したがって、製造方法は、キャリア基板外に酸素を拡散させることを目的とした「枯渇化（ｄｅｐｌｅｔｉｏｎ）」熱処理を含むのが有利である。実際には、この処理は、酸素が基板外に拡散することができるように、キャリア基板の表面がフリーである、すなわち酸化されていない限り、格子間酸素を析出させるための熱処理と同時に行うことができる。この場合、この析出／拡散熱処理は、キャリア基板上に電気絶縁層を形成する前に行われるべきである。

代替として、当業者は、キャリア基板に、低い又は中程度の格子間酸素含有量、すなわち１０ｏｌｄ ｐｐｍａ未満、それぞれ１０～２０ｏｌｄ ｐｐｍａの含有量を有するシリコン基板を選択してもよい。このような基板は、一般に、略語「ＬｏｗＯｉ」又は「ＭｉｄＯｉ」を用いて表される。この場合、上述の析出及び／又は拡散熱処理は必要ない。

接合は、例えば酸素プラズマを用いて電気絶縁性表面を準備するプロセスによって補足されてもよい。

図７を参照すると、ドナー基板１は、脆弱化領域１１に沿って分離されている。それ自体既知のやり方で、前記分離は、脆弱化領域の近くに機械的応力を加えることによって、熱処理によって、又は任意の他の適切な手段によって引き起こすことができる。

この分離が終了すると、薄層１２がドナー基板からキャリア基板に転写され、キャリア基板２、電気絶縁接合層１０、及び転写された層１２を含むＦＤＳＯＩ構造が得られる。

次いで、前記構造は、ＦＤＳＯＩ基板のために従来実施されている仕上げ処理を受ける。この仕上げ処理には、特に、導入部で述べたように、転写された層の熱平滑化（「バッチアニール」）が含まれる。

一部の実施形態では、この平滑化プロセスは、ＦＤＳＯＩ構造のバッチを炉内に配置することと、周囲温度（２０℃）から１５００～１２００℃程度の温度まで温度をゆっくりと上昇させることと、次いで、数分、好ましくは１５分超の持続時間、構造をこの温度に維持することとからなる。

この平滑化プロセスのサーマルバジェットは、構造内に存在するドーパントが拡散することを可能にするのに十分に高いが、シード構造内のドーパントは、キャリア基板２内に拡散しないように、（そのようなドーパントを含まない）エピタキシャル層１０１及び電気絶縁層１０によって接合界面から十分に遠ざけられている。したがって、キャリア基板の電気抵抗率は、接合界面に近い部分においてさえ影響を受けない。

したがって、このように形成されたＦＤＳＯＩ構造は、高周波用途、特にミリ波帯域において十分に機能することができる。

さらに、剥離が終了すると、剥離後に、ドナー基板の残り１’をリサイクルして、新しい転写層に使用することができる新しいドナー基板を形成することができる。図７に示すように、ドナー基板の残り１’は、シード基板１００と、中間層１０２（存在する場合）と、キャリア基板に転写されていないエピタキシャル層１０１の部分１２０とを含む。

図８を参照すると、リサイクルの第１のステップは、中間層１０２に対して、エピタキシャル層１０１から転写されなかった部分１２０を選択的にエッチングすることを含む。このために、適切なエッチング溶液を用いてウェットエッチングを実施することができる。

図９を参照すると、リサイクルの第２のステップは、シード基板１００に対して中間層１０２を選択的にエッチングすることを含む。このために、適切なエッチング溶液を用いてウェットエッチングを実施することができる。

次に、前記シード基板１００上に新しい中間層１０２’（図１０参照）及び新しいドープされていないエピタキシャル層１０１’（図１１参照）を連続して形成することによって、新しいドナー基板を形成することが可能である。

このリサイクルプロセスは、シード基板上に直接エピタキシャル層を含むドナー基板をリサイクルすることと比較して有利である。

具体的には、エピタキシャル層がシード基板上に直接形成されるドナー基板の場合、シード基板の材料とエピタキシャル層の材料が、例えばドーピングレベルに関してのみが異なる同様の組成を有するという点で、シード基板に対してエピタキシャル層から転写されなかった部分を選択的にエッチングすることができない。この場合、ドナー基板の残りを再利用するには、化学機械研磨（ＣＭＰ）プロセスを用いてドナー基板の残りの２つの面を研磨して、エピタキシャル層から転写されなかった部分をすべて除去し、その後、新たなエピタキシャル層を成長させる前に、シード基板の表面を洗浄することが必要である。したがって、各リサイクルシーケンスは、シード基板の厚さの一部を消費し、以て、前記基板の使用可能回数が制限される。

対照的に、ドナー基板が、シード基板とエピタキシャル層との間にエッチング停止層の機能を果たす中間層を含む場合、リサイクルプロセスは、単に、シード基板の材料を消費しないエッチングステップに基づくことができる。したがって、シード基板を無制限に再利用することができ、以て、ドナー基板を得るコストを低減することができる。

Claims (9)

1. 高周波用途用のセミコンダクタオンインシュレータ基板を製造するための方法であって、
   ドープされていない半導体層（１０１）をｐドープ半導体シード基板（１００）上にエピタキシャル成長させることによってドナー基板（１）を形成するステップと、
   前記ドープされていないエピタキシャル半導体層（１０１）上に電気絶縁層（１０）を形成するステップと、
   前記電気絶縁層（１０）を通してイオン核種を注入して、前記ドープされていないエピタキシャル半導体層（１０１）内に、転写されるべき半導体薄層（１２）を画定する脆弱化領域（１１）を形成するステップと、
   ５００Ωｃｍ以上の電気抵抗率を有する半導体キャリア基板（２）を用意するステップと、
   前記電気絶縁層（１０）を介して前記ドナー基板（１）を前記キャリア基板（２）に接合するステップと、
   前記脆弱化領域（１１）に沿って前記ドナー基板（１）を剥離して、前記ドナー基板（１）から前記キャリア基板（２）に前記半導体薄層（１２）を転写するステップと、
   を含む、方法。
2. 前記ドープされていないエピタキシャル半導体層（１０１）が１０～１０００ｎｍの厚さを有する、請求項１に記載の方法。
3. 前記シード基板（１００）がホウ素ドープされている、請求項１又は２に記載の方法。
4. 前記電気絶縁層（１０）を形成するステップが、前記ドープされていないエピタキシャル半導体層（１０１）の材料を熱酸化するステップを含む、請求項１～３のいずれか一項に記載の方法。
5. 前記ドナー基板（１）を形成するステップが、前記シード基板（１００）と前記ドープされていないエピタキシャル半導体層（１０１）との間に中間層（１０２）を形成するステップであって、中間層（１０２）が、前記中間層（１０２）に対して前記ドープされていないエピタキシャル層（１０１）の選択的エッチングを可能にするように選択された、前記エピタキシャル半導体層（１０１）の材料とは異なる材料からなる、ステップを含む、請求項１～４のいずれか一項に記載の方法。
6. 前記ドープされていないエピタキシャル層（１０１）の前記材料がシリコンであり、前記中間層（１０２）の前記材料が、３０％以下のゲルマニウム含有量を有するシリコン－ゲルマニウムである、請求項５に記載の方法。
7. 前記剥離の後に、前記中間層（１０２）に対して前記ドープされていないエピタキシャル半導体層（１０１）の残りを選択的にエッチングし、次いで前記シード基板（１００）に対して前記中間層（１０２）を選択的にエッチングするステップと、前記シード基板（１００）上に新しい中間層（１０２’）及び新しいドープされていないエピタキシャル層（１０１’）を連続的に形成することによって新しいドナー基板（１）を形成するステップと、を含む、請求項５又は６に記載の方法。
8. 前記電気絶縁層（１０）が１０～１５０ｎｍの厚さを有する、請求項１～７のいずれか一項に記載の方法。
9. 前記転写された半導体層（１２）が４～３００ｎｍの厚さを有する、請求項１～８のいずれか一項に記載の方法。

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