CN115552592A - 制造用于射频应用的绝缘体上半导体衬底的方法 - Google Patents

制造用于射频应用的绝缘体上半导体衬底的方法 Download PDF

Info

Publication number
CN115552592A
CN115552592A CN202180034312.2A CN202180034312A CN115552592A CN 115552592 A CN115552592 A CN 115552592A CN 202180034312 A CN202180034312 A CN 202180034312A CN 115552592 A CN115552592 A CN 115552592A
Authority
CN
China
Prior art keywords
substrate
layer
semiconductor layer
semiconductor
electrically insulating
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202180034312.2A
Other languages
English (en)
Inventor
I·伯特兰
W·施瓦岑贝格
F·阿利伯特
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Soitec SA
Original Assignee
Soitec SA
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Soitec SA filed Critical Soitec SA
Publication of CN115552592A publication Critical patent/CN115552592A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
    • H01L21/76254—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques with separation/delamination along an ion implanted layer, e.g. Smart-cut, Unibond
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02002—Preparing wafers
    • H01L21/02005—Preparing bulk and homogeneous wafers
    • H01L21/02032—Preparing bulk and homogeneous wafers by reclaiming or re-processing

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Recrystallisation Techniques (AREA)

Abstract

本发明涉及一种制造用于射频应用的绝缘体上半导体衬底的方法，该方法包括以下步骤：‑通过在p掺杂的半导体晶种衬底(100)上外延生长未掺杂的半导体层(101)来形成供体衬底(1)；‑在未掺杂的外延半导体层(101)上形成电绝缘层(10)；‑通过电绝缘层(10)注入离子粒种，以在未掺杂的外延半导体层(101)中形成限定了待转移的半导体薄层(12)的弱化区(11)；‑提供电阻率大于或等于500Ω.cm的半导体载体衬底(2)；‑经由电绝缘层(10)将供体衬底(1)结合到载体衬底(2)；‑沿着弱化区(11)分离供体衬底(1)，以将半导体薄层(12)从供体衬底(1)转移到载体衬底(2)。

Description

制造用于射频应用的绝缘体上半导体衬底的方法
技术领域
本发明涉及一种制造用于射频应用的绝缘体上半导体衬底的方法。
背景技术
在半导体衬底中或在半导体衬底上形成的射频电子部件对由所述衬底的特性引起的衰减现象特别敏感。
为此，通常使用具有高电阻率(即大于500Ω.cm)的半导体衬底，特别是体硅衬底。
此外，FDSOI(术语“全耗尽绝缘体上半导体”的缩写)绝缘体上半导体衬底似乎是半导体衬底的有益替代物。FDSOI衬底依次包括载体衬底、电绝缘层和能够在其中或其上制造电子部件的半导体薄层。在FDSOI衬底中，半导体层的厚度足够薄，以允许形成在所述层中的晶体管的导电沟道的完全耗尽。这样的层通常具有几十纳米的厚度。通常由氧化物组成的电绝缘层通常也称为BOX(术语“掩埋氧化物”的缩写)。用于制造FDSOI衬底的方法(process)旨在实现关于半导体层和电绝缘层的厚度的高精度以及在同一制造批次内的衬底内和从一个衬底到另一个衬底的这些厚度的高度均匀性。
因此，对于射频应用，形成具有由具有高电阻率的半导体材料组成的载体衬底的FDSOI衬底可能是有益的。
在图1A至图1C中示意性地示出了用于制造FDSOI衬底的方法。此方法实施从供体衬底到载体衬底的层转移，也称为工艺名称Smart CutTM。
参考图1A，提供了覆盖有例如由二氧化硅(SiO2)制成的电绝缘层10的例如由硅制成的供体(donor)衬底1。
如箭头示意性示出的，使用例如氢和/或氦离子通过电绝缘层10执行离子粒种注入，以便在供体衬底1中形成弱化区11。所述弱化区11限定了待转移的薄层12。
参考图1B，通过电绝缘层将如此注入的供体衬底1结合(bond)到载体衬底2，然后电绝缘层执行结合层的功能。有利地，载体衬底2可以是具有高电阻率的例如由硅制成的半导体衬底。
参考图1C，供体衬底1沿着弱化区11分离，导致薄层12被转移到载体衬底2。
然后在所转移的层上进行精加工处理，以矫正与注入有关的缺陷并使所述层的自由表面平滑。
因此获得绝缘体上半导体衬底。
在FDSOI衬底的情况下，所转移的半导体层的目标厚度在4nm至100nm之间，在每个衬底内以及在使用该方法制造的各个衬底之间相对于目标值具有
Figure BDA0003936292230000021
的最大偏差。所转移的层的这种均匀性和非常低的粗糙度可以使用称为“批量退火”的精加工工艺来实现，该工艺是一种漫长的高温平滑工艺，其有利地在炉中进行以便同时处理多个衬底。这种“批量退火”通常在1150℃至1200℃之间的温度下实施，持续时间为几分钟，通常大于15分钟。这种平滑允许所转移的半导体层达到与晶体管的后续制造兼容的表面粗糙度水平。
然而，该工艺对于射频应用是有害的，特别是对于极高频应用，即在30GHz至300GHz之间的频带中。该频带也称为“mmWave”。
具体地，载体衬底具有高电阻率并且因此是弱掺杂的。因此，载体衬底的掺杂(例如硼掺杂)量通常比供体衬底少得多，换句话说，掺杂量比所转移的薄层少。
然而，由于所转移的薄层与载体衬底之间的掺杂水平的这种差异，在FDSOI衬底的精加工处理的高热预算的影响下，并且在较小程度上，在结合和/或分离的热预算的影响下，硼原子通过电绝缘层扩散到载体衬底中，导致从电绝缘层延伸的表面部分的电阻率降低。
现在，即使该表面部分仅延伸到载体衬底中几个微米深，这一区域的电阻率的下降也导致mmWave波的显著电损耗。
发明内容
本发明的一个目的是限定一种制造适用于射频应用的FDSOI绝缘体上半导体衬底的方法，使得即使靠近电绝缘层也可以保持载体衬底的高电阻率。
为此，本发明提出了一种制造用于射频应用的绝缘体上半导体衬底的方法，所述方法包括以下步骤：
-通过在p掺杂的半导体晶种衬底(seed substrate)上外延生长未掺杂的半导体层来形成供体衬底；
-在未掺杂的外延半导体层上形成电绝缘层；
-通过所述电绝缘层注入离子粒种，以在所述未掺杂的外延半导体层中形成限定了待转移的半导体薄层的弱化区；
-提供电阻率大于或等于500Ω.cm的半导体载体衬底；
-经由所述电绝缘层将所述供体衬底结合到所述载体衬底；
-沿着所述弱化区分离所述供体衬底，以将所述半导体薄层从所述供体衬底转移到所述载体衬底。
通过该方法，晶种衬底的掺杂剂通过外延层和电绝缘层(其不包含任何这样的掺杂剂)保持足够远离结合界面，使得它们不能扩散到载体衬底中。因此，载体衬底的电阻率不受影响，即使在其靠近结合界面的部分中。
在一些实施方式中，所述未掺杂的外延半导体层的厚度在10nm至1000nm之间。
在一些实施方式中，晶种衬底是硼掺杂的。
在一些实施方式中，形成电绝缘层的步骤包括对所述未掺杂的外延半导体层的材料进行热氧化。
在一些实施方式中，形成供体衬底的步骤包括在所述晶种衬底与所述未掺杂的外延半导体层之间形成由与所述外延半导体层的材料不同的材料制成的中间层，选择所述中间层的材料以允许相对于所述中间层选择性地蚀刻所述未掺杂的外延层。
在一些实施方式中，所述未掺杂的外延层的材料是硅，并且所述中间层的材料是锗含量小于或等于30％的硅锗。
在一些实施方式中，所述方法包括以下步骤：在分离之后，相对于中间层选择性地蚀刻所述未掺杂的外延半导体层的剩余部分，并且然后相对于所述晶种衬底选择性地蚀刻所述中间层，并且通过在所述晶种衬底上依次形成新的中间层和新的未掺杂的外延层来形成新的供体衬底。
在一些实施方式中，所述电绝缘层的厚度在10nm至150nm之间。
在一些实施方式中，所转移的半导体层的厚度在4nm至300nm之间。
附图说明
参考附图，根据以下详细描述，其他特征和优点将变得显而易见，其中：
-图1A是通过布置在供体衬底上的电绝缘层注入原子粒种的示意性截面图；
-图1B是已经经受图1A中的注入的供体衬底与载体衬底的结合的示意性截面图；
-图1C是将薄层从供体衬底转移到图1B的载体衬底的示意性截面图；
-图2是通过在掺杂的晶种衬底上生长未掺杂的外延层来形成供体衬底的示意性截面图；
-图3是在图2的外延层上形成电绝缘层的示意性截面图；
-图4是图2和图3的替代方案的示意性截面图，包括在晶种衬底与未掺杂层之间生长中间层；
-图5是通过电绝缘层将离子粒种注入图4的供体衬底的示意性截面图；
-图6是图5的供体衬底与具有高电阻率的载体衬底的接合的示意性截面图；
-图7是将薄层从供体衬底转移到载体衬底的示意性截面图；
-图8是回收由图7的转移产生的供体衬底的剩余部分的第一步骤的示意性截面图；
-图9是回收供体衬底的剩余部分的第二步骤的示意性截面图；
-图10是由于回收而在晶种衬底上生长新的中间层的示意性截面图；
-图11是在图10的中间层上外延生长新的未掺杂半导体层的示意性截面图。
为了使附图更清楚，各个层不一定按比例示出。
从一个附图到下一个附图相同的附图标记表示相似或至少执行相同功能的元件。
具体实施方式
所述制造方法通过在Smart CutTM工艺中常规使用的p掺杂晶种衬底上形成未掺杂的半导体外延层来避免掺杂剂从供体衬底扩散到载体衬底中，由晶种衬底和外延层组成的组件形成供体衬底，该供体衬底旨在接收离子粒种注入并结合到载体衬底。
所述外延层的厚度大于待转移的半导体层的厚度。
因此，在用于制造FDSOI衬底的方法的过程中，包含掺杂剂的晶种衬底通过外延层并通过电绝缘层与载体衬底分离，电绝缘层确保了供体衬底与不包含任何这种掺杂剂的载体衬底之间的结合。
图2例示了供体衬底1的形成。
所述供体衬底1包括由诸如硅的单晶半导体材料制成的晶种衬底100。
所述晶种衬底100具有10E15 at/cm3量级的p型掺杂剂(例如硼)的浓度。这种衬底在微电子行业中特别地是标准的，并且可以以成本有效的价格获得。
在晶种衬底100上外延生长单晶半导体外延层101。选择外延条件以避免或至少最小化所述层101中掺杂剂的存在。在任何情况下，层101中的掺杂剂的浓度低于晶种衬底100中的掺杂剂的含量。优选地，层101中的掺杂剂的浓度低于1E14 at/cm3，并且如果可能的话，具有1E13 at/cm3的量级。
为了确保层101的良好结晶质量，所述层的材料有利地具有接近于晶种衬底100的晶格参数的晶格参数，所述晶种衬底用作用于单晶层101的生长的晶种。
在一些实施方式中，外延层由与晶种衬底相同的材料(没有掺杂剂)形成。
未掺杂的外延半导体层的厚度在10nm与1000nm之间，大于使用Smart CutTM工艺转移的层的厚度。
形成此复合供体衬底使得有可能限制待从供体衬底转移到载体衬底的层中的掺杂剂的存在，成本低于未经掺杂的体衬底的成本。具体地，只要外延限定要转移的层的晶体质量，就可以使用质量低于传统使用的供体衬底的质量的晶种衬底。
参考图3，在未掺杂的外延半导体层101上形成电绝缘层10。所述层10特别使得在注入期间最小化原子粒种的直接路径成为可能(该现象被称为术语“沟道化”)。此外，层10执行供体衬底与载体衬底之间的结合层的功能。
特别有利地，层10是氧化物层，以确保与载体衬底的半导体材料的良好质量的结合。
可以特别地通过未掺杂的外延层101的热氧化来形成层10。因此，层10基本上没有掺杂剂。
作为替代方案，如图4所例示，未掺杂的外延层101不直接形成在晶种衬底100上，而是形成在预先形成在晶种衬底100上的中间层102上。
中间层102是由与外延层的材料不同的材料形成的单晶半导体层。有利地选择所述材料以允许相对于中间层102选择性地蚀刻未掺杂的外延层101，同时具有足够接近于层101的晶格参数的晶格参数以允许以良好的结晶质量生长所述层101。
例如，如果未掺杂的外延层101的材料是硅，则中间层102的材料有利地是锗含量小于或等于30％的硅锗。
中间层102可以外延地形成在晶种衬底100上。优选地，中间层的材料还具有足够接近晶种衬底100的晶格参数的晶格参数，以允许具有良好结晶质量的中间层102的生长。
中间层102的厚度可以在10nm至100nm之间。
上面参考图3描述的电绝缘层10形成在未掺杂的外延半导体层101上。
以下附图示出了包括中间层102的供体衬底的实施方式，但是不言而喻，该描述也适用于供体衬底包括如图3所例示的直接在晶种衬底上形成外延层的实施方式。
参考图5，离子粒种通过电绝缘层10注入(由箭头示意性地示出)供体衬底中。
注入的粒种通常包括氢和/或氦。
选择注入的粒种的剂量和能量以形成位于未掺杂的外延层101中的弱化区11。所述弱化区11在层101中限定了待转移的薄层12。所述待转移的层12的厚度可以在4nm至100nm之间。
参考图6，供体衬底1通过电绝缘层10结合到载体衬底2。
载体衬底2是例如由硅制成的半导体衬底，该半导体衬底具有高电阻率，例如大于500Ω.cm，优选地大于或等于1000Ω.cm。
特别有利地，载体衬底是具有高间隙氧含量的硅衬底，即，大于20旧ppma的含量(对于单位旧ppma的定义，可以参考Robert Kurt Graupner的论文，"A Study of OxygenPrecipitation in Heavily Doped Silicon"(1989)，博硕士学位论文(Dissertationsand Theses)，论文1218)的硅衬底。这种衬底通常使用缩写“HiOi”表示。间隙氧原子在热处理的作用下易于沉淀，从而形成由氧沉淀形成的大量缺陷，称为“体微缺陷”(BMD)，其阻挡在高温热处理期间产生的位错，这有利于保持载体衬底的结晶质量。
在实践中，为了使用这种HiOi衬底来制造FDSOI衬底，在结合之前，所述方法包括在足以使间隙氧沉淀并形成所述BMD的温度下热处理载体衬底的步骤。这种热处理通常可以在达到1000℃量级的温度持续12小时的热循环中执行。
此外，HiOi衬底通常包括大量称为COP(术语“源于晶体的颗粒”的首字母缩写)的晶体缺陷，其在FDSOI衬底中是不期望的。有利地，所述制造方法因此包括“耗尽”热处理，旨在使氧扩散到载体衬底外部。在实践中，该处理可以与用于沉淀间隙氧的热处理同时执行，只要载体衬底的表面是自由的，也就是说没有被氧化，以便允许氧扩散到衬底之外。在这种情况下，该沉淀/扩散热处理应该在载体衬底上形成电绝缘层之前执行。
作为替代方案，所属领域的技术人员可选择具有低或中等间隙氧含量(即，分别为小于10旧ppma的含量、在10旧ppma与20旧ppma之间的含量)的硅衬底作为载体衬底。这种衬底通常分别使用缩写“LowOi”、“MidOi”来表示。在这种情况下，上述沉淀和/或扩散热处理不是必要的。
可以通过例如使用氧等离子体制备电绝缘表面的方法来补充所述结合。
参考图7，供体衬底1沿着弱化区11分离。以本身已知的方式，可以通过在弱化区附近施加机械应力、通过热处理或通过任何其他适当的手段来引起所述分离。
在该分离结束时，薄层12已经从供体衬底转移到载体衬底，并且获得包括载体衬底2、电绝缘接合层10和转移层12的FDSOI结构。
然后对所述结构进行常规地对FDSOI衬底实施的精加工处理。该精加工处理特别包括如在导言中提到的转移层的热平滑(“批量退火”)。
在一些实施方式中，该平滑处理包括将一批FDSOI结构放置在炉中，将温度从环境温度(20℃)缓慢升高到1500℃至1200℃量级的温度，然后将该结构在该温度下保持几分钟，优选地大于15分钟。
尽管该平滑工艺的热预算足够高以允许结构中存在的掺杂剂扩散，但是晶种结构中的掺杂剂已经通过外延层101和电绝缘层10(其不包含任何这样的掺杂剂)保持足够远离结合界面，以便不扩散到载体衬底2中。因此，载体衬底的电阻率不受影响，即使在其靠近结合界面的部分中。
因此，如此形成的FDSOI结构对于射频应用(特别是在mmWave波段)是全功能的。
此外，在分离结束时，在分离之后，供体衬底的剩余部分1’可以被回收，以便允许形成能够用于新的转移层的新的供体衬底。如图7所例示，供体衬底的剩余部分1’包括晶种衬底100、中间层102(如果存在的话)和外延层101的尚未转移到载体衬底的部分120。
参考图8，回收的第一步骤包括相对于中间层102选择性地蚀刻未从外延层101转移的部分120。为此，可以通过适当的蚀刻溶液来实现湿法蚀刻。
参考图9，回收的第二步骤包括相对于晶种衬底100选择性地蚀刻中间层102。为此，可以通过适当的蚀刻溶液来实现湿法蚀刻。
接下来，可以通过在所述晶种衬底100上依次形成新的中间层102’(参见图10)和新的未掺杂的外延层101’(参见图11)来形成新的供体衬底。
与回收包括直接位于晶种衬底上的外延层的供体衬底相比，该回收方法是有利的。
具体地，在其中外延层直接形成在晶种衬底上的供体衬底的情况下，不可能相对于晶种衬底选择性地蚀刻未从外延层转移的部分，因为晶种衬底的材料和外延层的材料具有类似的组分，其不同之处仅在于它们的掺杂水平。在这种情况下，回收供体衬底的剩余部分需要使用化学机械抛光(CMP)工艺抛光供体衬底的剩余部分的两个面，以便在生长新的外延层之前移除未从外延层转移的所有部分，接着清洁晶种衬底的表面。因此，每个回收序列消耗晶种衬底的厚度的一部分，从而限制所述衬底的可能使用的次数。
相比之下，当供体衬底包括在晶种衬底与外延层之间执行蚀刻终止层的功能的中间层时，回收方法可仅基于不消耗晶种衬底的材料的蚀刻步骤。因此，晶种衬底可以无限的方式重复使用，从而降低获得供体衬底的成本。

Claims (9)

1.一种制造用于射频应用的绝缘体上半导体衬底的方法，所述方法包括以下步骤：
-通过在p掺杂的半导体晶种衬底(100)上外延生长未掺杂的半导体层(101)来形成供体衬底(1)；
-在未掺杂的外延半导体层(101)上形成电绝缘层(10)；
-通过所述电绝缘层(10)注入离子粒种，以在所述未掺杂的外延半导体层(101)中形成限定了待转移的半导体薄层(12)的弱化区(11)；
-提供电阻率大于或等于500Ω.cm的半导体载体衬底(2)；
-经由所述电绝缘层(10)将所述供体衬底(1)结合到所述载体衬底(2)；
-沿着所述弱化区(11)分离所述供体衬底(1)，以将所述半导体薄层(12)从所述供体衬底(1)转移到所述载体衬底(2)。
2.根据权利要求1所述的方法，其中，所述未掺杂的外延半导体层(101)的厚度在10nm至1000nm之间。
3.根据权利要求1至3中的一项所述的方法，其中，所述晶种衬底(100)是硼掺杂的。
4.根据权利要求1至3中的一项所述的方法，其中，形成电绝缘层(10)的步骤包括对所述未掺杂的外延半导体层(101)的材料进行热氧化。
5.根据权利要求1至4中的一项所述的方法，其中，形成供体衬底(1)的步骤包括在所述晶种衬底(100)与所述未掺杂的外延半导体层(101)之间形成由与所述外延半导体层(101)的材料不同的材料制成的中间层(102)，选择所述中间层(102)的材料以允许相对于所述中间层(102)选择性地蚀刻所述未掺杂的外延层(101)。
6.根据权利要求5所述的方法，其中，所述未掺杂的外延层(101)的材料是硅，并且所述中间层(102)的材料是锗含量小于或等于30％的硅锗。
7.根据权利要求5或6所述的方法，所述方法包括以下步骤：在所述分离之后，相对于所述中间层(102)选择性地蚀刻所述未掺杂的外延半导体层(101)的剩余部分，并且然后相对于所述晶种衬底(100)选择性地蚀刻所述中间层(102)，并且通过在所述晶种衬底(100)上依次形成新的中间层(102’)和新的未掺杂的外延层(101’)来形成新的供体衬底(1)。
8.根据权利要求1至7中的一项所述的方法，其中，所述电绝缘层(10)的厚度在10nm至150nm之间。
9.根据权利要求1至8中的一项所述的方法，其中，所转移的半导体层(12)的厚度在4nm至300nm之间。
CN202180034312.2A 2020-05-18 2021-05-18 制造用于射频应用的绝缘体上半导体衬底的方法 Pending CN115552592A (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
FR2004971 2020-05-18
FR2004971A FR3110283B1 (fr) 2020-05-18 2020-05-18 Procédé de fabrication d’un substrat semi-conducteur sur isolant pour applications radiofréquences
PCT/FR2021/050870 WO2021234277A1 (fr) 2020-05-18 2021-05-18 Procede de fabrication d'un substrat semi-conducteur sur isolant pour applications radiofrequences

Publications (1)

Publication Number Publication Date
CN115552592A true CN115552592A (zh) 2022-12-30

Family

ID=72178709

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202180034312.2A Pending CN115552592A (zh) 2020-05-18 2021-05-18 制造用于射频应用的绝缘体上半导体衬底的方法

Country Status (8)

Country Link
US (1) US20230207382A1 (zh)
EP (1) EP4154306A1 (zh)
JP (1) JP2023526902A (zh)
KR (1) KR20230011297A (zh)
CN (1) CN115552592A (zh)
FR (1) FR3110283B1 (zh)
TW (1) TW202147400A (zh)
WO (1) WO2021234277A1 (zh)

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8101500B2 (en) * 2007-09-27 2012-01-24 Fairchild Semiconductor Corporation Semiconductor device with (110)-oriented silicon
FR2928775B1 (fr) * 2008-03-11 2011-12-09 Soitec Silicon On Insulator Procede de fabrication d'un substrat de type semiconducteur sur isolant
JP6447439B2 (ja) * 2015-09-28 2019-01-09 信越半導体株式会社 貼り合わせｓｏｉウェーハの製造方法

Also Published As

Publication number Publication date
TW202147400A (zh) 2021-12-16
JP2023526902A (ja) 2023-06-26
FR3110283A1 (fr) 2021-11-19
WO2021234277A1 (fr) 2021-11-25
EP4154306A1 (fr) 2023-03-29
KR20230011297A (ko) 2023-01-20
US20230207382A1 (en) 2023-06-29
FR3110283B1 (fr) 2022-04-15

Similar Documents

Publication Publication Date Title
KR101870476B1 (ko) 핸들 웨이퍼에 고 비저항 영역을 갖는 실리콘-온-인슐레이터 구조체 및 그러한 구조체를 제조하는 방법
CN107430982B (zh) 贴合式半导体晶圆以及贴合式半导体晶圆的制造方法
US7645684B2 (en) Wafer and method of producing a substrate by transfer of a layer that includes foreign species
KR101340002B1 (ko) Ｓｏｉ웨이퍼의 제조방법
US20040150006A1 (en) Semiconductor structure for providing strained crystalline layer on insulator and method for fabricating same
US7186628B2 (en) Method of manufacturing an SOI wafer where COP's are eliminated within the base wafer
US20050282358A1 (en) Method for transferring an electrically active thin layer
KR101380514B1 (ko) 반도체 기판의 제조 방법
US8389382B2 (en) Method for manufacturing bonded wafer
US20100052093A1 (en) Semiconductor substrate and method of manufacturing the same
CN115552592A (zh) 制造用于射频应用的绝缘体上半导体衬底的方法
US6740565B2 (en) Process for fabrication of a SIMOX substrate
US20230215760A1 (en) Method for manufacturing a semiconductor-on-insulator substrate for radiofrequency applications
US11456204B1 (en) Silicon-on-insulator wafer and low temperature method to make thereof
US20040187769A1 (en) Method of producing SOI wafer
JP2003142668A (ja) Ｓｉｍｏｘ基板の製造方法
JP2004343046A (ja) ヘテロエピタキシのためのコンプライアント基板、ヘテロエピタキシャル構造、及びコンプライアント基板を製造する方法
KR20010016973A (ko) 퍼펙트 풀리 디플레션 스마트컷 웨이퍼의 제조방법

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination