KR20230011297A - 무선 주파수 응용을 위한 반도체-온-절연체 기판을 제조하는 공정 - Google Patents

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KR20230011297A
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왈터 슈와젠바흐
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Abstract

무선 주파수 응용을 위한 반도체-온-절연체 기판 제조 공정
본 발명은 무선 주파수 응용을 위한 반도체-온-절연체 기판을 제조하는 방법에 관한 것이며, 이 방법은,
- p-도핑된 반도체 시드 기판(100) 상에 도핑되지 않은 반도체 층(101)의 에피택셜 성장을 통해 도너 기판(1)을 형성하는 단계,
- 도핑되지 않은 에피택셜 반도체 층(101) 상에 전기 절연 층(10)을 형성하는 단계,
- 상기 전기 절연 층(10)을 통해 이온 종을 주입하여, 도핑되지 않은 에피택셜 반도체 층(101)에, 전사될 반도체 박층(12)을 정의하는 약화된 영역(11)을 형성하는 단계,
- 500 Ω.cm 이상의 전기 저항을 갖는 반도체 캐리어 기판(2)을 제공하는 단계,
- 전기 절연 층(10)을 통해 도너 기판(1)을 캐리어 기판(2)에 본딩하는 단계,
- 반도체 박층(12)을 도너 기판(1)으로부터 캐리어 기판(2)으로 전사하기 위해 약화된 영역(11)을 따라 도너 기판(1)을 분리하는 단계를 포함한다.

Description

무선 주파수 응용을 위한 반도체-온-절연체 기판을 제조하는 공정
본 발명은 무선 주파수 응용을 위한 반도체-온-절연체 기판을 제조하는 공정에 관한 것이다.
반도체 기판 내에 또는 반도체 기판 상에 형성되는 무선 주파수 전자 부품들은 상기 기판들의 특성들에 의해 야기되는 감쇠 현상에 특히 민감하다.
이를 위해, 높은 전기 저항, 즉 500 Ω·cm보다 큰 전기 저항을 갖는 반도체 기판들, 특히 벌크 실리콘 기판들이 일반적으로 사용된다.
또한, FDSOI(fully depleted semiconductor on insulator) 반도체-온-절연체 기판들은 반도체 기판들에 대한 유익한 대안들로 보인다. FDSOI 기판들은 캐리어 기판, 전기 절연 층 및 전자 부품들이 제조될 수 있는 반도체 박층을 연속적으로 포함한다. FDSOI 기판에서, 반도체 층의 두께는 상기 층에 형성되는 트랜지스터의 도전 채널의 완전한 공핍을 허용하기에 충분히 얇다. 이러한 층은 일반적으로 수십 나노미터의 두께를 갖는다. 일반적으로 산화물로 구성되는 전기 절연 층은 일반적으로 BOX(Buried Oxide)라고도 한다. FDSOI 기판을 제조하는 공정은, 반도체 층 및 전기 절연 층의 두께와 관련하여 높은 정확도를 달성할 뿐만 아니라, 기판 내에서 그리고 동일한 제조 배치(batch) 내에서 기판마다 이러한 두께들의 큰 균일성을 달성하는 것을 목표로 한다.
따라서, 무선 주파수 응용들의 경우, 높은 전기 저항을 갖는 반도체 재료로 구성되는 캐리어 기판으로 FDSOI 기판을 형성하는 것이 유리할 수 있다.
FDSOI 기판을 제조하는 공정이 도 1a 내지 도 1c에 개략적으로 도시되어 있다. 이 공정은 공정 명칭 Smart Cut™으로도 알려진 도너 기판에서 캐리어 기판으로의 층 전사(layer transfer)를 구현한다.
도 1a를 참조하면, 예를 들어 실리콘 산화물(SiO2)로 이루어진 전기 절연 층(10)으로 덮이는, 예를 들어 실리콘으로 이루어진 도너 기판(1)이 제공된다.
화살표에 의해 개략적으로 나타나 있는 바와 같이, 예를 들어 수소 및/또는 헬륨 이온들을 사용하여, 전기 절연 층(10)을 통해 이온 종 주입이 수행되며, 이에 따라 도너 기판(1)에 약화된 영역(11)을 형성하게 된다. 상기 약화된 영역(11)은 전사될 박층(thin layer)(12)을 정의한다.
도 1b를 참조하면, 이렇게 주입되는 도너 기판(1)은 나중에 본딩 층의 기능을 수행하게 되는 전기 절연 층을 통해 캐리어 기판(2)에 본딩된다. 캐리어 기판(2)은 유리하게는 높은 전기 저항을 갖는 예를 들어 실리콘으로 이루어진 반도체 기판일 수 있다.
도 1c를 참조하면, 도너 기판(1)이 약화된 영역(11)을 따라 분리되며, 그 결과로 박층(12)이 캐리어 기판(2)으로 전사된다.
그 다음, 전사되는 층에 마무리 처리가 수행되어, 주입과 관련된 결함을 수정하고 상기 층의 자유 표면을 평탄하게 만든다.
따라서, 반도체-온-절연체 기판이 얻어진다.
FDSOI 기판의 경우, 전사되는 반도체 층의 목표 두께는 각 기판 내에서 그리고 본 공정을 사용하여 제작되는 다양한 기판들 사이에서, 목표 값에 대해 ± 5
Figure pct00001
의 최대 변동으로 4 nm 내지 100 nm이다. 이러한 전사되는 층의 균일성과 매우 낮은 거칠기는 "배치 어닐링(batch anneal)"이라 불리는 마무리 공정을 사용하여 달성될 수 있으며, 이것은 복수의 기판들을 동시에 처리하기 위해 노(furnace)에서 유리하게 수행되는 긴 고온 평탄화(smoothing) 공정이다. 이러한 "배치 어닐링"은 일반적으로 1150 내지 1200℃의 온도에서 수 분, 일반적으로 15분 이상 동안 실행된다. 이 평탄화를 통해, 전사되는 반도체 층이 후속 트랜지스터들의 제조와 호환되는 표면 거칠기 수준으로 될 수 있다.
그러나, 이 공정은 무선 주파수 응용들, 특히 극도로 높은 주파수 응용들, 즉 30 내지 300GHz의 주파수 대역에서 유해하다. 이 주파수 대역을 "mmWave"라고도 한다.
구체적으로, 캐리어 기판은 높은 전기 저항을 가지므로 약하게 도핑된다. 따라서 캐리어 기판은 일반적으로 도너 기판보다 실질적으로 덜 도핑(예를 들어, 붕소 도핑(boron-doped))되며, 다시 말해서 전사되는 박층보다 덜 도핑된다.
그러나, 전사되는 박층과 캐리어 기판 사이의 이러한 도핑 수준의 차이로 인해, FDSOI 기판의 마감 처리의 높은 열 버짓(thermal budget)의 영향과, 더 적은 정도의 본딩 및/또는 분리의 열 버짓의 영향 하에, 붕소 원자들이 전기 절연 층을 통해 캐리어 기판으로 확산되며, 이에 따라 전기 절연 층으로부터 연장되는 표면 부분에서 전기 저항의 감소가 발생한다.
이제, 이 표면 부분이 캐리어 기판 속으로 몇 마이크로미터 깊이로 확장되더라도, 이 영역의 전기 저항이 감소하면 mmWave 파들에 대한 상당한 전기 손실이 발생하게 된다.
본 발명의 일 목적은 무선 주파수 응용에 적합한 FDSOI 반도체-온-절연체 기판을 제조하는 공정을 정의하여, 캐리어 기판의 높은 저항률을 전기 절연 층에 가깝게 유지하는 것을 가능하게 하는 것이다.
이를 위해, 본 발명은 무선 주파수 응용을 위한 반도체-온-절연체 기판을 제조하는 공정을 제안하며, 이 공정은,
- p-도핑된 반도체 시드 기판 상에 도핑되지 않은 반도체 층의 에피택셜 성장을 통해 도너 기판을 형성하는 단계,
- 도핑되지 않은 에피택셜 반도체 층 상에 전기 절연 층을 형성하는 단계,
- 도핑되지 않은 에피택셜 반도체 층에, 전달될 반도체 박층을 정의하는 약화된 영역을 형성하기 위해 상기 전기 절연 층을 통해 이온 종을 주입하는 단계,
- 500 Ω.cm 이상의 전기 저항을 갖는 반도체 캐리어 기판을 제공하는 단계.
- 전기 절연 층을 통해 도너 기판을 캐리어 기판에 본딩하는 단계,
- 반도체 박층을 도너 기판으로부터 캐리어 기판으로 전사하기 위해 약화된 영역을 따라 도너 기판을 분리하는 단계를 포함한다.
이 공정에 따를 경우, 시드 기판의 도펀트는 캐리어 기판으로 확산될 수 없도록 에피택셜 층 및 전기 절연 층(이러한 도펀트를 포함하지 않음)에 의해 본딩 계면에서 충분히 멀리 유지된다. 따라서 캐리어 기판의 전기 저항은 본딩 계면에 가까운 부분에서도 영향을 받지 않는다.
일부 실시예들에서, 도핑되지 않은 에피택셜 반도체 층은 10 내지 1000 nm 사이의 두께를 갖는다.
일부 실시예들에서, 시드 기판은 붕소 도핑되어 있다.
일부 실시예들에서, 전기 절연 층을 형성하는 단계는 도핑되지 않은 에피택셜 반도체 층의 재료를 열 산화시키는 단계를 포함한다.
일부 실시예들에서, 도너 기판을 형성하는 단계는 시드 기판과 도핑되지 않은 에피택셜 반도체 층 사이에, 중간 층에 대한 도핑되지 않은 에피택셜 층의 선택적 에칭을 허용하도록 선택된 에피택셜 반도체 층의 재료와 다른 재료로 이루어진 중간 층을 형성하는 단계를 포함한다.
일부 실시예들에서, 도핑되지 않은 에피택셜 층의 재료는 실리콘이고, 중간 층의 재료는 30% 이하의 게르마늄 함량을 갖는 실리콘-게르마늄이다.
일부 실시예들에서, 이 공정은, 분리하는 단계 이후에, 중간 층에 대해 도핑되지 않은 에피택셜 반도체 층의 나머지 부분을 선택적 에칭한 다음, 시드 기판에 대해 중간 층을 선택적 에칭하는 단계, 및 시드 기판 상에 새로운 중간 층 및 새로운 도핑되지 않은 에피택셜 층을 연속적으로 형성하여 새로운 도너 기판을 형성하는 단계를 포함한다.
일부 실시예들에서, 전기 절연 층은 10 내지 150 nm의 두께를 갖는다.
일부 실시예들에서, 전사되는 반도체 층은 4 내지 300 nm 사이의 두께를 갖는다.
추가 특징들 및 이점들은 첨부된 도면들을 참조하여 다음의 상세한 설명으로부터 명백해질 것이며, 여기서:
도 1a는 도너 기판 상에 배열되는 전기 절연 층을 통한 원자 종의 주입의 개략적인 단면도이다.
도 1b는 도 1a의 주입을 거친 도너 기판을, 캐리어 기판에 본딩하는 개략적인 단면도이다.
도 1c는 도 1b의 도너 기판으로부터 캐리어 기판으로의 박층 전사의 개략적인 단면도이다.
도 2는 도핑된 시드 기판 상에 도핑되지 않은 에피택셜 층을 성장시킴으로써 도너 기판을 형성하는 개략적인 단면도이다.
도 3은 도 2의 에피택셜 층 상에 전기 절연 층을 형성하는 개략적인 단면도이다.
도 4는 시드 기판과 도핑되지 않은 층 사이에 중간 층을 성장시키는 것을 포함하는, 도 2 및 도 3에 대한 대안의 개략적인 단면도이다.
도 5는 전기 절연 층을 통해 도 4의 도너 기판으로 이온 종을 주입하는 개략적인 단면도이다.
도 6은 도 5의 도너 기판과 높은 전기 저항을 갖는 캐리어 기판의 본딩에 대한 개략적인 단면도이다.
도 7은 도너 기판으로부터 캐리어 기판으로의 박층 전사의 개략적인 단면도이다.
도 8은 도 7의 전사로 인한 나머지 도너 기판을 재활용하는 제 1 단계의 개략적인 단면도이다.
도 9는 도너 기판의 나머지를 재활용하는 제 2 단계의 개략적인 단면도이다.
도 10은 재활용으로 인한 시드 기판 상의 새로운 중간 층의 성장에 대한 개략적인 단면도이다.
도 11은 도 10의 중간 층 상의 새로운 도핑되지 않은 반도체 층의 에피택셜 성장의 개략적인 단면도이다.
도면들을 더 명확하게 하기 위해, 다양한 층들이 반드시 축척으로 표시되는 것은 아니다.
다양한 도면들에 대한 동일한 참조 부호들은, 유사하거나 최소한 동일한 기능을 수행하는 요소들을 나타낸다.
제조 공정은 Smart Cut™ 공정에서 통상적으로 사용되는 p-도핑된 시드 기판 상에 도핑되지 않은 반도체 에피택셜 층을 형성함으로써 도너 기판으로부터 캐리어 기판으로의 도펀트들의 확산을 방지하며, 시드 기판 및 도너 기판을 형성하는 에피택셜 층으로 구성되는 어셈블리는 이온 종 주입을 수용하고 캐리어 기판에 본딩되도록 의도된다.
상기 에피택셜 층의 두께는 전사될 반도체 층의 두께보다 크다.
따라서, FDSOI 기판을 제조하기 위한 공정을 통해, 도펀트들을 포함하는 시드 기판이 에피택셜 층 및 전기 절연 층에 의해 캐리어 기판으로부터 분리되며, 이에 따라 임의의 이러한 도펀트들을 포함하지 않는 캐리어 기판과 도너 기판 사이의 본딩을 보장한다.
도 2는 도너 기판(1)의 형성을 예시한 것이다.
상기 도너 기판(1)은 실리콘과 같은 단결정 반도체 재료로 이루어진 시드 기판(100)을 포함한다.
상기 시드 기판(100)은 10E15 at/cm3 정도의 p-타입 도펀트들(예를 들어 붕소)의 농도를 갖는다. 이러한 기판은 특히 마이크로일렉트로닉스 산업에서 표준이며 비용 효율적인 가격으로 이용 가능하다.
단결정 반도체 에피택셜 층(101)이 시드 기판(100) 상에서 에피택셜하게 성장된다. 에피택시 조건들은 층(101)에서 도펀트들의 존재를 피하거나 적어도 최소화하도록 선택된다. 어떤 경우든, 층(101) 내의 도펀트들의 농도는 시드 기판(100) 내의 도펀트들의 함량보다 낮다. 바람직하게는, 층(101) 내의 도펀트들의 농도는 1E14 at/cm3보다 낮고, 가능한 경우 1E13 at/cm3 정도이다.
층(101)의 우수한 결정질 품질을 보장하기 위해, 상기 층의 재료는 유리하게는 시드 기판(100)의 것에 가까운 격자 파라미터를 가지며, 시드 기판은 단결정 층(101)의 성장을 위한 시드로서 작용한다.
일부 실시예들에서, 에피택셜 층은 시드 기판과 동일한 재료(도펀트들이 없음)로 형성된다.
도핑되지 않은 에피택셜 반도체 층의 두께는 10 내지 1000 nm 사이로, Smart Cut™ 공정을 사용하여 전사될 층의 두께보다 크다.
이러한 복합 도너 기판을 형성하면, 도핑되지 않은 벌크 기판의 비용보다 낮은 비용으로, 도너 기판으로부터 캐리어 기판으로 전사될 층에서 도펀트들의 존재를 제한하는 것을 가능하게 한다. 구체적으로, 전사될 층의 결정질 품질을 정의하는 것이 에피택시이기만 하다면, 전통적으로 사용되는 도너 기판들의 품질보다 낮은 품질의 시드 기판을 사용하는 것이 가능하다.
도 3을 참조하면, 도핑되지 않은 에피택셜 반도체 층(101) 상에 전기 절연 층(10)이 형성된다. 상기 층(10)은 특히 주입 동안 원자 종의 직접 경로들("채널링(channelling)"이라는 용어로 알려진 현상)을 최소화하는 것을 가능하게 한다. 또한, 층(10)은 도너 기판과 캐리어 기판 사이의 본딩 층의 기능을 수행한다.
특히 유리하게는, 층(10)은 산화물 층이어서, 캐리어 기판의 반도체 재료와의 우수한 품질의 본딩을 보장한다.
층(10)은 특히 도핑되지 않은 에피택셜 층(101)의 열 산화를 통해 형성될 수 있다. 이에 의해 층(10)에는 도펀트들이 실질적으로 없다.
일 대안으로서, 도 4에 도시된 바와 같이, 도핑되지 않은 에피택셜 층(101)은 시드 기판(100) 상에 직접 형성되지 않고, 시드 기판(100) 상에 미리 형성되는 중간 층(102) 상에 형성된다.
중간 층(102)은 에피택셜 층의 재료와 상이한 재료로 형성되는 단결정 반도체 층이다. 상기 재료는 유리하게는 중간 층(102)에 대한 도핑되지 않은 에피택셜 층(101)의 선택적 에칭을 가능하게 하도록 선택되는 한편, 동시에, 우수한 결정질 품질을 갖는 층(101)의 성장을 가능하게 하도록 층(101)의 것에 충분히 가까운 격자 파라미터들을 갖는다.
예를 들어, 도핑되지 않은 에피택셜 층(101)의 재료가 실리콘인 경우, 중간 층(102)의 재료는 유리하게는 게르마늄 함량이 30% 이하인 실리콘-게르마늄이다.
중간 층(102)은 시드 기판(100) 상에 에피택셜하게 형성될 수 있다. 바람직하게는, 중간 층의 재료는 또한 우수한 결정질 품질을 갖는 중간 층(102)의 성장을 가능하게 하도록 시드 기판(100)의 것과 충분히 가까운 격자 파라미터를 갖는다.
중간 층(102)의 두께는 10 내지 100 nm일 수 있다.
도 3을 참조하여 전술한 전기 절연 층(10)은 도핑되지 않은 에피택셜 반도체 층(101) 상에 형성된다.
다음 도면들이 중간 층(102)을 포함하는 도너 기판의 실시예를 도시하고 있지만, 도 3에 도시된 바와 같이, 도너 기판이 시드 기판 상에 직접 형성되는 에피택셜 층을 포함하는 실시예에도 적용 가능함은 물론이다.
도 5를 참조하면, 전기 절연 층(10)을 통해 이온 종이 도너 기판으로 주입된다(화살표들에 의해 개략적으로 표시됨).
주입되는 종은 일반적으로 수소 및/또는 헬륨을 포함한다.
주입되는 종의 도즈(dose) 및 에너지는 도핑되지 않은 에피택셜 층(101)에 위치한 약화된 영역(11)을 형성하도록 선택된다. 상기 약화된 영역(11)은 층(101)에서 전사될 박층(12)을 정의한다. 전사될 상기 층(12)의 두께는 4 내지 100 nm일 수 있다.
도 6을 참조하면, 도너 기판(1)은 전기 절연 층(10)을 통해 캐리어 기판(2)에 본딩된다.
캐리어 기판(2)은 예를 들어 500 Ω.cm보다 크며, 바람직하게는 1000 Ω.cm보다 크거나 같은 높은 전기 저항을 갖는, 예를 들어 실리콘으로 이루어진 반도체 기판이다.
특히 유리하게는, 캐리어 기판은 높은 격자간 산소 함량(interstitial oxygen content), 즉 20 old ppma보다 큰 함량을 갖는 실리콘 기판이다(단위 old ppma의 정의에 대해서는 Robert Kurt Graupner의 "A Study of Oxygen Precipitation in Heavily Doped Silicon" (1989), Dissertations and Theses, Paper 1218의 논문을 참조할 수 있다). 이러한 기판은 일반적으로 약어 "HiOi"를 사용하여 표시된다. 격자간 산소 원자들이 열처리의 영향으로 침전되기 쉬우므로, 산소 침전물에 의해 형성되는 "벌크 미세 결함(Bulk Micro Defect; BMD)"이라 불리는 다수의 결함들을 형성하게 되며, 이것은 고온 열처리 중에 발생하는 전위(dislocation)들을 차단하여 캐리어 기판의 결정질 품질을 보존하는데 유리하다.
실제로, 이러한 HiOi 기판을 사용하여 FDSOI 기판을 제조하기 위해, 본 공정은 본딩 이전에, 격자간 산소가 침전되어 상기 BMD를 형성하게 하기에 충분한 온도에서 캐리어 기판을 열처리하는 단계를 포함한다. 이러한 열처리는 일반적으로 12시간 동안 지속되는 1000℃ 정도의 온도에 도달하는 열 사이클(thermal cycle)에서 수행될 수 있다.
또한, HiOi 기판은 일반적으로 COP(crystal originated particle)로 불리는 다수의 결정질 결함들을 포함하며, 이것은 FDSOI 기판에서 바람직하지 않다. 유리하게는, 따라서 본 제조 공정은 캐리어 기판 외부로 산소를 확산시키는 것을 목표로 하는 "공핍(depletion)" 열처리를 포함한다. 실제로, 이 처리는 캐리어 기판의 표면이 자유롭기만 하다면, 즉 산소가 기판 외부로 확산될 수 있도록 산화되지 않는 한, 격자간 산소를 침전시키기 위한 열처리와 동시에 수행될 수 있다. 이 경우, 이러한 침전/확산 열처리는 캐리어 기판 상에 전기 절연 층을 형성하기 이전에 수행되어야 한다.
일 대안으로서, 당업자는 캐리어 기판에 대해, 격자간 산소 함량이 낮거나 중간인 실리콘 기판, 즉 10 old ppma 미만, 각각 10 내지 20 old ppma의 함량을 선택할 수 있다. 이러한 기판은 일반적으로 약어 "LowOi", 각각 "MidOi"를 사용하여 표시된다. 이 경우, 전술한 침전 및/또는 확산 열처리들은 필요하지 않다.
본딩은 가능하게는 예를 들어 산소 플라즈마(oxygen plasma)를 사용하여 전기 절연 표면을 준비하는 공정에 의해 보완될 수 있다.
도 7을 참조하면, 도너 기판(1)은 약화된 영역(11)을 따라 분리된다. 그 자체로 알려진 방식으로, 상기 분리는 열 처리에 의해 또는 임의의 다른 적절한 수단에 의해 약화된 영역에 가까운 기계적 응력을 가함으로써 야기될 수 있다.
이 분리가 종료될 시에, 박층(12)이 도너 기판으로부터 캐리어 기판으로 전사되며, 캐리어 기판(2), 전기 절연성 본딩 층(10) 및 전사되는 층(12)을 포함하는 FDSOI 구조가 얻어진다.
그 다음, 상기 구조는 FDSOI 기판들에 대해 통상적으로 실행되는 마무리 처리를 받게 된다. 이러한 마무리 처리는 특히 도입부에서 언급한 바와 같이 전사되는 층의 열 평탄화("배치 어닐링")를 포함한다.
일부 실시예들에서, 이 평탄화 공정은 FDSOI 구조들의 배치를 노(furnace)에 배치하고, 주위 온도(20℃)에서 1500 내지 1200℃ 정도의 온도까지 온도를 서서히 증가시킨 다음, 수 분 동안, 바람직하게는 15분 이상 동안 이 온도에서 구조물을 유지하는 것으로 이루어진다.
이 평탄화 공정의 열 버짓은 구조물에 존재하는 도펀트들이 확산될 수 있을만큼 충분히 높지만, 시드 구조물의 도펀트들이 에피택셜 층(101) 및 전기 절연 층(10)(이러한 어떤 도펀트들도 포함하지 않음)에 의해 본딩 계면에서 충분히 멀리 유지되어, 캐리어 기판(2) 내로 확산되지 않도록 한다. 따라서, 캐리어 기판의 전기 저항은 본딩 계면에 가까운 부분에서도, 영향을 받지 않게 된다.
따라서, 형성되는 FDSOI 구조는 특히 mmWave 대역에서 무선 주파수 응용들에 대해 완전하게 기능한다.
또한, 분리 종료 시, 분리 이후, 도너 기판의 나머지(1')는 새로운 전사층에 사용될 수 있는 새로운 도너 기판의 형성을 가능하게 하기 위해 재활용될 수 있다. 도 7에 도시된 바와 같이, 도너 기판의 나머지(1')는 시드 기판(100), 중간 층(102)(존재하는 경우) 및 캐리어 기판으로 전사되지 않은 에피택셜 층(101)의 부분(120)을 포함한다.
도 8을 참조하면, 재활용의 제 1 단계는 중간 층(102)에 대해 에피택셜 층(101)으로부터 전사되지 않은 부분(120)을 선택적으로 에칭하는 것을 포함한다. 이를 위해, 습식 에칭(wet etching)이 적절한 에칭 용액에 의해서 실행될 수 있다.
도 9를 참조하면, 재활용의 제 2 단계는 시드 기판(100)에 대해 중간 층(102)을 선택적으로 에칭하는 것을 포함한다. 이를 위해, 습식 에칭이 적절한 에칭 용액에 의해 실행될 수 있다.
다음으로, 상기 시드 기판(100) 상에 연속적으로, 새로운 중간 층(102')(도 10 참조) 및 도핑되지 않은 새로운 에피택셜 층(101')(도 11 참조)을 형성함으로써 새로운 도너 기판을 형성하는 것이 가능하다.
이러한 재활용 공정은 시드 기판 상에 직접 에피택셜 층을 포함하는 도너 기판을 재활용하는 것과 비교하여 유리하다.
구체적으로, 에피택셜 층이 시드 기판 상에 직접 형성되는 도너 기판의 경우, 시드 기판 및 에피택셜 층의 재료들이 예를 들어 도핑 수준의 면에서만 상이한 유사 조성들을 갖는다는 점에서, 시드 기판에 대해 에피택셜 층으로부터 전사되지 않은 부분을 선택적으로 에칭하는 것은 불가능하다. 이 경우, 도너 기판의 나머지 부분을 재활용하려면, 에피택셜 층에서 전사되지 않은 부분을 모두 제거하기 위해 화학적-기계적 연마(Chemical-Mechanical Polishing; CMP) 공정을 사용하여 도너 기판의 나머지 부분의 두 면들을 연마한 다음, 새로운 에피택셜 층을 성장시키기 이전에 시드 기판의 표면들을 청소해야 한다. 따라서, 각 재활용 시퀀스가 시드 기판의 두께의 일부를 소모하게 되고, 이에 의해 상기 기판의 가능한 사용 횟수를 제한하게 된다.
대조적으로, 도너 기판이 시드 기판과 에피택셜 층 사이에 에칭 스톱 층(etch stop layer)의 기능을 수행하는 중간 층을 포함할 경우, 재활용 공정은 단순히 시드 기판의 재료를 소모하지 않는 에칭 단계들에 기초할 수 있다. 따라서, 시드 기판이 무제한적으로 재사용될 수 있으며, 이에 의해 도너 기판을 얻는 비용을 절감할 수 있다.

Claims (9)

  1. 무선 주파수 응용을 위한 반도체-온-절연체 기판을 제조하는 공정으로서,
    - p-도핑된 반도체 시드 기판(100) 상에 도핑되지 않은 반도체 층(101)의 에피택셜 성장을 통해 도너 기판(1)을 형성하는 단계,
    - 상기 도핑되지 않은 에피택셜 반도체 층(101) 상에 전기 절연 층(10)을 형성하는 단계,
    - 상기 전기 절연 층(10)을 통해 이온 종(ion species)을 주입하여, 상기 도핑되지 않은 에피택셜 반도체 층(101)에, 전사될 반도체 박층(12)을 정의하는 약화된 영역(11)을 형성하는 단계,
    - 500 Ω.cm 이상의 전기 저항을 갖는 반도체 캐리어 기판(2)을 제공하는 단계,
    - 상기 전기 절연 층(10)을 통해 상기 도너 기판(1)을 상기 캐리어 기판(2)에 본딩하는 단계,
    - 상기 반도체 박층(12)을 상기 도너 기판(1)으로부터 상기 캐리어 기판(2)으로 전사하기 위해 상기 약화된 영역(11)을 따라 상기 도너 기판(1)을 분리하는 단계
    를 포함하는, 공정.
  2. 제 1 항에 있어서,
    상기 도핑되지 않은 에피택셜 반도체 층(101)은 10 내지 1000 nm 사이의 두께를 갖는, 공정.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 시드 기판(100)은 붕소 도핑되어 있는, 공정.
  4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 전기 절연 층(10)을 형성하는 단계는, 상기 도핑되지 않은 에피택셜 반도체 층(101)의 재료를 열 산화시키는 단계를 포함하는, 공정.
  5. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 도너 기판(1)을 형성하는 단계는, 상기 시드 기판(100)과 상기 도핑되지 않은 에피택셜 반도체 층(101) 사이에, 중간 층(102)에 대한 상기 도핑되지 않은 에피택셜 층(101)의 선택적 에칭을 허용하도록 선택된 상기 에피택셜 반도체 층(101)의 재료와 다른 재료로 이루어진 상기 중간 층(102)을 형성하는 단계를 포함하는, 공정.
  6. 제 5 항에 있어서,
    상기 도핑되지 않은 에피택셜 층(101)의 재료는 실리콘이고 상기 중간 층(102)의 재료는 게르마늄 함량이 30% 이하인 실리콘-게르마늄인, 공정.
  7. 제 5 항 또는 제 6 항에 있어서,
    상기 분리하는 단계 이후에, 상기 중간 층(102)에 대해 상기 도핑되지 않은 에피택셜 반도체 층(101)의 나머지 부분을 선택적 에칭한 다음, 상기 시드 기판(100)에 대해 상기 중간 층(102)을 선택적 에칭하는 단계, 및 상기 시드 기판(100) 상에 새로운 중간 층(102') 및 새로운 도핑되지 않은 에피택셜 층(101')을 연속적으로 형성하여 새로운 도너 기판(1)을 형성하는 단계를 포함하는, 공정.
  8. 제 1 항 내지 제 7 항 중 어느 한 항에 있어서,
    상기 전기 절연 층(10)의 두께가 10 내지 150 nm인, 공정.
  9. 제 1 항 내지 제 8 항 중 어느 한 항에 있어서,
    상기 전사되는 반도체 층(12)의 두께가 4 내지 300 nm 사이인, 공정.
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