KR20010016973A - 퍼펙트 풀리 디플레션 스마트컷 웨이퍼의 제조방법 - Google Patents

Abstract

본 발명은 얇고 균등한 실리콘 표면층의 두께 유지 및 COP와 큰 전위가 없어 초고집적화 반도체 소자형성에 적당한 퍼펙트 풀리 디플레션 스마트컷 웨이퍼의 제조방법을 제공한다. 본 발명은 베이컨시 및 인터스티셜 집괴가 없게 제조된 무결점 단결정 실리콘 웨이퍼를 기판으로 도입한 제 1기판의 소정깊이에 수소 이온을 주입하는 공정, 상기 제1 기판과 동일한 제2 기판의 상부에 소정 두께의 산화막을 성장시키는 공정, 상기 산화막의 상부에 상기 제1 기판을 적층하고 400∼600℃의 질소 분위기에서 어닐링을 실시하여 상기 산화막과 제1 기판, 상기 산화막과 제2 기판의 계면에서 산화실리콘층이 성장되게 하면서 접합시키는 공정, 상기 제1 기판의 상단부를 스플릿팅(splitting)하여 제1 기판을 내부의 수소 이온이 주입된 위치에서 절단시키는 공정, 상기 이온 주입 위치에서 절단된 결과물을 1200℃ 이상의 온도로 H₂또는 Ar 분위기에서 어닐링을 실시하는 공정, 상기 어닐링된 결과물의 제1 기판 상부에 1000℃ 이상의 온도로 습식 또는 건식 산화 방법에 의한 열산화를 실시하여 상기 제1 기판의 상부에 표면 산화막을 형성하는 공정으로 이루어진다.

Description

퍼펙트 풀리 디플레션 스마트컷 웨이퍼의 제조방법{Method for manufacturing the Perfect Fully Depletion Smart-Cut wafer}

본 발명은 웨이퍼 내부에 산화막을 내재시킨 퍼펙트 풀리 디플레션 스마트컷 웨이퍼(Perfect Fully Depletion Smart-Cut wafer, 이하 PFD 스마트컷 웨이퍼라 약칭함)의 제조방법에 관한 것으로, 특히 매끄러운 표면과 얇은 실리콘 표면 두께를 달성할 수 있는 PFD 스마트컷 웨이퍼의 제조방법에 관한 것이다.

최근 들어 반도체 장치가 초고집적화되면서 1GHz급 알파 CPU와 1Gbyte급 디램이 개발됨으로써 컴퓨터 산업 및 정보통신 산업의 급속한 발전이 예측되고 있다.

이러한 초고집적화 반도체 장치들은 단결정 반도체 물질로 제조된 웨이퍼로부터 출발되는데, 이러한 웨이퍼를 사용함에 있어서 반도체 장치의 초고집적화로 인하여 웨이퍼 내에 발생되는 기생 트랜지스터 및 기생 캐패시턴스를 배제하기 어려워 각 셀 소자들의 동작 신뢰성에 대한 문제가 대두된다.

따라서, 종래에는 단결정 웨이퍼의 내부에 소자 형성영역의 하부로 산화막을 내재시켜 상술한 기생 트랜지스터 및 기생 캐패시턴스의 문제점을 해결하고 있다.

산화막을 내재한 웨이퍼는 반도체 장치 제조를 위한 여러 단계의 공정절차를 거쳐 소자 형성영역 및 그 상부에 회로소자들을 형성하게 된다.

이러한 산화막을 내재한 웨이퍼는 SOI(silicon on insulation) 웨이퍼라 하는데, 이러한 SOI 웨이퍼 중에는 PFD 스마트컷 웨이퍼로 분류되는 것이 있다.

PFD 스마트컷 웨이퍼는 수소 이온을 주입한 부분에서 웨이퍼를 분리시켜 주어 소자가 형성될 영역인 실리콘 표면 두께를 얇게 한 구조로 되어 있다.

이러한 구조의 종래 PFD 스마트컷 웨이퍼의 제조방법을 설명하면 다음과 같다.

초크랄스키 법으로 성장된 잉곳으로부터 슬라이싱된 단결정 실리콘 웨이퍼를 제1 기판으로 사용하여, 기판 내부에 H⁺를 주입한다. 이때의 도즈량은 3.5×10¹⁶∼10¹⁷/㎠ 정도이다.

한편, 상기 제1 기판과 동일한 제2 기판의 상부에 열산화 공정을 통해 박스 산화막(box oxide)을 형성하고, 그 상부에 상기 제1 기판을 적층한 후 400∼600℃로 열처리하여 산화막이 제1 기판과 제2 기판에 접합되게 하는 본딩 공정을 실시한다.

이렇게 부착된 결과물의 제1 기판의 상단부를 스플릿팅(splitting)하여 제1 기판이 내부의 H⁺가 주입된 위치에서 절단되게 한다.

이러한 과정으로 상부 절단된 결과물을 1100℃에서 두 시간동안 어닐링하고, 상기 절단 과정에서 제1 기판의 표면에 성성된 요철은 표면 폴리싱에 의해 제거함으로써 PFD 스마트컷 웨이퍼의 제조를 완료한다.

이러한 종래의 PFD 스마트컷 웨이퍼의 제조방법은 다음과 같은 문제점이 있었다.

표면 실리콘층의 두께가 소자 형성에 필요한 0.1㎛보다 두껍게 된다. 만약, H⁺이온주입이 표면 실리콘층의 두께를 0.1㎛보다 작게 하는 정도의 에너지 레벨이라면, PFD 스마트컷 웨이퍼의 상부 표면에 큰 전위가 형성되는 결함과 많은 COP가 발생하게 된다. 실리콘 기판에서 나타나는 COP는 이온주입 공정에 이어지는 어닐링 공정 후 불산을 사용한 산화막 제거시에 결함 발생의 원인이 된다.

이러한 종래의 문제점을 해결하기 위해 안출된 본 발명은 균등한 실리콘 표면층의 두께 유지 및 COP와 큰 전위가 없어 초고집적화 반도체 소자형성에 적당한 PFD 스마트컷 웨이퍼의 제조방법을 제공하려는데 목적을 두고 있다.

도 1a 내지 도 1g는 본 발명의 PFD 스마트컷 웨이퍼의 제조 공정도이다.

상기 목적을 달성하기 위한 본 발명은 베이컨시 및 인터스티셜 집괴가 없게 제조된 무결점 단결정 실리콘 웨이퍼를 기판으로 도입한 제 1기판의 소정깊이에 수소 이온을 주입하는 공정, 상기 제1 기판과 동일한 제2 기판의 상부에 소정 두께의 산화막을 성장시키는 공정, 상기 산화막의 상부에 상기 제1 기판을 적층하고 400∼600℃의 질소 분위기에서 어닐링을 실시하여 상기 산화막과 제1 기판, 상기 산화막과 제2 기판의 계면에서 산화실리콘층이 성장되게 하면서 접합시키는 공정, 상기 제1 기판의 상단부를 스플릿팅(splitting)하여 제1 기판을 내부의 수소 이온이 주입된 위치에서 절단시키는 공정, 상기 이온 주입 위치에서 절단된 결과물을 1200℃ 이상의 온도로 H₂또는 Ar 분위기에서 어닐링을 실시하는 공정, 상기 어닐링된 결과물의 제1 기판 상부에 1000℃ 이상의 온도로 습식 또는 건식 산화 방법에 의한 열산화를 실시하여 상기 제1 기판의 상부에 표면 산화막을 형성하는 공정을 포함하는 것을 특징으로 하는 퍼펙트 풀리 디플레션 스마트컷 웨이퍼의 제조방법이 제공된다. 이때, 상기 제1 기판의 실리콘 표면의 두께는 상기 표면 산화막의 두께에 비해 2배 내지 2.5 배 정도인 것이 바람직하다.

이하, 도면을 참조하여 본 발명의 바람직한 실시예를 더욱 상세히 설명하기로 한다. 도 1a 내지 도 1h는 본 발명의 PFD 스마트컷 웨이퍼의 제조 공정도이다.

본 발명의 PFD 스마트컷 웨이퍼를 제조하기 위한 기판으로 무결점(pure) 단결정 실리콘 웨이퍼가 도입된다. 이러한 무결점 단결정 실리콘 웨이퍼는 본 출원인에 의해 출원된 대한민국 특허공개 1998-071243호에 그 제조방법과 구조가 개시되어 있다. 상기 무결점 단결정 실리콘 웨이퍼는 결정구조상 베이컨시 및 인터스티셜 집괴가 없으므로 후술될 스플릿팅 후에도 종전에 사용하던 일반 웨이퍼에 비해 절단면이 고르게 된다.

도 1a의 도시와 같이 상기 무결점 단결정 실리콘 웨이퍼를 제1 기판(12)으로 하여, 그 상부 전면에 도 1b의 도시와 같이 수소 이온을 3.5×10¹⁶∼10¹⁷/㎠의 도즈량으로 이온 주입하여 상기 제1 기판(12) 내부의 일정 깊이에 수소 이온에 의한 베이컨시층(12a)이 형성되게 한다.

한편, 도 1c의 도시와 같이 상기 제1 기판(12)과 동일한 제2 기판(14)의 상부에 기생 트랜지스터 및 기생 캐패시턴스로부터 파수(把守)하기 위한 산화막(16)을 0.1~0.2㎛ 두께로 성장시킨다.

이어서, 도 1d의 도시와 같이 상기 제2 기판(14)에 형성된 산화막(16)의 상부면에 상기 제1 기판(12)을 적층한 후, 400~600℃의 온도로 N₂분위기에서 어닐링을 실시하여 상기 산화막(16)과 제1 기판(12)의 계면, 그리고 상기 산화막(16)과 제2 기판(14)의 계면에서 SiO₂가 성장되게 하면서 접합시키는 본딩 공정을 행한다.

이어, 도 1e의 도시와 같이 상기 제1 기판(12)의 상단부에 트위스트 방향의 힘을 가하여 베이컨시층(VC)에서 절단되게 하는 스플릿팅 공정을 실시한 다음, 도 1f의 도시와 같이 1200℃ 이상의 고온으로 H₂또는 Ar 등의 비활성 가스 분위기에서 어닐링을 실시하여 제1 기판(12)의 상부면의 베이컨시 분포를 확산시켜 베이컨시의 집중으로 발생되는 집괴를 방지할 수 있도록 하는 동시에 절단면이 고르게 되게 한다. 이 경우, 제1 기판(12)의 절단면을 폴리싱하는 공정이 포함될 수 있다.

이어서, 도 1g의 도시와 같이 1000℃ 이상의 온도에서 행하는 건식 혹은 습식 열산화 방법에 의하여 상기 제1 기판의 상부에 산화막(18)을 형성하는 공정을 실시한다.

이때, 이렇게 성장된 표면 산화막(18)은 산화막과 제1 기판(12)의 실리콘이 결합된 SiO₂층(BD)의 상부에 존재하는 무결점 단결정 실리콘 영역인 표면 실리콘층(12a)의 두께에 비해 1/2.27 정도로 됨이 바람직하다.

또한, 이러한 본 발명에 의한 제조 결과로 형성된 상기 산화막과 제1 기판의 실리콘이 결합된 SiO₂층(BD)의 상부에 존재하는 무결점 Si 부분, 즉 표면 실리콘층(12a)의 두께는 0.1㎛ 이하이며 그 두께 편차가 20Å 이하가 되어야 한다.

상기 표면 산화막(18)은 반도체 소자 제조공정에서 웨이퍼 기판 상부에 최초로 형성시켜 주는 게이트 산화막을 웨이퍼 제조공정에서 미리 형성한 것으로, 이러한 표면 산화막(18)까지의 형성공정에 의해 의해서, 본 발명은 표면 실리콘층(12a) 내에 존재하는 인터스티셜 및 베이컨시 집괴를 방지할 수 있어 COP 및 큰 전위 발생을 최소화할 수 있는 동시에 접합면에 분포된 SiO₂분자들을 고른 영역분포로 재배치시켜 평탄화함으로써 표면 실리콘층(12a)의 두께를 균등하게 할 수 있다.

이상에서 설명한 바와 같이 본 발명은 무결함 다결정 실리콘 웨이퍼를 기판으로 사용하여 베이컨시층을 형성하고 고온 어닐링 및 표면 산화막 형성 공정에 의해 베이컨시 분포를 안정되게 한 것이므로, 웨이퍼 제조시에 베이컨시 및 인터스티셜 집괴 발생을 억제하여 표면 실리콘층의 COP 및 큰 전위를 최소화함으로써, 표면이 매끄럽고 표면 실리콘층의 두께가 균등한 PFD 스마트컷 웨이퍼를 제공할 수 있다. 따라서, 초고집적화 소자 형성에 적합한 집적도 및 동작신뢰성을 향상시킬 수 있다.

한편, 본 발명은 특정의 바람직한 실시예에 국한하지 않고 청구범위에 기재된 기술적 권리 내에서는 당업계의 통상적인 지식에 의하여 다양한 응용이 가능함은 물론이다.

Claims (2)

1. 베이컨시 및 인터스티셜 집괴가 없게 제조된 무결점 단결정 실리콘 웨이퍼를 기판으로 도입한 제 1기판의 소정깊이에 수소 이온을 주입하는 공정,

   상기 제1 기판과 동일한 제2 기판의 상부에 소정 두께의 산화막을 성장시키는 공정,

   상기 산화막의 상부에 상기 제1 기판을 적층하고 400∼600℃의 질소 분위기에서 어닐링을 실시하여 상기 산화막과 제1 기판, 상기 산화막과 제2 기판의 계면에서 산화실리콘층이 성장되게 하면서 접합시키는 공정,

   상기 제1 기판의 상단부를 스플릿팅(splitting)하여 제1 기판을 내부의 수소 이온이 주입된 위치에서 절단시키는 공정,

   상기 이온 주입 위치에서 절단된 결과물을 1200℃ 이상의 온도로 H₂또는 Ar 분위기에서 어닐링을 실시하는 공정,

   상기 어닐링된 결과물의 제1 기판 상부에 1000℃ 이상의 온도로 습식 또는 건식 산화 방법에 의한 열산화를 실시하여 상기 제1 기판의 상부에 표면 산화막을 형성하는 공정을 포함하는 것을 특징으로 하는 퍼펙트 풀리 디플레션 스마트컷 웨이퍼의 제조방법.
2. 제 1 항에 있어서, 상기 제1 기판의 무결점 실리콘 표면의 두께는 상기 표면 산화막의 두께에 비해 2배 내지 2.5 배 정도인 것을 특징으로 하는 퍼펙트 풀리 디플레션 스마트컷 웨이퍼의 제조방법.