KR20070057044A - 전기적 전도성을 위해 결합된 기판을 주입하는 방법 및구조 - Google Patents

전기적 전도성을 위해 결합된 기판을 주입하는 방법 및구조 Download PDF

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KR20070057044A
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Abstract

본 발명은, 예를 들면 실리콘 온 실리콘(silicon on silicon)과 같은, 부분적으로 완성된 다층 기판에 관한 것이다. 기판은, 제1 기판으로부터 소정 두께의 물질을 포함한다. 소정 두께의 물질은, 제1 표면 영역을 포함한다. 기판은 제2 표면 영역을 포함하는 제2 기판을 포함한다. 바람직하게는, 소정 두께의 물질의 제1 표면 영역은, 제2 기판의 제2 표면 영역으로 연결된다. 기판은, 소정 두께의 물질의 제1 표면 영역과 제2 기판의 제2 표면 영역 사이에 형성된 인터페이스 영역을 포함한다. 복수의 입자는, 제2 기판의 일부분에 소정 두께의 물질의 일부분을 전기적으로 연결하기 위해, 소정 두께의 물질의 일부분과 인터페이스 영역의 일부분 내에 주입된다.
다층 기판, 표면 영역, 인터페이스 영역, 결정화, 전도성

Description

전기적 전도성을 위해 결합된 기판을 주입하는 방법 및 구조{A METHOD AND STRUCTURE FOR IMPLANTING BONDED SUBSTRATES FOR ELECTRICAL CONDUCTIVITY}
도 1은, 본 발명의 일실시예에 따른, 다층 기판 구조물을 형성하는 방법을 도시하는 단순화된 다이아그램이다.
도 2는, 본 발명의 일실시예에 따른, 다층 기판용 주입 깊이에 대한 저항의 단순화된 플롯이다.
도 3은, 본 발명의 다른 일실시예에 따른, 다층 기판 구조물의 단순화된 다이아그램이다.
도 4 내지 6은, 본 발명의 다른 실시예에 따른, 다층 기판 구조물을 형성하는 다른 방법을 도시하는 단순화된 다이아그램이다.
도 7 및 8은, 본 발명의 실시예에 따른, 다층 기판 구조물을 형성하는 다른 방법을 도시하는 단순화된 다이아그램이다.
관련 출원의 상호 참조
본 출원은, 2004년 11월 24일자 미국 임시특허출원 제60/630,800호(대리인 도켓(Attorney Docket) 제018419-017710호)에 대한 우선권을 주장하는, 2005년 11월 15일자 미국 비임시(nonprovisional) 특허출원 제11/280,016호(대리인 도켓 제018419-017710호)의 일부계속출원(continuation-in-part)이고, 이에 대한 우선권을 주장하며, 이들의 각각은 공통적으로 양수되고, 이들의 각각은 모든 면에서 참조에 의해 본 출원에 편입된다.
본 발명은, 기판의 제조에 관한 것이다. 더욱 상세하게는, 본 발명은, 예를 들면 반도체 집적 회로의 제조를 위한 주입 기술을 이용하여 결합된 기판 사이에 전도성(conductive) 영역을 형성하는 방법 및 디바이스를 포함하는 기술을 제공한다. 그러나, 본 발명은 보다 광범위한 적용 가능성을 갖는다는 것이 인식될 것이다; 또한 그것은, 다층 집적 회로 디바이스용 다른 기판, 집적 반도체 디바이스의 3차원 패키징(packaging), 광통신(photonic) 디바이스, 압전(piezoelectronic) 디바이스, 마이크로 전자기계 시스템(microelectromechanical systems;MEMS), 센서, 액츄에이터(actuator), 태양 전지(solar cell), 평판 디스플레이(예를 들면, LCD, AMLCD), 생물학 및 생의학 디바이스, 등에 적용될 수 있다.
집적 회로는, 반도체 물질의 칩 상에 조립된다. 이 집적 회로는, 종종 수천, 또는 심지어는 수백만의 트랜지스터 및 다른 디바이스를 포함한다. 특히, 더 많은 트랜지스터가 전형적으로 더 큰 기능성을 제공하고, 또한 더 작은 칩이 웨이 퍼당 더 많은 칩 및 더 낮은 비용을 의미하기 때문에, 반도체의 주어진 영역 내에 가능한 많은 트랜지스터를 두는 것이 바람직하다.
어떤 집적 회로는, 통상적으로 "벌크(bulk)" 실리콘 웨이퍼라 불리는, 단결정(single-crystal, 즉 monocrystalline) 실리콘의 슬라이스(slice)나 웨이퍼 상에 조립된다. 그러한 "벌크" 실리콘 웨이퍼 상의 디바이스는, 전형적으로 서로로부터 분리된다. 실리콘의 국부적 산화(local oxidation of silicon;LOCOS) 공정, 트렌치 소자분리(trench isolation) 등과 같은, 벌크 실리콘 웨이퍼 상에서 서로로부터 이 디바이스를 분리시키기 위하여, 다양한 기술이, 제안 또는 이용되어 왔다. 그러나, 이 기술들이, 제한이 없지는 않다. 예를 들면, 종래의 분리 기술은, 칩 상의 값비싼 웨이퍼 표면 영역의 상당한 양을 소모하고, 종종 분리 공정의 인공 산물로서 평면적이지 않은 표면을 생성한다. 이 생각들 중 어느 하나, 또는 모두는, 일반적으로 주어진 칩에서 달성 가능한 집적의 정도를 제한한다. 또한, 트렌치 소자분리는, 종종 반응적 이온 에칭(reactive ion etching)의 공정을 필요로 하는데, 이는 시간 소모가 매우 많고, 정확하게 달성하기 어려울 수 있다. 200 밀리미터보다 큰 벌크 실리콘 웨이퍼는, 결함이 없지 않고, 전체의 디바이스 산출량 등을 감소시킬 수 있다.
매우 큰 규모의 집적(very-large scale integration;VLSI), 또는 극도로 큰 규모의 집적(ultra-large scale integration;ULSI)를 달성하는 접근 방법은, 통상적으로 "에피-웨이퍼(epi-wafers)로 알려진, 에피(epitaxial) 실리콘 웨이퍼를 이용한다. 에피-웨이퍼는, 종종 벌크 기판의 표면을 덮도록 정의된 고품질 단결정 실리콘 물질의 층을 갖는다. 고품질 실리콘층은, 종래의 벌크 실리콘 웨이퍼 물질보다, 종종 더 높은 산출량을 갖고, 조립 디바이스에 좋은 사이트(site)를 제공한다. 고품질 실리콘 물질은, 종종 캘리포니아 산타 클라라의 Applied Materials사, 또는 애리조나 피닉스의 ASM이라 불리는 회사에 의해 만들어진 에피 실리콘 공정 반응기를 통해 침착된다.
에피 웨이퍼는, 또한 벌크 실리콘 기술에 있어 다른 이점들을 제공한다. 예를 들면, 에피 웨이퍼는, 디바이스 속도, 기능성, 및 신뢰성을 강화시키는, 거의 완벽한 결정질 특성을 갖는다. 또한, 에피 웨이퍼는, 종종 종래의 벌크 웨이퍼보다 큰 디바이스 산출량을 제공한다. 그러나, 벌크 실리콘 웨이퍼 상에서 디바이스를 조립하는 것에 관하여 이미 해결된 것보다 많은 문제들이, 에피 실리콘 웨이퍼 상에서 디바이스를 조립하는 것에 관해 해결되어야 하는 상태로 남아 있다. 에피 실리콘 웨이퍼는, 에피 반응기를 지나 만들어지는데, 이는 종종 구입하기 비싸고, 유지하기 어렵다. 에피 실리콘을 형성하는 공정은, 또한 느리고 시간이 많이 걸린다. 따라서, 결과적인 에피 실리콘 웨이퍼는 종종 비쌀 수 있고, 예를 들면 동적 임의 액세스 메모리 디바이스(dynamic random access memory devices,즉 DRAMS)와 같은, 많은 상업적 또는 범용화 디바이스의 제조에 이용될 수 없다.
대규모 집적을 달성하는 다른 접근 방법은, 종종 실리콘 내재 물질(silicon bearing materials)로 만들어진 결합 기판을 이용한다. 그러한 결합 웨이퍼는, 종종, 캘리포니아 샌 호세의 Silicon Genesis Corporation으로 공통적으로 양수된 ("Henley, 등의) 미국특허 제6,013,563호에 설명된 것들과 같은, 계층 전송(layer transfer) 기술을 이용하여 만들어지고, 모든 면에서 참조에 의해 본 출원에 편입된다. Henly 등의 것은, 다층 기판을 제조하는 제어 클리빙(controlled cleaving) 공정에 관한 것이다. 그러한 결합된 기판은, 통상적으로 SOI라 불리는 실리콘 온 인슐레이터(silicon on insulator) 및 다른 것들을 포함한다.
비록 기판을 제조하는 것에는 많은 개선이 있었지만, 극복되어야 할 일정한 제한들이 여전히 있다. 이 제한들은, 본 명세서를 통해, 특히 아래에서 더욱 상세하게 설명된다.
상기로부터, 다층 웨이퍼를 제조하는 개선된 기술이 매우 바람직하다는 점을 알 수 있다.
본 발명에 따르면, 기판의 제조에 대한 기술이 제공된다. 더욱 상세하게는, 본 발명은, 예를 들면 반도체 집적 회로의 제조에 대한 주입 기술을 이용하여, 결합된 기판 사이에 전도(conductive) 영역을 형성하는 방법 및 디바이스를 포함하는 기술을 제공한다. 그러나, 본 발명은 더 넓은 적용 범위를 갖는다는 점이 인식될 것이다; 또한, 그것은 다층 집적 회로 디바이스용 다른 기판, 집적 반도체 디바이스의 3차원 패키징, 광통신 디바이스, 압전 디바이스, 마이크로 전자기계 시스템("MEMS"), 센서, 액츄에이터, 태양 전지, 평판 디스플레이(예를 들면, LCD, AMLCD), 생물학 및 생의한 디바이스, 등에 적용될 수 있다.
특정한 일실시예에 의하면, 본 발명은, 예를 들면 실리콘 온 실리콘(silicon on silicon)과 같은 다층 기판을 형성하는 공정을 제공한다. 그 공정은, 소정 두께의 제거될 물질을 포함하는, 제1 기판을 제공하는 단계를 포함한다. 특정한 일실시예에 의하면, 소정 두께의 물질은, 실질적으로 8000 옹스트롬(Angstroms)이거나 그보다 클 수 있다. 소정 두께의 제거될 물질은, 제1 표면 영역을 포함한다. 그 공정은, 제1 기판의 제1 표면 영역과 제2 기판의 제2 표면 영역 사이에 인터페이스 영역을 형성하기 위해, 제1 기판의 제1 표면 영역을 제2 기판의 제2 표면 영역에 연결하는 단계를 포함한다. 바람직하게는, 연결은, 특정한 일실시예에 따라, 절연(insulating) 또는 유사층을 갖는 결합 공정을 이용하여 일어난다. 다른 방안으로, 인터페이스 영역은, 절연 물질이 없을 수 있지만, 특정한 일시예에 따라 저항(resistive) 특성을 갖는다. 그 공정은, 제2 기판의 제2 표면 영역에 대한 제1 기판의 제1 표면 영역의 부착을 유지하면서, 제1 기판으로부터 소정 두께의 물질을 제거하는 단계를 포함한다. 바람직하게는, 소정 두께의 물질은, 계층 전송 공정, 또는 유사 공정을 이용하여 제거된다. 바람직한 일실시예에 의하면, 입자는 전도성이 있거나, 특정한 일실시예에 따라 제1 표면 영역과 제2 표면 영역 사이에서 전기적 접촉 또는 연결을 용이하게 하는 다른 특성을 가질 수 있다.
특정한 일실시예에 의하면, 그 방법은, 소정 두께의 물질의 일부분의 노출된 영역을 형성하기 위해, 소정 두께의 물질의 표면 영역을 덮는 마스킹(masking) 레이어를 형성한다. 그 방법은, 소정 두께의 물질의 부분을 제2 기판에 연결하기 위 해 인터페이스 영역의 일부분의 부근에 입자의 영역을 형성하기 위해, 인터페이스 영역의 일부분을 통해, 노출된 영역으로 입자를 주입한다. 특정한 일실시예에 의하면, 그 방법은, 적어도 노출된 영역 및 소정 두께의 물질의 부분을 포함하는 주입된 영역의 형성을 일으킨다. 그 방법은 또한, 주입된 영역의 결정화를 일으키기 위해, 적어도 주입된 영역을, 적어도 열처리 공정의 대상으로 한다.
다른 특정한 일실시예에 의하면, 본 발명은, 예를 들면 실리콘 온 실리콘과 같은 부분적으로 완성된 다층 기판을 제공한다. 기판은, 제1 기판으로부터 소정 두께의 물질을 갖는다. 소정 두께의 물질은, 제1 표면 영역을 포함한다. 기판은 제2 표면 영역을 포함하는 제2 기판을 포함한다. 바람직하게는, 소정 두께의 물질의 제1 표면 영역은, 제2 기판의 제2 표면 영역에 연결된다. 기판은, 소정 두께의 물질의 제1 표면 영역과 제2 기판의 제2 표면 영역 사이에 형성된 인터페이스 영역을 갖는다. 복수의 입자는, 소정 두께의 물질의 일부분을 제2 기판의 일부분에 전기적으로 연결하기 위해, 소정 두께의 물질의 일부분과 인터페이스 영역의 일부분 내에 주입된다.
종래의 기술보다 본 발명을 통해 많은 이점들이 달성된다. 예를 들면, 본 기술은, 종래의 기술에 의존하는 공정을 이용하는데 용이점을 제공한다. 어떤 실시예에 의하면, 그 방법은, 더 높은 디바이스 산출량을 제공한다. 또한, 그 방법은, 종래의 장비 및 공정에 상당한 수정 없이, 종래의 공정 기술과 호환되는 공정을 제공한다. 바람직하게는, 본 발명은, 진보된 집적 회로 디바이스용 개선된 공정 집적을 제공한다. 또한, 그 공정은, 제1과 제2 기판 사이의 전기적 연결을 포 함하는 다층 기판 구조물을 제공한다. 특정한 일실시예에 의하면, 본 방법 및 구조물은, 또한 두 기판 부재 사이의 인터페이스 영역에서 결합 보이드(void)를 감소시킬 수 있다. 결합 보이드의 감소는, 인터페이스 영역에서 존재할 수 있고, 인터페이스 영역에서 그러한 보이드의 형성에 기여할 수 있는, H/H2 원자에 하나 또는 그 이상의 주입 원자를 부착함으로써 일어날 수 있는데, 이는 일례로서 이전의 수소 처리 공정으로부터 파생되었다. 그 실시예에 의하면, 하나 또는 그 이상의 이러한 이점들이 달성될 수 있다. 이러한, 그리고 다른 이점들은, 본 명세서를 통해, 특히 아래를 통해 더욱 잘 설명될 것이다.
본 발명의 다양한 추가적 목적, 특징 및 이점들이 상세한 설명 및 이를 따르는 첨부 도면을 참조하여, 더 충분하게 평가될 수 있다.
본 발명에 따르면, 기판의 제조용 기술이 제공된다. 더욱 상세하게는, 본 발명은, 예를 들면 반도체 집적 회로의 제조용 주입 기술을 이용하여, 결합된 기판 사이에 전도 영역을 형성하는 방법 및 디바이스를 포함하는 기술을 제공한다. 그러나, 본 발명은, 더 광범위한 적용 범위를 갖는다는 점이 인식될 것이다; 또한, 그것은 다층 집적 회로 디바이스용 다른 기판, 집적 반도체 디바이스의 3차원 패키징, 광통신 디바이스, 압전 디바이스, 마이크로 전자기계 시스템("MEMS"), 센서, 액츄에이터, 태양 전지, 평판 디스플레이(예를 들면, LCD, AMLCD), 생물학 및 생의한 디바이스, 등에 적용될 수 있다.
본 발명의 일실시예에 따른 결합된 기판을 제조하는 방법은, 다음과 같이 개략될 수 있다:
1. 소정 두께의 제거될 물질을 포함하는 제1 기판을 제공한다;
2. 제1 기판의 제1 표면 영역을, 제2 기판의 제2 표면 영역에 연결한다;
3. 제1 기판의 제1 표면 영역과 제2 기판의 제2 표면 영역의 사이에 인터페이스 영역을 형성한다;
4. 제2 기판의 제2 표면 영역에 대한 제1 기판의 제1 표면 영역의 부착을 유지하면서, 제1 기판으로부터 소정 두께의 물질을 제거한다;
5. 제2 기판에 소정 두께의 물질을 전기적으로 연결하기 위하여, 인터페이스 영역의 부근에 입자의 영역을 형성하기 위해 인터페이스 영역을 통해 입자를 주입한다;
6. 결합된 기판 구조물을 처리한다;
7. 소정 두께의 물질 상에 집적 회로 디바이스 구조물을 형성한다; 및
8. 원하는 대로, 다른 단계들을 수행한다.
상술한 단계별 시퀀스는, 본 발명의 일실시예에 따른 기판을 제조하는 방법을 제공한다. 상기한 바와 같이, 그 방법은, 주입 기술을 이용하여, 결합된 기판 영역 사이에 전도층(conductive layer)을 형성하는 방법을 포함하는 단계들의 조합을 이용한다. 물론, 본 발명의 특허청구범위로부터 이탈하지 않은 채, 단계들이 추가되거나, 또는 하나 또는 그 이상의 단계들이 다른 시퀀스에 제공되는 다른 대안들이 또한 제공될 수 있다. 본 방법의 더욱 상세한 설명은, 본 명세서, 특히 아래를 통해 더욱 잘 알려질 수 있다.
도 1은, 본 발명의 일실시예에 따라, 다층 기판 구조물을 형성하는 방법을 도시하는 단순화된 다이아그램 100이다. 이 다이아그램은 단지 일례일 뿐이며, 이는 특허청구범위를 부당하게 제한하는 것이어서는 안 된다. 본 발명의 기술분야에서 통상의 지식을 가진 자는, 많은 변형, 수정, 및 대안들을 인식할 것이다. 특정한 일실시예에 의하면, 본 발명은, 다층 기판, 예를 들면, 실리콘 온 실리콘, 게르마늄 온 실리콘(germanium on silicon), 기판 구조물 상의 Ⅲ/Ⅴ족 물질을 형성하는 공정을 제공한다. 그 공정은, 제1 기판을 제공하는 단계를 포함하는데, 이는 소정 두께의 제거될 물질 105를 포함한다. 소정 두께의 제거될 물질은, 제1 표면 영역을 포함한다. 특정한 일실시예에 의하면, 소정 두께의 물질은, 실리콘, 게르마늄, Ⅲ/Ⅴ족 물질 등일 수 있다. 실시예에 따라, 실리콘 기판 구조물은, {100} 평면, {110} 평면, 또는 {111} 평면에서 주 결정면(major crystallographic plane)을 갖는다.
공정은, 제1 기판의 제1 표면 영역을, 제2 기판 101의 제2 표면 영역에 연결하는 단계를 포함한다. 실시예에 따라, 제2 기판은, 제1 기판의 물질 등과 같은 다양한 물질로 만들어질 수 있다. 특정한 일실시예에 의하면, 제2 기판은, {100} 평면, {110} 평면, 또는 {111} 평면에서 주 결정면을 갖는 실리콘 물질이다. 바람직하게는, 결합은, 더 낮은 온도에서 결합하는 것을 용이하게 하기 위하여, 클리닝(cleaning) 공정 및/또는 플라즈마 활성 공정(plasma activated process)을 포함할 수 있는 결합 공정을 이용하여 일어난다. 클리닝 공정은, 플라즈마 활성 클리닝 및/또는 다른 처리 기술을 포함한다. 그러한 기술의 일례는, 미국특허 제6,645,828호에서 발견될 수 있는데, 이는 Silicon Genesis Corporation으로 공통적 으로 양수되고, 참조에 의하여 본 출원에 편입된다. 바람직한 일실시예에 의하면, 결합 공정은, 제1 기판의 제1 표면 영역과 제2 기판의 제2 표면 영역의 사이에 인터페이스 영역 107을 형성한다. 특정한 일실시예에 의하면, 인터페이스 영역은, 특정한 일실시예에 따라, 산화물 또는 실리콘 이산화물(silicon dioxide)과 같은, 절연 물질을 포함할 수 있다. 접착층(glue layers), 금속층, 등과 같은 인터페이스의 다른 타입은, 또한 실시예에 따라 이용될 수 있다. 특정한 일실시예에 따라, 산화물 절연층 및 실리콘 기판을 이용하여, 실리콘 온 인슐레이터 구조물이 형성될 수 있다. 공정은, 제2 기판의 제2 표면 영역에 대한 제1 기판의 제1 표면 영역의 부착을 유지하면서, 제1 기판으로부터 소정 두께의 물질을 제거하는 단계를 포함한다. 바람직한 일실시예에 의하면, 결합된 기판 구조물을 형성하는 방법은, 상술한 Henley 등에서 설명된 것들, 기타 프랑스 SA의 Soitec에 의해 통상적으로 Smart-CutTM이라 불리는 것들, 이들의 조합 등과 같은, "계층 전송" 공정으로 알려진 것이다. 물론, 본 발명의 기술분야에서 통상의 지식을 가진 자는, 다른 변형, 수정, 및 대안들을 인식할 것이다.
특정한 일실시예에 의하면, 공정은, 인터페이스 영역의 부근에 입자의 영역을 형성하기 위해, 인터페이스 영역을 통해 입자 103을 주입한다. 바람직한 일실시예에 의하면, 주입은, 소정 두께의 물질을 통해, 인터페이스 영역을 통해, 또한 제2 기판의 일부분을 통해 일어날 수 있다. 특정한 일실시예에 의하면, 입자는 전도성일 수 있고/있거나, 제2 기판으로의 소정 두께의 물질 사이의 전기적 연결을 용이하게 하는 다른 특성을 나타낸다. 바람직하게는, 입자는, 특정한 일실시예에 따라, 붕소(boron), 비소(arsenic), 인(phosphorus), 및 실리콘으로부터 선택된 도펀트(dopant) 입자를 포함할 수 있다. 특정한 일실시예에 의하면, 입자는 또한, 실시예에 따라, 실리콘(예를 들면, 실리콘 이온), 게르마늄(예를 들면, 게르마늄 이온), 다른 반도체, 및/또는 금속일 수 있다. 특정한 일실시예에 의하면, 입자는, 애플리케이션에 따라, 실질적으로 1018 입자/cm3 및 그보다 크거나 작은 밀도를 가질 수 있다. 전기적 연결의 일정한 세부 사항은, 아래의 도면에 따라 도시될 수 있다.
도 2는, 본 발명의 일실시예에 따른 다층 기판용 주입 깊이에 대한 저항의 단순화된 플롯 200이다. 이 다이아그램은 단지 일례일 뿐이며, 이는 특허청구범위를 부당하게 제한하는 것이어서는 안된다. 본 발명의 기술분야에서 통상의 지식을 가진 자는, 많은 변형, 수정, 및 대안들을 인식할 것이다. 나타낸 바와 같이, 수직축 201은 저항률(resistivity) 201을 나타내는데, 이는 수평축 205상의 주입 깊이에 대하여 작성된다. 도 1을 참조하면, 특정한 일실시예에 따라, 깊이는, 결합된 기판 구조물의 표면 영역으로부터 결합된 기판의 중앙 영역을 향해 z-방향 109로 측정되는데, 이는 표면 영역에 수직이다. 나타난 바와 같이, 저항률은, 특정한 일실시예에 따라, 주입 전의 조건에 대한 피크(peak) 209 및 주입 후의 조건에 대한 감소된 피크 211을 포함한다. 인터페이스 영역을 통해 감소 피크나 실질적으로 연속적인 전도성은, 특정한 일실시예에 따라, 제1 기판의 소정 두께의 물질과 제2 기판의 일부분 사이의 전기적 연결 및/또는 전도성을 용이하게 한다. 본 발명의 다른 실시예는, 본 명세서, 특히 다음을 통해 더욱 잘 보여질 수 있다.
특정한 일실시예에 의하면, 공정은, 결합된 기판 구조물의 처리(treatment)를 수행한다. 처리는, 특정한 일실시예에 따라 주입된 인터페이스 영역의 어떤 불완전성을 제거하기 위해, 열 어닐링(thermal annealing)을 포함할 수 있다. 열처리는, 용광로(furnace), 급속 열 어닐링, 또는 이들의 어떤 조합에 의해 제공될 수 있다. 공정은, 바람직한 실시예에 따라, 소정 두께의 물질 상에, 집적 회로 요소 및 디바이스를 형성한다. 물론, 본 발명의 기술분야에서 선행기술을 가진 자는, 많은 변형, 수정, 및 대안을 인식할 것이다.
다른 특정한 일실시예에 의하면, 본 발명은, 예를 들면 실리콘 온 실리콘과 같은, 다층 기판을 형성하는 공정을 제공하는데, 이는 아래에서 개략된다.
1. 소정 두께의 제거될 물질을 포함하는 제1 기판을 제공한다;
2. 제1 기판의 제1 표면 영역을 제2 기판의 제2 표면 영역에 연결한다;
3. 제1 기판의 제1 표면 영역과 제2 기판의 제2 표면 영역 사이에 인터페이스 영역을 형성한다;
4. 제2 기판의 제2 표면 영역에 대한 제1 기판의 제1 표면 영역의 부착을 유지하면서 제1 기판으로부터 소정 두께의 물질을 제거한다;
5. 제1 기판의 제1 표면 영역과 제2 기판의 제2 표면 영역 사이에 인터페이스 영역을 통해 공간 방식으로 복수의 틈(opening)을 형성한다;
6. 소정 두께의 물질을 제2 기판에 전기적으로 연결하기 위해 전도성 물질 로, 하나 또는 그 이상의 틈을 채운다;
7. 선택적으로, 소정 두께의 물질과 제2 기판 사이에 전기적 연결을 또한 용이하게 하기 위해, 인터페이스 영역으로 입자를 주입한다;
8. 결합된 기판 구조물을 처리한다;
9. 소정 두께의 물질 상에 집적 회로 디바이스를 형성한다; 및
10. 원하는 대로, 다른 단계를 수행한다.
상술한 단계별 시퀀스는, 본 발명의 일실시예에 따라, 기판을 제조하는 방법을 제공한다. 상기한 바와 같이, 그 방법은, 전도성 플러그 영역을 이용하여 결합된 기판 영역 사이에 전도층을 형성하는 방법 및 주입 기술을 선택적으로 포함하는 단계들의 조합을 이용한다. 물론, 특허청구범위로부터 이탈하지 않은 채, 단계들이 추가되거나, 하나 또는 그 이상의 단계들이 제거되거나, 또는 하나 또는 그 이상의 단계들이 다른 시퀀스에 제공되는, 다른 대안들이 또한 제공될 수 있다. 본 발명의 더욱 상세한 설명은, 본 명세서, 특히 다음을 통해 더욱 상세하게 알려질 수 있다.
도 3은, 본 발명의 다른 일실시예에 따른, 다층 기판 구조물 300의 단순화된 다이아그램이다. 이 다이아그램은 단지 일례일 뿐이며, 이것이 특허청구범위를 부당하게 제한하는 것이어서는 안 된다. 본 발명의 기술분야에서 통상의 지식을 가진 자는, 많은 변형, 수정, 및 대안들을 인식할 것이다. 다른 특정한 일실시예에 의하면, 본 발명은, 예를 들면, 실리콘 온 실리콘, 게르마늄 온 실리콘, 기판 구조물 상의 Ⅲ/Ⅴ족 물질과 같은, 다층 기판을 형성하는 공정을 제공한다. 그 공정 은, 제1 기판을 제공하는 단계를 포함하는데, 이는 소정 두께의 제거될 물질을 포함한다. 소정 두께의 제거될 물질은, 제1 표면 영역을 포함한다. 특정한 일실시예에 의하면, 소정 두께의 물질은, 실리콘, 게르마늄, Ⅲ/Ⅴ족 물질 등일 수 있다. 실시예에 따라, 실리콘 기판 구조물은, {100} 평면, {110} 평면, 또는 {111} 평면에서 주 결정면을 갖는다.
공정은, 특정한 일실시예에 따라, 제2 기판의 제2 표면 영역에 제1 기판의 제1 표면 영역을 연결하는 단계를 포함한다. 실시예에 따라, 제2 기판은, 제1 기판의 물질 등과 같은 다양한 물질로 만들어질 수 있다. 특정한 일실시예에 의하면, 제2 기판은, {100} 평면, {110} 평면, 또는 {111} 평면에서 주 결정면을 갖는 실리콘 물질이다. 바람직하게는, 연결은, 더 낮은 온도에서 결합을 용이하게 하기 위해, 클리닝 공정 및/또는 플라즈마 활성 공정을 포함할 수 있는 결합 공정을 이용하여 일어난다. 클리닝 공정은, 플라즈마 활성 클리닝 및/또는 다른 처리 기술을 포함한다. 그러한 기술의 일례는, 미국특허 제6,645,828호에서 발견될 수 있으며, 이는 Silicon Genesis Corporation에 공통적으로 양수되고, 참조에 의해 본 출원에 편입된다. 바람직한 일실시예에 의하면, 연결 공정은, 제1 기판의 제1 표면 영역과 제2 기판의 제2 표면 영역 사이에 인터페이스 영역을 형성한다. 그 공정은, 제2 기판의 제2 표면 영역에 대한 제1 기판의 제1 표면 영역의 부착을 유지하면서, 제1 기판으로부터 소정 두께의 물질을 제거하는 단계를 포함한다. 바람직한 일실시예에 의하면, 결합된 기판 구조물을 형성하는 방법은, Henley 등에 의해 설 명된 것들, 기타 프랑스 SA의 Soitec에 의해 통상적으로 Smart-CutTM이라 불리는 것들, 등과 같은 "계층 전송" 공정으로 알려진 것이다. 물론, 본 발명의 기술분야에서 통상의 지식을 가진 자는, 다른 변형, 수정, 및 대안들을 인식할 것이다.
바람직한 일실시예에 의하면, 공정은 제1 기판의 제1 표면 영역과 제2 기판의 제2 표면 영역 사이에 인터페이스 영역을 통해 공간 방식으로 복수의 틈 307을 형성한다. 그 공정은, 또한 제2 기판에 소정 두께의 물질을 전기적으로 연결하기 위하여, 전도성 물질 305로 틈의 하나 또는 그 이상을 채운다. 전도성 물질은, 다층 구조물 등을 포함하여, 금속, 도프(doped) 반도체 물질, 이들의 조합, 등을 포함할 수 있다. 전도성 구조물은, 비아(via) 구조물에 유사할 수 있는데, 이는 인터커넥트(interconnect) 등으로서 종래의 디바이스에 이용된다. 나타난 바와 같이, 전도성 물질은, 제2 기판에 소정 두께의 물질을 연결한다. 전도성 물질은, 또한 나타난 바와 같이, 웰(well) 구조물 내에 형성될 수 있다. 전도성 물질은, 두 기판 구조물을 함께 전기적으로 및 물리적으로 접속하기 위하여 틈의 전체를 채운다. 물론, 본 발명의 기술분야에서 통상의 지식을 가진 자는, 많은 변형, 수정, 및 대안들을 인식할 것이다.
특정한 일실시예에 의하면, 공정은 결합된 기판 구조물의 처리를 수행한다. 처리는, 특정한 일실시예에 따라 주입된 인터페이스 영역에서 어떤 불완전성을 제거하기 위해 열 어닐링을 포함할 수 있다. 열처리는, 용광로, 급속 열 어닐링, 또는 이들의 조합에 의해 제공될 수 있다. 공정은, 바람직한 실시예에 따라 소정 두 께의 물질 상에 집적 회로 요소 및 디바이스를 형성한다. 물론, 본 발명의 기술분야에서 통상의 지식을 가진 자는, 많은 변형, 수정, 및 대안들을 인식할 것이다.
다른 특정한 일실시예에 의하면, 본 발명은, 예를 들면 실리콘 온 실리콘과 같은 다층 기판을 형성하는 다른 공정을 제공하는데, 이는 아래에서 개략된다.
1. 소정 두께의 제거될 물질을 포함하는 제1 기판을 제공한다.
2. 제2 기판의 제2 표면 영역에 제1 기판의 제1 표면 영역을 연결한다.
3. 제1 기판의 제1 표면 영역과 제2 기판의 제2 표면 영역 사이에 인터페이스 영역을 형성한다.
4. 제2 기판의 제2 표면 영역에 대한 제1 기판의 제1 표면 영역의 부착을 유지하면서, 제1 기판으로부터 소정 두께의 물질을 제거한다.
5. 제1 기판의 제1 표면 영역과 제2 기판의 제2 표면 영역 사이에 인터페이스 영역을 통해 공간 방식으로 복수의 틈을 형성한다.
6. 소정 두께의 물질을 제2 기판에 전기적으로 연결하기 위해, 전도성 물질로 틈의 하나 또는 그 이상을 채운다.
7. 선택적으로, 소정 두께의 물질과 제2 기판 사이에 전기적 연결을 또한 용이하게 하기 위하여 인터페이스 영역으로 입자를 주입한다.
8. 정지층(stop layer)으로서 인터페이스 영역의 일부분을 이용하여 소정 두께의 물질의 일부분을 제거한다.
9. 제2 기판의 기초가 되는 부분을 노출시키기 위해, 인터페이스 영역의 부분의 부근에 정지층의 부분을 선택적으로 제거한다.
10. 제2 기판의 노출된 부분을 덮는 에피층(epitaxial layer)을 형성한다.
11. 소정 두께의 물질 및 에피층 상에 집적 회로 디바이스를 형성한다.
12. 원하는 대로, 다른 단계들을 수행한다.
상술한 단계별 시퀀스는, 본 발명의 일실시예에 따라 기판을 제조하는 방법을 제공한다. 상기한 바와 같이, 본 발명의 방법은, 전도성 플러그 영역을 이용하여 결합된 기판 영역 사이에 전도층을 형성하는 방법, 선택적으로 주입 기술, 및 제2 기판의 일부분을 덮는 에피층을 형성하는 방법을 포함하는 단계들의 조합을 이용한다. 물론, 특허청구범위로부터 이탈하지 않은 채, 단계들이 추가되거나, 하나 또는 그 이상의 단계들이 제거되거나, 또는 하나 또는 그 이상의 단계들이 다른 시퀀스에 제공되는, 다른 대안들이 또한 제공될 수 있다. 본 방법의 더욱 상세한 설명은, 본 명세서, 특히 다음을 통해 더욱 상세하게 알려질 수 있다.
도 4 내지 6은, 본 발명의 다른 일실시예에 따른 다층 기판 구조물을 형성하는 다른 방법을 도시하는 단순화된 다이아그램 400이다. 이 다이아그램은 단지 예시일뿐이며, 이는 특허청구범위를 부당하게 제한하는 것이어서는 안 된다. 본 발명의 기술분야에서 통상의 지식을 가진 자는, 많은 변형, 수정, 및 대안들을 인식할 것이다. 다른 특정한 일실시예에 의하면, 본 발명은, 예를 들면 실리콘 온 실리콘, 게르마늄 온 실리콘, 기판 구조물 상의 Ⅲ/Ⅴ족 물질, 실리콘 게르마늄 온 실리콘이나 다른 물질, 실리콘 카바이드 온 인슐레이터(silicon carbide on insulator), GaN 다층 구조물, 이들의 조합, 등과 같은 다층 기판 구조물을 형성하는 다른 공정을 제공한다. 공정은, 소정 두께의 제거될 물질을 포함하는 제1 기판 을 제공하는 단계를 포함한다. 소정 두께의 제거될 물질은, 제1 표면 영역을 포함한다. 특정한 일실시예에 의하면, 소정 두께의 물질은 실리콘, 게르마늄, Ⅲ/Ⅴ족 물질 등일 수 있다. 실시예에 따라, 실리콘 기판 구조물은, {100} 평면, {110} 평면, 또는 {111} 평면에 주 결정면을 갖는다.
공정은, 특정한 일실시예에 따라 제2 기판의 제2 표면 영역에 제1 기판의 제1 표면 영역을 연결하는 단계를 포함한다. 실시예에 따라, 제2 기판은, 제1 기판의 물질 등과 같은 다양한 물질로 만들어질 수 있다. 특정한 일실시예에 의하면, 제2 기판은 {100} 평면, {110} 평면, 또는 {111} 평면에서 주 결정면을 갖는 실리콘 물질이다. 바람직하게는, 연결은, 더 낮은 온도에서 결합을 용이하게 하기 위해, 클리닝 공정 및/또는 플라즈마 활성 공정을 포함할 수 있는 결합 공정을 이용하여 일어난다. 클리닝 공정은, 플라즈마 활성 클리닝 및/또는 다른 처리 기술을 포함한다. 그러한 기술의 일례는, 미국특허 제6,645,828호에서 발견될 수 있는데, 이는 Silicon Genesis Corporation으로 공통적으로 양수되고, 참조에 의해 본 출원에 편입된다. 바람직한 일실시예에 의하면, 연결 공정은, 제1 기판의 제1 표면 영역과 제2 기판의 제2 표면 영역 사이에 인터페이스 영역을 형성한다. 공정은, 제2 기판의 제2 표면 영역에 대한 제1 기판의 제1 표면 영역의 부착을 유지하면서, 제1 기판으로부터 소정 두께의 물질을 제거하는 단계를 포함한다. 바람직한 일실시예에 의하면, 결합된 기판 구조물을 형성하는 방법은, Henley 등에 의해 설명된 것들, 기타 프랑스 SA의 Soitec에 의해 Smart-CutTM이라 통상적으로 불리는 것들 등과 같은 "계층 전송" 공정으로 알려진 것이다. 물론, 본 발명의 기술 분야에서 통상의 지식을 가진 자는, 다른 변형, 수정, 및 대안들을 인식할 것이다.
바람직한 일실시예에 의하면, 공정은 제1 기판의 제1 표면 영역과 제2 기판의 제2 표면 영역 사이에 인터페이스 영역을 통해 공간 방식으로 복수의 틈 307을 형성한다. 공정은 또한, 소정 두께의 물질을 제2 기판에 전기적으로 연결하기 위해, 전도성 물질 305로 틈의 하나 또는 그 이상을 채운다. 전도성 물질은, 다층 구조물 등을 포함하여, 금속, 도프 반도체 물질, 이들의 조합 등을 포함할 수 있다. 전도성 물질은, 비아 구조물에 유사할 수 있는데, 이는 인터커넥트 등으로서 종래의 디바이스에 이용된다. 나타난 바와 같이, 전도성 물질은, 소정 두께의 물질을 제2 기판에 연결한다. 또한 나타난 바와 같이, 전도성 물질은 웰 구조물 내에 형성될 수 있다. 전도성 물질은, 2개의 기판 구조물을 함께 전기적 및 물리적으로 접속하기 위해, 틈의 전체를 채운다. 물론, 본 발명의 기술 분야에서 통상의 지식을 가진 자는, 많은 변형, 수정, 및 대안들을 인식할 것이다.
도 4를 참조하면, 본 발명의 방법은, 특정한 일실시예에 따라, 결합된 기판 구조물에서 소정 두께의 물질을 덮는 마스크 구조물 401을 형성한다. 나타난 바와 같이, 소정 두께의 물질은 노출된 영역 403을 포함한다. 노출된 영역은, 실리콘 내재 물질일 수 있는데, 이는 에칭종(etching species)을 이용하여 선택적으로 에칭될 수 있다. 노출된 영역은, 특정한 일실시예에 따라, 소정 두께의 물질의 일부분이다. 종종 절연 물질(예를 들면, 산화물)인 인터페이스 영역 405는, 특정한 일실시예에 따라, 정지층으로 이용될 수 있다. 나타난 바와 같이, 트렌치 영역은, 특정한 일실시예에 따라 소정 두께의 물질의 부분을 제거함으로써 소정 두께의 물질 내에 형성되었다.
도 5에 도시된 바와 같이, 방법은, 절연층을 선택적으로 제거한다. 절연층의 선택적 제거는, 실리콘 내재 물질을 노출하는데 501, 이는 불완전성 등이 실질적으로 없다. 바람직한 일실시예에 의하면, 선택적 제거는, 습식(wet) 에칭종 등을 포함하는 선택적 에천트(etchant)를 이용하여 일어난다. 단지 일례로서, 플루오르화수소산(hydrofluoric acid;HF), 완충(buffered) 플루오르화수소산(BHF), 완충 산화물 에칭(buffered oxide etch;BOE), 등과 같은 플루오르(fluorine) 기반 화학이, 적용 분야에 따라, 이용될 수 있다. 제2 기판의 노출된 부분은, 선택적 제거 공정으로 인한 어떠한 손상도 실질적으로 없는데, 이는 종종 습식 에칭이거나, 플라즈마 에칭 등과 같은 선택적 건식(dry) 에칭 공정일 수 있다. 도 6을 참조하면, 그 방법은, 노출된 제2 기판 영역을 덮는 에피층 601을 형성한다. 에피층은, 소정 두께의 물질 {110}에 비할 때, {100}과 같은 실리콘의 다른 결정 방향일 수 있다. 에피층은, 원위치 도핑(in-situ doping) 등과 같은 도핑 공정을 이용하여 형성될 수 있다. 특정한 일실시예에 의하면, 에피층은, 단결정 실리콘 구조물이다. 나타난 바와 같이, NMOS 디바이스는, 실리콘, 게르마늄, 또는 다른 종인, 에피층 상에 형성될 수 있고, PMOS 디바이스는, 소정 두께의 물질 상에 형성될 수 있다. 물론, 본 발명의 기술 분야에서 통상의 지식을 가진 자는, 많은 변형, 대안, 및 수정들을 인식할 것이다. 본 발명의 실시예에 따른 방법의 더 상세한 설명 및 결과 구조물은, 아래에서 설명될 수 있다.
도 7 및 8은, 본 발명의 일실시예에 따른, 다층 기판 구조물을 형성하는 다른 방법을 도시하는 단순화된 다이아그램이다. 이 다이아그램은 단지 예시일 뿐이며, 특허청구범위를 부당하게 제한하는 것이어서는 안 된다. 본 발명의 기술분야에서 통상의 지식을 가진 자는, 많은 변형, 대안, 및 수정들을 인식할 것이다. 상술한, 에피층을 형성하는 다른 방법이, 주입된 영역 707을 형성하기 위해 입자를 주입하는 단계 711을 포함하는 공정을 통해 설명된다. 특정한 일실시예에 의하면, 입자는 마스킹 레이어 705의 틈을 통해 제공된다. 특정한 일실시예에 의하면, 입자는 실리콘, 게르마늄, 비소, 여기에 설명된 다른 종들 중 어떤 것 등을 포함할 수 있다.
특정한 일실시예에 의하면, 마스킹 레이어 705는, 특정한 일실시예에 따라 포토리소그래픽(photolithographic) 레이어 및/또는 하드 마스크일 수 있다. 하드 마스크의 일례는, 특정한 일실시예에 따라, 실리콘 질화물(nitride) 레이어 및/또는 산화물 레이어일 수 있다. 기술된 바와 같이, 마스킹 레이어는 또한, 특정한 실시예에 따라, 단일 및 다층 구조물을 포함하는, 포토리소그래픽 레이어일 수 있다. 마스킹 레이어는 소정 두께의 물질 703을 덮으면서 형성되는데, 이는 특정한 일실시예에 따라 클리빙되고/되거나 계층 전송된다. 소정 두께의 물질은, 기판 물질 701을 덮고 있는데, 이는 이전에 설명되었다. 특정한 일실시예에 의하면, 소정 두께의 물질은, 단결정 실리콘 및 다른 물질을 포함할 수 있다. 물론, 여기에는 다른 변형, 수정, 및 대안들이 있을 수 있다.
특정한 일실시예에 의하면, 주입된 영역 707은, 소정 두께의 물질과 기초를 이루는 기판 물질 사이에 인터페이스 708의 부근에 소정 두께의 물질 부분 및 영역을 포함한다. 특정한 일실시예에 의하면, 주입된 영역은, 비정질화된 영역이 되고/되거나 다른 특성을 가질 수 있다. 즉, 주입된 영역은 비정질(amorphous)의 특성을 갖는데, 이는 또한 다른 특성을 포함할 수 있지만, 특정한 일실시예에 따라 일반적으로 비정질이다. 도 7에 도시된 바와 같이, 주입 영역은 새로운 방향을 정의한다.
도 8을 참조하면, 방법은, 특정한 일실시예에 따라, 열처리 공정 803을 포함한다. 열처리 공정은 용광로 공정, 급속 열 어닐 공정, 및/또는 다른 공정들과 같은 적절한 기술에 의해 제공될 수 있다. 물론, 여기에는 다른 변형, 수정, 및 대안들이 있을 수 있다.
특정한 일실시예에 의하면, 열처리 공정은, 주입된 영역에서 결정화하고/결정화하거나 결정을 재성장시키는데 이용될 수 있다. 나타난 바와 같이, 결정화된 물질은, 특정 일실시예에 따라 {100} 방향을 갖는 제2 기판과 같은 타입일 수 있다. 열 어닐링은, 특정한 일실시예에 따라, 실리콘 물질을 위해, 실질적으로 600℃ 내지 실질적으로 1250℃ 범위의 온도에서 일어날 수 있다.
어닐링은, 같거나 다른 조건 하에서, 단일 어닐링으로서, 또는 다중 사이클로 일어날 수 있다. 예를 들면, 한 어닐 사이클은 재결정화(recrystallization)에 이용될 수 있고, 다른 어닐 사이클은 결함을 제거하는데 이용될 수 있다. 본 발명의 일실시예에 따르면, 재결정화 어닐 사이클은 650-800℃에서 수행될 수 있고, 결함을 제거하기 위한 어닐 사이클은 1000-1250℃에서 수행될 수 있다.
어닐링은, 특정한 일실시예에 따라, 진공 및/또는 대기압 하에서 유지될 수 있다. 또한 어닐링은, 진공 환경, (예를 들면 아르곤 및/또는 질소를 포함하는) 비활성(inert) 환경, 수소 함유 환경, (예를 들면, 수소/아르곤 또는 다른 유사 혼합물을 포함하는) 포밍(forming) 기체, 및 H & HCl과 같은 에칭 분위기를 포함하는 환경에서 유지될 수 있다. 어닐은, 포토리소그래픽 레이어 또는 하드 마스크의 제거 전후에 개시될 수 있다. 어닐은 또한, 노출된 표면상으로 산화물을 성장시키기 위해, 산화 분위기(oxidizing ambient)에서 수행될 수 있다. 어닐은, 미국특허 제6,103,599호에서 설명된 공정과의 조합에서 형성될 수 있는데, 이는 모든 면에서, 참조에 의해 본 출원에 편입된다. 어닐링 열처리는, 표면이 침착된 산화물이나 다른 패시베이션(passivation) 레이어로 덮일 때 수행될 수 있다. 물론, 여기에는 다른 변형, 수정, 및 대안들이 있을 수 있다.
특정한 일실시예에 의하면, 공정은, 결합된 기판 구조물의 처리를 수행한다. 처리는, 특정한 일실시예에 따라, 주입된 인터페이스 영역에서 어떤 불완전성을 제거하기 위해 열 어닐링을 포함할 수 있다. 열처리는, 용광로, 급속 열 어닐, 또는 이들의 어떠한 조합에 의해 제공될 수 있다. 공정은, 바람직한 실시예에 따라, 소정 두께의 물질 상에 집적 회로 요소 및 디바이스를 형성한다. 물론, 본 발명의 기술분야에서 통상의 지식을 가진 자는, 많은 변형, 수정, 및 대안들을 인식할 것이다.
상술한 단계별 시퀀스는, 본 발명의 일실시예에 따라, 기판을 제조하는 방법을 제공한다. 나타난 바와 같이, 그 방법은, 전도성 플러그 영역을 이용하여 결합 된 기판 영역 사이에 전도층을 형성하는 방법, 선택적으로 주입 기술, 및 제2 기판의 일부분을 덮는 에피층을 형성하는 방법을 포함한다. 물론, 특허청구범위로부터 이탈하지 않은 채, 단계들이 추가되거나, 하나 또는 그 이상의 단계들이 제거되거나, 또는 하나 또는 그 이상의 단계들이 다른 시퀀스에 제공되는, 다른 대안들이 또한 제공될 수 있다.
비록 상기는 특정한 일실시예의 관점에서 설명되었지만, 여기에는 다른 변형, 수정, 및 대안들이 있을 수 있다. 예를 들면, 소정 두께의 물질은, 특정한 일실시예에 따라, 변형된(strained) 물질일 수 있다. 즉, 변형된 물질은, 특정한 일실시예에 따라, 쌍축(bi-axial) 또는 단축(uni-axial)일 수 있다. 또한, 변형된 물질은, 특정한 일실시예에 따라, 패턴화 및/또는 구형일 수 있다. 실시예에 따라, 변형된 물질은, MOS 디바이스에 대한 소스/드레인(drain) 영역의 에칭된 영역에서 실리콘 게르마늄을 이용하는 패턴화된 변형 공정을 이용하여 형성될 수 있다. 조합 또는 다른 방법에 의하면, 변형된 물질은, Francois J. Henley 등(대리인 도켓 제018419-016410PC호)의 이름으로, 2005.04.12자 PCT 출원 제PCT/US05/12410호로서 기입된 "격자 공간 엔지니어링용 방법 및 시스템(Method and System for Lattice Space Engineering)", 및 Francois J. Henley(대리인 도켓 제018419-012110PC호)의 이름으로, 2004.11.18자 PCT 출원 제PCT/US04/38616호로서 기입된 "변형된 실리콘 내재 물질을 이용하여 반도체 디바이스를 조립하는 방법(A Method for Fabricating Semiconductor Devices Using Strained Silicon Bearing Materials)"에 설명된 변형 기술로 형성될 수 있는데, 이들의 각각은, 공통적으로 양수되며, 참조에 의해 본 출원에 편입된다. 물론, 여기에는, 다른 변형, 수정, 및 대안들이 있을 수 있다.
여기에 설명된 예시 및 실시예들은, 단지 예시적 목적을 위한 것이며, 본 발명의 기술분야에서 통상의 지식을 가진 자에게 그것의 다양한 수정 또는 변경이 제안될 것이고, 본 출원의 본질 및 범위와 특허청구범위 내에 포함될 것이라는 점이 또한 이해될 것이다.
본 발명에 따르면, 다층 기판의 제조에 대한 기술이 제공된다. 더욱 상세하게는, 본 발명은, 예를 들면 반도체 집적 회로의 제조에 대한 주입 기술을 이용하여, 결합된 기판 사이에 전도(conductive) 영역을 형성하는 방법 및 디바이스를 포함하는 기술을 제공한다. 그러나, 본 발명은 더 넓은 적용 범위를 갖는다는 점이 인식될 것이다; 또한, 그것은 다층 집적 회로 디바이스용 다른 기판, 집적 반도체 디바이스의 3차원 패키징, 광통신 디바이스, 압전 디바이스, 마이크로 전자기계 시스템("MEMS"), 센서, 액츄에이터, 태양 전지, 평판 디스플레이(예를 들면, LCD, AMLCD), 생물학 및 생의한 디바이스, 등에 적용될 수 있다.

Claims (33)

  1. 다층 기판을 형성하는 방법에 있어서,
    소정 두께의 제거될 물질을 포함하는 제1 기판을 제공하는 단계 - 상기 소정 두께의 제거될 물질은 제1 표면 영역을 포함함 - ;
    상기 제1 기판의 제1 표면 영역과 제2 기판의 제2 표면 영역의 사이에 인터페이스 영역을 형성하기 위해, 상기 제1 기판의 제1 표면 영역을 상기 제2 기판의 제2 표면 영역에 연결하는 단계;
    상기 제2 기판의 제2 표면 영역에 대한 상기 제1 기판의 제1 표면 영역의 부착을 유지하면서, 상기 제1 기판으로부터 상기 소정 두께의 물질을 제거하는 단계;
    상기 소정 두께의 물질의 일부의 노출된 영역을 형성하기 위해, 상기 소정 두께의 물질의 표면 영역 위에 놓이는 마스킹(masking) 레이어를 형성하는 단계;
    상기 제2 기판에 상기 소정 두께의 물질의 상기 일부를 연결하여 적어도 상기 노출된 영역 및 상기 소정 두께의 물질의 상기 일부를 포함하는 주입된 영역이 형성되도록, 상기 인터페이스 영역의 일부의 부근에 입자의 영역을 형성하기 위해 상기 노출된 영역으로 상기 인터페이스 영역의 상기 일부를 통해 입자를 주입하는 단계; 및
    상기 주입된 영역의 결정화를 일으키기 위해 적어도 상기 주입된 영역을 적어도 열처리시키는 단계를 포함하는 다층 기판 형성 방법.
  2. 제1항에 있어서,
    상기 입자는 상기 인터페이스 영역의 부근에서 전도 특성을 포함하는 다층 기판 형성 방법.
  3. 제1항에 있어서,
    상기 입자는 도펀트(dopant) 입자를 포함하는 다층 기판 형성 방법.
  4. 제3항에 있어서,
    상기 도펀트 입자는 붕소(boron), 비소(arsenic), 또는 인(phosphorus)으로부터 선택되는 다층 기판 형성 방법.
  5. 제1항에 있어서,
    상기 제1 기판은 실리콘 웨이퍼인 다층 기판 형성 방법.
  6. 제5항에 있어서,
    상기 실리콘 웨이퍼는 {100} 평면의 주 결정면(major crystallographic plane)을 특징으로 하는 다층 기판 형성 방법.
  7. 제5항에 있어서,
    상기 실리콘 웨이퍼는 {110} 평면의 주 결정면을 특징으로 하는 다층 기판 형성 방법.
  8. 제5항에 있어서,
    상기 실리콘 웨이퍼는 {111} 평면의 주 결정면을 특징으로 하는 다층 기판 형성 방법.
  9. 제1항에 있어서,
    상기 입자의 영역은 실질적으로 1018 원자/cm3 또는 그보다 큰 밀도를 갖는 다층 기판 형성 방법.
  10. 제1항에 있어서,
    상기 연결은, 상기 제2 표면에 상기 제1 표면을 결합하는 것을 포함하는 다층 기판 형성 방법.
  11. 제1항에 있어서,
    상기 연결은, 적어도 상기 제1 표면 또는 상기 제2 표면의 플라즈마 활성 처리(plasma activated processing)를 포함하는 다층 기판 형성 방법.
  12. 제1항에 있어서,
    상기 연결은, 산화물질을 이용하여 상기 제1 표면을 상기 제2 표면에 결합하는 것을 포함하는 다층 기판 형성 방법.
  13. 제1항에 있어서,
    상기 인터페이스 영역은 절연 물질인 것을 특징으로 하는 다층 기판 형성 방법.
  14. 제1항에 있어서,
    상기 입자의 영역은 상기 인터페이스 영역을 절연 특성으로부터 전도 특성으로 변화시키는 다층 기판 형성 방법.
  15. 제1항에 있어서,
    상기 주입은 고에너지 주입기를 사용하여 제공되는 다층 기판 형성 방법.
  16. 제1항에 있어서,
    상기 인터페이스 영역은 산화 실리콘 물질을 포함하는 다층 기판 형성 방법.
  17. 제1항에 있어서,
    상기 주입은 상기 소정 두께의 물질과 상기 제2 기판의 일부에 웰(well) 영역을 형성하는 다층 기판 형성 방법.
  18. 제1항에 있어서,
    상기 소정 두께의 물질을 상기 제2 기판의 일부에 전기적으로 접속하기 위해 상기 인터페이스 영역을 통해 복수의 비아(via) 구조물을 형성하는 단계를 더 포함하는 다층 기판 형성 방법.
  19. 제1항에 있어서,
    그 내부에 웰 영역을 형성하기 위해 상기 소정 두께의 물질을 통해 제2 입자를 주입하는 단계를 더 포함하는 다층 기판 형성 방법.
  20. 제1항에 있어서,
    상기 소정 두께의 물질은 8000 옹스트롬(Angstroms) 또는 그보다 작은 다층 기판 형성 방법.
  21. 제1항에 있어서,
    상기 제1 기판은 실리콘 웨이퍼를 포함하고, 상기 실리콘 웨이퍼는 제1 결정 방향을 특징으로 하고, 결정화된 부분은 제2 결정 방향을 특징으로 하는 다층 기판 형성 방법.
  22. 제21항에 있어서,
    주 결정면의 상기 제1 결정 방향은 {110} 평면이고, 주 결정면의 상기 제2 결정 방향은 {100} 평면인 다층 기판 형성 방법.
  23. 제1항에 있어서,
    상기 입자의 주입은, 상기 소정 두께의 물질의 상기 일부와, 상기 제1 표면의 일부와, 상기 제2 표면의 일부를 관통하는 다층 기판 형성 방법.
  24. 제1항에 있어서,
    상기 소정 두께의 물질과 상기 제2 기판의 일부 사이에 전기적 접속을 제공하기 위해, 상기 입자는 전도성을 특징으로 하는 다층 기판 형성 방법.
  25. 제1항에 있어서,
    상기 입자는 복수의 실리콘 이온 또는 복수의 게르마늄 이온을 포함하는 다층 기판 형성 방법.
  26. 제1항에 있어서,
    상기 결정화된 부분은 소정 타입의 방향을 특징으로 하고, 상기 소정 타입은 상기 제2 기판인 다층 기판 형성 방법.
  27. 부분적으로 완성된 다층 기판에 있어서,
    제1 표면 영역을 포함하는, 제1 기판으로부터의 소정 두께의 물질;
    제2 표면 영역을 포함하는 제2 기판 - 상기 소정 두께의 물질의 상기 제1 표면 영역은 상기 제2 기판의 상기 제2 표면 영역에 연결됨 -;
    상기 소정 두께의 물질의 상기 제1 표면 영역과 상기 제2 기판의 상기 제2 표면 영역의 사이에 형성된 인터페이스 영역; 및
    상기 소정 두께의 물질의 일부를 상기 제2 기판의 일부에 전기적으로 연결하기 위해, 상기 소정 두께의 물질의 일부와 상기 인터페이스 영역의 일부에 주입된 복수의 입자를 포함하는 기판.
  28. 제27항에 있어서,
    상기 제1 기판은 실리콘 물질을 포함하는 기판.
  29. 제27항에 있어서,
    상기 제2 기판은 실리콘 물질을 포함하는 기판.
  30. 제27항에 있어서,
    상기 복수의 입자는 전도성 물질을 포함하는 기판.
  31. 제27항에 있어서,
    상기 복수의 입자는 1018 입자/cm3 이상인 기판.
  32. 제27항에 있어서,
    상기 소정 두께의 물질의 상기 일부의 복수의 입자는, 상기 소정 두께의 물질의 상기 일부 내에 비정질 특성을 일으키는 기판.
  33. 제32항에 있어서,
    상기 소정 두께의 물질의 상기 일부는 상기 비정질 특성으로부터 결정질 특 성으로 변환될 수 있는 기판.
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