CN107430982B - 贴合式半导体晶圆以及贴合式半导体晶圆的制造方法 - Google Patents

贴合式半导体晶圆以及贴合式半导体晶圆的制造方法 Download PDF

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Abstract

本发明提供一种贴合式半导体晶圆，在主要表面上具有单晶硅层，其中该贴合式半导体晶圆具有一自单晶硅所构成的基底晶圆及具有依序向上地位于该基底晶圆上的第一介电质层、多晶硅层、第二介电质层及该单晶硅层，并且该多晶硅层与该第二介电质层之间构成为贴合面，以及该基底晶圆与该第一介电质层之间形成有载体陷阱层。因此提供能避免掉Trap‑rich型的SOI基板中由于BOX氧化膜之中的电荷的影响或杂质所导致的基底晶圆的电阻率的低下，并使高频的基本讯号的失真及一电路向其它电路的环绕讯号变少，并且量产性为优良的贴合式半导体晶圆。

Description

贴合式半导体晶圆以及贴合式半导体晶圆的制造方法
技术领域
本发明涉及用为制造高频集成电路的贴合式半导体晶圆以及该贴合式半导体晶圆的制造方法。
背景技术
以移动电话为代表的通讯机器，为追求将对应于相异通讯方式及相异频率的通讯功能予以一体化于同一机器内，并且对于更进一步的高功能化与小型化的需求更为显著地强烈。例如，有在半导体的单一芯片上构成：以进行数字或高频模拟等讯号处理的晶体管为代表的主动组件区块；以及以电阻或是电容或是传感器为代表的被动组件，所组合而成的电路。特别是，在高频集成电路的内部所处理的讯号强度包含有：收讯用的非常微弱的讯号(例如-100dBm程度的讯号强度)，也有发讯用的大讯号(例如+10dBm程度的讯号强度)，为了使其如同电路设计一般地作动，于高频集成电路的半导体基板上必须在使基本讯号的讯号失真为少的同时，并减少使电路所处理的讯号向邻近的其它的电路造成环绕或相互干扰。
再者，用于高频集成电路而以电阻、电容或是电感为代表的被动组件，在电阻损失部分及浮动电容部分为小，若构成电路时的Q值(Q-factor)为不高，则不仅无法以高频来动作，且将增加损失且增加消耗电流，因此由于难以通过移动电话等的携带型机器中的电池进行长时间动作的缘故，所以被动组件的电阻损失部分及杂散电容部分必须为极小值。
在此些高频集成电路中，贴合式半导体晶圆(具有由硅单晶所构成的基底晶圆、基底晶圆上的多晶硅层(亦称为Trap-rich层)、多晶硅层上的介电层、及介电层上的单晶硅层)，也被称为Trap-rich型SOI(Silicon on Insulator)基板，近年来成为被实用化且被大量使用的状况。用于此情况的基底晶圆的电阻率，由于会有电阻率越高，则高频的失真与环绕讯号会越少之故，所以自基底晶圆的量产性的观点，一般使用1kΩ·cm至4kΩ·cm左右的晶圆。于此，高频失真及环绕讯号为较少是指：通过测定二次谐波特性(包含基本频率的两倍的频率成分的比例)而确认出二次谐波为小。再者，多晶硅层为了防止位于底部的基底晶圆的翻转而堆积，并且根据SOI基板整体的扭曲及失真的平衡而使用1μm至2μm程度的厚度。
关于基底晶圆的电阻率的值与其量产性，有电阻率越低则杂质的控制越为容易的缘故，因此能大量生产目标电阻率的基板。然而，以现今的单晶硅的量产技术，当电阻率例如目标为超过4Ω·cm的高电阻率，为了减少杂质的方针的控制则难以实现，以现状而言，在极端的情况下，不实际制作则无法得知电阻率为4kΩ·cm附近的值还是8kΩ·cm附近的值，在工业上为在极度不安定的条件下进行生产。其结果，具有高电阻率的基底晶圆的生产率变差且价格也变得非常昂贵。再者，此结果将导致高频集成电路的主要市场的移动电话与智能型手机的半导体芯片的价格上升，也意味产业上也变得毫无价值。
再者，即使高电阻率的基底晶圆的量产为可能，也存在其它的大问题。第一个问题在于，在n型的半导体之中，电阻率为1kΩ·cm的磷的杂质浓度为3×1012/cm2的程度，且在p型的半导体之中，电阻率为1kΩ·cm的硼的杂质浓度为1×1013/cm2的程度的极低的状况，在基底晶圆本身的含氧所产生的施体的影响下，通过热处理易导致电阻率变化的缺点。此电阻率的变动，将会使基底晶圆的氧气浓度为低下，在半导体处理中所使用的热处理温度的设定上可能造成需要在某种程度的回避。
第二个问题在于，由于在所谓的BOX氧化膜(埋置氧化膜)中所含有的电荷，或是由于出现在BOX氧化膜及多晶硅层的交界面的界面准位所被捕获的电荷之故，而于高电阻率的基底晶圆的表面侧形成反转层而形成低电阻率的层。如此的低电阻率的层的形成，会增加高频讯号的环绕，而让使用高电阻率的基底晶圆变成毫无价值。在所谓的Trap-rich型SOI基板中，虽然为了阻止如此的反转层的形成而插入多晶硅层(Trap-rich层)，但是在多晶硅层的堆积时的温度条件或是用于去除堆积前的表面的氧化膜的氢气处理为不充分的情况下会残留氧化膜，而不论是否有导入多晶硅层，此于位于底部的氧化膜之下还是会再次形成反转层，变成为失去使用高电阻率的基底晶圆之意义的结果。
再者，第三个问题在于，在制造Trap-rich型SOI基板时的贴合步骤与利用电炉的氧化或热处理的步骤之中，有可能会有在被称为BOX氧化膜的介电质的正下方而夹带磷或硼等的杂质，其在多晶硅层或基底晶圆扩散而成为使多晶硅层或基底晶圆的电阻率大幅度下降的主因。此杂质的扩散，多半来自于起因为进行半导体处理的所谓的无尘室的空气或使用的纯水中所含的杂质，以及使用电炉的氧化或热处理中残留有其他的种类的杂质成为扩散源所造成。n型的半导体的电阻率1kΩ·cm为磷的杂质浓度为3×1012/cm2的程度，以及p型的半导体的电阻率1kΩ·cm为硼的杂质浓度为1×1013/cm2的程度，杂质浓度非常低的缘故，杂质的测定本身在技术上即难以进行。虽然作为高频用的高电阻率的半导体基板，电阻率为5kΩ·cm或10kΩ·cm的基底晶圆为必要，但是不得不说搬送此基板的无尘室的环境所致的污染，以及电炉内的杂质的再附着所致的扩散抑制于极低程度的维持管理皆几乎无法对应。
非高频用途的普通的半导体的制造中，进行半导体处理的所谓的无尘室的空气或使用的纯水所含的杂质之所以不会造成问题，其原因在于仅单纯所被要求的电阻率为100Ω·cm至1kΩ·cm以下，以杂质浓度而言为1x1014/cm2的程度，该数值位准即使为高也为良好的半导体，并且以对应此杂质浓度1x1014/cm2的程度的普通的无尘室的环境管理方法即能对应，如此说法并不为过。制造如此非高频用的通常的半导体的半导体处理的无尘室，其中因非预期的杂质的浓度为高，因此无法试作及制造出高电阻率为必要的高频用的例如Trap-rich型SOI基板或使用该种基板而在高频下动作的集成电路。
[现有技术文献]
[专利文献]
[专利文献1]日本特表2014-509087号公报
发明内容
[本发明所要解决的技术问题]
图8是显示使用专利文献1所述的已知的无线频率应用领域方面的绝缘体上半导体(SOI)型的基板的制造方法所制造出之晶圆的剖面图。
在图8的已知范例的贴合式半导体基板44中，基底晶圆31具有超过500Ω·cm，较佳为1kΩ·cm至3kΩ·cm以上的电阻率。介电质薄膜33被形成于基底晶圆31上，然后通过堆积等方法形成多晶硅层34。介电质薄膜33通过与自然氧化膜层相异的急速热氧化(RapidThermal Oxidation)或干式热氧化等的方法所形成，比自然氧化膜有更高的密度，形成防止或至少延迟位于上方的多晶硅层的再结晶化的功效，其厚度为具有0.5nm至10nm之间的厚度。一般而言，通过被称为离子注入剥离法(Smart
Figure BDA0001403950410000041
法)的贴合方法，通过来自别的晶圆的贴合，使第二介电质层35与单晶硅层36被贴合于多晶硅层34上，而完成出于多晶硅层34的下层具有介电质薄膜33的Trap-rich型的SOI基板。图8中，多晶硅层34与第二介电质层35之间成为贴合面48。
第二介电质膜35一般也使用氧化膜，虽然也被称为BOX氧化膜，但是其厚度比介电质薄膜33更厚，数10nm至数μm为常用的厚度。图8中，多晶硅层34基本上具有防止为与基底晶圆31之介电质薄膜33的交界面侧的导电型反转成相反导电型的功能。通过此功能，当基底晶圆31的电阻率越高，前述的高频的失真与环绕讯号随之变少，而成为适用于高频动作的基板。再者，介电质薄膜33被形成为薄，而形成的要点在于使多晶硅层34为单结晶化或作为使不期望的杂质向基底晶圆31的扩散障壁的功能的同时，并作为使不成为多晶硅层34及基底晶圆31之间的载体通过的障碍物而被形成。此介电质薄膜33，典型地未达厚度2nm，对自由载体而言成为具有通透性的充分的薄度，其结果使多晶硅层34的于下方的基底晶圆31内捕捉循环的载体的角色不被介电质薄膜33所妨碍。
然而，虽然实际地制作如图8的已知范例所述的基板，并且验证其效果，但是该效果完全无法被观测到。亦即，图8的已知范例的贴合式半导体晶圆44的第一个大课题在于，介电质薄膜33的膜厚度的控制极为困难且无法以必须的精确度来控制。作为介电质薄膜33虽然多半使用氧化膜，若该厚度相对于规定的膜的厚度2nm而增加1nm，位于其正下方的基底晶圆31在高电阻率的情况下反而容易使反转层45被形成，若相对于2nm而薄1nm，则多晶硅层34的单结晶化或未期望的杂质的向基底晶圆31的扩散仍会发生，结果而言，仅是将工艺予以控制而将装置予以良好生产性地形成的控制性完全没有，再现性亦缺乏。
再者，图8的已知范例的贴合式半导体晶圆44的第二个大课题在于，介电质薄膜33非常地薄的缘故，受到贴合式晶圆的形成步骤或装置形成步骤中所受的1100℃或1200℃程度的热处理的影响，该特性具体而言，前述的反转层45的形成条件等伴随晶圆相异而参差极大。再者，由于此高温热处理的步骤而导致介电质薄膜33的膜厚度产生变化的缘故，即使以相同条件的工艺所制作的基板，在形成装置的工艺结束的时间点，就连在最初所形成的介电质薄膜33的膜厚度残留多少还是全部消失亦不明确。因此，变成不仅无法安定地进行贴合式板导体晶圆的制造，于之后的装置的形成处理中也会使该特性有极大的参差的结果。
由于在如此不安定的介电质薄膜33之上堆积多晶硅层34，必定使多晶硅层34自体的特性也变得不安定。具体而言，多晶硅层34的单结晶化的进行状况与电阻率的参差变大而欠缺安定性。
图7是显示图8所示的已知范例的贴合式半导体晶圆44的电阻率的深度方向的分布的一范例。亦即，图7是简略地显示图8所示的已知范例的贴合式半导体晶圆44的贴合式半导体晶圆的电阻率的深度方向的分布最终是如何地变化的图。于该电阻率的图的上部亦显示已知范例的贴合式半导体晶圆的剖面图，与构造对比而明确地知道哪个部份的电阻率的变化是怎样一回事。
图7中是使用单晶硅层36的电阻率为10Ω·cm且基底晶圆31的电阻率为1kΩ·cm之物。虽然使用磊晶装置所堆积的多晶硅层34的电阻率的起始值为10kΩ·cm，因为介电质薄膜33为极薄而使单结晶化自基底晶圆31之侧进行的同时，于贴合面48存在的非预期的杂质的夹带与扩散而导致多晶硅层34的在基底晶圆31近处的电阻率急剧地下降，例如降低至低于100Ω·cm的值。此原因具体而言，包括有：在通过电炉的各种热处理时也存在为n型或p型的杂质扩散源的磷原子或硼原子附着于晶圆表面的可能性，以及金属系的粒子于晶圆上由于物理地接触而导致附着等的现象不定期地发生，于受各种热处理，不仅于多晶硅层34，也于基底晶圆31扩散，而皆会有使电阻率下降的可能性，等各种的要因能被想到。虽然多晶硅层34与基底晶圆31之间设置有介电质薄膜33，但因为其厚度为薄的缘故，受到高温热处理而会轻易地使部分或全表面的扩散障壁破损，而于基底晶圆31之侧发生不期望的杂质的扩散，亦使基底晶圆31的电阻率也下降。
虽然第二介电质层35的电阻率显示为非常高的值，简易地表示为600kΩ·cm的电阻率。这个高电阻率是指：由于第二介电质层35的厚度为厚而成为杂质扩散的障壁的功能，与扩散障壁会破损的介电质薄膜33为对照。此原因是正因为介电质薄膜33的厚度为0.5nm至10nm之间的模棱两可的膜的厚度，由于太薄而无法通过高温热处理得到扩散障壁。再者，介电质薄膜33仅仅是存在的话，就有在基底晶圆31形成反转层45的可能性，而形成具有作为扩散障壁的功能，并且不成为多晶硅层34与基底晶圆31之间的载体的通过的障碍物的安定的条件等则在哪里也都不存在。
在图8所示的已知范例的贴合式半导体晶圆44中，会变成如图7所示的深度方向的电阻率的分布，例如基底晶圆31的电阻率发生急剧地降低至未达100Ω·cm的值的现象，不仅高频的失真变大，高频的环绕讯号也增加，变成在高频范围内完全无法使用的基板。
如同以上的说明，以图8与图7所示的已知范例的贴合式半导体晶圆44，将高频的失真及环绕讯号为少的适用于高频集成电路的贴合式半导体晶圆予以大量、安定且低价地制造极为困难，所以能解决上述课题的新的贴合式半导体晶圆以及其制造方法被强烈地需要。
有鉴于上述的问题点，本发明提供一种量产性优良的贴合式半导体晶圆与此贴合式半导体晶圆的制造方法，能回避Trap-rich型SOI基板中BOX氧化膜中的电荷的影响与杂质所引起的基底晶圆的电阻率的低下，前述的高频的基本讯号的失真与自一电路向另一电路的环绕为少。
[解决问题的技术手段]
为达成上述目的，本发明提供一种贴合式半导体晶圆，为在主要表面上具有一单晶硅层，其中该贴合式半导体晶圆具有一自单晶硅所构成的基底晶圆及具有依序向上地位于该基底晶圆上的一第一介电质层、一多晶硅层、一第二介电质层及该单晶硅层，并且该多晶硅层与该第二介电质层之间构成为贴合面，以及该基底晶圆与该第一介电质层之间形成有一载体陷阱层。
如此通过于基底晶圆与第一介电质层之间将载体陷阱层予以被形成的构造，由于使载体陷阱层捕捉基底晶圆内的自由载体的缘故，而能于基底晶圆使反转层不被形成。再者，通过使多晶硅层位于第一介电质层与第二介电质层之间的构造，可防止多晶硅层的单结晶化，同时可防止不期望的杂质向基底晶圆的扩散。
此时，该载体陷阱层为被堆积于该基底晶圆上的多晶硅层为佳。
如此以多晶硅层作为载体陷阱层，和图8所示的已知的贴合式半导体晶圆相比，多晶硅层的合计的厚度变厚，仅以该厚度即可使高频的失真与环绕讯号减少。再者，如同前述，虽然使具有4kΩ·cm以上的电阻率的基底晶圆安定地结晶成长困难，但是多晶硅层通过控制硅的磊晶装置中的堆积温度等，比较容易能实现10kΩ·cm前后的高电阻率。如此将多晶硅层积层为夹住第一介电质层的二段的构造之故，可改善高频集成电路的高频特性。
此时，较佳地，该载体陷阱层为通过于该基底晶圆内注入离子而形成的离子注入层。
如此通过将离子注入层作为载体陷阱层，形成于离子注入层的缺陷会捕捉基底晶圆内的自由载体的缘故，自由载体的生命周期极为短暂，使得于基底晶圆的载体陷阱层侧不形成反转层而能防止电阻率由于电位而变动。再者，通过将多晶硅层予以设为一层，而使制造工艺被简略化，也改善贴合式半导体晶圆的平坦度。
此时，该基底晶圆的电阻率4kΩ·cm以下为佳。
若为如此电阻率的基底晶圆，由于比较容易制造的缘故而能大量生产，并且能以低价而供给具有优良高频特性的贴合式半导体晶圆。
更进一步，为了达成上述目的，本发明提供一种贴合式半导体晶圆的制造方法，该贴合式半导体晶圆于主要表面上具有一单晶硅层，该制造方法包含下列步骤：
准备自单晶硅所构成的一基底晶圆；
于该基底晶圆之上形成一第一介电质层；
于该第一介电质层上形成一多晶硅层，并且研磨该多晶硅层的表面；
准备自单晶硅所构成的一接合晶圆；
于该接合晶圆的表面形成一第二介电质层；
贴合该基底晶圆与该接合晶圆，而使该基底晶圆的多晶硅层与该接合晶圆的第二介电质层相接；
使该接合晶圆薄膜化而成为该单晶硅层；以及
于该基底晶圆与该第一介电质层之间形成一载体陷阱层。
如此通过将多晶硅层形成于第一介电质层与第二介电质层之间，而于基底晶圆与第一介电质层之间形成载体陷阱层，不于基底晶圆形成反转层，再者能防止多晶硅层的单结晶化，并且能防止不期望的杂质向基底晶圆的扩散。再者，通过将多晶硅层的表面予以研磨而使平坦度变佳而使安定地贴合变为可能。然后，通过使用上述的制造方法制造贴合式晶圆，能安定地供给在作为高频集成电路用的半导体基板的应用时，即使对于高温热处理电阻率的变化为极少，并且二次谐波特性为优良的贴合式半导体晶圆。
此时，该载体陷阱层通过于该基底晶圆上堆积多晶硅层而形成为佳。
由于如此通过堆积多晶硅层作为载体陷阱层将多晶硅层予以积层为夹住第一介电质层的二段的构造，故能使于贴合式半导体晶圆形成的高频集成电路的高频的失真与环绕讯号变小。
此时，作为该载体陷阱，通过于该基底晶圆内贯穿该第一介电质将离子注入而形成离子注入层为佳。
如此通过形成离子注入层作为载体陷阱层，在于基底晶圆不形成反转层的情况下，能防止电阻率因为电位而变动。再者，由于将多晶硅层予以设为一层，而使制造工艺被简略化，也改善贴合式半导体晶圆的平坦度。
此时，该准备的基底晶圆的电阻率为4kΩ·cm以下为佳。
若为如此电阻率的基底晶圆，由于比较容易制造的缘故而能大量生产，并且能供给低价的具有优良高频特性的贴合式半导体晶圆。
〔对照现有技术的技术效果〕
如同以上，若为以多晶硅层作为载体陷阱层的本发明的贴合式半导体晶圆，通过例如将第一介电质层构成为10nm以上且数μm以下，不仅能防止多晶硅层的单结晶化，亦可确实地发挥作为不期望的杂质向基底晶圆的扩散的障壁的功能。此事是指：可将基底晶圆的电阻率维持在接近初期值的高的值。第一介电质层的正下方设置有载体陷阱层(多晶硅层)，而发挥作为自由载体的陷阱的功能，具有不使反转层被形成的效果。因此，能供给特性安定、生产率良好、能大量生产并且低价的具有优良高频特性的贴合式半导体晶圆。再者，若为通过于基底晶圆上将多晶硅层予以堆积而形成载体陷阱层的本发明的贴合式半导体晶圆的制造方法，通过将多晶硅层的表面予以研磨而使平坦度佳且安定的贴合变为可能，进而能安定且生产率良好地供给优良高频特性的贴合式半导体晶圆。
更进一步，若以离子注入层作为载体陷阱层的本发明的贴合式半导体晶圆，于第一介电质层的正下方将具有载体陷阱层的功能的离子注入层予以设置，与前述的多晶硅层同样地发挥作为自由载体的陷阱的功能，具有不使反转层形成的效果。再者，通过第一介电质层与第二介电质层夹住多晶硅层，不仅能防止多晶硅层的单结晶化，也能使作为不期望的杂质向基底晶圆的扩散的障壁的功能被确实地发挥。因此能提供能供给特性安定、生产率佳、能大量生产并且低价的具有优良高频特性的贴合式半导体晶圆。再者，若为通过于基底晶圆上将多晶硅层予以堆积而形成载体陷阱层的本发明的贴合式半导体晶圆的制造方法，其中能以离子注入层代替多晶硅层来作为捕捉自由载体的功能。通过利用离子注入作为载体陷阱层，维持基底晶圆的平坦度的状态，故在贴合式半导体晶圆中为重要的确认要点的平坦度比使用多晶硅层作为载体陷阱层时更佳，能将研磨贴合前的多晶硅层的量与时间缩短。所以能供给特性安定、生产率佳、能大量生产并且低价的具有优良高频特性的贴合式半导体晶圆。
附图说明
图1是显示本发明的实施方式1的贴合式半导体晶圆的剖面图。
图2是显示本发明的实施方式1的贴合式半导体晶圆的制造方法的步骤剖面图。
图3是显示本发明的实施方式2的贴合式半导体晶圆的剖面图。
图4是显示本发明的实施方式2的贴合式半导体晶圆的制造方法的步骤剖面图。
图5是显示利用本发明的实施方式1的贴合式半导体晶圆所制作的装置的一范例的剖面图。
图6是显示本发明的实施方式1的贴合式半导体晶圆的电阻率的深度方向的分布图。
图7是显示已知范例的贴合式半导体晶圆的电阻率的深度方向的分布图。
图8是显示已知范例的贴合式半导体晶圆的剖面图。
具体实施方式
[实施方式1]
以下参考图1对本发明的实施方式1的贴合式半导体晶圆进行说明。
图1是显示本发明的实施方式1的贴合式半导体晶圆14的剖面图。本发明的实施方式1的贴合式半导体晶圆14，其中基底晶圆1(电阻率为具有100Ω·cm以上，合适地为500Ω·cm以上，更合适地为1kΩ·cm以上的值)为被称为所谓的高电阻率基板的单晶硅基板。基底晶圆的电阻率的值若为1kΩ·cm至4kΩ·cm左右的值，以规定的电阻率为目标的结晶拉上为可能，故高电阻率基板的制造具有充满生产性与安定性并且低价的特征。然而，现今的状况是当电阻率为4kΩ·cm以上，虽然并非不能以规定的电阻率值为目标，但是若不去进行结晶提拉则不知电阻率的值落在何值，不确定因素为高，结果导致价格变高。
于此基底晶圆1上，将载体陷阱层2、第一介电质层3及多晶硅层4予以连续地形成。于此，载体陷阱层2为于基底晶圆1上被予以堆积的多晶硅层。虽然第一介电质层3可通过CVD法所形成，但通过其他方法，例如将载体陷阱层(多晶硅层)2予以氧化而形成亦可。多晶硅层4的最表层的面通过例如CMP(Chemical Mechnical Polishing)法等，研磨为良好的平坦度，发挥作为贴合面18的功能。
第二介电质层5与单晶硅层6由别的基板(接合晶圆)的贴合，通过所谓的Smart
Figure BDA0001403950410000131
法，进行贴合与剥离而完成Trap-rich型的SOI基板。
载体陷阱层(多晶硅层)2与多晶硅层4的厚度，典型的值皆为2μm前后即可。载体陷阱层(多晶硅层)2发挥捕捉基底晶圆内的自由载体，以及防止反转层被形成于基底晶圆1的形成有载体陷阱层2之侧的表面的功能。多晶硅层4于上部设置有第二介电质层5，于下部设置有第一介电质层3。此第一介电质层3发挥作为防止不期望的杂质向基底晶圆1扩散的扩散障壁的机能，故能将杂质等封闭在多晶硅层4的内部。再者，由于多晶硅层4之上下被介电质层所夹住的关系，即使进行高温热处理也不会让单结晶化进行，此情况下的由于杂质的存在所致的电阻率的降低，比在单结晶化的情况下为少。第一介电质层3与第二介电质层5的厚度，虽然为10nm以上的膜厚度即可，但为100nm～400nm为佳。如此，第一介电质层3与第二介电质层5皆不过度为薄之故，该厚度的控制容易，不会因为高温热处理而消灭，较为安定。如同前述，这些第一介电质层3与第二介电质层5通过CVD或热氧化而可能形成的同时，即使为氧化膜以外的其他的介电质(例如，氮化膜或氧氮化膜)亦能得到相同的效果也不在话下。
图1所示的本发明的实施方式1的贴合式半导体晶圆，具有在贴合面18夹带不期望的杂质的可能性。这个原因，具体而言在通过电炉的各种热处理时，有为n型或p型的杂质扩散源的磷原子或硼原子附着于晶圆表面的可能性，再者，也有认为是金属系的粒子等通过在晶圆上的物理的接触的附着等现象不定期地发生。通过本发明，即使贴合面18夹带附着有杂质，如同前述，通过于多晶硅层4之上下将第二介电质层5与第一介电质层3予以设置，则能防止杂质的异常扩散而将这些不期望的杂质封入在多晶硅层4的内部。
再者，自通过形成于单晶硅层6的在高频动作的主动装置来看，装置的下方设置有高电阻率的多晶硅层4与载体陷阱层(多晶硅层)2，与图8所示的已知范例的贴合式半导体晶圆44相比，多晶硅层的合计的厚度当然变厚，而就该变厚的程度而使高频的失真与环绕讯号为少，成为展现良好高频特性的适用于高频集成电路的基板。如同前述，虽然难以将具有4kΩ·cm以上的电阻率的基底晶圆予以安定地结晶成长，但是若为本发明所使用的多晶硅层，通过以硅的磊晶装置控制堆积温度等，能较易于实现10kΩ·cm的电阻率。而且，由于是夹住第一介电质层而积层为二段的构造，与图8所示的已知范例的贴合式半导体晶圆相比，明显地有良好的高频特性。
如同以上的说明，图1所示的本发明的实施方式1的贴合式半导体晶圆14的构造，不仅有优良的生产性与再现性，在形成高频集成电路中重要的高频的失真与环绕讯号的量也能大幅度降低。由于能大量生产，而能低价地供给良好高频特性的贴合式半导体晶圆。
以下参考图2所示的制造步骤剖面图而对本发明的实施方式1的贴合式半导体晶圆的制造方法进行说明。
首先，准备由单晶硅所构成且电阻率为1kΩ·cm程度的基底晶圆1(准备基底晶圆的步骤)。
具体为，例如使用CZ(Czochralski)法，通过于原料硅熔液中将定量的掺杂物予以投入，将电阻率为1kΩ·cm程度的单晶硅锭予以育成，将此单晶硅锭予以切片而加工成薄圆板状后，经过倒角、抛光、蚀刻及研磨等的各种步骤而完成镜面状的晶圆(镜面晶圆)，而准备基底晶圆1(参考图2(d))。
此时，在本发明中将作为CZ单结晶的目标的电阻率为1kΩ·cm程度的单晶硅予以育成的缘故，比起在目标超过4kΩ·cm的电阻率的情况下，电阻率的控制特别地容易，而能提升单晶硅制造的生产率。
于此，为了得到更优良的高频特性，将准备的基底晶圆1的电阻率设为4kΩ·cm以下为佳(为接近4kΩ·cm的值为佳)。考虑现状的单晶硅的量产技术，由于制作4kΩ·cm以下的电阻率的单晶硅会比较容易的缘故，通过将准备的基底晶圆1的电阻率设为4kΩ·cm以下，能比已知的方法更为降低具有更优良的高频特性的贴合式半导体晶圆的制造成本。
接下来，以2μm程度的厚度将载体陷阱层(多晶硅层)2予以形成而使其与基底晶圆1相接(形成载体陷阱层的步骤，参考图2(e))。载体陷阱层(多晶硅层)2一般通过磊晶装置所形成。作为磊晶装置的形态，虽然有以将单晶硅层予以积层为目的的磊晶炉，但是不论何种装置，皆可通过选择将堆积温度予以低温化等的条件，而堆积多结晶而非单结晶。之后，于载体陷阱层(多晶硅层)2的上表面通过CVD法或热氧化且以例如厚度为400nm而将第一介电质层3予以形成(形成第一介电质层的步骤)。接下来，于第一介电质层3的上表面再次通过磊晶装置将多晶硅层4予以形成，并且研磨该表面(形成多晶硅层，研磨该表面的步骤)。多晶硅层4也以例如为2μm程度的厚度而予以堆积即可。此时，虽然无特别限制载体陷阱层(多晶硅层)2与多晶硅层4的厚度，但是要将多晶硅层4的最上表面予以研磨而平坦化而成为能与接合晶圆11贴合的状态的缘故，由于1μm以下等过薄的情况会于平坦性发生问题，设定为以上的厚度为佳(参考图2(e))。
另一方面，准备由单晶硅所构成的接合晶圆11(准备接合晶圆的步骤)，于接合晶圆11的表面将第二介电质层5予以形成(将第二介电质层予以的步骤)。具体而言，例如作为接合晶圆11，准备单晶硅晶圆(参考图2(a))，为了将成为第二介电质层5(参考图2(g))的介电质膜12予以形成(参考图2(b))而施以氧化膜成长(例如，热氧化处理)。介电质膜(氧化膜)12的厚度，例如可为数十nm～数μm。
更进一步，自介电质膜(氧化膜)12之上通过离子注入法将氢离子或稀有气体离子予以注入，而将作为剥离面的离子注入层13予以形成(参考图2(c))。此时，选择离子注入加速电压，而使经剥离的硅层(亦即，单晶硅层6，参考图2(g))能得到目标的厚度。
接下来，将基底晶圆1与接合晶圆11予以贴合，而使基底晶圆1的多晶硅层4的研磨面与接合晶圆的介电质膜(氧化膜)12相接(将基底晶圆与接合晶圆予以贴合的步骤，参考图2(f))。
接下来，将贴合的接合晶圆予以薄膜化，而作为单晶硅层6(将接合晶圆予以薄膜化而作成单晶硅层的步骤)。具体而言，例如对贴合的晶圆实施于离子注入层13将微小气泡层予以生成的热处理(剥离热处理)，于生成的微小气泡层处将接合晶圆予以剥离，而制作于基底晶圆1上将第二介电质层5与单晶硅层6予以形成的贴合式半导体晶圆14(参考图2(g))。另外，此时派生具有剥离面16的剥离晶圆17。
如此完成所谓的Trap-rich型的贴合式半导体晶圆。上述中，图2的(a)～(c)与(d)～(e)，可分别先进行，再者，同时进行亦可。
如同上述，通过使用本发明的实施方式1的贴合式半导体晶圆的制造方法而制造贴合式半导体晶圆14，能安定地供给在作为高频集成电路用的半导体基板而使用时，即使对于高温热处理基底晶圆的电阻率的变化为极少，并且有优良二次谐波特性的贴合式半导体晶圆。
[实施方式2]
以下，参考图3对本发明的实施方式2的贴合式半导体晶圆进行说明。
图3是显示本发明的实施方式2的贴合式半导体晶圆的剖面图。图3所示的贴合式半导体晶圆24的基本的构造，其特性与其功效与图1所示的本发明的实施方式1的贴合式半导体晶圆14共通的部分为多的缘故，以下对相异的点进行说明。
在图3所示的实施方式2的贴合式半导体晶圆24中，代替图1所示的实施方式1的贴合式半导体晶圆14的载体陷阱层(多晶硅层)2，将使用离子注入法的损伤层的载体陷阱层(离子注入层)7予以形成于基底晶圆1的表面正下方的表层部。
在离子注入法中，虽然将氩或氦或氧等的原子的离子予以注入基底晶圆1，但是注入其它原子的离子也能得到相同的效果。此载体陷阱层(离子注入层)7的作用与载体陷阱层(多晶硅层)2的作用相同，以离子注入而于基底晶圆1的表层部所形成的多数的缺陷而将捕捉自由载体的位准予以形成，而发挥例如为电子陷阱的功能。因此，自由载体的生命周期极短，而有不使基底晶圆1的主要表面之侧形成反转层，而电阻率不因电位而变动的效果。其结果使基底晶圆1的高电阻率所致的高频的失真与环绕讯号为小、使高频特性良好的效果被维持。
再者，作为使用离子注入法的载体陷阱层(离子注入层)7的其它的效果，有能达成工艺的简略化与贴合式半导体晶圆的平坦度的改善的点。亦即，由离子注入所构成的载体陷阱层(离子注入层)7能通过贯穿第一介电质层3进行离子注入而形成的缘故，与进行载体陷阱层(多晶硅层)2和多晶硅层4的两次的堆积的图1所示的本发明的实施方式1的贴合式半导体晶圆14相比，能使多晶硅层的研磨量与时间变短。因此，在贴合式晶圆中为重要的确认点的平坦性为优良。
以下参考图4所示的步骤剖面图而对本发明的实施方式2的贴合式半导体晶圆24的制造方法进行说明。图4所示的本发明的实施方式2的贴合式半导体晶圆24的制造方法的步骤剖面图，与图2所示的本发明的实施方式1的贴合式半导体晶圆14的制造方法的步骤剖面图共通的部分为多的缘故，以下对相异的点进行说明。
准备基底晶圆1，如图4(e)所示，代替图2(e)所示的实施方式1的载体陷阱层(多晶硅层)2的形成，于基底晶圆1的表面的正下方的表层部形成利用离子注入法所形成的损伤层的载体陷阱层(离子注入层)7(形成载体陷阱层的步骤)。在离子注入法中，虽然是将氩或氦或氧等的原子的离子注入于基底晶圆1，但是注入其它原子的离子也能得到相同的效果。此载体陷阱层(离子注入层)7在将基底晶圆1进行热氧化而以预定的膜厚度(例如10nm以上的膜厚度，较佳为100nm～400nm之间)形成第一介电质层3之后，通过贯穿此第一介电质层(氧化膜)3注入离子而形成于氧化膜的正下方。此步骤之后，于第一介电质层3之上通过磊晶装置堆积多晶硅层4的步骤显示于图4(e)。
图4的本发明的实施方式2的贴合式半导体晶圆24的制造方法的其它步骤，虽然与图2的本发明的实施方式1的贴合式半导体晶圆14的制造方法相同的缘故而省略详细的说明，但是通过如此的流程进行制造，能安定地供给于作为高频集成电路用的半导体基板而使用时，即使于高温热处理，基底晶圆的电阻率变化也极少，而且有优良二次谐波特性的贴合式半导体晶圆。
接下来，于本发明的实施方式1的贴合式半导体晶圆14形成的装置的一范例的剖面图示于图5。
图5中，作为主动区域A，通过扩散等而于硅层6形成有MOS型晶体管。于汲极区与源极区有金属电极M奥姆接触，而使源极S与汲极D之间流通电流。于通道上形成闸极氧化膜10与闸极G而控制此电流。
虽然于通过嵌槽9所包围的范围形成主动区域A，于其它的装置区域B形成被动组件或其他主动组件，但是通过本发明的实施方式1的贴合式半导体晶圆14的构造，能使自主动区域A向其它的装置区域B漏出的高频电力或噪声显著地降低，装置间的相互作用为极少，通过使个别的装置能进行如同基本的设计般的动作，生产率也被改善。并且，即使进行高温热处理，基底晶圆的电阻率变化也极少。能大量且安定地生产如此优良的高频集成电路，为本发明的贴合式半导体晶圆以及其制造方法的特征。
另外，虽然图5是显示使用本发明的实施方式1的贴合式半导体晶圆14而形成装置的一范例，但即使使用本发明的实施方式2的接合式半导体晶圆24也能形成相同的装置，得到相同的效果。
比较图6与图7而对在采用本发明的实施方式1的贴合式半导体晶圆14的构造时，贴合式半导体晶圆的电阻率的深度方向的分布如何改善进行说明。
图6是显示本发明的实施方式1的贴合式半导体晶圆14的电阻率的深度方向的分布的图。再者，图7是显示如同前述的已知范例的贴合式半导体晶圆44的电阻率的深度方向的分布的图。于个别的显示电阻率的深度方向的分布的图的上方也显示有贴合式半导体晶圆的简略化的剖面图，而图示使得通过比对而能明确地了解哪个部份的电阻率被显示于图的何处。
图6之中，亦与图7的已知范例的贴合式半导体晶圆相同，使用单晶硅层6的电阻率为10Ω·cm，基底晶圆1的电阻率为1kΩ·cm之物。再者，使用磊晶装置而堆积的载体陷阱层(多晶硅层)2与多晶硅层4的电阻率于堆积后为10kΩ·cm。虽然第一介电质层3与第二介电质层5的电阻率显示为非常高的值，但是在图上则作为600kΩ·cm的电阻率。
本发明的实施方式1的贴合式半导体晶圆14于贴合面18受两个基板所贴合。于如同前述，于贴合面18有夹带非预期的杂质的可能性。这个原因被认为，具体为在通过电炉的各种热处理时，有为n型或p型的杂质扩散源的磷原子或硼原子附着于晶圆表面的可能性，金属系的粒子等通过机械接触而附着于晶圆上等的现象不定期地发生。
通过本发明，即使于贴合面18夹带、附着杂质，于多晶硅层4上下设置有第二介电质层5与第一介电质层3而能防止杂质的扩散的缘故，能将这些不期望的杂质封锁于多晶硅层4的内部。结果，不仅载体陷阱层(多晶硅层)2的电阻率不变化，基底晶圆1的电阻率也当然不变化。这就是与图7所示的导致基底晶圆31的电阻率的大幅度低下的已知范例的明显的区别。多晶硅层4被第一介电质层3与第二介电质层5所包夹的缘故，极难于单结晶化。这也是多晶硅层4的电阻率不变化的理由。多晶硅层即使多少有杂质的扩散，也几乎观测不到电阻率的低下。无电阻率的低下与维持高频的优良特性为同等的价值。本发明的实施方式1的贴合式半导体晶圆14能实现图6所示的深度方向的电阻率的分布，电阻率的变化与低下为极少的缘故，能实现优良的高频特性。
另外，以上虽然是对本发明的实施方式1的贴合式半导体晶圆14的电阻率的深度方向的分布进行说明，但本发明的实施方式2的贴合式半导体晶圆24也能得到相同的电阻率的深度方向的分布，并且得到相同的效果。
于本发明的贴合式半导体晶圆，形成处理移动电话等的数GHz的高频讯号，并且不仅被动组件，以被动组件与主动组件所构成的高频集成电路，则能够使高频的失真为少，更使一电路的处理讯号向其他电路环绕或电路间的互相干涉变少，各电路区块如同设计般而动作。
具体而言，在具有自单晶硅所构成的基底晶圆1以及具有依序向上地位于该基底晶圆上的第一介电质层3、多晶硅层4、第二介电质层5及单晶硅层6，基底晶圆1与第一介电质层3之间形成有载体陷阱层(2或7)的贴合式半导体晶圆中，通过例如将第一介电质层3设为10nm以上且数μm以下，不仅能防止多晶硅层4的单结晶化，确实地发挥作为不期望的杂质向基底晶圆1的扩散障壁的功能。于第一介电质层3的正下方设置有载体陷阱层(2或7)，发挥捕捉自由载体的功能，而有不使反转层45形成的效果。因此，能提供特性为安定且生产率佳的缘故而能大量生产，并且低价的优良的高频特性的贴合式半导体晶圆。
[实施例]
以下显示实施例以及比较例而对本发明进行更具体的说明，但本发明不限定于此。
[实施例1、2]
以记载于表1的条件制作具有图1与图3的构造的本发明的实施方式1与2的贴合式半导体晶圆(14与24)，于表层的单晶硅层(SOI层)6制造高频集成电路装置。
对于各个制造的装置评价二次谐波的特性，并且将结果一并记载于表1中。另外，二次谐波越小表示装置的特性越优良。再者，也对制造有高频集成电路的贴合式半导体晶圆的基底晶圆表面的电阻率进行测定，并且将该结果一并记载于表1中。
【表1】
Figure BDA0001403950410000211
Figure BDA0001403950410000221
[比较例]
以记载于表2的条件制作图8所示的具有已知范例的构造的贴合式半导体晶圆44，于表层的单晶硅层(SOI层)36制造高频集成电路装置。
对于各个制造的装置评价二次谐波的特性，并且将结果一并记载于表2中。再者，也对制造有高频集成电路的贴合式半导体晶圆的基底晶圆表面的电阻率进行测定，并且将该结果一并记载于表2中。
【表2】
Figure BDA0001403950410000222
实施例的贴合式半导体晶圆与任一比较例的贴合式半导体晶圆相比，于贴合交界面所夹带的杂质所导致的基底晶圆的电阻率的低下并未被看见，其结果得到优良的二次谐波特性。
此外，本发明并不限定于上述的实施方式。上述实施例为举例说明，凡具有与本发明的申请专利范围所记载之技术思想实质上同样之构成，产生相同的功效者，不论为何物皆包含在本发明的技术范围内。

Claims (8)

1.一种贴合式半导体晶圆，为在上表面上具有一单晶硅层，
其中该贴合式半导体晶圆具有自单晶硅所构成的基底晶圆及具有依序向上地位于该基底晶圆上的第一介电质层、多晶硅层、第二介电质层及该单晶硅层，并且该多晶硅层与该第二介电质层之间构成为贴合面，以及
该基底晶圆与该第一介电质层之间形成有载体陷阱层。
2.如权利要求1所述的贴合式半导体晶圆，其中该载体陷阱层为被堆积于该基底晶圆上的多晶硅层。
3.如权利要求1所述的贴合式半导体晶圆，其中该载体陷阱层为通过于该基底晶圆内注入离子所形成的离子注入层。
4.如权利要求1至3中任一项所述的贴合式半导体晶圆，其中该基底晶圆的电阻率为4kΩ·cm以下。
5.一种贴合式半导体晶圆的制造方法，该贴合式半导体晶圆于上表面上具有单晶硅层，该制造方法包含下列步骤：
准备自单晶硅所构成的基底晶圆；
于该基底晶圆之上形成第一介电质层；
于该第一介电质层上形成多晶硅层，并且研磨该多晶硅层的表面；
准备自单晶硅所构成的接合晶圆；
于该接合晶圆的表面形成第二介电质层；
贴合该基底晶圆与该接合晶圆，而使该基底晶圆的多晶硅层与该接合晶圆的第二介电质层相接；
使该接合晶圆薄膜化而成为该单晶硅层；以及
于该基底晶圆与该第一介电质层之间形成载体陷阱层。
6.如权利要求5所述的贴合式半导体晶圆的制造方法，其中该载体陷阱层通过于该基底晶圆上堆层多晶硅层而形成。
7.如权利要求5所述的贴合式半导体晶圆的制造方法，其中该载体陷阱层为通过于该基底晶圆内，贯穿该第一介电质层将离子注入而形成的离子注入层。
8.如权利要求5至7中任一项所述的贴合式半导体晶圆的制造方法，其中该基底晶圆的电阻率为4kΩ·cm以下。
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