JP2016164951A - 貼り合わせ半導体ウェーハ及び貼り合わせ半導体ウェーハの製造方法 - Google Patents

貼り合わせ半導体ウェーハ及び貼り合わせ半導体ウェーハの製造方法 Download PDF

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Abstract

【課題】Ｔｒａｐ−ｒｉｃｈ型ＳＯＩ基板において、ＢＯＸ酸化膜中の電荷の影響や不純物によるベースウェーハの比抵抗の低下を回避でき、高周波の基本信号の歪みやある回路から他の回路への回り込み信号が少なく、しかも量産性に優れた貼り合わせ半導体ウェーハを提供することを目的とする。
【解決手段】主表面に単結晶シリコン層を備えた貼り合わせ半導体ウェーハであって、貼り合わせ半導体ウェーハはシリコン単結晶からなるベースウェーハを有し、ベースウェーハより上に第一誘電体層と、多結晶シリコン層と、第二誘電体層と、単結晶シリコン層とをこの順に有し、多結晶シリコン層と第二誘電体層の間が貼り合わせ面になっているものであり、さらに、ベースウェーハと第一誘電体層の間にキャリアトラップ層が形成されているものであることを特徴とする貼り合わせ半導体ウェーハ。
【選択図】図１

Description

本発明は、高周波用集積回路を製造するための貼り合わせ半導体ウェーハ及び貼り合わせ半導体ウェーハの製造方法に関する。
携帯電話に代表される通信機器には、異なる通信方式と異なる周波数に対応する通信機能を同一機器内に一体化することが求められ、しかも更なる高機能化や小型化への要望も著しく強い。例えば、半導体の１チップ上には、デジタルや高周波アナログなどの信号処理を行うトランジスタに代表される能動素子ブロックと抵抗又は容量又はインダクターに代表される受動素子とが組み合わされた回路が構成されている。特に、高周波の集積回路の内部は、扱う信号のレベルも受信に用いる非常に微弱な信号（例えば−１００ｄＢｍぐらいの信号レベル）もあれば、送信用の大信号（例えば＋１０ｄＢｍぐらいの信号レベル）もあり、回路設計どおり動作させるためには、高周波の集積回路の半導体基板上で、基本信号の波形が歪むことが少ないとともに、ある回路の処理する信号が隣接する他の回路へ回り込んだり相互干渉したりすることを少なくしなければならない。
また、高周波の集積回路に用いられる、抵抗又は容量又はインダクターに代表される受動素子は、抵抗損失成分や浮遊容量成分が小さくて、回路を構成した場合のＱ値（Ｑ−ｆａｃｔｏｒ）が高くないと高周波で動作しないだけでなく、損失が増えて消費電流が増加してしまい、携帯電話などのポータブル機器での電池による長時間動作が難しくなるので、受動素子の抵抗損失成分や浮遊容量成分は極めて小さな値でなければならない。
これらの高周波の集積回路には、シリコン単結晶からなるベースウェーハと、ベースウェーハ上の多結晶シリコン層（Ｔｒａｐ−ｒｉｃｈ層とも呼ばれる）と、多結晶シリコン層上の誘電体層と誘電体層上の単結晶シリコン層とを有するいわゆる貼り合わせ半導体ウェーハ、別な言い方をするといわゆるＴｒａｐ−ｒｉｃｈ型ＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ）基板が、近年実用化され多数使用される状況になってきている。この場合に用いられるベースウェーハの比抵抗は、高いほど高周波の基本波の歪みや回り込み信号が少なくなるので、ベースウェーハの量産性の観点から１ｋΩ・ｃｍから４ｋΩ・ｃｍ程度のウェーハが一般的には使用されている。ここで、高周波の歪みや回り込み信号が少ないことは、二次高調波特性（基本周波数の２倍の周波数成分が含まれる割合）を測定することによって確認でき、二次高調波が小さいことを意味する。
また、多結晶シリコン層は下部に位置するベースウェーハの反転防止の為に堆積されており、ＳＯＩ基板全体の物理的反りや歪みの兼ね合いから１μｍから２μｍ程度の厚さが用いられている。
ベースウェーハの比抵抗の値とその量産性については、比抵抗が低いほど不純物の制御が容易になるので狙った比抵抗の基板を多数量産可能である。しかしながら、現状のシリコン単結晶の量産技術において、比抵抗としてたとえば４ｋΩ・ｃｍを超える高比抵抗を狙うことは、不純物を減らす方向の制御である為に実現が難しく、極端な場合には４ｋΩ・ｃｍ付近の値を示すか、８ｋΩ・ｃｍ付近の値を示すかは造ってみなければわからないと言うのが現状で、工業的には極めて不安定な条件下で生産することになる。この結果、高い比抵抗を有するベースウェーハは歩留まりが悪くて、価格的にも非常に高価になっていた。また、このことは高周波の集積回路の主たる市場である携帯電話やスマートフォンに対し半導体チップの価格上昇を招き、工業的には何の価値もなくなってしまうことを意味している。
また、たとえ比抵抗の高いベースウェーハの量産が可能となったとしても、他にも大きな問題が存在する。
第１の問題は、ｎ型の半導体で比抵抗が１ｋΩ・ｃｍのリンの不純物濃度は３×１０１２／ｃｍ２程度、ｐ型の半導体で比抵抗が１ｋΩ・ｃｍのボロンの不純物濃度は１×１０１３／ｃｍ２程度と極めて低く、ベースウェーハ自体が含む酸素で発生するドナーによる影響で熱処理により比抵抗が変化し易いという欠点を持つことである。この比抵抗の変動は、ベースウェーハの酸素濃度を低く規定することと、半導体プロセスで使用する熱処理温度の設定である程度回避は可能となってきている。
第２の問題は、いわゆるＢＯＸ酸化膜（埋め込み酸化膜）中に含まれる電荷や、ＢＯＸ酸化膜と多結晶シリコン層との界面に現れる界面準位に捕獲された電荷により、高比抵抗なベースウェーハの表面側に反転層が形成されて低比抵抗の層が形成されることである。このような低比抵抗の層の形成は、高周波の信号の回り込みを助長してしまい、高比抵抗なベースウェーハを使うことを全く価値の無い物にしてしまっていた。いわゆるＴｒａｐ−ｒｉｃｈ型ＳＯＩ基板においては、このような反転層の形成を阻む意味で多結晶シリコン層（Ｔｒａｐ−ｒｉｃｈ層）が挿入されているのであるが、多結晶シリコン層の堆積時の温度条件や堆積前の表面の酸化膜を除去する為の水素処理が不十分な場合には酸化膜が残存してしまい、多結晶シリコン層を導入したにもかかわらず、その下部に位置する酸化膜の下に再び反転層が形成されてしまい、高い比抵抗を有するベースウェーハを使用する意味をなくしてしまう結果となっていた。
また、第３の問題は、Ｔｒａｐ−ｒｉｃｈ型ＳＯＩ基板を作製する際の貼り合わせ工程や電気炉を用いた酸化や熱処理の工程において、いわゆるＢＯＸ酸化膜と呼ばれる誘電体直下にリンやボロンなどの不純物が挟み込まれる可能性があり、これが多結晶シリコン層やベースウェーハに拡散し多結晶シリコン層やベースウェーハの比抵抗を大きく低下させる要因となっていることである。この不純物の拡散は、半導体プロセスを行なういわゆるクリーンルームの空気や使用する純水に含まれる不純物に起因するものと、電気炉を用いた酸化や熱処理において他の品種の不純物が残存していて、それが拡散源となっているものが多いと言われている。ｎ型の半導体の比抵抗１ｋΩ・ｃｍはリンの不純物濃度３×１０１２／ｃｍ２程度、ｐ型の半導体の比抵抗１ｋΩ・ｃｍはボロンの不純物濃度１×１０１３／ｃｍ２程度と極めて不純物濃度が低いので、不純物濃度の測定自体が技術的に難しい。高周波用の高い比抵抗の半導体基板としては、比抵抗が５ｋΩ・ｃｍや１０ｋΩ・ｃｍのベースウェーハが必要とされるが、そのような基板を流すクリーンルームの環境による汚染と、電気炉内での不純物の再付着による拡散を非常に低レベルに抑え維持管理することは殆ど対応不可能と言わざるを得ない。
高周波用途ではない普通の半導体の製造において、半導体プロセスを行なういわゆるクリーンルームの空気や使用する純水に含まれる不純物が問題にならないのは、ただ単にその要求されるウェーハの比抵抗が１００Ω・ｃｍから１ｋΩ・ｃｍ以下、不純物濃度で言えば１×１０１４／ｃｍ２程度と、その数値レベルが高くても良い半導体であっただけであり、またこの不純物濃度１×１０１４／ｃｍ２程度に対応した普通のクリーンルームの環境管理手法で対応できていただけの話に過ぎない。このような高周波用ではない通常の半導体を製造する半導体プロセスのクリーンルームでは、予期しない不純物の濃度が高いので、高い比抵抗を必要とする高周波用の例えばＴｒａｐ−ｒｉｃｈ型ＳＯＩ基板や、それを用いた高周波で動作する集積回路を試作及び製造することはできなかった。
特表２０１４−５０９０８７号公報
図８は、特許文献１に記載された従来の無線周波数応用分野向けの半導体オンインシュレーター（ＳＯＩ）タイプの基板のための製造方法で作製されたウェーハの断面図を示したものである。
図８の従来例の貼り合わせ半導体基板４４において、ベースウェーハ３１は５００Ω・ｃｍを超え、好ましくは１ｋΩ・ｃｍから３ｋΩ・ｃｍ以上の比抵抗を有する。誘電体薄膜３３がベースウェーハ３１上に形成され、しかる後に多結晶シリコン層３４が堆積等の方法で形成される。誘電体薄膜３３は、自然酸化膜層とは異なる急速熱酸化（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ｏｘｉｄａｔｉｏｎ）やドライ熱酸化等の方法で形成された、自然酸化膜よりも密度が高く、上に位置する多結晶シリコン層の再結晶化を防止する、または少なくとも実質的に遅らせる働きを成し、その厚さは０．５ｎｍから１０ｎｍの間の厚さを有するものである。一般的に、イオン注入剥離法（スマートカット（登録商標）法）と呼ばれる貼り合わせ手法によれば、別のウェーハからの貼り合わせにより、第二誘電体層３５と単結晶シリコン層３６が多結晶シリコン層３４の上に貼り合わせられ、多結晶シリコン層３４の下層に誘電体薄膜３３を有するＴｒａｐ−ｒｉｃｈ型のＳＯＩ基板が完成する。図８において、多結晶シリコン層３４と第二誘電体層３５の間が貼り合わせ面４８になっている。
第二誘電体層３５も一般的には酸化膜が用いられ、ＢＯＸ酸化膜と呼ばれることもあるが、その厚みは誘電体薄膜３３より厚く、数１０ｎｍから数μｍがよく用いられる厚さである。図８において、多結晶シリコン層３４は基本的にはベースウェーハ３１の誘電体薄膜３３との界面側の導電型が反対導電型に反転するのを防止する機能を有する。この機能により、ベースウェーハ３１の比抵抗が高くなればなるほど前述の高周波の歪みや回り込み信号が少なくなり、高周波動作に適する基板となる。また、誘電体薄膜３３は薄く形成されており、多結晶シリコン層３４の単結晶化や意図しない不純物のベースウェーハ３１への拡散障壁として機能するとともに、多結晶シリコン層３４とベースウェーハ３１との間のキャリアの通過には障害物として働かないように形成するのがポイントである。この誘電体薄膜３３は、典型的には厚さ２ｎｍ未満であり、自由キャリアにとって透過性となるほど十分薄く、その結果、多結晶シリコン層３４が、下にあるベースウェーハ３１内で循環するキャリアをトラップする役割を、誘電体薄膜３３が妨げないようになっている。
しかしながら、実際に図８の従来例に記載されているような基板を作製しその効果を検証したが、その効果は全く観測されなかった。即ち、図８の従来例の貼り合わせ半導体ウェーハ４４の第１の大きな課題は、誘電体薄膜３３の膜厚の制御が極めて難しく必要な精度で制御できないことにある。誘電体薄膜３３としては酸化膜が用いられることが多いが、その厚さが所定膜厚の２ｎｍに対して１ｎｍ増えると、その直下に位置するベースウェーハ３１は、高比抵抗である場合は余計に反転層４５が形成され易くなり、２ｎｍに対して１ｎｍ薄いと、多結晶シリコン層３４の単結晶化や意図しない不純物のベースウェーハ３１への拡散が発生してしまい、結果的にプロセスをコントロールしてデバイスを歩留まりよく形成するだけの制御性が全く無く、再現性にも乏しかった。
また、図８の従来例の貼り合わせ半導体ウェーハ４４の第２の大きな課題は、誘電体薄膜３３が非常に薄いので、貼り合わせウェーハの形成工程やデバイス形成工程で受ける１１００℃や１２００℃程度の熱処理の影響を受け、その特性、具体的には前述した反転層４５の形成条件などがウェーハごとに異なりバラツキが極めて大きいと言うことにある。また、この高温の熱処理工程により、誘電体薄膜３３の膜厚が変化してしまうので、同じ条件のプロセスで作製した基板であってもデバイスを形成するプロセスを終了した時点で、最初に形成した誘電体薄膜３３の膜厚のどれくらいが残っているのか、それともすべてなくなってしまったのかさえ不明確であった。そのため、安定して貼り合わせ半導体ウェーハの製造ができないだけでなく、その後のデバイスの形成プロセスでもその特性が極めて大きくばらつくという結果になっていた。
このような不安定な誘電体薄膜３３の上に多結晶シリコン層３４を堆積するのであるから、多結晶シリコン層３４自体の特性も不安定にならざるを得ない。具体的には、多結晶シリコン層３４の単結晶化の進み具合や比抵抗のバラツキが大きくなって安定性に欠けていた。
図７は、図８に示した従来例の貼り合わせ半導体ウェーハ４４の比抵抗の深さ方向の分布の一例を示したものである。即ち、図７は図８に示した従来例の貼り合わせ半導体ウェーハ４４において、貼り合わせ半導体ウェーハの比抵抗の深さ方向の分布が最終的にどのように変化しているかを簡略的に示したグラフである。その比抵抗のグラフの上部には、従来例の貼り合わせ半導体ウェーハの断面図も示し、どの部分の比抵抗が変化しているのかということが構造と対比して明確に分かるように図示してある。
図７において、単結晶シリコン層３６の比抵抗は１０Ω・ｃｍ、ベースウェーハ３１の比抵抗は１ｋΩ・ｃｍのものを用いている。エピタキシャル装置を用いて堆積した多結晶シリコン層３４の比抵抗の初期値は１０ｋΩ・ｃｍであるが、誘電体薄膜３３が極めて薄いために単結晶化がベースウェーハ３１側から進行すると共に、貼り合わせ面４８に存在する、意図しない不純物の挟み込みと拡散により多結晶シリコン層３４のベースウェーハ３１寄りで比抵抗は急激に低下し、例えば１００Ω・ｃｍを切る値にまで低下する。この原因は、具体的には電気炉による各種熱処理時にｎ型やｐ型の不純物拡散源であるリン原子やボロン原子がウェーハ表面に付着する可能性も存在するし、金属系の粒子等がウェーハ上に機械的な接触により付着する等の現象が不定期に発生し、各種の熱処理を受けて、多結晶シリコン層３４だけでなく、ベースウェーハ３１にも拡散することでも比抵抗が低下する可能性が存在するなど、各種の要因が考えられる。多結晶シリコン層３４とベースウェーハ３１の間には誘電体薄膜３３が位置しているが、その厚さが薄いために高温熱処理により簡単に局所的又はその全面で拡散障壁が破られてベースウェーハ３１側に意図しない不純物が拡散し、比抵抗がベースウェーハ３１でも低下するのである。
第二誘電体層３５の比抵抗は非常に高い値を示すが、簡易的に６００ｋΩ・ｃｍの比抵抗としている。この高い比抵抗は、第二誘電体層３５の厚さが厚い為に不純物拡散の障壁となって機能していることを意味しており、拡散障壁を破られてしまう誘電体薄膜３３とは対照的である。この原因は、ひとえに誘電体薄膜３３の厚さが０．５ｎｍから１０ｎｍの間で中途半端な膜厚であることにあり、薄いことで高温熱処理により拡散障壁にはなり得ないことによる。また、誘電体薄膜３３は、それが存在するだけでベースウェーハ３１に反転層４５を形成してしまう可能性があり、拡散障壁としての機能を持ち、かつ多結晶シリコン層３４とベースウェーハ３１との間でキャリアの通過には障害物として働かないように形成するような安定な条件など、どこにも存在しなかった。
図８に示した従来例の貼り合わせ半導体ウェーハ４４では、図７に示したような深さ方向の比抵抗の分布になってしまい、例えばベースウェーハ３１の比抵抗が１００Ω・ｃｍを切る値にまで急激に低下する現象が発生し、高周波の歪みが大きくなるだけでなく、高周波の回り込み信号も増加し、高周波領域では全く使えない基板になってしまっていた。
以上説明したように、図８及び図７に示した従来例の貼り合わせ半導体ウェーハ４４では、高周波の歪みや回り込み信号が少ないという高周波の集積回路に適した貼り合わせ半導体ウェーハを、大量に且つ安定にしかも安価に製造することは極めて困難で、上記課題を解決できる新たな貼り合わせ半導体ウェーハ及びその製造方法が強く必要とされていた。
本発明は、上記問題点に鑑みてなされたものであって、Ｔｒａｐ−ｒｉｃｈ型ＳＯＩ基板において、ＢＯＸ酸化膜中の電荷の影響や不純物によるベースウェーハの比抵抗の低下を回避でき、前述の高周波の基本信号の歪みやある回路から他の回路への回り込み信号が少なく、しかも量産性に優れた貼り合わせ半導体ウェーハ及びそのような貼り合わせ半導体ウェーハの製造方法を提供することを目的とする。
上記目的を達成するために、本発明は、主表面に単結晶シリコン層を備えた貼り合わせ半導体ウェーハであって、
前記貼り合わせ半導体ウェーハはシリコン単結晶からなるベースウェーハを有し、該ベースウェーハより上に第一誘電体層と、多結晶シリコン層と、第二誘電体層と、前記単結晶シリコン層とをこの順に有し、前記多結晶シリコン層と前記第二誘電体層の間が貼り合わせ面になっているものであり、
さらに、前記ベースウェーハと前記第一誘電体層の間にキャリアトラップ層が形成されているものであることを特徴とする貼り合わせ半導体ウェーハを提供する。
このように、ベースウェーハと第一誘電体層の間にキャリアトラップ層が形成された構造とすることで、キャリアトラップ層がベースウェーハ内の自由キャリアをトラップするので、ベースウェーハに反転層が形成されないようにすることができる。また、多結晶シリコン層が第一誘電体層と第二誘電体層の間にある構造とすることで、多結晶シリコン層の単結晶化が防止できるとともに、意図しない不純物のベースウェーハへの拡散を防止することができる。
このとき、前記キャリアトラップ層が前記ベースウェーハ上に堆積された多結晶シリコン層であることが好ましい。
このようにキャリアトラップ層を多結晶シリコン層とすることで、図８に示した従来の貼り合わせ半導体ウェーハに比べて、多結晶シリコン層の合計の厚みが厚くなっており、その分だけ高周波の歪みや回り込み信号を少なくすることができる。また、前述のように４ｋΩ・ｃｍ以上の比抵抗を有するベースウェーハを安定に結晶成長させることは困難であるが、多結晶シリコン層は、シリコンのエピタキシャル装置で堆積温度等を制御することで、比較的容易に１０ｋΩ・ｃｍ前後の高い比抵抗を実現できる。そのような多結晶シリコン層が第一誘電体層を挟んで２段に積層されているので、高周波集積回路の高周波特性を良くすることができる。
このとき、前記キャリアトラップ層が前記ベースウェーハ内にイオン注入することで形成されたイオン注入層であることが好ましい。
このようにキャリアトラップ層をイオン注入層とすることで、イオン注入層に形成された欠陥がベースウェーハ内の自由キャリアをトラップするので、自由キャリアのライフタイムは極めて短く、ベースウェーハのキャリアトラップ層側に反転層が形成されずに比抵抗が電位によって変動するのを防ぐことができる。また、多結晶シリコン層を１層とすることで、製造プロセスが簡略化され、貼り合わせ半導体ウェーハの平坦度も改善される。
このとき、前記ベースウェーハの比抵抗が４ｋΩ・ｃｍ以下であることが好ましい。
このような比抵抗のベースウェーハであれば製造が比較的容易なため、大量生産が可能で、しかも安価で高周波特性の優れた貼り合わせ半導体ウェーハを供給できる。
さらに、上記目的を達成するために、本発明では、主表面に単結晶シリコン層を備えた貼り合わせ半導体ウェーハの製造方法であって、
シリコン単結晶からなるベースウェーハを準備する工程と、
該ベースウェーハより上に第一誘電体層を形成する工程と、
該第一誘電体層上に多結晶シリコン層を形成し、該多結晶シリコン層の表面を研磨する工程と、
シリコン単結晶からなるボンドウェーハを準備する工程と、
該ボンドウェーハの表面に第二誘電体層を形成する工程と、
前記ベースウェーハの多結晶シリコン層と、前記ボンドウェーハの第二誘電体層とが接するように、前記ベースウェーハと前記ボンドウェーハを貼り合わせる工程と、
前記ボンドウェーハを薄膜化して、前記単結晶シリコン層にする工程を有し、
さらに、前記ベースウェーハと前記第一誘電体層の間にキャリアトラップ層を形成する工程を有することを特徴とする貼り合わせ半導体ウェーハの製造方法を提供する。
このように、多結晶シリコン層を第一誘電体層と第二誘電体層の間に形成し、ベースウェーハと第一誘電体層の間にキャリアトラップ層を形成することで、ベースウェーハに反転層が形成されず、また、多結晶シリコン層の単結晶化が防止でき、意図しない不純物のベースウェーハへの拡散を防止することができる。また、多結晶シリコン層の表面を研磨することで平坦度がよく安定な貼り合わせが可能となる。そして、上記製造方法を用いて貼り合わせウェーハを製造することで、高周波集積回路用の半導体基板として用いたときに、高温熱処理に対しても比抵抗の変化が極めて少なく、しかも二次高調波特性の優れた貼り合わせ半導体ウェーハを安定に供給することができる。
このとき、前記キャリアトラップ層を前記ベースウェーハ上に多結晶シリコン層を堆積することで形成することが好ましい。
このようにキャリアトラップ層として多結晶シリコン層を堆積することで、高い比抵抗の多結晶シリコン層を第一誘電体層を挟んで２段に積層することができるので、貼り合わせ半導体ウェーハに形成した高周波集積回路の高周波の歪みや回り込み信号を小さくすることができる。
このとき、前記キャリアトラップ層として、前記ベースウェーハ内にイオン注入層を前記第一誘電体層を貫通してイオン注入をすることで形成することが好ましい。
このようにキャリアトラップ層としてイオン注入層を形成することで、ベースウェーハに反転層が形成されずに、比抵抗が電位によって変動するのを防ぐことができる。また、多結晶シリコン層を１層とすることで、製造プロセスが簡略化され、貼り合わせ半導体ウェーハの平坦度も改善される。
このとき、前記準備するベースウェーハの比抵抗を４ｋΩ・ｃｍ以下とすることが好ましい。
このような比抵抗のベースウェーハであれば製造が比較的容易なため、大量生産が可能で、しかも安価で高周波特性の優れた貼り合わせ半導体ウェーハを供給できる。
以上のように、キャリアトラップ層を多結晶シリコン層とした本発明の貼り合わせ半導体ウェーハであれば、例えば第一誘電体層を１０ｎｍ以上数μｍ以下とすることで多結晶シリコン層の単結晶化を防止できるだけでなく、意図しない不純物のベースウェーハへの拡散障壁として確実に機能させることができる。このことはベースウェーハの比抵抗を初期値に近い高い値で維持できることを意味している。第一誘電体層の直下にはキャリアトラップ層（多結晶シリコン層）が位置しており自由キャリアのトラップとしての機能を果たし、反転層を形成させない効果がある。従って、特性が安定で歩留まりが良く大量生産が可能で、しかも安価で高周波特性の優れた貼り合わせ半導体ウェーハを供給できる。また、キャリアトラップ層をベースウェーハ上に多結晶シリコン層を堆積することで形成した本発明の貼り合わせ半導体ウェーハの製造方法であれば、多結晶シリコン層の表面を研磨することで平坦度がよく安定な貼り合わせが可能となり、高周波特性の優れた貼り合わせ半導体ウェーハを安定して歩留まりよく供給できる。
さらに、キャリアトラップ層をイオン注入層とした本発明の貼り合わせ半導体ウェーハであれば、第一誘電体層の直下にはキャリアトラップ層として機能するイオン注入層が位置しており、前述の多結晶シリコン層と同様に自由キャリアのトラップとしての機能を果たし、反転層を形成させない効果がある。また、第一誘電体層と第二誘電体層で多結晶シリコン層を挟むことにより、多結晶シリコン層の単結晶化を防止できるだけでなく、意図しない不純物のベースウェーハへの拡散障壁として確実に機能させることができる。従って、特性が安定で歩留まりが良く大量生産が可能で、しかも安価で高周波特性の優れた貼り合わせ半導体ウェーハを供給できる。また、キャリアトラップ層としてベースウェーハ内にイオン注入層を形成する本発明の貼り合わせ半導体ウェーハの製造方法では、イオン注入層が自由キャリアのトラップとしての機能を多結晶シリコン層に代わり果たすことができる。キャリアトラップ層にイオン注入を用いることで、ベースウェーハの平坦度がそのまま維持されるので、貼り合わせ半導体ウェーハで重要な確認ポイントである平坦度はキャリアトラップ層として多結晶シリコン層を用いた時に比べて更に良く、貼り合わせする前の多結晶シリコン層を研磨する量と時間を短くすることができる。そして特性が安定で歩留まりが良く大量生産が可能で、しかも安価で高周波特性の優れた貼り合わせ半導体ウェーハを供給できる。
本発明の実施形態１の貼り合わせ半導体ウェーハを示す断面図である。 本発明の実施形態１の貼り合わせ半導体ウェーハの製造方法を示す工程断面図である。 本発明の実施形態２の貼り合わせ半導体ウェーハを示す断面図である。 本発明の実施形態２の貼り合わせ半導体ウェーハの製造方法を示す工程断面図である。 本発明の実施形態１の貼り合わせ半導体ウェーハを用いて作製されたデバイスの一例を示す断面図である。 本発明の実施例形態１の貼り合わせ半導体ウェーハの比抵抗の深さ方向の分布を示す図である。 従来例の貼り合わせ半導体ウェーハの比抵抗の深さ方向の分布を示す図である。 従来例の貼り合わせ半導体ウェーハを示す断面図である。
［実施形態１］
以下、本発明の実施形態１の貼り合わせ半導体ウェーハについて、図１を参照しながら説明する。
図１は、本発明の実施形態１の貼り合わせ半導体ウェーハ１４を示す断面図である。本発明の実施形態１の貼り合わせ半導体ウェーハ１４において、ベースウェーハ１は比抵抗が１００Ω・ｃｍ以上であり、好適には５００Ω・ｃｍ以上、より好適には１ｋΩ・ｃｍ以上の値を有しており、いわゆる高比抵抗基板と呼ばれているシリコンの単結晶基板である。ベースウェーハの比抵抗の値は、１ｋΩ・ｃｍから４ｋΩ・ｃｍぐらいの値であれば所定の比抵抗値を狙った結晶引き上げが可能で、高比抵抗基板の製造が生産性と安定性に富みしかも安価であるという特徴がある。しかしながら、４ｋΩ・ｃｍ以上の比抵抗となると所定の比抵抗値を狙えるわけではなく、結晶引き上げを行なってみないと比抵抗の値がどの値に落ちつくかは不確定要素が高く、結果的に価格が高くなっているのが現状である。
このベースウェーハ１上に、キャリアトラップ層２、第一誘電体層３、多結晶シリコン層４が連続的に形成される。ここでキャリアトラップ層２はベースウェーハ１上に堆積された多結晶シリコン層である。第一誘電体層３はＣＶＤ法で形成することができるが、他の方法、例えばキャリアトラップ層（多結晶シリコン層）２を酸化して形成しても良い。多結晶シリコン層４の最表面は例えばＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法等により、平坦度良く研磨され、貼り合わせ面１８として機能する。
第二誘電体層５と単結晶シリコン層６は、別の基板（ボンドウェーハ）からの貼り合わせ、いわゆるスマートカット法により、貼り合わせと剥離が行なわれＴｒａｐ−ｒｉｃｈ型のＳＯＩ基板が完成する。
キャリアトラップ層（多結晶シリコン層）２と多結晶シリコン層４の厚さは、典型的な値としてはいずれも２μｍ前後であればよい。キャリアトラップ層（多結晶シリコン層）２はベースウェーハ内の自由キャリアをトラップし、反転層がベースウェーハ１のキャリアトラップ層２が形成された側の表面に形成されるのを防ぐ働きをする。多結晶シリコン層４は、上部に第二誘電体層５が位置し、下部に第一誘電体層３が位置している。この第一誘電体層３は意図しない不純物がベースウェーハ１へ拡散していくのを防ぐ拡散障壁として機能するので、不純物等を多結晶シリコン層４の内部に閉じ込めることができる。また、多結晶シリコン層４は上下を誘電体層ではさまれている関係で、高温の熱処理を行なったとしても単結晶化が進行せず、この場合意図しない不純物の存在による比抵抗の低下が、単結晶化した場合に比べて少ない。第一誘電体層３と第二誘電体層５の厚さは、１０ｎｍ以上の膜厚であればよいが、１００ｎｍ〜４００ｎｍであることが好ましい。このように、第一誘電体層３と第二誘電体層５はいずれも過度に薄くないためその厚さの制御は容易であり、高温熱処理で消滅することは無く安定である。前述のように、これら第一誘電体層３と第二誘電体層５は、ＣＶＤや熱酸化により形成が可能であるとともに、酸化膜以外の他の誘電体（例えば、窒化膜や酸窒化膜）であっても同様の効果が得られることは言うまでない。
図１に示した、本発明の実施形態１の貼り合わせ半導体ウェーハでは、貼り合わせ面１８に意図しない不純物が挟み込まれる可能性がある。この原因として、具体的には電気炉による各種熱処理時にｎ型やｐ型の不純物拡散源であるリン原子やボロン原子がウェーハ表面に付着する可能性があり、また金属系の粒子などがウェーハ上に機械的な接触により付着する等の現象が不定期に発生することも考えられる。本発明によれば、たとえ貼り合わせ面１８に不純物が挟み込まれ付着していたとしても、前述のように多結晶シリコン層４の上下には第二誘電体層５と第一誘電体層３が位置しており、不純物の異常拡散が妨げられ多結晶シリコン層４の内部にこれら意図しない不純物を閉じ込めることができる。
また、単結晶シリコン層６に形成される高周波で動作する能動デバイスから見て、デバイスの下は高比抵抗な多結晶シリコン層４とキャリアトラップ層（多結晶シリコン層）２が位置しており、図８で示した従来例の貼り合わせ半導体ウェーハ４４に比べて多結晶シリコン層の合計の厚みは当然厚くなっており、その分だけ高周波の歪みや回り込み信号が少なく優れた高周波特性を示す高周波の集積回路に適した基板となる。前述のように、４ｋΩ・ｃｍ以上の比抵抗を有するベースウェーハを安定に結晶成長させることは困難であるが、本発明に用いる多結晶シリコン層であれば、シリコンのエピタキシャル装置で堆積温度等を制御することで、比較的容易に１０ｋΩ・ｃｍ前後の比抵抗を実現できる。しかもそれが第一誘電体層をはさんで２段に積層されているのであるから、図８で示した従来例の貼り合わせ半導体ウェーハに比べて高周波特性が良いのは明らかである。
以上説明したように、図１に示した本発明の実施形態１の貼り合わせ半導体ウェーハ１４の構造であれば、生産性と再現性に優れているだけでなく、高周波の集積回路を形成する上で重要な高周波の歪みや回り込み信号の量も大幅に低減できる。大量生産が可能であるので、高周波特性の優れた貼り合わせ半導体ウェーハを安価に供給できる。
以下で、本発明の実施形態１の貼り合わせ半導体ウェーハの製造方法を図２に示した製造工程断面図を参照して説明する。
まず、シリコン単結晶からなり、比抵抗が１ｋΩ・ｃｍ程度のベースウェーハ１を準備する（ベースウェーハを準備する工程）。
具体的には、例えば、ＣＺ（Ｃｚｏｃｈｒａｌｓｋｉ）法を用いて、原料シリコン融液中に所定の量のドーパントを投入することで、比抵抗が１ｋΩ・ｃｍ程度のシリコン単結晶インゴットを育成し、このシリコン単結品インゴットをスライスして薄い円板状に加工した後、面取り、ラッピング、エッチング、研磨等の種々の工程を経て鏡面状のウェーハ（鏡面ウェーハ）に仕上げることにより、ベースウェーハ１を準備する（図２（ｄ）を参照）。
この時、本発明ではＣＺ単結晶の狙い比抵抗を １ｋΩ・ｃｍ程度としてシリコン単結晶を育成するので、４ｋΩ・ｃｍ を超える比抵抗を狙いとする場合に比べて格段に抵抗率の制御が容易であり、シリコン単結晶製造の歩留まりを向上させることができる。
ここで、さらに優れた高周波特性を得るためには、準備するベースウェーハ１の比抵抗を４ｋΩ・ｃｍ以下とすることが好ましい（４ｋΩ・ｃｍに近い値であることが好ましい）。現状のシリコン単結晶の量産技術を考慮すると、４ｋΩ・ｃｍ以下の比抵抗のシリコン単結晶を作製することは比較的容易であるので、準備するベースウェーハ１の比抵抗を４ｋΩ・ｃｍ以下とすることで、高周波特性のより優れた貼り合わせ半導体ウェーハの製造コストを従来よりも低減させることができる。
次に、ベースウェーハ１と接するようにキャリアトラップ層（多結晶シリコン層）２を２μｍ程度の厚さで形成する（キャリアトラップ層を形成する工程、図２(ｅ）を参照）。キャリアトラップ層（多結晶シリコン層）２は、一般にエピタキシャル装置により形成される。エピタキシャル装置の形態として、単結品シリコン層を積層することを目的とするエピリアクターがあるが、どの装置においても、堆積温度を低温化する等の条件を選ぶことで、単結晶ではなく多結晶シリコンを堆積することは可能である。しかる後に、キャリアトラップ層（多結晶シリコン層）２の上面に第一誘電体層３をＣＶＤ法又は熱酸化により例えば厚さ４００ｎｍで形成する（第一誘電体層を形成する工程）。次に、第一誘電体層３の上面に再度エピタキシャル装置により多結晶シリコン層４を形成して、その表面を研磨する（多結晶シリコン層を形成し、その表面を研磨する工程）。多結晶シリコン層４も例えば２μｍ程度の厚さで堆積すればよい。この際、キャリアトラップ層（多結晶シリコン層）２及び多結晶シリコン層４の厚さに制限は特にないが、多結晶シリコン層４はその最上面を研磨して平坦化しボンドウェーハ１１と貼り合わせが可能な状態にするので、１μｍ以下などの余りに薄い場合は平坦性に問題が出てくるため、それ以上の厚さに設定すれば良い（図２（ｅ）を参照）。
一方、シリコン単結晶からなるボンドウェーハ１１を準備し（ボンドウェーハを準備する工程）、ボンドウェーハ１１の表面に第二誘電体層５を形成する（第二誘電体層を形成する工程）。具体的には、例えば、ボンドウェーハ１１として、シリコン単結晶ウェーハを準備し（ 図２（ａ）を参照）、第二誘電体層５（図２（ｇ）を参照）となる誘電体膜１２ を形成するために酸化膜成長（例えば、熱酸化処理） を施す（図２（ｂ) を参照）。誘電体膜（酸化膜）１２の厚さは、例えば、数十ｎｍ〜数μｍとすることができる。
さらに、誘電体膜（酸化膜）１２の上からイオン注入法により、水素イオン又は希ガスイオンを注入して、剥離面となるイオン注入層１３を形成する（図２（ｃ）を参照）。この際、剥離したシリコン層（すなわち、単結晶シリコン層６、図２（ｇ）を参照）において目標とする厚さを得ることができるように、イオン注入加速電圧を選択する。
次に、ベースウェーハ１の多結晶シリコン層４の研磨面と、ボンドウェーハの誘電体膜（酸化膜）１２とが接するように、ベースウェーハ１とボンドウェーハ１１とを貼り合わせる（ベースウェーハとボンドウェーハとを貼り合わせる工程、図２（ｆ）を参照）。
次に、貼り合わされたボンドウェーハを薄膜化して、単結晶シリコン層６とする（ボンドウェーハを薄膜化して単結晶シリコン層にする工程）。具体的には、例えば、イオン注入層１３に微小気泡層を発生させる熱処理（剥離熱処理）を貼り合わせたウェーハに施し、発生した微小気泡層にてボンドウェーハを剥離して、ベースウェーハ１上に第二誘電体層５と単結晶シリコン層６が形成された貼り合わせ半導体ウェーハ１４を作製する（図２（ｇ）を参照）。 なお、この時に、剥離面１６ を有する剥離ウェーハ１７が派生する。
このようにして、いわゆるＴｒａｐ−ｒｉｃｈ型の貼り合わせ半導体ウェーハが完成する。上記において、図２の（ａ）〜（ｃ）と（ｄ）〜（ｅ）はそれぞれ、いずれを先に行なってもよく、また、同時にすすめてもよい。
上記のように、本発明の実施形態１の貼り合わせ半導体ウェーハの製造方法を用いて貼り合わせウェーハ１４を製造することで、高周波集積回路用の半導体基板として用いたときに、高温熱処理に対してもベースウェーハの比抵抗の変化が極めて少なく、しかも二次高調波特性の優れた貼り合わせ半導体ウェーハを安定に供給することができる。
［実施形態２］
以下、本発明の実施形態２の貼り合わせ半導体ウェーハについて、図３を参照しながら説明する。図３は、本発明の実施形態２の貼り合わせ半導体ウェーハを示す断面図である。図３に示した、貼り合わせ半導体ウェーハ２４の基本的構造、その特性とその効果については、図１に示した本発明の実施形態１の貼り合わせ半導体ウェーハ１４と共通な部分が多いので、異なる点について以下に説明する。
図３に示した実施形態２の貼り合わせ半導体ウェーハ２４においては、図１に示した実施形態１の貼り合わせ半導体ウェーハ１４のキャリアトラップ層（多結晶シリコン層）２に代わり、イオン注入法を用いたダメージ層であるキャリアトラップ層（イオン注入層）７を、ベースウェーハ１の表面直下の表層部に形成してある。
イオン注入法ではアルゴンやヘリウムや酸素などの原子のイオンをベースウェーハ１に注入するが、他の原子のイオンを注入しても同様の効果が得られる。このキャリアトラップ層（イオン注入層）７の作用であるが、キャリアトラップ層（多結晶シリコン層）２の作用と同様に、イオン注入によりベースウェーハ１の表層部に形成される多数の欠陥が自由キャリアを捕獲する準位を形成し、例えば電子トラップとして機能する。そのため、自由キャリアのライフタイムは極めて短く、ベースウェーハ１の主面側に反転層が形成されず比抵抗が電位によって変動しないという効果がある。結果として、ベースウェーハ１の比抵抗が高いことによる、高周波の歪み及び回り込み信号が小さく、高周波特性が優れているという効果は維持される。
また、イオン注入法を用いたキャリアトラップ層（イオン注入層）７の他の効果としては、プロセスの簡略化と貼り合わせ半導体ウェーハの平坦度の改善を図ることができる点がある。即ち、イオン注入によるキャリアトラップ層（イオン注入層）７は、第一誘電体層３を貫通してイオン注入を行うことにより形成できるので、キャリアトラップ層（多結晶シリコン層）２と多結晶シリコン層４の２回の堆積を行なう図１に示した本発明の実施形態１の貼り合わせ半導体ウェーハ１４と比較して、多結晶シリコン層を研磨する量と時間を短くすることができる。そのため、貼り合わせウェーハで重要な確認ポイントである平坦性が優れている。
以下、本発明の実施形態２の貼り合わせ半導体ウェーハ２４の製造方法を、図４に示した工程断面図を参照しながら説明する。図４の本発明の実施形態２の貼り合わせ半導体ウェーハ２４の製造方法を示す工程断面図においては、図２で示した本発明の実施形態１の貼り合わせ半導体ウェーハ１４の製造方法を示す工程断面図と共通である部分が多いので、異なる点について以下に説明する。
ベースウェーハ１を準備し、図４（ｅ）に示したように、図２（ｅ）で示した実施形態１のキャリアトラップ層（多結晶シリコン層）２の形成に代わり、イオン注入法を用いて形成したダメージ層であるキャリアトラップ層（イオン注入層）７を、ベースウェーハ１の表面直下の表層部に形成する（キャリアトラップ層を形成する工程）。イオン注入法ではアルゴンやヘリウムや酸素などの原子のイオンをベースウェーハ１に注入するが、他の原子のイオンを注入しても同様の効果が得られる。このキャリアトラップ層（イオン注入層）７は、ベースウェーハ１を所定の膜厚、例えば１０ｎｍ以上の膜厚で、好ましくは１００ｎｍ〜４００ｎｍの間で熱酸化して第一誘電体層３を形成した後に、この第一誘電体層（酸化膜）３を貫通してイオン注入することで酸化膜直下に形成される。この工程の後、第一誘電体層３の上に多結晶シリコン層４をエピタキシャル装置で堆積する工程が図４（ｅ）に示されている。
図４の本発明の実施形態２の貼り合わせ半導体ウェーハ２４の製造方法のその他の工程は、図２の本発明の実施形態１の貼り合わせ半導体ウェーハ１４の製造方法と同様なので詳細説明は省略するが、このようなフローで製造することで、高周波集積回路用の半導体基板として用いたときに、高温熱処理にもベースウェーハの比抵抗変化が極めて少なく、しかも二次高調波特性の優れた貼り合わせ半導体ウェーハを安定して供給することができる。
次に、本発明の実施形態１の貼り合わせ半導体ウェーハ１４に形成したデバイスの一例の断面図を図５に示す。
図５において、能動領域ＡとしてＭＯＳ型トランジスタをシリコン層６に拡散等により形成してある。ドレイン領域とソース領域にはメタル電極Ｍがオーミックコンタクトし、ソースＳとドレインＤ間に電流が流れる。チャンネル上にはゲート酸化膜１０とゲートＧが形成されこの電流を制御する。
埋め込み溝９で囲われた領域に能動領域Ａが形成され、その他のデバイス領域Ｂには受動素子や他の能動素子が形成されるが、本発明の実施形態１の貼り合わせ半導体ウェーハ１４の構造により、能動領域Ａからその他のデバイス領域Ｂに漏れる高周波電力やノイズは著しく低減でき、デバイス間の相互作用が極めて少なく、基本の設計どおりの動作をそれぞれのデバイスが行なうことで歩留まりも改善される。しかも、高温熱処理を行ってもベースウェーハの比抵抗変化が極めて少ない。このような優れた高周波の集積回路が大量に、且つ安定して生産できるのが、本発明の貼り合わせ半導体ウェーハ及びその製造方法の特徴である。
尚、図５では本発明の実施形態１の貼り合わせ半導体ウェーハ１４を用いてデバイスを形成する例を示したが、本発明の実施形態２の貼り合わせ半導体ウェーハ２４を用いても同様にデバイスを形成することができ、同様な効果が得られる。
本発明の実施形態１の貼り合わせ半導体ウェーハ１４の構造を採用した時に、貼り合わせ半導体ウェーハの比抵抗の深さ方向の分布がどのように改善されるかを図６と図７を対比しながら説明する。
図６は、本発明の実施形態１の貼り合わせ半導体ウェーハ１４の比抵抗の深さ方向の分布を示す図である。また、図７は前述のように従来例の貼り合わせ半導体ウェーハ４４の比抵抗の深さ方向の分布を示す図である。それぞれの比抵抗の深さ方向の分布を示すグラフの上部には、貼り合わせ半導体ウェーハの簡略化した断面図も示し、どの部分の比抵抗がグラフに示されているかが対比して明確に分かるように図示してある。
図６においても、図７の従来例の貼り合わせ半導体ウェーハと同じように、単結晶シリコン層６の比抵抗は１０Ω・ｃｍ、ベースウェーハ１の比抵抗は１ｋΩ・ｃｍのものを用いている。また、エピタキシャル装置を用いて堆積したキャリアトラップ層（多結晶シリコン層）２と多結晶シリコン層４の比抵抗は堆積後で１０ｋΩ・ｃｍである。第一誘電体層３と第二誘電体層５の比抵抗は非常に高い値を示すが、グラフ上では６００ｋΩ・ｃｍの比抵抗としている。
本発明の実施形態１の貼り合わせ半導体ウェーハ１４は、貼り合わせ面１８で２つの基板が貼り合わされている。前述のように貼り合わせ面１８には、意図しない不純物が挟み込まれる可能性がある。この原因は、具体的には電気炉による各種熱処理時にｎ型やｐ型の不純物拡散源であるリン原子やボロン原子がウェーハ表面に付着する可能性も有るし、金属系の粒子等がウェーハ上に機械的な接触により付着する等の現象が不定期に発生することが考えられる。
本発明によれば、たとえ貼り合わせ面１８に不純物が挟み込まれたり、付着していたとしても、多結晶シリコン層４の上下には第２誘電体層５と第一誘電体層３が位置し不純物の拡散を防止できるので、多結晶シリコン層４の内部にこれら意図しない不純物を閉じ込めることができるのである。結果として、キャリアトラップ層（多結晶シリコン層）２の比抵抗が変化しないだけでなく、ベースウェーハ１の比抵抗も変化しないのは当然である。これは、図７に示したベースウェーハ３１の比抵抗の大幅な低下をもたらす従来例との際立った違いである。多結晶シリコン層４は第一誘電体層３と第二誘電体層５で挟まれているので、極めて単結晶化しにくい。このことが、多結晶シリコン層４の比抵抗が変化しない理由でもある。多結晶シリコン層は、多少の不純物が拡散しても比抵抗で見る限り殆どその低下は観測されない。比抵抗の低下が無いと言うことは、高周波の優れた特性を維持していることと等価である。本発明の実施形態１の貼り合わせ半導体ウェーハ１４では、図６に示した深さ方向の比抵抗の分布を実現でき、比抵抗の変化と低下が極めて少ないので、優れた高周波特性を実現できるのである。
尚、以上では本発明の実施形態１の貼り合わせ半導体ウェーハ１４の比抵抗の深さ方向の分布について説明したが、本発明の実施形態２の貼り合わせ半導体ウェーハ２４においても、同じような比抵抗の深さ方向の分布が得られ、同様の効果を得ることができる。
本発明の貼り合わせ半導体ウェーハに、携帯電話などの数ＧＨｚの高周波の信号を取り扱い、しかも受動素子だけでなく、受動素子と能動素子で回路が構成された高周波の集積回路を形成すると、高周波の歪みが少なく、さらにある回路の処理する信号が隣接する他の回路へ回り込むことや回路間の相互干渉が少なくなり、各回路ブロックを設計どおり動作させることができる。
具体的には、シリコン単結晶からなるベースウェーハ１を有し、ベースウェーハより上に第一誘電体層３と、多結晶シリコン層４と、第二誘電体層５と、単結晶シリコン層６とをこの順に有し、ベースウェーハ１と第一誘電体層３の間にキャリアトラップ層（２又は７）が形成された貼り合わせ半導体ウェーハにおいて、例えば第一誘電体層３を１０ｎｍ以上数μｍ以下とすることで多結晶シリコン層４の単結晶化を防止できるだけでなく、意図しない不純物のベースウェーハ１への拡散障壁として確実に機能する。第一誘電体層３の直下にはキャリアトラップ層（２又は７）が位置しており、自由キャリアをトラップする機能を果たし、反転層４５を形成させない効果がある。従って、特性が安定で歩留まりが良いので大量生産が可能で、しかも安価で高周波特性の優れた貼り合わせ半導体ウェーハを供給できる。
以下、実施例及び比較例を示して本発明をより具体的に説明するが、本発明はこれらに限定されるものではない。
（実施例１、２）
表１に記載した条件で図１及び図３の構造を有する本発明の実施形態１及び２の貼り合わせ半導体ウェーハ（１４及び２４）を作製し、表層のシリコン単結晶層（ＳＯＩ層）６に高周波集積回路デバイスを製造した。
製造したデバイスのそれぞれについて二次高調波の特性を評価し、結果を表１中に併記した。尚、二次高調波は小さいほど、デバイスの特性が優れていることを示している。また、高周波集積回路デバイスを製造した貼り合わせ半導体ウェーハのベースウェーハ表面の比抵抗についても測定を行い、その結果も表１中に併記した。
Figure 2016164951
（比較例）
図８に示した従来例の構造を有する貼り合わせ半導体ウェーハ４４を表２に記載した条件で作製し、表層のシリコン単結晶層（ＳＯＩ層）３６に高周波集積回路デバイスを製造した。
製造したデバイスの二次高調波の特性を評価し、結果を表２中に併記した。また、高周波集積回路デバイスを製造した貼り合わせ半導体ウェーハのベースウェーハ表面の比抵抗についても測定を行い、その結果も表２中に併記した。
Figure 2016164951
実施例の貼り合わせ半導体ウェーハにおいては、いずれも比較例の貼り合わせ半導体ウェーハに比べて、貼り合わせ界面に取り込まれた不純物に起因するベースウェーハ表面の比抵抗の低下が見られず、その結果、優れた二次高調波特性が得られた。
なお、本発明は、上記実施形態に限定されるものではない。上記実施形態は、例示であり、本発明の特許請求の範囲に記載された技術的思想と実質的に同一な構成を有し、同様な作用効果を奏するものは、いかなるものであっても本発明の技術的範囲に包含される。
１…ベースウェーハ、 ２…キャリアトラップ層、 ３…第一誘電体層、
４…多結晶シリコン層、 ５…第二誘電体層、 ６…単結晶シリコン層、
７…キャリアトラップ層、 ９…埋め込み溝、 １０…ゲート酸化膜、
１１…ボンドウェーハ、 １２…誘電体膜、 １３…イオン注入層、
１４…貼り合わせ半導体ウェーハ、 １６…剥離面、 １７…剥離ウェーハ、
１８…貼り合わせ面、 ２４…貼り合わせ半導体ウェーハ、 ３１…ベースウェーハ、
３３…誘電体薄膜、 ３４…多結晶シリコン層、 ３５…第二誘電体層、
３６…単結晶シリコン層、 ４４…貼り合わせ半導体ウェーハ、 ４５…反転層、
４８…貼り合わせ面、 Ａ…能動領域、 Ｂ…その他デバイス領域、 Ｄ…ドレイン、
Ｇ…ゲート、 Ｍ…メタル電極、 Ｓ…ソース。

Claims (8)

  1. 主表面に単結晶シリコン層を備えた貼り合わせ半導体ウェーハであって、
    前記貼り合わせ半導体ウェーハはシリコン単結晶からなるベースウェーハを有し、該ベースウェーハより上に第一誘電体層と、多結晶シリコン層と、第二誘電体層と、前記単結晶シリコン層とをこの順に有し、前記多結晶シリコン層と前記第二誘電体層の間が貼り合わせ面になっているものであり、
    さらに、前記ベースウェーハと前記第一誘電体層の間にキャリアトラップ層が形成されているものであることを特徴とする貼り合わせ半導体ウェーハ。
  2. 前記キャリアトラップ層が前記ベースウェーハ上に堆積された多結晶シリコン層であることを特徴とする請求項１に記載の貼り合わせ半導体ウェーハ。
  3. 前記キャリアトラップ層が前記ベースウェーハ内にイオン注入することで形成されたイオン注入層であることを特徴とする請求項１に記載の貼り合わせ半導体ウェーハ。
  4. 前記ベースウェーハの比抵抗が４ｋΩ・ｃｍ以下であることを特徴とする請求項１から請求項３のいずれか一項に記載の貼り合わせ半導体ウェーハ。
  5. 主表面に単結晶シリコン層を備えた貼り合わせ半導体ウェーハの製造方法であって、
    シリコン単結晶からなるベースウェーハを準備する工程と、
    該ベースウェーハより上に第一誘電体層を形成する工程と、
    該第一誘電体層上に多結晶シリコン層を形成し、該多結晶シリコン層の表面を研磨する工程と、
    シリコン単結晶からなるボンドウェーハを準備する工程と、
    該ボンドウェーハの表面に第二誘電体層を形成する工程と、
    前記ベースウェーハの多結晶シリコン層と、前記ボンドウェーハの第二誘電体層とが接するように、前記ベースウェーハと前記ボンドウェーハを貼り合わせる工程と、
    前記ボンドウェーハを薄膜化して、前記単結晶シリコン層にする工程を有し、
    さらに、前記ベースウェーハと前記第一誘電体層の間にキャリアトラップ層を形成する工程を有することを特徴とする貼り合わせ半導体ウェーハの製造方法。
  6. 前記キャリアトラップ層を前記ベースウェーハ上に多結晶シリコン層を堆積することで形成することを特徴とする請求項５に記載の貼り合わせ半導体ウェーハの製造方法。
  7. 前記キャリアトラップ層として、前記ベースウェーハ内にイオン注入層を前記第一誘電体層を貫通してイオン注入をすることで形成することを特徴とする請求項５に記載の貼り合わせ半導体ウェーハの製造方法。
  8. 前記準備するベースウェーハの比抵抗を４ｋΩ・ｃｍ以下とすることを特徴とする請求項５から請求項７のいずれか一項に記載の貼り合わせ半導体ウェーハの製造方法。








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