JP2020509576A - Ｒｆ用途のための構造体 - Google Patents

Ｒｆ用途のための構造体 Download PDF

Info

Publication number
JP2020509576A
JP2020509576A JP2019538653A JP2019538653A JP2020509576A JP 2020509576 A JP2020509576 A JP 2020509576A JP 2019538653 A JP2019538653 A JP 2019538653A JP 2019538653 A JP2019538653 A JP 2019538653A JP 2020509576 A JP2020509576 A JP 2020509576A
Authority
JP
Japan
Prior art keywords
layer
dielectric layer
conductive
electrode
trap rich
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2019538653A
Other languages
English (en)
Other versions
JP7098851B2 (ja
Inventor
エリック デボネ，
エリック デボネ，
ベルナード アスパー，
ベルナード アスパー，
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Soitec SA
Original Assignee
Soitec SA
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Soitec SA filed Critical Soitec SA
Publication of JP2020509576A publication Critical patent/JP2020509576A/ja
Application granted granted Critical
Publication of JP7098851B2 publication Critical patent/JP7098851B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01Q—ANTENNAS, i.e. RADIO AERIALS
    • H01Q23/00—Antennas with active circuits or circuit elements integrated within them or attached to them
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H01L21/76846—Layer combinations
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H01L29/66772—Monocristalline silicon transistors on insulating substrates, e.g. quartz substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78603—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the insulating substrate or support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78612—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device for preventing the kink- or the snapback effect, e.g. discharging the minority carriers of the channel region for preventing bipolar effect
    • H01L29/78615—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device for preventing the kink- or the snapback effect, e.g. discharging the minority carriers of the channel region for preventing bipolar effect with a body contact
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01Q—ANTENNAS, i.e. RADIO AERIALS
    • H01Q1/00—Details of, or arrangements associated with, antennas
    • H01Q1/12—Supports; Mounting means
    • H01Q1/22—Supports; Mounting means by structural association with other equipment or articles
    • H01Q1/2283—Supports; Mounting means by structural association with other equipment or articles mounted in or on the surface of a semiconductor substrate as a chip-type antenna or integrated with other components into an IC package

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Thin Film Transistor (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Waveguides (AREA)
  • Physical Vapour Deposition (AREA)

Abstract

本発明は、上面（１ａ）が主平面を規定する高抵抗支持基板（１）と、支持基板（１）の上面（１ａ）上に設けられた電荷トラップリッチ層（２）と、トラップリッチ層（２）上に設けられた第１の誘電体層（３）と、第１の誘電体層（３）上に設けられた活性層（４）とを備える、ＲＦ用途のための構造体（１００）であって、構造体（１００）が、トラップリッチ層（２）の上方又は内部に設けられた少なくとも１つの埋め込み電極（１０）を備え、電極（１０）が導電層（１１）と第２の誘電体層（１３）とを備えることを特徴とする構造体（１００）に関する。【選択図】 図１ａ

Description

本発明は、ＲＦ用途のための構造体に関する。特に、トラップリッチ層及び埋め込み電極を備えるシリコンオンインシュレータ構造体に関する。
集積化デバイスは、通常、ウェハ形状の基板上に製造され、基板は主として集積化デバイスの製造のためのハンドルとして機能する。これらデバイスの集積度及び期待される性能が向上し、集積化デバイスの性能と集積化デバイスが形成される基板の特性とが、いまだかつてなく強くカップリングするようになった。これは、特に電気通信（携帯電話、Ｗｉ−Ｆｉ、Ｂｌｕｅｔｏｏｔｈなど）の分野で使用される、約３ｋＨｚから３００ＧＨｚの周波数で信号を処理する無線周波数（ＲＦ）デバイスの場合である。
デバイス／基板カップリングの例として、デバイス中を伝搬する高周波信号からの電磁場は基板の深さに侵入し、基板に含まれうるあらゆる電荷キャリアと相互作用する。これが、信号の非線形の歪み（高調波）、挿入損失による信号からのエネルギーの一部の無用な消費、及び構成要素間で影響を及ぼす可能性という問題をもたらす。
ＲＦデバイスの製造に適した基板の中で、支持基板と、支持基板上に設けられたトラップリッチ層と、トラップリッチ層上に設けられた誘電体層と、誘電体層上に設けられた半導体層とを備える高抵抗シリコン基板が知られている。支持基板は、通常、１ｋΩ・ｃｍより高い抵抗率を有する。トラップリッチ層は、ノンドープの多結晶シリコンを備えることがある。従来技術によれば、高抵抗支持基板とトラップリッチ層とを組み合わせることにより、前述のデバイス／基板カップリングを低減でき、したがってＲＦデバイスの良好な性能が保証される。このことについては、当業者ならば「Ｓｉｌｉｃｏｎ−ｏｎ−ｉｎｓｕｌａｔｏｒ （ＳＯＩ） Ｔｅｃｈｎｏｌｏｇｙ，ｍａｎｕｆａｃｔｕｒｅ ａｎｄ ａｐｐｌｉｃａｔｉｏｎｓ」、第１０．７節及び第１０．８節（Ｏｌｅｇ Ｋｏｎｏｎｃｈｕｋ、Ｂｉｃｈ−Ｙｅｎ Ｎｇｕｙｅｎ、Ｗｏｏｄｈｅａｄ Ｐｕｂｌｉｓｈｉｎｇ）における従来技術から知られる、高抵抗半導体基板上に製造されたＲＦデバイスの性能に関する報告に行き当たるであろう。
さらに、特に携帯電話に含まれる、たとえばアンテナスイッチングユニットなどのＲＦデバイスを製造するために、スイッチングユニットの端子に印加される、個々のトランジスタのブレークダウン電圧より高い最大電圧を維持するために、複数のトランジスタ（たとえば電界効果トランジスタ「ＦＥＴ」）を直列に接続することが一般的である。しかしながら、複数のトランジスタの直列構成は、ＲＦデバイスの直列抵抗を増加させ、特にＲＦデバイスの直線性性能を劣化させかねないという欠点を有する。
本発明は、前述の欠点のすべて又は一部を解決しようとするものである。本発明の具体的な目的の１つは、高性能なＲＦデバイスの製造を可能にするＲＦ用途のための構造体を提案することである。
本発明は、ＲＦ用途のための構造体に関し、構造体は
上面が主平面を規定する高抵抗支持基板と、
支持基板の上面に設けられた電荷トラップリッチ層と、
トラップリッチ層上に設けられた第１の誘電体層と、
第１の誘電体層上に設けられた活性層とを備える。
構造体は、トラップリッチ層の上方又は内部に設けられた埋め込み電極を少なくとも１つ備え、電極は導電層と第２の誘電体層とを備えることを特徴とする。
本発明の他の好都合且つ非制限的な特徴に従って、以下を個別に、又は技術的に可能な組合せで採用する。
導電層が主平面に平行な２つの表面を有し、一方の表面が第１の誘電体層と接触し、他方の表面が第２の誘電体層と接触している。
電極が複数の絶縁壁を備え、絶縁壁は、第１及び第２の誘電体層間に延在すると共に、導電層を複数の導電性ブロックに分割し、前記ブロックは絶縁壁により互いに絶縁されている。
電極が活性層と第１の誘電体層との間に設けられ、第２の誘電体層が主平面に平行な活性層と接触している。
電極が第１の誘電体層と電荷トラップリッチ層との間に設けられ、第２の誘電体層が主平面に平行なトラップリッチ層と接触している。
埋め込み電極が主平面内で不連続であって、複数の電荷トラップエリアが第１の誘電体層と電荷トラップリッチ層との間に延在し、トラップエリアは絶縁壁により導電性ブロックから絶縁されている。
構造体が電荷トラップリッチ層と支持基板の上面との間に第３の誘電体層を備える。
電極が電荷トラップリッチ層内に設けられ、第２の誘電体層が主平面に沿って支持基板の上面と接触している。電極は複数の絶縁壁を備え、絶縁壁は、第１の誘電体層と第２の誘電体層との間に延在すると共に、導電層の複数の導電性ブロックを画定している。各導電性ブロックは、トラップリッチ層を形成する少なくとも１つのトラップエリアから絶縁壁により絶縁されている。
少なくとも１つの導電性ブロックが、構造体の一部を貫通して導電性ブロックからコンタクトパッドに到る導電性ビアにより、活性層の開放面上に設けられたコンタクトパッドに電気的に接続されている。
構造体が少なくとも１つのトランジスタを含むデバイスを活性層内及び／又は活性層上にさらに備え、活性層の開放面上に設けられたゲート電極は埋め込み電極の少なくとも１つの導電性ブロックの反対側に配置されている。
第２の誘電体層が５ｎｍ〜１００ｎｍの厚さを有する。
導電層が単結晶シリコン、多結晶シリコン及び非晶質シリコンの中から選択される材料を含む。
導電層が数Ω・ｃｍ〜数１０００Ω・ｃｍの抵抗率を有する。
導電層が５０ｎｍ〜５００ｎｍの厚さを有する。
導電層が高温処理適合性のある材料で形成されている。
本発明のさらなる特徴及び利点は、添付の図を参照してなされる詳細な説明により明らかとなるであろう。
本発明の第１の実施形態による構造体を示す。 本発明の第１の実施形態による構造体を示す。 本発明の第２の実施形態による構造体を示す。 本発明の第２の実施形態による構造体を示す。 本発明の第３の実施形態による構造体を示す。 本発明の第４の実施形態による構造体を示す。 本発明による構造体を示す。 本発明による構造体を示す。
本説明部では、図中、同類の要素に対しては、同じ参照符号が使用されることがある。
図は読みやすさのために模式的に表現しており、一定の比率になっていない。特にＺ軸に沿った層の厚さは、Ｘ軸及びＹ軸に沿った横方向寸法に対して一定の比率でない。
本発明は、ＲＦ用途のための、高抵抗支持基板１を備える構造体１００に関する。高抵抗率とは、１０００Ω・ｃｍよりも高い抵抗率を意味すると理解されており、４〜１０ｋΩ・ｃｍの間の抵抗率であると有利である。支持基板１は、マイクロエレクトロニクス、光学、オプトエレクトロニクス又は電池の産業で一般的に使用される材料にて製造することができる。特に支持基板１は、以下のグループから選択される材料のうち少なくとも１つを備える：シリコン、シリコンゲルマニウム、炭化シリコンなど。
支持基板１の上面１ａは、図１ａに示すように主平面（ｘ，ｙ）を規定する。有利なことに、支持基板１は、１５０、２００、３００又は４５０ｍｍの直径をもつ円形ウェハの形状である。
構造体１００は、同様に、支持基板１の上面１ａ上に設けられた電荷トラップリッチ層２を備える。設けられたとは、支持基板１の上面１ａに直接接するか、１つ又は複数の中間層を介して支持基板１と強固に接続されるかのいずれかでありうることを意味すると理解される。以下本明細書で使用する「設けられた」という用語は、同様に解釈できる。
有利なことに、トラップリッチ層２は、支持基板１内に発生しうる自由電荷を捕獲するのに好適な欠陥密度をもつ多結晶シリコン材料を備える。明らかに、トラップリッチ層２は、同様に捕獲作用を提供することができ、構造体１００及び構造体１００の使用と相性が良い他の種類の材料を備えてもよい。トラップリッチ層２は、数１０ナノメートルから数ミクロン、たとえば５０ｎｍから３ミクロンの厚さを有する。
構造体１００は、トラップリッチ層２上に設けられた第１の誘電体層３をさらに備える。本発明によるいくつかの実施形態において、第１の誘電体層３は構造体１００の埋め込み絶縁層を構成し、特に活性層４を支持基板１から電気的に絶縁する。有利なことに、このことによるいかなる制限作用なしに、第１の誘電体層３は、二酸化シリコン、窒化シリコン、酸化アルミニウムなどから選定される材料の少なくとも１つを備えることになる。誘電体層３の厚さは、たとえば１０ｎｍから３μｍに及ぶことがある。
構造体１００は、同様に、第１の誘電体層３上に設けられた活性層４を備える。活性層４は、ＲＦ構成要素が層内に、及び／又は層上に作製される層に該当する。活性層４は、開放面すなわち上面４ａ、及び下方層に強固に接続された背面４ｂを含む。活性層４は、有利なことに半導体材料及び／又は圧電性材料から製造することができる。有利なことに、このことによるいかなる制限作用なしに、活性層４は、シリコン、炭化シリコン、シリコンゲルマニウム、ニオブ酸リチウム、タンタル酸リチウム、石英、窒化アルミニウムなどから選定される材料の少なくとも１つを備える。活性層４は、数ナノメートル（たとえば１０ｎｍ）から数ミクロン、又は製造される構成要素によっては数１０ミクロン（たとえば５０μｍ）の厚さを有することもある。
最後に、本発明による構造体１００は、トラップリッチ層２の上方又は内部に設けられた少なくとも１つの埋め込み電極１０を備える。図１ａは、埋め込み電極１０がトラップリッチ層２の上方に位置し、特に埋め込み電極１０が活性層４の直下に位置する実施形態を示す。
埋め込み電極１０は、導電層１１及び誘電体層１３（以下、第２の誘電体層１３と呼ぶ）を備える。埋め込み電極１０は、導電層１１に電圧を印加してバイアスされ、活性層４の電気的キャリアに作用効果を発生するためものである。
好ましいことにこのことによるいかなる制限作用なしに、導電層１１が、単結晶シリコン、多結晶シリコン、非晶質シリコンなど、又はゲート電極又はマイクロエレクトロニクス用の抵抗器の作製のために一般的に使用される他の材料、の中から選択される材料を備える。導電層１１を形成する材料は、有利なことに、数Ω・ｃｍから数１０００Ω・ｃｍの抵抗率を有する。高温処理に適合することが好ましくは選定され、構造体１００はＲＦ構成要素の製造のためにそのような処理にさらされる傾向がある。導電層１１は、５０ｎｍから５００ｎｍの典型的な厚さを有する。
第２の誘電体層１３は、二酸化シリコン、窒化シリコン、酸化アルミニウムなどの材料のうち少なくとも１つを備えうることが好ましい。５ｎｍから１００ｎｍの厚さを有すると有利である。それにもかかわらず、その厚さは、本発明の実施形態によっては１ｎｍと３ミクロンの間を変化することがある。
導電層１１は、主平面（ｘ，ｙ）に平行な２つの表面１１ａ、１１ｂを有する。図１ａの例では、第１の表面１１ａが第２の誘電体層１３と接触し、第２の表面１１ｂが第１の誘電体層３と接触する。
有利なことに、電極１０は、第１の誘電体層３と第２の誘電体層１３との間に延在する、複数の電気的絶縁壁１４を備える（図１ｂ及び図２ｂ）。前記絶縁壁１４は、導電層１１を、前記絶縁壁１４により互いに絶縁された、複数の導電性ブロック１２に分割する。
したがって本発明によれば、埋め込み電極１０は、構造体１００の他の層、特に活性層４及び支持基板１から電気的に絶縁されており、埋め込み電極１０の導電性ブロック１２のうち、少なくとも１つに電圧を印加することが可能となる。導電性ブロック１２は、活性層４に作製されるトランジスタの活性領域の少なくとも反対側に位置すると有利である。その後、前記トランジスタは、ゲート電極による通常のゲート電極バイアスに加え、活性層４の背面４ｂへのバイアスから利益を得ることができる。バックバイアスを使用すれば、トランジスタのブレークダウン電圧を増加させることが可能になり、したがってＲＦデバイス（たとえばスイッチングユニット）の端子に印加される電圧に耐えるために直列に配置されるトランジスタ数を制限する。デバイスの直列抵抗を低減することができ、デバイスの直線性は改善される。
第１の実施形態によれば、図１ａ及び図１ｂに示すように、電極１０が活性層４と第１の誘電体層３との間に設けられ、第２の誘電体層１３が主平面（ｘ，ｙ）に平行な活性層４と接触する。
この事例において、埋め込み電極１０の導電層１１に印加される電圧が活性層４の電気的キャリアに作用効果を有することができるように、第２の誘電体層１３は、４００ｎｍよりも小さい、好ましくは５０〜１００ｎｍのオーダーの厚さを有する。
図１ａに提示される構造体１００は、様々な方法を用いて製造することができる。これらの製造変形態のうちのいくつかについて以下に説明する。
最初に電荷トラップリッチ層２を支持基板１上に堆積する。たとえば、トラップリッチ層２を構成する多結晶シリコン層は、化学気相又は液相堆積法、さもなければエピタキシャル成長によってシリコン製支持基板１上に堆積することができる。トラップリッチ層２は前記の範囲に含まれる厚さ、たとえば２ミクロンのオーダーの厚さを有する。
活性層４は、分子結合による接着に基づく薄層移転法の１種によって、トラップリッチ層２を含む支持基板１に追加される。実際に、そのような直接接着は高温処理に完全に適合しているという利点を有する。これらの薄層移転法は特に以下のものが含まれる：
軽水素イオン及び／又はヘリウムイオンをドナー基板（活性層４が形成される）に注入し、前記ドナー基板を支持基板１と分子結合により組み合わせることに基づくスマートカット（Ｓｍａｒｔ Ｃｕｔ）（商標）法。そして剥離ステップが、イオン注入の深さによって規定された脆弱面で、ドナー基板（活性層４）から薄層を分離することを可能にする。多分に高温熱処理を含む仕上げステップが、最終的に活性層４に必要とされる結晶品質及び表面品質を回復させる。シリコン層として、たとえば数ナノメートルから約１．５ミクロンの厚さの薄い活性層の製造に、この方法は特によく適している。
スマートカット法と、その後のエピタキシーステップ。より厚い、たとえば数１０ｎｍから２０ミクロンの活性層を得ることを可能にする。
直接接着及び機械、化学及び／又は機械化学薄層化のための方法は、分子結合によりドナー基板（活性層４が形成される）を支持基板１と組み合わせること、及び続いてドナー基板を活性層４の所望の厚さまで、たとえば研削及び研磨（ＣＭＰすなわちｃｈｅｍｉｃａｌ ｍｅｃｈａｎｉｃａｌ ｐｏｌｉｓｈｉｎｇ：化学的機械的研磨）により薄層化することからなる。これらの方法は、たとえば数ミクロンから数１０ミクロン、そして最大数１００ミクロンまでの厚い層の移転に特に好適である。
前述の層移転法を考察すると、結合界面での２つの基板を分子結合によって組み合わせる前に、第１の誘電体層３、導電層１１、電極１０の第２の誘電体層１３（図１ａ）などの中間層が形成される、（活性層４が形成される）ドナー基板又は（トラップリッチ層２が堆積される）支持基板１の間で基板を画定することが好都合である。
第１のアセンブリオプションによれば、結合界面は第２の誘電体層１３と導電層１１との間に位置する。これは、第２の誘電体層１３がドナー基板上に形成されたということを意味し、たとえば、この層はドナー基板上に熱成長させたシリコン酸化物層から構成される。加えてトラップリッチ層２上に、第１の誘電体層３、次いで導電層１１が連続して堆積される。第１の誘電体層３は、たとえばトラップリッチ層２上に熱成長又は化学堆積法により堆積させたシリコン酸化物層からなり、導電層１１は、数Ω・ｃｍから数ｋΩ・ｃｍの抵抗率をもつ多結晶シリコン層からなる。図１ｂに示されている構成において、導電層１１は複数の導電性ブロック１２を画定する絶縁壁１４を備える。当業者には一般に知られるように、導電層１１を形成するときは、平面（ｘ，ｙ）内に導電性ブロック１２及び絶縁壁１４の配置を定め、続いて導電性ブロック１２及び絶縁壁１４とを直列に形成するために、少なくともリソグラフィ及びエッチングの１ステップが必要となる。
第２のアセンブリオプションによれば、結合界面は導電層１１と第１の誘電体層３との間に位置する。この事例では、導電層１１が第２の誘電体層１３上に形成されるので、第２の誘電体層１３はドナー基板上に形成される。さらに、第１の誘電体層３は、支持基板１に強固に接続されるトラップリッチ層２上に堆積される。
第３のアセンブリオプションによれば、結合界面は第１の誘電体層３とトラップリッチ層２との間に位置する。この事例では、最初に第２の誘電体層１３がドナー基板上に形成され、次いで導電層１１が第２の誘電体層１３上に形成され、最後に第１の誘電体層３が導電層１１上に形成される。
他のアセンブリオプションが明らかに存在し、そのオプションに対して特に接着界面は、たとえば第１の誘電体層３の中央など、中間層のうちの１つの中に配置されることもある。たとえば、下方層の形成後に、第１の誘電体層３の第１の部分は（活性層４が形成される）ドナー基板上に形成され、第１の誘電体層３の第２の部分は支持基板１の側に形成される。
前述のアセンブリオプションの各々において、それぞれの層とともに提供されたドナー基板及び支持基板は、分子結合によって組み合わされる。前述の層移転技法のいずれかを実行した後、活性層４の形成に進む。
図２ａ及び図２ｂに示された第２の実施形態によれば、電極１０は第１の誘電体層３と電荷トラップリッチ層２との間に堆積され、第２の誘電体層１３は主平面（ｘ，ｙ）に平行なトラップリッチ層と接触する。導電層１１の第１の表面１１ａは第１の誘電体層３と接触し、導電層１１の第２の表面１１ｂは第２の誘電体層１３と接触する。
この事例では、第１の誘電体層３の厚さを、４００ｎｍ、好ましくは２００ｎｍよりも小さくすることにより、埋め込み電極１０の導電層１１に印加される電圧が、活性層４の電気的キャリアに作用効果をもつことができる。他方、第２の誘電体層１３は、アプリケーションが必要とする場合、数ミクロンまでの厚さを有することが可能である。
第１の実施形態で述べた、層を移転し、及び導電層１１内に絶縁壁１４を製造する技法を、この第２の実施形態にも同様に適用する。構造体１００（第１の誘電体層３、導電層１１及び第２の誘電体層１３）の中間層の形成がドナー基板上又は支持基板１の上で実行されるかにより、異なるアセンブリオプションが実行される。
図３に示される第３の実施形態によれば、電極１０が、前述のように第１の誘電体層３と電荷トラップリッチ層２との間に設けられ、電極１０は絶縁壁１４により互いに電気的に絶縁された導電性ブロック１２を含み、さらに、埋め込み電極１０は主平面（ｘ，ｙ）内で不連続であり、複数の電荷トラップエリア２２が第１の誘電体層３と電荷トラップリッチ層２との間に延在している。トラップエリア２２は、絶縁壁１４により導電性ブロック１２から絶縁されている。
トラップエリア２２は、電荷トラップ特性を有すれば、トラップリッチ層２と同じ材料から又は異なる材料から形成することができる。
本発明のこの第３の実施形態では、第１の誘電体層３の厚さを、４００ｎｍより小さく、好ましくは２００ｎｍよりも小さくすることにより、埋め込み電極１０の導電層１１に印加される電圧が、活性層４の電気的キャリアに作用効果をもつことができる。
第１の実施形態について説明した層移転技法は、この第３の実施形態についても適用される。第１の誘電体層３内に接着界面を配置することよりなるアセンブリオプションを実行するのが有利である。下方層の形成後に、第１の誘電体層３の第１の部分が（活性層４が形成される）ドナー基板上に形成され、第１の誘電体層３の第２の部分が、下方層形成後に支持基板１の側から形成される。トラップリッチ層２が最初に支持基板１上に生成される。第２の誘電体層１３が次いで堆積される（化学堆積法又は熱成長）。リソグラフィ及びエッチングのステップにより、将来のトラップエリア２２から第２の誘電体層１３を取り除くことが可能になる。次いで、引き続く他のマスキング、堆積及びエッチングのステップにて、導電性ブロック１２、絶縁壁１４及びトラップエリア２２が形成可能になる。次いで、第１の誘電体層３の第２の部分が、導電性ブロック１２、絶縁壁１４及びトラップエリア２２の上方に堆積される。第１の誘電体層３の前記第２の部分を平坦化するステップにて、直接接着を目的とした良好な表面状態を得ることが可能になる。
次いで、それぞれの層とともに提供されるドナー基板及び支持基板は、分子結合により組み合わされる。次いで、前述の層移転技法のいずれかを実行した後、活性層４の形成に進む。
図４に示された第４の実施形態によれば、電極１０は電荷トラップリッチ層２内に設けられている。第２の誘電体層１３は、主平面（ｘ，ｙ）に沿って支持基板１の上面１ａと接触している。電極１０は複数の絶縁壁１４を備え、複数の絶縁壁１４は第１の誘電体層３と第２の誘電体層１３との間に延在し、導電層１１の複数の導電性ブロック１２を画定し、複数の導電性ブロック１２は前記絶縁壁１４により互いに絶縁されている。各導電性ブロック１２は、トラップリッチ層２を形成する少なくとも１つの電荷トラップエリア２３から、絶縁壁１４により電気的に絶縁されている。電荷トラップエリア２３は、第１の誘電体層３と支持基板１との間に延在している。
前述の様々な実施形態に適用可能な変形態によれば、構造体１００は、トラップリッチ層２（又は電荷トラップエリア２３）と支持基板１との間に設けられる第３の誘電体層３０を備えることができる。構造体１００は、以下の材料のうちの少なくとも１つを備えることができる：二酸化シリコン、シリコン窒化物、アルミニウム酸化物など。本発明による構造体を製造するためによく使用される高温熱処理中に、トラップリッチ層２の再結晶化を防止、又は少なくとも大幅に制限することは、（トラップリッチ層２が、たとえば多結晶シリコンで形成されるとき）特に有益である。
前述のいずれの実施形態による構造体１００においても、少なくとも１つの導電性ブロック１２は、導電性ビア４１によりコンタクトパッド４０に電気的に接続することができる。導電性ビア２は構造体１００の一部を貫通し、導電性ブロック１２から前記コンタクトパッド４０まで走る。図５ａの例では、導電性ビア４１が、特に活性層４及び第２の誘電体層１３を貫く。コンタクトパッド４０は活性層４の開放面４ａ上に設けられており、開放面４ａから電気的に絶縁されている。
コンタクトパッド４０は導電性材料で形成され、埋め込み電極１０の導電性ブロック１２に電圧を印加することができる。導電性ビア４１は、当業者に知られている技法を用いて、トレンチを作製することによって形成され、このトレンチでは、トレンチが貫通する層から壁が電気的に絶縁されており、トレンチは、導電性材料、たとえばドープされた多結晶シリコンで充填される。
複数の導電性ビア４１は、埋め込み導電性ブロック１２がそれぞれ単独でコンタクトパッド４０に接続するように作製可能である。
位置合わせマークは、有利なことに、導電性ブロック１２を製造する間、支持基板１上（又は活性層４が作製されるドナー基板上）に形成されている。これらの位置合わせマークは、導電性ブロック１２の並びに沿って垂直にビアを形成するために、導電性ビア４１を製造するステップの間使用される。
構造体１００は、同様に活性層４内及び／又は活性層４上にデバイスを備えることができ、デバイスは少なくとも１つのトランジスタ５０を含み、活性層４の開放面４ａ上に設けられたゲート電極５１は、埋め込み電極１０の少なくとも１つの導電性ブロック１２の反対側にある（図５ｂ）。埋め込み電極１０の導電性ブロック１２の製造時に形成された位置合わせマークは、活性層４上の電子デバイスの製造ステップの間、同様に使用される。
本発明による構造体１００は、ＲＦデバイス、特に携帯電話のためのアンテナアダプター又はスイッチングユニットなどに特に好適である。構造体１００に埋め込み電極１０を統合すれば、バックバイアス付きトランジスタを備えるデバイスを容易に製造することができる。埋め込み電極１０を使用して、背面によりトランジスタ５０の活性領域５２にバイアス（バックバイアス）を印加すれば、トランジスタのブレークダウン電圧を増加させ、したがって各デバイス内に同時に設けられるトランジスタの数を制限することができる。最後に、構造体１００に電荷トラップリッチ層２が存在することにより、支持基板１の高い抵抗率を維持することが保証される。
したがって、本発明によれば、構造体１００は、高周波数アプリケーションの分野で高い性能を達成できる。
本発明は、説明した実施形態に限定されないことは明らかであり、特許請求の範囲によって定義されているように、本発明の文脈から逸脱することなく、代替実施形態が提供可能である。

Claims (13)

  1. 上面（１ａ）が主平面を規定する高抵抗支持基板（１）と、
    前記支持基板（１）の前記上面（１ａ）に設けられた電荷トラップリッチ層（２）と、
    前記トラップリッチ層（２）上に設けられた第１の誘電体層（３）と、
    前記第１の誘電体層（３）上に設けられた活性層（４）と、
    を備える、ＲＦ用途のための構造体（１００）であって、
    前記構造体（１００）が、
    前記トラップリッチ層（２）の上方又は内部に設けられた少なくとも１つの埋め込み電極（１０）を備え、前記電極（１０）は導電層（１１）と第２の誘電体層（１３）とを備えることを特徴とする、構造体（１００）。
  2. 前記導電層（１１）が前記主平面に平行な２つの表面（１１ａ，１１ｂ）を有し、一方の面が前記第１の誘電体層（３）と接触し、他方の面が前記第２の誘電体層（１３）と接触している、請求項１に記載のＲＦ用途のための構造体（１００）。
  3. 前記電極（１００）が複数の絶縁壁（１４）を備え、前記複数の絶縁壁（１４）は前記第１の誘電体層（３）と前記第２の誘電体層（１３）の間に延在し、前記複数の絶縁壁（１４）は、前記導電層（１１）を複数の導電性ブロック（１２）に分割すると共に、前記絶縁壁（１４）により互いに絶縁されている、請求項２に記載のＲＦ用途のための構造体（１００）。
  4. 前記電極（１０）が、前記活性層（４）と前記第１の誘電体層（３）との間に設けられ、前記第２の誘電体層（１３）が前記主平面に平行な前記活性層（４）と接触している、請求項１〜３のいずれか一項に記載のＲＦ用途のための構造体（１００）。
  5. 前記電極（１０）が、前記第１の誘電体層（３）と前記電荷トラップリッチ層（２）との間に設けられ、前記第２の誘電体層（１３）が前記主平面に平行な前記電荷トラップリッチ層（２）と接触している、請求項１〜３のいずれか一項に記載のＲＦ用途のための構造体（１００）。
  6. 前記電極（１０）が前記主平面内で不連続であり、複数の電荷トラップエリア（２２）が前記第１の誘電体層（３）と前記電荷トラップリッチ層（２）との間に延在し、前記トラップエリア（２２）は前記絶縁壁（１４）により前記導電性ブロック（１２）から絶縁されている、請求項３と組み合わされた請求項５に記載のＲＦ用途のための構造体（１００）。
  7. 前記電極（１０）が前記電荷トラップリッチ層（２）内に設けられ、前記第２の誘電体層（１３）が前記主平面に沿って前記支持基板（１）の前記上面（１ａ）と接触し、前記電極（１０）が複数の絶縁壁（１４）を備え、前記複数の絶縁壁（１４）は、前記第１の誘電体層（３）と前記第２の誘電体層（１３）との間に延在すると共に、前記導電層（１１）の複数の導電性ブロック（１２）を画定し、各導電性ブロック（１２）は、前記絶縁壁（１４）により、前記トラップリッチ層（２）を形成する少なくとも１つトラップエリア（２３）から絶縁されている、請求項１又は２に記載のＲＦ用途のための構造体（１００）。
  8. 少なくとも１つの導電性ブロック（１２）が、前記導電性ブロック（１２）からコンタクトパッド（４０）まで前記構造体（１００）の一部を貫通する導電ビア（４１）によって、前記活性層（４）の開放面（４ａ）に設けられた前記コンタクトパッド（４０）に電気的に接続している、請求項３又は７に記載のＲＦ用途のための構造体（１００）。
  9. 前記活性層（４）内及び／又は前記活性層（４）上にデバイスをさらに備え、前記デバイスは少なくとも１つのトランジスタ（５０）を含み、前記活性層（４）の前記開放面（４ａ）上に設けられた前記トランジスタ（５０）のゲート電極（５１）は、前記埋め込み電極（１０）の少なくとも１つの導電性ブロック（１２）の反対側に配置される、請求項８に記載のＲＦ用途のための構造体（１００）。
  10. 前記第２の誘電体層（１３）が、５ｎｍ〜１００ｎｍの厚さを有する、請求項１〜９のいずれか一項に記載のＲＦ用途のための構造体（１００）。
  11. 前記導電層（１１）が、単結晶シリコン、多結晶シリコン、及び非晶質シリコンの中から選択される材料を備える、請求項１〜１０のいずれか一項に記載のＲＦ用途のための構造体（１００）。
  12. 前記導電層（１１）が、５０ｎｍ〜５００ｎｍの厚さを有する、請求項１〜１１のいずれか一項に記載のＲＦ用途のための構造体（１００）。
  13. 前記導電層が、数Ω・ｃｍ〜数１０００Ω・ｃｍの抵抗率を有する、請求項１〜１２のいずれか一項に記載のＲＦ用途のための構造体（１００）。
JP2019538653A 2017-02-02 2018-01-29 Ｒｆ用途のための構造体 Active JP7098851B2 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
FR1750870 2017-02-02
FR1750870A FR3062517B1 (fr) 2017-02-02 2017-02-02 Structure pour application radiofrequence
PCT/FR2018/050196 WO2018142052A1 (fr) 2017-02-02 2018-01-29 Structure pour application radiofréquence

Publications (2)

Publication Number Publication Date
JP2020509576A true JP2020509576A (ja) 2020-03-26
JP7098851B2 JP7098851B2 (ja) 2022-07-12

Family

ID=58779151

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2019538653A Active JP7098851B2 (ja) 2017-02-02 2018-01-29 Ｒｆ用途のための構造体

Country Status (9)

Country Link
US (3) US11043756B2 (ja)
EP (1) EP3577683B1 (ja)
JP (1) JP7098851B2 (ja)
KR (1) KR102520751B1 (ja)
CN (1) CN110235238B (ja)
FR (1) FR3062517B1 (ja)
SG (1) SG11201906975PA (ja)
TW (1) TWI764978B (ja)
WO (1) WO2018142052A1 (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2022500869A (ja) * 2018-09-14 2022-01-04 ソイテックSoitec ハイブリッド集積用の改良された基板を製造するためのプロセス
JP2022515095A (ja) * 2018-12-24 2022-02-17 ソイテック デジタル用途及び無線周波数用途のための半導体構造

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR3091010B1 (fr) * 2018-12-24 2020-12-04 Soitec Silicon On Insulator Structure de type semi-conducteur pour applications digitales et radiofréquences, et procédé de fabrication d’une telle structure
US11271079B2 (en) * 2020-01-15 2022-03-08 Globalfoundries U.S. Inc. Wafer with crystalline silicon and trap rich polysilicon layer
TWI761255B (zh) 2021-07-08 2022-04-11 環球晶圓股份有限公司 晶圓及晶圓的製造方法
FR3136325A1 (fr) * 2022-06-02 2023-12-08 Soitec Dispositif a ondes elastiques de surface

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1041512A (ja) * 1996-07-23 1998-02-13 Denso Corp 半導体装置
JP2000058844A (ja) * 1998-08-10 2000-02-25 Denso Corp 半導体装置及び半導体装置の製造方法
JP2009502042A (ja) * 2005-07-19 2009-01-22 インターナショナル・ビジネス・マシーンズ・コーポレーション デュアルゲートｃｍｏｓ構造体を製造する方法、キャパシタ、及び、デュアルゲート・キャパシタ
JP2014509087A (ja) * 2011-03-22 2014-04-10 ソイテック 無線周波数応用分野向けの半導体オンインシュレータタイプの基板のための製造方法
JP2016164951A (ja) * 2015-03-06 2016-09-08 信越半導体株式会社 貼り合わせ半導体ウェーハ及び貼り合わせ半導体ウェーハの製造方法

Family Cites Families (33)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0159601A3 (de) * 1984-04-10 1987-08-19 Hartwig Wolfgang Prof.Dr. Thim Logik-Schaltungsanordnung mit dazu angepasst ausgebildeten Feldeffekt-Transistoren
US5841623A (en) * 1995-12-22 1998-11-24 Lam Research Corporation Chuck for substrate processing and method for depositing a film in a radio frequency biased plasma chemical depositing system
JP2004207271A (ja) * 2002-12-20 2004-07-22 Nec Electronics Corp Ｓｏｉ基板及び半導体集積回路装置
US6956278B2 (en) * 2003-06-30 2005-10-18 Matrix Semiconductor, Inc. Low-density, high-resistivity titanium nitride layer for use as a contact for low-leakage dielectric layers
JP4773697B2 (ja) * 2004-06-30 2011-09-14 ルネサスエレクトロニクス株式会社 Ｓｏｉ基板およびその製造方法ならびに半導体装置
US20100027355A1 (en) * 2007-07-31 2010-02-04 Dao Thuy B Planar double gate transistor storage cell
US7993752B2 (en) * 2008-03-17 2011-08-09 Nano PV Technologies, Inc. Transparent conductive layer and method
JP2010114165A (ja) * 2008-11-04 2010-05-20 Nikon Corp 半導体装置、積層半導体装置および積層半導体装置の製造方法
JP4917085B2 (ja) * 2008-12-15 2012-04-18 東京エレクトロン株式会社 半導体装置
US8133774B2 (en) * 2009-03-26 2012-03-13 International Business Machines Corporation SOI radio frequency switch with enhanced electrical isolation
US8742459B2 (en) * 2009-05-14 2014-06-03 Transphorm Inc. High voltage III-nitride semiconductor devices
US8466036B2 (en) * 2010-12-24 2013-06-18 Io Semiconductor, Inc. Trap rich layer for semiconductor devices
US8481405B2 (en) * 2010-12-24 2013-07-09 Io Semiconductor, Inc. Trap rich layer with through-silicon-vias in semiconductor devices
US8536021B2 (en) 2010-12-24 2013-09-17 Io Semiconductor, Inc. Trap rich layer formation techniques for semiconductor devices
CN103199110B (zh) * 2012-01-09 2015-10-14 上海华虹宏力半导体制造有限公司 一种nldmos器件及其制造方法
KR102360695B1 (ko) * 2014-01-23 2022-02-08 글로벌웨이퍼스 씨오., 엘티디. 고 비저항 soi 웨이퍼 및 그 제조 방법
US20150228714A1 (en) * 2014-02-13 2015-08-13 Rfaxis, Inc. Isolation methods for leakage, loss and non-linearity mitigation in radio-frequency integrated circuits on high-resistivity silicon-on-insulator substrates
US9269591B2 (en) * 2014-03-24 2016-02-23 Taiwan Semiconductor Manufacturing Co., Ltd. Handle wafer for high resistivity trap-rich SOI
US9209198B2 (en) * 2014-05-12 2015-12-08 Macronix International Co., Ltd. Memory cell and manufacturing method thereof
US9917571B2 (en) * 2014-06-13 2018-03-13 Georgia Tech Research Corporation Resonant gyroscopes and methods of making and using the same
FR3024587B1 (fr) * 2014-08-01 2018-01-26 Soitec Procede de fabrication d'une structure hautement resistive
JP6650463B2 (ja) * 2014-11-18 2020-02-19 グローバルウェーハズ カンパニー リミテッドＧｌｏｂａｌＷａｆｅｒｓ Ｃｏ．，Ｌｔｄ． 電荷トラップ層を備えた高抵抗率の半導体・オン・インシュレーターウェハーの製造方法
FR3029682B1 (fr) 2014-12-04 2017-12-29 Soitec Silicon On Insulator Substrat semi-conducteur haute resistivite et son procede de fabrication
US20160322385A1 (en) * 2015-03-31 2016-11-03 Skyworks Solutions, Inc. Substrate bias for field-effect transistor devices
WO2016187032A1 (en) * 2015-05-15 2016-11-24 Skyworks Solutions, Inc. Radio frequency isolation using substrate opening
JP6595804B2 (ja) * 2015-05-27 2019-10-23 ソニーセミコンダクタソリューションズ株式会社 固体撮像素子および撮像装置
US9514987B1 (en) * 2015-06-19 2016-12-06 International Business Machines Corporation Backside contact to final substrate
US20160379943A1 (en) * 2015-06-25 2016-12-29 Skyworks Solutions, Inc. Method and apparatus for high performance passive-active circuit integration
US9711521B2 (en) * 2015-08-31 2017-07-18 Taiwan Semiconductor Manufacturing Co., Ltd. Substrate fabrication method to improve RF (radio frequency) device performance
FR3052592B1 (fr) * 2016-06-08 2018-05-18 Soitec Structure pour applications radiofrequences
FR3062238A1 (fr) * 2017-01-26 2018-07-27 Soitec Support pour une structure semi-conductrice
EP3496281A1 (en) * 2017-12-07 2019-06-12 Infineon Technologies AG System and method for a radio frequency filter
DE102018215018A1 (de) * 2018-09-04 2020-03-05 Infineon Technologies Ag Feuchtigkeitssensor

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1041512A (ja) * 1996-07-23 1998-02-13 Denso Corp 半導体装置
JP2000058844A (ja) * 1998-08-10 2000-02-25 Denso Corp 半導体装置及び半導体装置の製造方法
JP2009502042A (ja) * 2005-07-19 2009-01-22 インターナショナル・ビジネス・マシーンズ・コーポレーション デュアルゲートｃｍｏｓ構造体を製造する方法、キャパシタ、及び、デュアルゲート・キャパシタ
JP2014509087A (ja) * 2011-03-22 2014-04-10 ソイテック 無線周波数応用分野向けの半導体オンインシュレータタイプの基板のための製造方法
JP2016164951A (ja) * 2015-03-06 2016-09-08 信越半導体株式会社 貼り合わせ半導体ウェーハ及び貼り合わせ半導体ウェーハの製造方法

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2022500869A (ja) * 2018-09-14 2022-01-04 ソイテックSoitec ハイブリッド集積用の改良された基板を製造するためのプロセス
JP7392242B2 (ja) 2018-09-14 2023-12-06 ソイテック ハイブリッド集積用の改良された基板を製造するためのプロセス
JP2022515095A (ja) * 2018-12-24 2022-02-17 ソイテック デジタル用途及び無線周波数用途のための半導体構造
JP7342321B2 (ja) 2018-12-24 2023-09-12 ソイテック デジタル用途及び無線周波数用途のための半導体構造

Also Published As

Publication number Publication date
KR102520751B1 (ko) 2023-04-12
TW201830660A (zh) 2018-08-16
CN110235238B (zh) 2023-08-29
KR20190112738A (ko) 2019-10-07
US20220368036A1 (en) 2022-11-17
EP3577683A1 (fr) 2019-12-11
US20210280990A1 (en) 2021-09-09
WO2018142052A1 (fr) 2018-08-09
US20190372243A1 (en) 2019-12-05
SG11201906975PA (en) 2019-08-27
TWI764978B (zh) 2022-05-21
EP3577683B1 (fr) 2022-09-21
CN110235238A (zh) 2019-09-13
FR3062517A1 (fr) 2018-08-03
US11043756B2 (en) 2021-06-22
US11502428B2 (en) 2022-11-15
FR3062517B1 (fr) 2019-03-15
JP7098851B2 (ja) 2022-07-12

Similar Documents

Publication Publication Date Title
JP7098851B2 (ja) Ｒｆ用途のための構造体
JP6643316B2 (ja) 無線周波アプリケーションの構造
CN107004572B (zh) 用于射频应用的结构
TWI673760B (zh) 貼合式半導體晶圓以及貼合式半導體晶圓的製造方法
US11367650B2 (en) Structures for radiofrequency applications and related methods
TWI720161B (zh) 用於射頻應用之絕緣體上半導體底材
US20150171823A1 (en) Cmos fabrication of a thin-film bulk acoustic resonator
KR102652250B1 (ko) 집적 무선 주파수 디바이스를 위한 기판 및 이를 제조하기 위한 방법
TWI741217B (zh) 複合半導體基底、半導體裝置及其製造方法
JP6070487B2 (ja) Ｓｏｉウェーハの製造方法、ｓｏｉウェーハ、及び半導体デバイス
TWI751352B (zh) 集成射頻元件用底材及其製作方法
CN115910908A (zh) 半导体结构的制作方法以及半导体结构
CN108346686A (zh) 半导体器件及其制造方法
US8836033B1 (en) Method and apparatus for removing metallic nanotubes without transferring carbon nanotubes from one substrate to another substrate
CN117352986A (zh) 波导及其制备方法

Legal Events

Date Code Title Description
RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20190920

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20200902

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20210916

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20211012

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20211228

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20220531

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20220602

R150 Certificate of patent or registration of utility model

Ref document number: 7098851

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150