TWI761255B - 晶圓及晶圓的製造方法 - Google Patents

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Abstract

一種晶圓，包括半導體基底。半導體基底包括：多個第一摻雜區以及多個第二摻雜區。第一摻雜區以及第二摻雜區位於半導體基底之第一面。第二摻雜區接觸第一摻雜區。第一摻雜區與第二摻雜區交替排列。第一摻雜區以及第二摻雜區皆包含多個N型摻子。各第一摻雜區中之N型摻子的摻雜濃度不大於各第二摻雜區中之N型摻子的摻雜濃度。

Description

晶圓及晶圓的製造方法
本發明是有關於一種晶圓及其製造方法。
一般而言，通訊裝置中需配備有用於處理高頻電磁波之晶片，而此類晶片例如為射頻晶片（Radio Frequency，RF）。射頻晶片是許多通訊裝置的核心組件，目前已有許多廠商致力於射頻晶片的研發，以求獲得功能更好、成本更低的射頻晶片。常見的射頻晶片是利用半導體製程所製造。藉由於半導體基底中以及半導體基底上設置各種不同的元件以獲得射頻晶片。然而，半導體基底的導電率若太高，容易對射頻晶片產生或接收的訊號造成負面影響。
本發明提供一種晶圓，能改善磊晶層中的元素擴散進半導體基底並造成半導體電阻值不足的問題。
本發明提供一種晶圓的製造方法，能改善磊晶層中的元素擴散進半導體基底並造成半導體電阻值不足的問題。
本發明的至少一實施例提供一種晶圓，包括半導體基底。半導體基底包括：多個第一摻雜區以及多個第二摻雜區。第一摻雜區以及第二摻雜區位於半導體基底之第一面。第二摻雜區接觸第一摻雜區。第一摻雜區與第二摻雜區交替排列。第一摻雜區以及第二摻雜區皆包含多個N型摻子。各第一摻雜區中之N型摻子的摻雜濃度不大於各第二摻雜區中之N型摻子的摻雜濃度。
本發明的至少一實施例提供一種晶圓的製造方法，包括：提供半導體基底；對半導體基底的第一面執行第一離子佈植製程，以形成N型輕摻雜區於半導體基底中；形成阻障層於半導體基底的第一面上，且阻障層具有暴露出N型輕摻雜區的多個開口；以阻障層為罩幕，對半導體基底的該N型輕摻雜區執行第二離子佈植製程，以形成互相接觸的多個第一N型摻雜區以及多個第二N型摻雜區，其中第一N型摻雜區與第二N型摻雜區交替排列，其中第一N型摻雜區以及第二N型摻雜區皆包含多個N型摻子，且各第一N型摻雜區中之N型摻子的摻雜濃度不大於各第二N型摻雜區中之N型摻子的摻雜濃度。
本發明的至少一實施例提供一種晶圓的製造方法，包括：提供半導體基底；形成阻障層於半導體基底的第一面上，且阻障層具有暴露出第一面的多個開口；形成N型摻雜材料層於阻障層上以及開口中；加熱N型摻雜材料層，使N型摻雜材料層中的多個N型摻子擴散至半導體基底中，其中：部分N型摻子自N型摻雜材料層穿過阻障層後擴散至半導體基底中，以定義出多個第一N型摻雜區；且另一部分N型摻子自N型摻雜材料層直接擴散至半導體基底中，以定義出多個第二N型摻雜區，其中第一N型摻雜區與第二N型摻雜區交替排列，其中第一N型摻雜區以及第二N型摻雜區皆包含多個N型摻子，且各第一N型摻雜區中之N型摻子的摻雜濃度不大於各第二N型摻雜區中之N型摻子的摻雜濃度。
圖1A至圖1F是依照本發明的一實施例的一種晶圓的製造方法的剖面示意圖。
請參考圖1A，提供半導體基底100。半導體基底100例如為矽基底或其他可適用於磊晶製程的半導體基底。在一些實施例中，半導體基底100的第一面S1為經研磨以及經拋光的平整面，藉此提升後續製程的良率。
在一些實施例中，半導體基底100可以藉由懸浮區熔法、直拉法或其他合適的製程所形成。半導體基底100在執行離子摻雜製程前的電阻率為1500 Ωcm至10000 Ωcm。
請參考圖1B，對半導體基底100的第一面S1執行第一離子佈植製程P1，以形成N型輕摻雜區110於半導體基底100中。在一些實施例中，執行第一離子佈植製程P1以於第一面S1形成深度D1為0.1µm至5µm的N型輕摻雜區110。在一些實施例中，第一離子佈植製程P1所使用之N型摻子包括磷、砷、銻或其他合適的元素。在一些實施例中，N型輕摻雜區110的摻雜濃度為10 13cm -3至10 17cm -3。
在本實施例中，N型輕摻雜區110整面地形成於半導體基底100的第一面S1，但本發明不以此為限。在其他實施例中，N型輕摻雜區110僅形成於半導體基底100的第一面S1的局部區域。換句話說，在其他實施例中，在執行第一離子佈植製程P1之前，形成遮罩層於第一面S1上，以使N型輕摻雜區110不會整面地形成於第一面S1。
在本實施例中，藉由離子佈植機於半導體基底100中摻雜N型摻子，以形成N型輕摻雜區110，但本發明不以此為限。在其他實施例中，以高溫擴散摻雜(Thermal diffusion)法或其他合適的方法以形成N型輕摻雜區110。
請參考圖1C，形成阻障層M於半導體基底100的第一面S1上，且阻障層M具有暴露出N型輕摻雜區110的多個開口OP。開口OP與阻障層M的實體部分交錯排列。
在一些實施例中，形成阻障層M的方法包括微影製程，且阻障層M的材料包括固化後的光阻，但本發明不以此為限。
開口OP垂直投影於第一面S1的形狀可依據需求而進行調整。舉例來說，開口OP垂直投影於第一面S1的形狀為三角形、四邊形或其他幾何形狀。
在本實施例中，阻障層M包括相同尺寸以及相同形狀的多個開口OP，但本發明不以此為限。在一些實施例中，阻障層M包括不同尺寸以及不同形狀的多個開口OP。
請參考圖1D，以阻障層M為罩幕，對半導體基底100的N型輕摻雜區110執行第二離子佈植製程P2，以形成互相接觸的多個第一N型摻雜區110’以及多個第二N型摻雜區120。第一N型摻雜區110’重疊於阻障層M，而第二N型摻雜區120位於開口OP下方。第一N型摻雜區110’與第二N型摻雜區120交替排列。
第一N型摻雜區110’以及第二N型摻雜區120皆包含多個N型摻子。在一些實施例中，第二離子佈植製程P2所使用之N型摻子包括磷、砷、銻或其他合適的元素。在一些實施例中，第一離子佈植製程P1所使用之N型摻子與第二離子佈植製程P2所使用之N型摻子相同。在一些實施例中，第一N型摻雜區110’以及第二N型摻雜區120皆為N型半導體。
各第一N型摻雜區110’中之N型摻子的摻雜濃度不大於各第二N型摻雜區120中之N型摻子的摻雜濃度。在一些實施例中，第一N型摻雜區110’的摻雜濃度為10 13cm -3至10 17cm -3，較佳為10 13cm -3至10 15cm -3，更佳為10 13cm -3至10 14cm -3。在一些實施例中，第二N型摻雜區120的摻雜濃度為10 16cm -3至10 21cm -3，較佳為10 16cm -3至10 19cm -3，更佳為10 16cm -3至10 18cm -3。
在一些實施例中，第二N型摻雜區120的深度D2為10µm以下、2µm以下或1µm以下，且第一N型摻雜區110’的深度D1為最深之第二N型摻雜區120的深度D2的1%至50%、1%至25%或1%至10%。
在本實施例中，半導體基底100包括相同深度的多個第一N型摻雜區110’以及相同深度的多個第二N型摻雜區120，但本發明不以此為限。在其他實施例中，半導體基底100包括不同深度的多個第一N型摻雜區110’以及不同深度的多個第二N型摻雜區120。
在圖1D中，第二N型摻雜區120的剖面形狀以矩形呈現，但本發明不以此為限。
請參考圖1E與圖1F，移除阻障層M。形成磊晶層130於第一N型摻雜區110’以及第二N型摻雜區120上，並對第一N型摻雜區110’以及第二N型摻雜區120進行摻雜製程P3。在本實施例中，磊晶層130的材料包括氮化鎵、氮化鋁或其他III-V族氮化物材料或其他合適的材料。
摻雜製程P3包括使磊晶層130中的部分元素（例如鋁元素或鎵元素）擴散至第一N型摻雜區110’以及第二N型摻雜區120中，並對應地形成第一摻雜區110’’以及第二摻雜區120’。
第一摻雜區110’’以及第二摻雜區120’位於半導體基底110之第一面S1，且第二摻雜區120’接觸第一摻雜區110’’。第一摻雜區110’’與第二摻雜區120’交替排列。具體地說，在結構的剖面示意圖中（如圖1F所示），每個第一摻雜區110’’的側面皆相鄰於第二摻雜區120’；在結構的上視示意圖中（如圖6所示），每個第一摻雜區110’’的頂面的邊緣皆相鄰於第二摻雜區120’。
在本實施例中，第一摻雜區110’’以及第二摻雜區120’皆包含多個N型摻子。前述N型摻子是於第一摻雜製程P1以及第二摻雜製程P2所形成。
在本實施例中，摻雜製程P3提供P型摻子至第一摻雜區110’’以及第二摻雜區120’中，且磊晶層130包含與P型摻子相同的元素。在本實施例中，各第一摻雜區110’’中之N型摻子的摻雜濃度不大於各第二摻雜區120’中之N型摻子的摻雜濃度。在一些實施例中，第一摻雜區110’’中之N型摻子的濃度實質上等於第一N型摻雜區110’中之N型摻子的濃度，且第二摻雜區120’中之N型摻子的濃度實質上等於第二N型摻雜區120中之N型摻子的濃度。
由於第一N型摻雜區110’中之N型摻子的濃度不大於第二N型摻雜區120中之N型摻子的濃度，摻雜製程P3將第一N型摻雜區110’轉化為P型半導體，但摻雜製程P3未將第二N型摻雜區120’轉化為P型半導體。在第一摻雜區110’’中，P型摻子的濃度大於N型摻子的濃度，且第一摻雜區110’’為P型半導體。在第二摻雜區120’中，N型摻子的濃度大於P型摻子的濃度，且第二摻雜區120’為N型半導體。
各第一摻雜區110’’（P型半導體）的深度D1’不大於相鄰的第二摻雜區120’（N型半導體）的深度D2’。在本實施例中，第一N型摻雜區110’中之N型摻子會抑制摻雜製程P3所提供之P型摻子深入半導體基底100中，藉此避免了第一摻雜區110’’的深度D1’大於第二摻雜區120’的深度D2’，減少兩個第一摻雜區110’’彼此接觸的機率。此外，由於第一N型摻雜區110’中之N型摻子會抑制摻雜製程P3所提供之P型摻子深入半導體基底100中，第二摻雜區120’的深度D2’不需要太厚就可以阻隔相鄰的第一摻雜區110’’。因此，可以降低第一離子佈植製程P1所用的能量以及第二離子佈植製程P2所用的能量，藉此減少了第一離子佈植製程P1以及第二離子佈植製程P2損傷半導體基底100之第一面S1的問題。
在一些實施例中，半導體基底100更包括本質半導體區i。本質半導體區i位於第一摻雜區110’’以及第二摻雜區120’的底部。在一些實施例中，深度D1’小於深度D2’，且在水平方向HD上，第二摻雜區120’接觸第一摻雜區110’’以及本質半導體區i，其中水平方向HD平行於第一面S1。
在圖1F中，第一摻雜區110’’以及第二摻雜區120’的剖面形狀以矩形呈現，但本發明不以此為限。
在本實施例中，由於第一摻雜區110’’以及第二摻雜區120’在半導體基底100中交替排列，半導體基底100中具有順向的二極體PN1以及逆向的二極體PN2交替排列，如圖2所示。
順向的二極體PN1以及逆向的二極體PN2交替排列可以限制電子的移動，藉此改善元件的品質並提升元件的穩定性。
請參考圖1F與圖2，在水平方向HD上，第二摻雜區120’接觸第一摻雜區110’’以及本質半導體區i，因此，順向的二極體PN1以及逆向的二極體PN2皆會並聯至電阻R，其中電阻R是由本質半導體區i所形成。
基於上述，本實施例可以降低第一離子佈植製程P1所用的能量以及第二離子佈植製程P2所用的能量，藉此改善第一離子佈植製程P1以及第二離子佈植製程P2損傷半導體基底100之第一面S1的問題。此外，交替排列的第一摻雜區110’’以及第二摻雜區120’可以限制電子的移動，藉此改善元件的品質並提升元件的穩定性。在一般的半導體製程中，於半導體基板上形成磊晶層之前，通常會對整面或局部的半導體基板進行一次輕摻雜或一次重摻雜，藉此避免後續形成之磊晶層中的元素擴散至半導體基板中並導致漏電。不同於一般的半導體製程，在本發明的實施例中，不同摻雜程度的第一N型摻雜區110’與第二N型摻雜區120交替排列（如圖1F所示），如此一來，第一N型摻雜區110’與第二N型摻雜區120可以選擇性地採用比一般輕摻雜以及重摻雜還小的摻雜濃度，就能在後續獲得可以限制電子的移動的結構（交替排列的第一摻雜區110’’以及第二摻雜區120’），藉此減少摻雜製程對半導體基板的表面所造成之損傷。
圖3是依照本發明的一實施例的一種晶圓的製造方法的剖面示意圖。
在此必須說明的是，圖3的實施例沿用圖1A至圖1F的實施例的元件標號與部分內容，其中採用相同或近似的標號來表示相同或近似的元件，並且省略了相同技術內容的說明。關於省略部分的說明可參考前述實施例，在此不贅述。
圖3之實施例與圖1F之實施例的差異在於：圖1F之第一摻雜區110’’的深度D1’小於第二摻雜區120’之深度D2’，而圖3之第一摻雜區110a的深度D1’等於第二摻雜區120’之深度D2’。
請參考圖3，在本實施例中，在水平方向HD上，第二摻雜區120’接觸第一摻雜區110a，且第二摻雜區120’未接觸本質半導體區i。
在本實施例中，由於第一摻雜區110a以及第二摻雜區120’在半導體基底100中交替排列，半導體基底100中具有順向的二極體PN1以及逆向的二極體PN2交替排列，如圖4所示。
順向的二極體PN1以及逆向的二極體PN2交替排列可以限制電子的移動，藉此改善元件的品質並提升元件的穩定性。
基於上述，本實施例可以降低第一離子佈植製程所用的能量以及第二離子佈植製程所用的能量，藉此改善第一離子佈植製程以及第二離子佈植製程損傷半導體基底100之第一面S1的問題。此外，交替排列的第一摻雜區110a以及第二摻雜區120’可以限制電子的移動，藉此改善元件的品質並提升元件的穩定性。
圖5A至圖5C是依照本發明的一實施例的一種晶圓的製造方法的剖面示意圖。
在此必須說明的是，圖5A至圖5C的實施例沿用圖1A至圖1F的實施例的元件標號與部分內容，其中採用相同或近似的標號來表示相同或近似的元件，並且省略了相同技術內容的說明。關於省略部分的說明可參考前述實施例，在此不贅述。
請參考圖5A，提供半導體基底100。半導體基底100例如為矽基底或其他可適用於磊晶製程的半導體基底。在一些實施例中，半導體基底100的第一面S1為經研磨以及經拋光的平整面，藉此提升後續製程的良率。
形成阻障層M於半導體基底100的第一面S1上，且阻障層M具有暴露出第一面S1的多個開口OP。
請參考圖5B，形成N型摻雜材料層200於阻障層M上以及開口OP中。
加熱N型摻雜材料層200，使N型摻雜材料層200中的多個N型摻子擴散至半導體基底100中。在一些實施例中，N型摻子例如為磷、砷、銻或其他合適的元素。
部分N型摻子自N型摻雜材料層200穿過阻障層M後擴散至半導體基底100中，以定義出多個第一N型摻雜區110’，且另一部分N型摻子自N型摻雜材料層200直接擴散至半導體基底中100，以定義出多個第二N型摻雜區120。
多個第一N型摻雜區110’以及多個第二N型摻雜區120互相接觸。第一N型摻雜區110’重疊於阻障層M，而第二N型摻雜區120位於開口OP下方。第一N型摻雜區110’與第二N型摻雜區120交替排列。
第一N型摻雜區110’以及第二N型摻雜區120皆包含多個N型摻子。第一N型摻雜區110’以及第二N型摻雜區120皆為N型半導體。
由於阻障層M會減少N型摻子擴散至半導體基底100中，各第一N型摻雜區110’中之N型摻子的摻雜濃度不大於各第二N型摻雜區120中之N型摻子的摻雜濃度。在一些實施例中，第一N型摻雜區110’的摻雜濃度為10 13cm -3至10 17cm -3，較佳為10 13cm -3至10 15cm -3，更佳為10 13cm -3至10 14cm -3。在一些實施例中，第二N型摻雜區120的摻雜濃度為10 16cm -3至10 21cm -3，較佳為10 16cm -3至10 19cm -3，更佳為10 16cm -3至10 18cm -3。
在一些實施例中，第二N型摻雜區120的深度D2為5µm以下、2µm以下或1µm以下，且第一N型摻雜區110’的深度D1為最深之第二N型摻雜區120的深度D2的1%至50%、1%至25%或1%至10%。
在本實施例中，半導體基底100包括多個相同深度的第一N型摻雜區110’以及多個相同深度的第二N型摻雜區120，但本發明不以此為限。在其他實施例中，半導體基底100包括多個不同深度的第一N型摻雜區110’以及多個不同深度的第二N型摻雜區120。
請參考圖5C，移除阻障層M以及N型摻雜材料層200。在移除阻障層M以及N型摻雜材料層200之後，可以執行如圖1F所示之製程以形成第一摻雜區110’’與第二摻雜區120’，相關的內容請參考圖1F以及對應圖1F的說明，於此不再贅述。
基於上述，交替排列的第一摻雜區（繪於圖1F）以及第二摻雜區（繪於圖1F）可以限制電子的移動，藉此改善元件的品質並提升元件的穩定性。
圖6是依照本發明的一實施例的一種晶圓的上視示意圖，其中圖6省略繪出了磊晶層。
圖6之晶圓的製造方法可以參考圖1A至圖1F的實施例或圖5A至圖5C的實施例。
請參考圖6，在本實施例中，交替排列的第一摻雜區110’’以及第二摻雜區120’皆為矩形。
圖7是依照本發明的一實施例的一種晶圓的上視示意圖，其中圖7省略繪出了磊晶層。
圖7之晶圓的製造方法可以參考圖1A至圖1F的實施例或圖5A至圖5C的實施例。
請參考圖7，在本實施例中，交替排列的第一摻雜區110’’以及第二摻雜區120’皆為梯形。
圖8是依照本發明的一實施例的一種晶圓的上視示意圖，其中圖8省略繪出了磊晶層。
圖8之晶圓的製造方法可以參考圖1A至圖1F的實施例或圖5A至圖5C的實施例。
請參考圖8，在本實施例中，交替排列的第一摻雜區110’’以及第二摻雜區120’皆為三角形。
圖9A至圖9B是依照本發明的一實施例的一種晶圓的製造方法的剖面示意圖。
請參考圖9A，於半導體基底500中形成多個第一N型摻雜區512、514、516以及多個第二N型摻雜區522、524、526。在本實施例中，第一N型摻雜區512彼此深度相同，第一N型摻雜區514彼此深度相同，且第一N型摻雜區516彼此深度相同，但本發明不以此為限。在本實施例中，第二N型摻雜區522彼此深度相同，第二N型摻雜區524彼此深度相同，且第二N型摻雜區526彼此深度相同，但本發明不以此為限。
第一N型摻雜區512、514、516與第二N型摻雜區522、524、526交替排列。第一N型摻雜區512、514、516以及第二N型摻雜區522、524、526皆包含多個N型摻子，且各第一N型摻雜區512、514、516中之N型摻子的摻雜濃度不大於各第二N型摻雜區522、524、526中之N型摻子的摻雜濃度。
在一些實施例中，形成第一N型摻雜區512、514、516與第二N型摻雜區522、524、526的方法包括離子佈植法、高溫擴散摻雜法或其他類似的方法。
在一些實施例中，第一N型摻雜區512、514、516的深度彼此不同，且第二N型摻雜區522、524、526的深度彼此不同。第二N型摻雜區522、524、526的深度大於相鄰之第一N型摻雜區512、514、516的深度。
在一些實施例中，第一N型摻雜區512、514、516包括不同的摻雜濃度。舉例來說，第一N型摻雜區512的摻雜濃度大於第一N型摻雜區514的摻雜濃度，且第一N型摻雜區514的摻雜濃度大於第一N型摻雜區516的摻雜濃度，但本發明不以此為限。在一些實施例中，第二N型摻雜區522、524、526包括不同的摻雜濃度。舉例來說，第二N型摻雜區522的摻雜濃度大於第二N型摻雜區524的摻雜濃度，且第二N型摻雜區524的摻雜濃度大於第二N型摻雜區526的摻雜濃度，但本發明不以此為限。
在一些實施例中，第一N型摻雜區512、514、516彼此的摻雜濃度的差異不大於10%，且第二N型摻雜區522、524、526彼此的摻雜濃度的差異不大於10%。
請參考圖9B，形成磊晶層130於第一N型摻雜區512、514、516以及第二N型摻雜區522、524、526上，並對第一N型摻雜區512、514、516以及第二N型摻雜區522、524、526進行摻雜製程P3。磊晶層130中的部分元素（P型摻子）擴散至第一N型摻雜區512、514、516以及第二N型摻雜區522、524、526中，以分別形成第一摻雜區512’、514’、516’以及第二摻雜區522’、524’、526’。在本實施例中，第一摻雜區512’、514’、516’為P型半導體，且第二摻雜區522’、524’、526’為N型半導體。
在一些實施例中，在半導體基底500的第一面S1的不同位置處，可以因為製程溫度不均、磊晶層130厚度不均或其他因素導致摻雜製程P3不均勻。藉由使第一N型摻雜區512、514、516的深度不同，可以更好的控制P型半導體（第一摻雜區512’、514’、516’）的深度。
在一些實施例中，磊晶層130中的P型摻子會因為受熱而擴散至半導體基底500中。在一些實施例中，半導體基底500的表面會有熱分布不均勻的問題，例如半導體基底500靠近熱源的部分的溫度高於半導體基底500遠離熱源的部分的溫度。因此，會導致P型摻子在半導體基底500的不同區域會有不一樣的擴散程度。基於此，於預期會有較多P型摻子擴散的部分（即較靠近熱源的部分）設置摻雜濃度較高的第一N型摻雜區512，而預期會有較少P型摻子擴散的部分（即較遠離熱源的部分）設置摻雜濃度較低的第一N型摻雜區516，藉此可以較佳的控制後續形成之P型半導體（第一摻雜區512’、514’、516’）的深度與導電率，進一步提升元件的穩定性。類似地，於預期會有較多P型摻子擴散的部分（即較靠近熱源的部分）設置摻雜濃度較高的第二N型摻雜區522，而預期會有較少P型摻子擴散的部分（即較遠離熱源的部分）設置摻雜濃度較低的第二N型摻雜區526，且此使後續形成之N型半導體（第二摻雜區522’、524’、526’）匹配於P型半導體（第一摻雜區512’、514’、516’）。藉由這樣的設計，在預期會有較少P型摻子擴散的部分，可以減少摻雜濃度，降低摻雜製程對半導體基底500的表面的損傷。然而，需注意的是，半導體基底500靠近熱源的位置可能會因為加熱工具的不同或半導體基底500的擺放方式的不同而改變，因此本發明並未特別限制第一N型摻雜區512、514、516以及第二N型摻雜區522、524、526的排列方式及排列順序，第一N型摻雜區512、514、516以及第二N型摻雜區522、524、526的排列方式及排列順序可以因應實際需求而進行調整。
基於上述，交替排列的第一摻雜區512’、514’、516’以及第二摻雜區522’、524’、526’可以限制電子的移動，藉此改善元件的品質並提升元件的穩定性。
圖10A至圖10B是依照本發明的一實施例的一種晶圓的製造方法的剖面示意圖。
在此必須說明的是，圖10A至圖10B的實施例沿用圖9A至圖9B的實施例的元件標號與部分內容，其中採用相同或近似的標號來表示相同或近似的元件，並且省略了相同技術內容的說明。關於省略部分的說明可參考前述實施例，在此不贅述。
圖10A至圖10B的實施例與圖9A至圖9B的實施例的差異在於：在圖9A至圖9B的實施例中，第一摻雜區512’、514’、516’以及第二摻雜區522’、524’、526’的深度從半導體基底500的邊緣至半導體基底500的中間而逐漸減少；在圖10A至圖10B的實施例中，第一摻雜區611’、612’、613’、614’、615’以及第二摻雜區621’、622’、623’、624’、625’、626’的深度從半導體基底600的一側至半導體基底600的另一側而逐漸減少。
請參考圖10A，於半導體基底600中形成多個第一N型摻雜區611、612、613、614、615以及多個第二N型摻雜區621、622、623、624、625、626。
第一N型摻雜區611、612、613、614、615與第二N型摻雜區621、622、623、624、625、626交替排列。第一N型摻雜區611、612、613、614、615以及第二N型摻雜區621、622、623、624、625、626皆包含多個N型摻子，且各第一N型摻雜區611、612、613、614、615中之N型摻子的摻雜濃度不大於各第二N型摻雜區621、622、623、624、625、626中之N型摻子的摻雜濃度。
在一些實施例中，形成第一N型摻雜區611、612、613、614、615與第二N型摻雜區621、622、623、624、625、626的方法包括離子佈植法、高溫擴散摻雜法或其他類似的方法。
在一些實施例中，第一N型摻雜區611、612、613、614、615包括不同的摻雜濃度。舉例來說，第一N型摻雜區611、612、613、614、615的摻雜濃度依序減少，但本發明不以此為限。在一些實施例中，第二N型摻雜區621、622、623、624、625、626包括不同的摻雜濃度。舉例來說，第二N型摻雜區621、622、623、624、625、626的摻雜濃度依序減少，但本發明不以此為限。
在一些實施例中，第一N型摻雜區611、612、613、614、615彼此的摻雜濃度的差異不大於10%，且第二N型摻雜區621、622、623、624、625、626彼此的摻雜濃度的差異不大於10%。
請參考圖10B，形成磊晶層130於第一N型摻雜區611、612、613、614、615以及第二N型摻雜區621、622、623、624、625、626上，並對第一N型摻雜區611、612、613、614、615以及第二N型摻雜區621、622、623、624、625、626進行摻雜製程P3。磊晶層130中的部分元素（P型摻子）擴散至第一N型摻雜區611、612、613、614、615以及第二N型摻雜區621、622、623、624、625、626中，以分別形成第一摻雜區611’、612’、613’、614’、615’以及第二摻雜區621’、622’、623’、624’、625’、626’。在本實施例中，第一摻雜區611’、612’、613’、614’、615’為P型半導體，且第二摻雜區621’、622’、623’、624’、625’、626’為N型半導體。
在一些實施例中，在半導體基底600的第一面S1的不同位置處，可以因為製程溫度不均、磊晶層130厚度不均或其他因素導致摻雜製程P3不均勻。藉由使第一N型摻雜區611、612、613、614、615的深度不同，可以更好的控制P型半導體（第一摻雜區611’、612’、613’、614’、615’）的深度。
基於上述，交替排列的第一摻雜區611’、612’、613’、614’、615’以及第二摻雜區621’、622’、623’、624’、625’、626’可以限制電子的移動，藉此改善元件的品質並提升元件的穩定性。
100、500、600:半導體基底 110:輕摻雜區 110’、512、514、516、611、612、613、614、615:第一N型摻雜區 110’’、110a、512’、514’、516’、611’、612’、613’、614’、615’:第一摻雜區 120、522、524、526、621、622、624、624、625、626:第二N型摻雜區 120’、522’、524’、526’、621’、622’、624’、624’、625’、626’:第二摻雜區 130:磊晶層 200:N型摻雜材料層 D1、D2、D1’、D2’:深度 HD:水平方向 i:本質半導體區 M:阻障層 OP:開口 P1:第一離子佈植製程 P2:第二離子佈植製程 P3:摻雜製程 PN1、PN2:二極體 S1:第一面
圖1A至圖1F是依照本發明的一實施例的一種晶圓的製造方法的剖面示意圖。 圖2是圖1F的晶圓的等效電路圖 圖3是依照本發明的一實施例的一種晶圓的製造方法的剖面示意圖。 圖4是圖3的晶圓的等效電路圖 圖5A至圖5C是依照本發明的一實施例的一種晶圓的製造方法的剖面示意圖。 圖6是依照本發明的一實施例的一種晶圓的上視示意圖。 圖7是依照本發明的一實施例的一種晶圓的上視示意圖。 圖8是依照本發明的一實施例的一種晶圓的上視示意圖。 圖9A至圖9B是依照本發明的一實施例的一種晶圓的製造方法的剖面示意圖。 圖10A至圖10B是依照本發明的一實施例的一種晶圓的製造方法的剖面示意圖。
100:半導體基底
110”:第一摻雜區
120’:第二摻雜區
130:磊晶層
D1’、D2’:深度
HD:水平方向
i:本質半導體區
P3:摻雜製程
S1:第一面

Claims (13)

  1. 一種晶圓，包括： 一半導體基底，包括： 多個第一摻雜區，位於該半導體基底之一第一面；以及 多個第二摻雜區，位於該半導體基底之該第一面，且接觸該些第一摻雜區，其中該些第一摻雜區與該些第二摻雜區交替排列，其中該些第一摻雜區以及該些第二摻雜區皆包含多個N型摻子，且各該第一摻雜區中之該些N型摻子的摻雜濃度不大於各該第二摻雜區中之該些N型摻子的摻雜濃度。
  2. 如請求項1所述的晶圓，其中該些第一摻雜區以及該些第二摻雜區皆為N型半導體，其中各該第一摻雜區的深度不大於相鄰的該第二摻雜區的深度。
  3. 如請求項1所述的晶圓，更包括： 一磊晶層，位於該些第一摻雜區以及該些第二摻雜區上，其中該些第一摻雜區以及該些第二摻雜區中更包含多個P型摻子，且該磊晶層包含與該些P型摻子相同的元素。
  4. 如請求項3所述的晶圓，其中： 在該些第一摻雜區中，該些P型摻子的濃度大於該些N型摻子的濃度，且該些第一摻雜區為P型半導體；且 在該些第二摻雜區中，該些N型摻子的濃度大於該些P型摻子的濃度，且該些第二摻雜區為N型半導體，其中各該第一摻雜區的深度不大於相鄰的該第二摻雜區的深度。
  5. 如請求項1所述的晶圓，其中該半導體基底更包括： 一本質半導體區，位於該些第一摻雜區以及該些第二摻雜區的底部，其中在一水平方向上，該些第二摻雜區接觸該些第一摻雜區以及該本質半導體區，其中該水平方向平行於該第一面。
  6. 如請求項1所述的晶圓，其中該些第一摻雜區包括不同的摻雜濃度，且該些第二摻雜區包括不同的摻雜濃度。
  7. 如請求項6所述的晶圓，其中該些第一摻雜區彼此的摻雜濃度的差異不大於10%，且該些第二摻雜區彼此的摻雜濃度的差異不大於10%。
  8. 一種晶圓的製造方法，包括： 提供一半導體基底； 對該半導體基底的一第一面執行一第一離子佈植製程，以形成一N型輕摻雜區於該半導體基底中； 形成一阻障層於該半導體基底的該第一面上，且該阻障層具有暴露出該N型輕摻雜區的多個開口； 以該阻障層為罩幕，對該半導體基底的該N型輕摻雜區執行一第二離子佈植製程，以形成互相接觸的多個第一N型摻雜區以及多個第二N型摻雜區，其中該些第一N型摻雜區與該些第二N型摻雜區交替排列，其中該些第一N型摻雜區以及該些第二N型摻雜區皆包含多個N型摻子，且各該第一N型摻雜區中之該些N型摻子的摻雜濃度不大於各該第二N型摻雜區中之該些N型摻子的摻雜濃度。
  9. 如請求項8所述的晶圓的製造方法，更包括： 移除該阻障層；以及 形成一磊晶層於該些第一N型摻雜區以及該些第二N型摻雜區上，其中該磊晶層中的部分元素擴散至該些第一N型摻雜區以及該些第二N型摻雜區中，並將至少部分該些第一N型摻雜區轉化為多個P型半導體。
  10. 如請求項9所述的晶圓的製造方法，其中該些P型半導體的深度不大於該些第二N型摻雜區的深度。
  11. 一種晶圓的製造方法，包括： 提供一半導體基底； 形成一阻障層於該半導體基底的該第一面上，且該阻障層具有暴露出該第一面的多個開口； 形成一N型摻雜材料層於該阻障層上以及該些開口中； 加熱該N型摻雜材料層，使該N型摻雜材料層中的多個N型摻子擴散至該半導體基底中，其中： 部分該些N型摻子自該N型摻雜材料層穿過該阻障層後擴散至該半導體基底中，以定義出多個第一N型摻雜區；且 另一部分該些N型摻子自該N型摻雜材料層直接擴散至該半導體基底中，以定義出多個第二N型摻雜區，其中該些第一N型摻雜區與該些第二N型摻雜區交替排列，其中該些第一N型摻雜區以及該些第二N型摻雜區皆包含多個N型摻子，且各該第一N型摻雜區中之該些N型摻子的摻雜濃度不大於各該第二N型摻雜區中之該些N型摻子的摻雜濃度。
  12. 如請求項11所述的晶圓的製造方法，更包括： 移除該阻障層以及該N型摻雜材料層；以及 形成一磊晶層於該些第一N型摻雜區以及該些第二N型摻雜區上，其中該磊晶層中的部分元素擴散至該些第一N型摻雜區以及該些第二N型摻雜區中，並將至少部分該些第一N型摻雜區轉化為多個P型半導體。
  13. 如請求項12所述的晶圓的製造方法，其中該些P型半導體的深度不大於該些第二N型摻雜區的深度。
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Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20150145105A1 (en) * 2013-11-26 2015-05-28 Okmetic Oyj High-resistive silicon substrate with a reduced radio frequency loss for a radio-frequency integrated passive device
US20160372484A1 (en) * 2015-06-17 2016-12-22 Soitec Method for manufacturing a high-resistivity semiconductor-on-insulator substrate
TW201803015A (zh) * 2016-03-31 2018-01-16 索泰克公司 用於射頻應用之絕緣體上半導體底材
US20190372243A1 (en) * 2017-02-02 2019-12-05 Soitec Structure for a radio frequency application

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4963501A (en) * 1989-09-25 1990-10-16 Rockwell International Corporation Method of fabricating semiconductor devices with sub-micron linewidths

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20150145105A1 (en) * 2013-11-26 2015-05-28 Okmetic Oyj High-resistive silicon substrate with a reduced radio frequency loss for a radio-frequency integrated passive device
US20160372484A1 (en) * 2015-06-17 2016-12-22 Soitec Method for manufacturing a high-resistivity semiconductor-on-insulator substrate
TW201803015A (zh) * 2016-03-31 2018-01-16 索泰克公司 用於射頻應用之絕緣體上半導體底材
US20190372243A1 (en) * 2017-02-02 2019-12-05 Soitec Structure for a radio frequency application

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