TWI617031B - Ｆｉｎｆｅｔ結構及其製造方法 - Google Patents

Ｆｉｎｆｅｔ結構及其製造方法 Download PDF

Info

Publication number
TWI617031B
TWI617031B TW104108922A TW104108922A TWI617031B TW I617031 B TWI617031 B TW I617031B TW 104108922 A TW104108922 A TW 104108922A TW 104108922 A TW104108922 A TW 104108922A TW I617031 B TWI617031 B TW I617031B
Authority
TW
Taiwan
Prior art keywords
fin
insulating layer
doping concentration
layer
finfet structure
Prior art date
Application number
TW104108922A
Other languages
English (en)
Other versions
TW201628195A (zh
Inventor
蔡俊雄
庄麗雲
李健瑋
陳科維
Original Assignee
台灣積體電路製造股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 台灣積體電路製造股份有限公司 filed Critical 台灣積體電路製造股份有限公司
Publication of TW201628195A publication Critical patent/TW201628195A/zh
Application granted granted Critical
Publication of TWI617031B publication Critical patent/TWI617031B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025—Channel region of field-effect devices
    • H01L29/1029—Channel region of field-effect devices of field-effect transistors
    • H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
    • H01L29/1037—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure and non-planar channel
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26586—Bombardment with radiation with high-energy radiation producing ion implantation characterised by the angle between the ion beam and the crystal planes or the main crystal surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/107—Substrate region of field-effect devices
    • H01L29/1075—Substrate region of field-effect devices of field-effect transistors
    • H01L29/1079—Substrate region of field-effect devices of field-effect transistors with insulated gate
    • H01L29/1083—Substrate region of field-effect devices of field-effect transistors with insulated gate with an inactive supplementary region, e.g. for preventing punch-through, improving capacity effect or leakage current
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/66803—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET with a step of doping the vertical sidewall, e.g. using tilted or multi-angled implants
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7843—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being an applied insulating layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/7851—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET with the body tied to the substrate

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Health & Medical Sciences (AREA)
  • Toxicology (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Thin Film Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)

Abstract

本發明提供一種FinFET結構，其包括鰭片以及包圍該鰭片的第一部分的閘極。該鰭片的該第一部分的摻雜濃度約低於1E17/cm3。該FinFET結構還包括包圍該鰭片的第二部分的絕緣層。該鰭片的該第二部分的摻雜濃度高於約8E15/cm3。該絕緣層包括下層和上層，且該下層佈置在連接該鰭片的基板上且所具有的摻雜濃度約高於1E19/cm3。

Description

FINFET結構及其製造方法
本揭露涉及FINFET結構及其製造方法。
半導體積體電路(IC)工業經歷了指數增長。IC材料和設計的技術進步產生了一代又一代的IC，其中每一代與之前一代相比具有更小更複雜的電路。在IC演進過程中，功能密度(即，每晶片區域中互聯的器件的數目)普遍增加而幾何尺寸(即，可以使用製作工藝製作的最小元件(或線))減小。這種按比例縮小的工藝一般通過提高生產效率並降低相關成本來提供好處。
這種按比例縮小還增加了處理和製造IC的複雜度，為了這些進步得以實現，需要在IC處理和製造上有類似的發展。例如，引入諸如鰭式場效電晶體(fin-like field effect transistors，FinFET)的三維電晶體，以替代平面電晶體。鰭式電晶體具有與頂表面以及相對側壁相關聯的通道(稱為鰭片通道)。鰭片通道具有通過頂表面和相對側壁界定的總通道寬度。儘管現有的FinFET器件以及製造FinFET器件的方法已經總體上滿足它們的預期目的，但是它們沒有在所有方面完全令人滿意。例如，鰭片寬度和輪廓的變化，尤其是在鰭片的一端，對FinFET的工藝發展提出挑戰。人們希望在這方面有所改進。
本發明提供一種FinFET結構，其具有無摻雜的通道區、均勻摻雜的阱區以及均勻摻雜的防穿通區(Anti-Punch Through，APT)區。本發明還提供一種製造上述FinFET結構的方法。本文描述的FinFET結構獲得更好的載子遷移率並能夠更好地抑制短通道效應。
本發明提供一種FinFET結構，該FinFET結構包括鰭片以及包圍該鰭片的第一部分的閘極。該鰭片的該第一部分的摻雜濃度約低於1E17/cm3。
在本發明的一些實施例中，該FinFET結構還包括包圍該鰭片的第二部分的絕緣層。該鰭片的該第二部分的摻雜濃度高於約5E18/cm3。
在本發明的一些實施例中，該FinFET結構還包括包圍該鰭片的第二部分的絕緣層。該絕緣層包括下層和上層，且該下層佈置在連接該鰭片的基板上且所具有的摻雜濃度約高於1E19/cm3。
在本發明的一些實施例中，該FinFET結構還包括包圍該鰭片的第二部分的絕緣層。該絕緣層包括下層和上層。該上層佈置在該下層上且所具有的摻雜濃度約低於1E17/cm3。
在本發明的一些實施例中，該鰭片的該第二部分還包括較濃摻雜區，其鄰近該鰭片的該第一部分和該第二部分的交界面。該較濃摻雜區的頂部和底部的摻雜濃度實質上相同。
在本發明的一些實施例中，該較濃摻雜區的該摻雜濃度約高於1E19/cm3。
在本發明的一些實施例中，該鰭片的該第二部分還包括該較濃摻雜區下的較淡摻雜區。該較淡摻雜區的頂部和底部的摻雜濃度實質上相同。
本發明提供一種MOS結構。該MOS結構包括鰭片以及包圍該鰭 片的阱部的絕緣層。該鰭片的通道部從該絕緣層突出。該絕緣層的上部中的摻雜濃度實質上低於該絕緣層下部的摻雜濃度。
在本發明的一些實施例中，該上部的該摻雜濃度約低於1E17/cm3。
在本發明的一些實施例中，該通道部被金屬閘極包圍，該通道區的摻雜濃度約低於1E17/cm3。
在本發明的一些實施例中，該阱部的該摻雜濃度約高於5E18/cm3。
在本發明的一些實施例中，該阱部還包括鄰近該通道的防穿通區。該防穿通區的頂部和底部之間的濃度差約小於3%。
在本發明的一些實施例中，該絕緣層的該上部和該下部是之間具有交界面的兩個層。
本發明提供一種製造FinFET結構的方法。該方法包括：(1)形成部分佈置在第一絕緣層中的半導體鰭片；(2)形成覆蓋從該第一絕緣層突出的該半導體鰭片一部分的頂表面和側壁的掩膜層；(3)移除該第一絕緣層的一部分以暴露該半導體鰭片的側壁；以及(4)藉由斜角佈植操作摻雜該半導體鰭片。
在本發明的一些實施例中，該方法還包括在該第一絕緣層上形成第二絕緣層。
在本發明的一些實施例中，該方法還包括在該半導體鰭片的該頂表面上形成包括氧化物層和氮化物層的多層。
在本發明的一些實施例中，形成覆蓋從該第一絕緣層突出的該半導體鰭片部分的該頂表面和該側壁的該掩膜層包括在從該第一絕緣層突出的該半導體鰭片一部分的該頂表面和該側壁上的毯式沉積掩膜層。
在本發明的一些實施例中，移除該第一絕緣層的一部分以暴露 該半導體鰭片的該側壁包括：(1)移除佈置在該第一絕緣層的頂表面上的該掩膜層；以及(2)蝕刻該第一絕緣層的一部分至預定深度
在本發明的一些實施例中，通過斜角佈植操作摻雜該半導體鰭片包括以約為或約低於1KeV的能量執行斜角佈植。
在本發明的一些實施例中，該方法還包括從該半導體鰭片移除該掩膜層。
10‧‧‧FinFET結構
100‧‧‧半導體基板
101‧‧‧鰭片
101A‧‧‧側壁
103‧‧‧絕緣層
103’‧‧‧第一絕緣層
103A‧‧‧絕緣層
103B‧‧‧絕緣層
105‧‧‧閘極
107‧‧‧第一部分
107’‧‧‧頂表面和側壁
108‧‧‧介電層
109‧‧‧第二部分
109A‧‧‧較濃摻雜區
109B‧‧‧較淡摻雜區
1091‧‧‧頂部
1092‧‧‧底部
1093‧‧‧頂部
1093’‧‧‧頂部
1094‧‧‧底部
201‧‧‧氧化物層
202‧‧‧氮化物層
203‧‧‧掩膜層
AA’‧‧‧線
H1‧‧‧高度
H2‧‧‧高度
H3‧‧‧高度
H4‧‧‧高度
θ1‧‧‧角度
θ2‧‧‧角度
θ3‧‧‧角度
W‧‧‧寬度
當閱讀隨附的附圖時，從以下詳細的描述可以最清楚地理解本發明的各個方面。需要強調的是，根據本行業的標準做法，不是按比例繪製各個特徵。事實上，各個特徵的尺寸可以任意增大或減小以便進行清楚的討論。
圖1示出了根據本發明一些實施例的FinFET結構的透視圖；圖2示出了根據本發明一些實施例的FinFET結構的截面圖；圖3示出了根據本發明一些實施例的FinFET結構的截面圖；圖4示出了根據本發明一些實施例的FinFET結構的截面圖；圖5示出了根據本發明一些實施例的FinFET結構的截面圖；圖6示出了根據本發明一些實施例的FinFET結構的截面圖；圖7示出了根據本發明一些實施例的製造FinFET結構的方法的操作；圖8是根據本發明一些實施例的示出在預定注入能量下摻雜濃度和注入深度之間關係的圖；圖9是根據本發明一些實施例的示出載子遷移率和摻雜濃度之間的關係的圖；圖10至圖22示出根據本發明一些實施例的製造FinFET結構的操作中的截面圖。
如下公開提供了很多不同的實施例或示例，用於實施所提供的主題的不同特徵。如下描述了元件和佈置的具體示例，以簡化本發明。當然，它們僅僅是示例，並不是旨在限制本發明。例如，以下描述中在第二特徵之上或在第二特徵上形成第一特徵可以包括形成直接接觸的第一特徵和第二特徵的實施例，還可以包括在第一特徵和第二特徵之間可以形成附加特徵從而使得第一特徵和第二特徵可以不直接接觸的實施例。此外，本公開可以在各個示例中重複使用符號和/或字母。這種重複使用用於簡化和清楚的目的，其本身並不表明所述的各個實施例和/或配置之間的關係。
而且，空間關係術語，例如“之下”、“下方”、“下麵”、“之上”、“上方”等，在此用於簡化描述附圖所示的一個單元或特徵對另一個單元或特徵的關係。除了附圖中描寫的方向，空間關係術語旨在包含使用或操作的裝置的不同方向。設備可以以其他方式定向(旋轉90度或者在其他方向)，並可以據此同樣地解釋本文所使用的空間關係描述語。
可以在鰭片已經形成後執行通過離子注入在塊狀矽(Si)中形成特定導電類型的半導體阱。離子例如以正入射通過佈置在鰭片頂表面上的保護層注入鰭片的預定深度。也就是說，該離子束垂直於晶圓表面，穿過保護層，並到達鰭片的預定深度。可以通過施加在離子上的能量控制摻雜水準或濃度。然而，通過鰭片頂表面的注入(以後稱為“鰭片頂注入”)不可避免地引起晶格缺陷的程度高，從而導致鰭片中載子遷移率降低。
在鰭片頂注入後，鰭片中引入約高於1E17/cm3的不理想背景摻雜濃度，包括位於鰭片頂表面和側壁附近的通道區。由於電離雜質散射 效應，不僅通道區中載子遷移率顯著降低，而且器件性能受到極大影響。而且，由高能摻雜的行進引起的晶格缺陷以及由於鰭片頂注入引起的鰭片的交界面和閘極氧化層之間的表面粗糙度促成更多的載子散射。
可以通過垂直的鰭片頂注入或斜角的鰭片頂注入在深度淺於半導體阱區深度的鰭片中形成防穿通區。這兩項措施導致鰭片的通道區處的背景摻雜濃度大於1E17/cm3。
既然摻雜濃度顯示了相對待注入的目標中不同深度等級的高斯分佈，那麼離子化摻雜在目標中行進的路徑越長，看到的高斯分佈越明顯。前述摻雜濃度分佈破壞諸如鰭片結構中的阱或防穿通的預定區域處摻雜濃度的均勻度。例如，防穿通區處的均勻摻雜濃度在FinFET結構中可以獲得更好的短通道控制。
鑒於上述討論，希望一種FinFET結構，其具有實質上無摻雜通道區和諸如阱和防穿通的均勻摻雜區，以獲得更大的載子遷移率、更好的元件特性並抑制不斷縮小FinFET結構中的短通道效應。在本發明的一些實施例中，提供一種FinFET結構，其包括鰭片和包圍鰭片的通道部的閘極。鰭片的通道部中的摻雜濃度約低於1E17/cm3。在本發明的一些實施例中，提供一種本文描述的製造FinFET結構的方法。可以通過二次離子質譜法(secondary ion mass spectrometry,SIMS)測量本文描述的半導體鰭片的特定部分或區域的摻雜濃度。
參照本發明的圖1。圖1是根據本發明一些實施例的FinFET結構10的透視圖。兩個鰭片101從半導體基板100突出並被諸如淺溝隔離(shallow trench isolation,STI)的絕緣層103包圍。閘極105位於鰭片101以及絕緣層103上，包圍鰭片101的第一部分。在一些實施例中，閘極105是具有複數個共形金屬層的金屬閘極。在一些實施例中，圖1中的FinFET結構10可以具有凸起的源極和部分在鰭片101的頂表面下 的汲極(未示出)。第一部分指的是高於相鄰絕緣區103並被閘極105包圍的鰭片101的部分。例如，在圖1中沿線AA'剖開的截面可以顯示由閘極105包圍的矩形第一部分。在一些實施例中，第一部分的摻雜濃度低於預定值，從而使得本領域普通技術人員可能不認為是預期的摻雜區，例如，約低於1E17/cm3。在一些實施例中，第一部分的摻雜濃度由從鰭片的第一部分下的防穿通區擴散的摻雜劑貢獻。
圖2示出了根據本發明一些實施例的FinFET結構的截面圖。在本發明一些FinFET結構中，圖2的截面圖可以沿圖1的線AA'剖開。鰭片101的第一部分107包含在虛線橢圓形中。閘極介電層108位於第一部分107和閘極105之間。或者說，鰭片101的第一部分107從絕緣層103A、103B突出並且其高度H1在30nm至約50nm的範圍內。由絕緣層103A、103B包圍的鰭片部分具有的高度H2大於或小於高度H1。在一些實施例中，高度H2在約60nm至約100nm的範圍內。鰭片101的寬度W可以處於約5nm至約15nm的範圍。絕緣層103A、103B包括位於基板101上的下層103B以及位於下層103B上的上層103A。在一些實施例中，下層103B和上層103A在不同的製造操作中形成，並且由於形成中斷，可以在它們之間看到交界面。
在一些實施例中，下層103B具有比上層103A更高的摻雜濃度。例如，下層103B可能具有高於1E19/cm3的摻雜濃度，比第一層103A的摻雜濃度高至少兩個數量級。再如，例如，上層103A可以具有約低於1E17/cm3的摻雜濃度，比第二層103B的摻雜濃度低至少兩個數量級。在一些實施例中，除了稍後退火操作中摻雜擴散引起的在上層103A中的一些無意摻雜，上層103A基本上無摻雜。
圖3示出了根據本發明一些實施例的FinFET結構的截面圖。在本發明的一些FinFET結構中，圖3的截面圖可以沿圖1的線AA'剖開。鰭片101包括第一部分(107，107’)和第一部分下的第二部分109，並 且第二部分109被絕緣層103A包圍。相較於圖2，圖3所示的第一部分不僅包括鰭片的主體(107)，還包括鰭片的頂表面和側壁(107’)。換句話說，鰭片的主體、頂表面和側壁所具有的摻雜濃度都約低於1E17/cm3。在一些實施例中，鰭片的頂表面和側壁(107’)是FinFET結構的通道區。
圖3所示的鰭片的第二部分109位於絕緣層的上層103A之間。在一些實施例中，第二部分109中的摻雜濃度比第一部分(107,107’)中的摻雜濃度高至少兩個數量級。例如，鰭片的第二部分109所具有的摻雜濃度約大於5E18/cm3，而鰭片的第一部分(107,107’)所具有的摻雜濃度約低於1E17/cm3。第二部分109的上下邊界與絕緣層的相鄰上層103A的上下表面大體匹配。在一些實施例中，根據第二部分109的預期厚度確定上層103A的高度H3。例如，高度H3可以在約70nm至約90nm的範圍內。如先前圖2所述，下層103B可以具有的高度H4為約5nm至約15nm。在一些實施例中，鰭片的第二部分109是FinFET結構的阱區。
參照圖4，第二部分109和下層103B被斜線遮蓋。在一些實施例中，第二部分109和下層103B具有大體相同的摻雜劑濃度。例如，大約為5E18/cm3。在一些實施例中，第一部分107和上層103A具有實質相同的摻雜濃度。例如，大約為1E17/cm3。
參照圖5，FinFET結構還包括第二部分109中的較濃摻雜區109A。較濃摻雜區109A中的摻雜濃度比第二部分109中的摻雜濃度高至少一個數量級。例如，較濃摻雜區109A具有的摻雜濃度約大於1E19/cm3。較濃摻雜區109A位於第一部分107和第二部分109之間的交界面104下，並位於第二部分109的上部分。在一些實施例中，較濃摻雜區109A中的摻雜濃度均勻分佈，從而使得在較濃摻雜區109A的頂部1091和底部1092測量的摻雜濃度大體相同。或者說，較濃摻雜區 109A的頂部1091和底部1092之間的摻雜濃度差約小於3%。在一些實施例中，較濃摻雜區109A是FinFET結構中的中間阱區或防穿通區。
參照圖6，FinFET結構還包括第二部分109中的較淡摻雜區109B。較淡摻雜區109B中的摻雜濃度比較濃摻雜區109A中的摻雜濃度低至少一個數量級。例如，較淡摻雜區109B具有的摻雜濃度大約為5E18/cm3。例如，如圖3所示，較淡摻雜區109B位於較濃摻雜區109A之下並且是第二部分109的一部分。在一些實施例中，較淡摻雜區109B的摻雜濃度均勻分佈，從而使得在較淡摻雜區109B的頂部1093和底部1094測量的摻雜濃度實質相同。或者說，較淡摻雜區109B的頂部1093和底部1094之間的摻雜濃度差約小於5%。
參照圖5、圖6和圖7，圖7是示出在特定注入能量下鰭片的各種深度(μm)處的摻雜濃度(atoms/cm3)的圖。深度是從鰭片的頂表面垂直測量的。示出摻雜濃度和深度之間關係的曲線在曲線的較深側顯示有高斯尾部。在鰭片頂注入下，圖6中的較淡摻雜區109B遵照30KeV曲線的702部分，而圖6的較濃摻雜區109A遵照相同曲線的702部分。通過鰭片頂注入提供的較淡摻雜區109B顯示30KeV曲線的701部分指示的濃度分佈。在該情形下，較淡摻雜區109B的頂部1093和底部1094的摻雜濃度是不同的，至少可以看到4至6倍的差異。類似地，通過鰭片頂注入提供的較濃摻雜區109A顯示30KeV曲線的701部分指示的濃度分佈。在該情形下，圖5中較濃摻雜區109A的頂部1091和底部1092的摻雜濃度是不同的，至少可以看到4至6的時間差。通過使用鰭片頂注入，摻雜濃度分佈遵照圖7所示的曲線，於是，摻雜濃度沿鰭片深度方向變化。
特別是在鰭片的較濃摻雜區109A中，摻雜均勻對於抑制短通道效應是至關重要的。描述在本發明中的製造FinFET結構的方法能夠解決先前描述的低摻雜均勻性問題。
參照圖3和圖8，圖8是示出作為摻雜濃度(cm-3)函數的載子遷移率(cm2/V．s)。通過使用鰭片頂注入，大多數高能摻雜穿過第一部分107並停止在鰭片的第二部分109，然而，少數摻雜可能停在第一部分107中，在第一部分107中形成離子散射中心。晶格的完整性也可以通過穿過高能摻雜而降低，導致注入引起的晶格缺陷和摻雜集群。鰭片的第一部分107(包括頂表面和側壁(即，通道區107’))的散射中心增加。在圖8中，鰭片頂注入可以在第一部分107處引起1E16/cm3至1E18/cm3之間的不期望的背景摻雜濃度(如圖8所示的區R1)。N型FinFET結構的最終電子遷移率可以在1200cm2/V．s至約300cm2/V．s的範圍內。本發明提供的方法可以將摻雜濃度抑制在1E17/cm3以下，甚至在1E16/cm3以下(如圖8所示的區R2)。在該情形下，鰭片中包括頂表面和側壁(即，通道區107’)的第一部分107中的電子遷移率可以被控制在約大於1200cm2/V。
參照圖9，提供本發明的製造FinFET結構的方法的操作。圖9中的操作還連同圖10至圖21來描述。圖10至圖21示出了本文描述的方法的操作截面圖。在操作901以及圖10至圖12中，半導體鰭片101形成為部分地佈置在第一絕緣層103’中。在圖10中，對被多層覆蓋的半導體基板100進行蝕刻以形成兩個鰭片101。在一些實施例中，多層可以包括氧化物層201和氮化物層202。氧化物層201可以是積體電路的I/O區中的襯墊氧化層。在其他實施例中，另外的層可以包含在多層中。多層保留在鰭片101的頂部上作為硬掩膜用於後續操作。在圖11中，第一絕緣層103’佈置在半導體基板100和鰭片101上。可以執行平坦化操作以將第一絕緣層103’的頂表面與多層對準。在圖12中，移除第一絕緣層103’至預定深度，暴露從蝕刻的第一絕緣層103突出的鰭片101的一部分。在一些實施例中，暴露的鰭片101所具有的高度H1為約30nm至約50nm。
參照操作903以及圖13和圖14。在圖13中，形成掩膜層203以覆蓋從蝕刻的第一絕緣層103暴露的鰭片101的頂表面和側壁。在一些實施例中，掩膜層203是毯式覆蓋物，其被佈置以共形地覆蓋鰭片101以及經蝕刻的第一絕緣層103。在一些實施例中，掩膜層203可以是氮化物層。在圖14中，施加定向蝕刻或乾蝕刻以移除鰭片101的頂表面以及經蝕刻的第一絕緣層103的頂表面上的一部分掩膜層203。在定向蝕刻操作後保留覆蓋鰭片101的側壁的經蝕刻的掩膜層203。
參照操作905以及圖15，移除蝕刻的第一絕緣層103上部分至預定深度，暴露鰭片101的側壁101A的一部分。所暴露的一部分側壁101A不被掩膜層203覆蓋。在一些實施例中，所暴露的側壁101A的一部分的高度H3為約60nm至約100nm。因為第一絕緣層103已經在圖12和圖15所示的至少兩個操作中被蝕刻，其由圖15中的103B表示。在圖15中，儘管在先前操作中移除了鰭片101的頂表面上的掩膜層203，多層作為第一絕緣層103的蝕刻操作中的硬掩膜，使得鰭片101的主體在本操作中不被破壞。
參照操作907以及圖16、圖17和圖18。執行斜角佈植以形成半導體鰭片101的第二部分109或阱部。注入操作的傾斜角可以在從約5至約45度的範圍。在圖16中，控制離子束以與豎直線傾斜的角度θ1注入摻雜。在一些實施例中，θ1約為10度。如之前所述，鰭片101的寬度W為約5nm至10nm的範圍，從而相對於高能摻雜，有效深度是鰭片寬度W的一半，即為約2.5nm至5nm。在鰭片頂注入中，高能摻雜必須穿透鰭片的第一部分107，然後到達第二部分109，因此鰭片頂注入的注入能量平均為30KeV至80KeV。然而，本發明在移除一部分掩膜層203並暴露鰭片101的側壁101A後，待注入的摻雜不再需要具有高能，相反，在一些實施例中，1KeV或更低的注入能量足以形成鰭片的阱部109。回顧圖7，由於摻雜行進的有效深度大幅降低，幾乎看不 到摻雜濃度的高斯分佈。阱區109的摻雜濃度達到的均勻度高。或者說，阱區109的頂部1093’和底部1094的摻雜濃度實質相同。
在圖17中，控制離子束以與垂直線交角θ2注入摻雜。在一些實施例中，θ2在為約5至約25度的範圍。相較於圖16中的角θ1僅為10度，從角θ2撞擊鰭片的摻雜感知短得多的深度。用θ2注入的能量可能低於用角θ1注入的能量。類似地，阱區109的頂部1093’和底部1094的摻雜濃度實質相同。在圖18中，控制離子束以與豎直線傾斜的角度θ3注入摻雜。在一些實施例中，θ3約為30度。在圖18的方案中形成中間阱區或防穿通區(APT)109A。APT注入的劑量比阱注入中使用的劑量高，從而使得APT區相較於阱區是較重摻雜。類似地，APT區109A的頂部1091和底部1092的摻雜濃度實質上相同。
注意在圖16至圖18中，由於阱區109或APT區109A被摻雜，所以第一絕緣層103B也被沒有任何遮罩地摻雜。於是，第一絕緣層103B是摻雜濃度至少為1E19/cm3的摻雜區。在圖19中，將第二絕緣層103A佈置在第一絕緣層103B上。由於隨後沒有注入操作，第二絕緣層103B基本上未被摻雜。因為第一絕緣層103B和第二絕緣層103A在不同的操作中形成的，因此可以定位分離上未摻雜部分和下摻雜部分的交界面。在圖19中，第二部分109包括APT區109A和阱區109B。根據之前描述的不同摻雜濃度，這兩個區可以使用SIMS識別。
在圖20中，通過濕蝕刻操作移除掩膜層203。在一些實施例中，鰭片101上的多層的氮化物層202也在本操作被移除。這樣，暴露多層的氧化物層201。如果FinFET結構位於積體電路(integrated circuit,IC)的I/O區，氧化物層201可以留作襯墊氧化物層。如果FinFET結構位於IC的其他區，可以移除氧化物層201，並再沉積高k介電層108，如圖21所示。在圖22中，形成金屬閘極105以覆蓋鰭片101和絕緣層103A和103B。
前面所述概括了幾個實施例的特徵，使得本領域技術人員可更好地理解本發明的各個方面。本領域技術人員應該明白他們可以將本發明當作基礎，用來設計或修改用於執行相同目的和/或獲得在此介紹的實施例的相同好處的其他過程和結構。本領域技術人員也可意識到這樣等同的構造並不脫離本發明的精神和保護範圍，並且在不脫離本發明的精神和保護範圍的情況下，他們可以在此做各種改變、替換和修改。

Claims (10)

  1. 一種FinFET結構，其包括：基板；鰭片，其自該基板突出；以及閘極，其包圍該鰭片的第一部分；絕緣層，包圍該鰭片的第二部分，該第一部分在該第二部分之上；其中，該絕緣層的下層的摻雜濃度高於該絕緣層的上層的摻雜濃度，該下層直接接觸該基板。
  2. 如請求項1所述的FinFET結構，其中該下層佈置在連接該鰭片的基板上且所具有的摻雜濃度約高於1E19/cm3。
  3. 如請求項1所述的FinFET結構，其中該上層佈置在該下層上且所具有的摻雜濃度約低於1E17/cm3。
  4. 如請求項1所述的FinFET結構，其中，該鰭片的該第二部分還包括較濃摻雜區，其鄰近該鰭片的該第一部分和該第二部分的交界面，該較濃摻雜區的頂部和底部的摻雜濃度實質上相同。
  5. 如請求項4所述的FinFET結構，該較濃摻雜區的該摻雜濃度約高於1E19/cm3。
  6. 如請求項1所述的FinFET結構，其中該鰭片的該第二部分的摻雜濃度約高於5E18/cm3。
  7. 一種製造FinFET結構的方法，其包括：形成部分佈置在第一絕緣層中的半導體鰭片；形成覆蓋從該第一絕緣層突出的該半導體鰭片一部分的頂表面和側壁的掩膜層；移除該第一絕緣層的一部分以暴露該半導體鰭片的側壁；以及藉由斜角佈植操作摻雜該半導體鰭片。
  8. 如請求項7所述的方法，還包括在該第一絕緣層上形成第二絕緣層。
  9. 如請求項7所述的方法，其中，移除該第一絕緣層的一部分以暴露該半導體鰭片的該側壁包括：移除佈置在該第一絕緣層的頂表面上的該掩膜層；以及蝕刻該第一絕緣層的一部分至預定深度。
  10. 如請求項7所述的方法，其中，藉由斜角佈植操作摻雜該半導體鰭片包括以約為或約低於1KeV的能量執行斜角佈植。
TW104108922A 2015-01-20 2015-03-20 Ｆｉｎｆｅｔ結構及其製造方法 TWI617031B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US14/600,781 2015-01-20
US14/600,781 US9806154B2 (en) 2015-01-20 2015-01-20 FinFET structure and method for manufacturing thereof

Publications (2)

Publication Number Publication Date
TW201628195A TW201628195A (zh) 2016-08-01
TWI617031B true TWI617031B (zh) 2018-03-01

Family

ID=56293676

Family Applications (1)

Application Number Title Priority Date Filing Date
TW104108922A TWI617031B (zh) 2015-01-20 2015-03-20 Ｆｉｎｆｅｔ結構及其製造方法

Country Status (5)

Country Link
US (4) US9806154B2 (zh)
KR (1) KR101727798B1 (zh)
CN (1) CN106206716B (zh)
DE (1) DE102015101109B4 (zh)
TW (1) TWI617031B (zh)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP3050088A4 (en) 2013-09-25 2017-05-03 Intel Corporation Isolation well doping with solid-state diffusion sources for finfet architectures
US9847233B2 (en) 2014-07-29 2017-12-19 Taiwan Semiconductor Manufacturing Company Limited Semiconductor device and formation thereof
US9954107B2 (en) * 2015-05-05 2018-04-24 International Business Machines Corporation Strained FinFET source drain isolation
US10903210B2 (en) * 2015-05-05 2021-01-26 International Business Machines Corporation Sub-fin doped bulk fin field effect transistor (FinFET), Integrated Circuit (IC) and method of manufacture
CN106486377B (zh) * 2015-09-01 2019-11-29 中芯国际集成电路制造(上海)有限公司 鳍片式半导体器件及其制造方法
DE112015006974T5 (de) * 2015-09-25 2019-01-24 Intel Corporation Verfahren zum Dotieren von Finnenstrukturen nicht planarer Transsistorenvorrichtungen
TWI751371B (zh) * 2017-08-16 2022-01-01 日商東京威力科創股份有限公司 在fet元件的奈米通道結構中納入單擴散中斷之方法和裝置
US10453752B2 (en) * 2017-09-18 2019-10-22 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing a gate-all-around semiconductor device

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5844278A (en) * 1994-09-14 1998-12-01 Kabushiki Kaisha Toshiba Semiconductor device having a projecting element region
US20040256683A1 (en) * 2003-06-20 2004-12-23 Deok-Hyung Lee Integrated circuit field effect transistors including channel-containing fin having regions of high and low doping concentrations and methods of fabricating same
TW201314750A (zh) * 2011-08-05 2013-04-01 Suvolta Inc 具鰭式結構之半導體裝置及其製造方法
US20130280883A1 (en) * 2012-04-24 2013-10-24 Globalfoundries Inc. Methods of forming bulk finfet devices so as to reduce punch through leakage currents

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8994104B2 (en) * 1999-09-28 2015-03-31 Intel Corporation Contact resistance reduction employing germanium overlayer pre-contact metalization
KR100596508B1 (ko) 2003-12-26 2006-07-05 한국전자통신연구원 ＦｉｎＦＥＴ 및 Fin 채널 제조방법
KR100526889B1 (ko) 2004-02-10 2005-11-09 삼성전자주식회사 핀 트랜지스터 구조
KR100612419B1 (ko) 2004-10-19 2006-08-16 삼성전자주식회사 핀 트랜지스터 및 평판 트랜지스터를 갖는 반도체 소자 및그 형성 방법
JP4551811B2 (ja) * 2005-04-27 2010-09-29 株式会社東芝 半導体装置の製造方法
US7732859B2 (en) 2007-07-16 2010-06-08 International Business Machines Corporation Graphene-based transistor
US8759943B2 (en) * 2010-10-08 2014-06-24 Taiwan Semiconductor Manufacturing Company, Ltd. Transistor having notched fin structure and method of making the same
US9159810B2 (en) 2012-08-22 2015-10-13 Advanced Ion Beam Technology, Inc. Doping a non-planar semiconductor device
CN105304716A (zh) * 2012-11-30 2016-02-03 中国科学院微电子研究所 FinFET及其制造方法
KR102220806B1 (ko) 2013-06-20 2021-02-26 인텔 코포레이션 도핑된 서브-핀 영역을 갖는 비평면 반도체 디바이스 및 그 제조 방법
KR102070564B1 (ko) * 2013-08-09 2020-03-02 삼성전자주식회사 반도체 소자의 제조방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5844278A (en) * 1994-09-14 1998-12-01 Kabushiki Kaisha Toshiba Semiconductor device having a projecting element region
US20040256683A1 (en) * 2003-06-20 2004-12-23 Deok-Hyung Lee Integrated circuit field effect transistors including channel-containing fin having regions of high and low doping concentrations and methods of fabricating same
TW201314750A (zh) * 2011-08-05 2013-04-01 Suvolta Inc 具鰭式結構之半導體裝置及其製造方法
US20130280883A1 (en) * 2012-04-24 2013-10-24 Globalfoundries Inc. Methods of forming bulk finfet devices so as to reduce punch through leakage currents

Also Published As

Publication number Publication date
TW201628195A (zh) 2016-08-01
US20210288146A1 (en) 2021-09-16
CN106206716B (zh) 2019-05-21
US9806154B2 (en) 2017-10-31
DE102015101109B4 (de) 2019-11-07
US20220367635A1 (en) 2022-11-17
KR101727798B1 (ko) 2017-04-17
US11450742B2 (en) 2022-09-20
KR20160089837A (ko) 2016-07-28
CN106206716A (zh) 2016-12-07
DE102015101109A1 (de) 2016-07-21
US20180053825A1 (en) 2018-02-22
US11929398B2 (en) 2024-03-12
US20160211326A1 (en) 2016-07-21

Similar Documents

Publication Publication Date Title
TWI617031B (zh) Ｆｉｎｆｅｔ結構及其製造方法
TWI591697B (zh) 在鰭式場效電晶體中形成擊穿中止區域的方法
TWI552206B (zh) 使用通道區域下之共植入改善鰭式場效電晶體半導體元件性能之方法
TWI503984B (zh) 積體電路裝置及其製造方法
US11114551B2 (en) Fin field-effect transistor having counter-doped regions between lightly doped regions and doped source/drain regions
US7799641B2 (en) Method for forming a semiconductor device having recess channel
KR100801729B1 (ko) 함몰된 게이트구조를 갖는 트랜지스터 및 그 제조방법
KR100771539B1 (ko) 리세스 게이트를 갖는 반도체 소자 및 그 제조방법
US20220367351A1 (en) Semiconductor structure and method for forming thereof
US8614481B2 (en) Semiconductor device and method for fabricating the same
JP2007103455A (ja) フィン構造の半導体装置及びその製造方法
TWI818494B (zh) 互補式金氧半導體場效電晶體結構
CN107785425B (zh) 半导体器件及其形成方法
US20180102437A1 (en) Fin-fet devices and fabrication methods thereof
KR20100038681A (ko) 반도체 소자 및 그 제조 방법
CN108281485B (zh) 半导体结构及其形成方法
KR102463918B1 (ko) 반도체 소자 및 그 제조방법
KR100866713B1 (ko) 반도체 소자 및 그의 형성 방법
KR100613355B1 (ko) 모스 전계 효과 트랜지스터 및 그 제조 방법
CN107564817B (zh) 一种FinFET器件的制造方法
CN105845569B (zh) 鳍式场效应晶体管及其形成方法
KR100598172B1 (ko) 리세스 게이트를 갖는 트랜지스터의 제조 방법
CN110718464A (zh) 半导体结构及其形成方法
US20220384193A1 (en) Method for forming finfet super well
CN107731689B (zh) 半导体结构的形成方法