KR20160089837A - Ｆｉｎｆｅｔ 구조물 및 그 제조 방법 - Google Patents

Ｆｉｎｆｅｔ 구조물 및 그 제조 방법 Download PDF

Info

Publication number
KR20160089837A
KR20160089837A KR1020150034987A KR20150034987A KR20160089837A KR 20160089837 A KR20160089837 A KR 20160089837A KR 1020150034987 A KR1020150034987 A KR 1020150034987A KR 20150034987 A KR20150034987 A KR 20150034987A KR 20160089837 A KR20160089837 A KR 20160089837A
Authority
KR
South Korea
Prior art keywords
fin
insulating layer
layer
dopant concentration
dopant
Prior art date
Application number
KR1020150034987A
Other languages
English (en)
Other versions
KR101727798B1 (ko
Inventor
천 슝 차이
라이-완 총
치엔-웨이 리
치엔-웨이 리
케이-웨이 첸
Original Assignee
타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 filed Critical 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
Publication of KR20160089837A publication Critical patent/KR20160089837A/ko
Application granted granted Critical
Publication of KR101727798B1 publication Critical patent/KR101727798B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025—Channel region of field-effect devices
    • H01L29/1029—Channel region of field-effect devices of field-effect transistors
    • H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
    • H01L29/1037—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure and non-planar channel
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26586—Bombardment with radiation with high-energy radiation producing ion implantation characterised by the angle between the ion beam and the crystal planes or the main crystal surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/107—Substrate region of field-effect devices
    • H01L29/1075—Substrate region of field-effect devices of field-effect transistors
    • H01L29/1079—Substrate region of field-effect devices of field-effect transistors with insulated gate
    • H01L29/1083—Substrate region of field-effect devices of field-effect transistors with insulated gate with an inactive supplementary region, e.g. for preventing punch-through, improving capacity effect or leakage current
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/66803—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET with a step of doping the vertical sidewall, e.g. using tilted or multi-angled implants
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7843—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being an applied insulating layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/7851—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET with the body tied to the substrate

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Health & Medical Sciences (AREA)
  • Toxicology (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Thin Film Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)

Abstract

본 개시는 핀과, 그 핀의 제1 부분을 둘러싸는 게이트를 포함하는 FinFET 구조물을 제공한다. 핀의 제1 부분의 도펀트 농도는 약 1E17/㎤보다 낮다. FinFET 구조물은 핀의 제2 부분을 둘러싸는 절연층을 더 포함한다. 핀의 제2 부분의 도펀트 농도는 약 8E15/㎤보다 높다. 절연층은 하위층과 상위층을 포함하고, 하위층은 핀에 접속된 기판 위에 배치되고 약 1E19/㎤보다 높은 도펀트 농도를 갖는다.

Description

ＦＩＮＦＥＴ 구조물 및 그 제조 방법{FINFET STRUCTURE AND METHOD FOR MANUFACTURING THEREOF}
반도체 집적 회로(integrated circuit, IC) 산업은 기하급수적으로 성장하고 있다. IC 재료 및 설계에 있어서의 기술적 진보는 여러 세대의 IC를 생산하였고, 각 세대는 이전 세대보다 더 작고 더 복잡한 회로를 갖는다. IC 발전 과정에서, 기능적 밀도(즉, 칩 면적당 상호접속된 소자의 수)는 기하학적 사이즈(즉, 제조 공정을 이용하여 생성될 수 있는 최소형의 구성요소(또는 라인))가 감소하면서 일반적으로 증가하고 있다. 이 스케일 축소(scaling down) 과정은 일반적으로, 생산 효율을 높이고 연관 비용을 낮춤으로써 혜택을 제공한다.
이러한 스케일 축소는 IC의 처리 및 제조 복잡성을 상승시키며, 이러한 진보가 실현되기 위해서는 IC 처리 및 제조에서도 유사한 발전이 필요하다. 예를 들어, 평면 트랜지스터를 대신하여 FinFET(fin-like field-effect transistor) 등의 3차원 트랜지스터가 도입되고 있다. 핀 트랜지스터는 상단면 및 양 측벽과 연관된 채널(핀 채널이라고 함)을 갖는다. 핀 트랜지스터는 상단면 및 양 측벽에 의해 규정된 전체 채널 폭을 갖는다. 기존의 FinFET 소자 및 FinFET 소자를 제조하는 방법이 대체로 의도한 목적은 충족한다 하더라도, 모든 면에 있어서 전체적으로 만족스럽지는 못하다. 예를 들어, 특별히 핀의 단부에 있어서 핀 폭 및 프로파일의 변화가 FinFET 공정 개발에서 어려움을 가중시킨다. 이 분야에 있어서 개선점을 갖는 것이 바람직하다.
본 개시의 양태들은 첨부 도면을 참조한 이하의 상세한 설명으로부터 가장 잘 이해된다. 해당 산업계의 표준적 실무에 따라, 다양한 특징부를 실척으로 도시하지는 않는다. 사실상, 다양한 특징부의 치수는 설명의 편의상 임의대로 확대 또는 축소될 수 있다.
도 1은 본 개시의 일부 실시형태에 따른 FinFET 구조물의 투시도이다.
도 2는 본 개시의 일부 실시형태에 따른 FinFET 구조물의 단면도이다.
도 3은 본 개시의 일부 실시형태에 따른 FinFET 구조물의 단면도이다.
도 4는 본 개시의 일부 실시형태에 따른 FinFET 구조물의 단면도이다.
도 5는 본 개시의 일부 실시형태에 따른 FinFET 구조물의 단면도이다.
도 6은 본 개시의 일부 실시형태에 따른 FinFET 구조물의 단면도이다.
도 7은 본 개시의 일부 실시형태에 따른 FinFET 구조물을 제조하는 방법의 공정을 도시하는 도면이다.
도 8은 본 개시의 일부 실시형태에 따른, 미리 정해진 주입 에너지 하에서의 도펀트 농도와 주입 깊이도 간의 관계를 도시하는 도면이다.
도 9는 본 개시의 일부 실시형태에 따른, 캐리어 이동도와 도핑 밀도 간의 관계를 도시하는 도면이다.
도 10 내지 도 22는 본 개시의 일부 실시형태에 따른 FinFET 구조물을 제조하는 공정의 단면도이다.
이하의 개시에서는 제시하는 청구 대상의 상이한 특징을 구현하기 위해 다수의 상이한 실시형태 또는 예를 제공한다. 본 개시를 단순화하기 위해 구성요소 및 구성의 특정 예에 대해 후술한다. 물론 이들은 예시일뿐이며, 한정되는 것을 목적으로 하지 않는다. 예를 들어, 이어지는 설명에 있어서 제2 특징부 위(over) 또는 상(on)의 제1 특징부의 형성은 제1 및 제2 특징부가 직접 접촉으로 형성되는 실시형태를 포함할 수도 있고, 또한 제1 및 제2 특징부가 직접 접촉하지 않도록 제1 및 제2 특징부 사이에 추가 특징부가 형성될 수 있는 실시형태도 또한 포함할 수 있다. 또한, 본 개시는 다양한 실시예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이 반복은 단순화 및 명확화를 위한 것이며, 그 자체가 설명하는 다양한 실시형태 및/또는 구성 간의 관계를 지시하지는 않는다.
또한, "아래(beneath)", "밑(below)", "하위(lower)", "위(above)", "상위(upper)" 등의 공간 관련 용어는 도면에 나타내는 바와 같이 한 요소 또는 특징부와 다른 요소(들) 또는 특징부(들)과의 관계를 설명함에 있어서 설명의 용이성을 위해 본 명세서에 이용될 수 있다. 공간 관련 용어는 도면에 나타내는 방위와 함께, 사용 또는 동작 시의 소자의 상이한 방위를 포함하는 것을 의도한다. 소자는 다른 식으로 지향(90도 또는 다른 방위로 회전)될 수 있으며 본 명세서에 사용한 공간 관련 기술자(descriptor)는 그에 따라 마찬가지로 해석될 수 있다.
이온 주입으로 벌크 실리콘(Si) 핀(fin) 내에 특정 도전성 타입의 반도체 웰(well)을 형성하는 것은 핀이 형성된 후에 이루어질 수 있다. 이온은 핀의 상단면 상에 배치된 보호층을 통해 핀의 미리 정해진 깊이로 예컨대 수직 입사(normal incidence)로 주입된다. 즉, 이온 빔은 웨이퍼 표면에 수직으로 보호층을 통과하여 핀의 미리 정해진 깊이에 도달한다. 도펀트 레벨 또는 농도는 이온에 인가된 에너지에 의해 제어될 수 있다. 그러나, 핀의 상단면을 통한 주입(이하, "핀 탑 주입(fin top implantation")이 고레벨의 결정 격자 결함을 불가피하게 도입하여, 핀에서의 캐리어 이동도를 저하시킨다.
핀 탑 주입 후에, 약 1E17/㎤보다 높은 바람직하지 않은 배경 도핑 농도가 핀의 상단면과 측벽의 근방에 위치하는 채널 영역을 비롯해 핀에 도입된다. 이온화된 불순물 산란 영향으로 인해, 채널 영역에서의 캐리어 이동도가 상당히 저하될 뿐만 아니라 소자 성능도 크게 영향을 받는다. 더욱이, 핀 탑 주입의 결과에 따른 핀과 게이트 산화물의 계면 사이의 표면 거칠기, 및 고 에너지 도펀트의 이동에 의해 생성된 격자 결함이 더욱 이동도 분산에 기여한다.
반도체 웰 영역의 깊이보다 얕은 깊이로 핀 내에 안티펀치 스루(anti-punch through) 영역을 형성하는 것은 수직 핀 탑 주입에 의해 또는 경사 핀 탑 주입에 의해 이루어질 수 있다. 양 수단은 핀의 채널 영역에서 바람직하지 않은 배경 도핑 농도의 원인이 된다.
도펀트 농도는 주입될 타깃 내의 상이한 레벨의 깊이에 대해 가우스 분포를 나타내기 때문에, 이온화된 도펀트가 타깃 내에 이동해야 할 경로가 길수록, 가우스 분포가 더욱 분명히 관찰될 수 있다. 전술한 도펀트 농도 분포는 핀 구조 내의 웰 또는 안티펀치 스루 등의 미리 정해진 영역에서의 도펀트 농도의 균일성을 손상시킨다. 예를 들어, 안티펀치 스루 영역에서 도펀트 농도가 균일하면 FinFET 구조에서 양호한 쇼트 채널(short-channel) 제어를 얻을 수 있다.
이상의 설명에 따르면, 웰과 안티펀치 스루 등의 실질적으로 도펀트없는 채널 영역과 균일하게 도핑된 영역을 가진 FinFET 구조는 높은 캐리어 이동도, 양호한 소자 성능을 달성하고 점점 축소되는 FinFET 구조에서 쇼트 채널 영향을 억제하는 면에 있어서 바람직하다. 본 개시의 일부 실시형태에 있어서, 핀과, 그 핀의 채널부를 둘러싸는 게이트를 포함하는 FinFET 구조물이 제공된다. 핀의 채널부의 도펀트 농도는 약 1E17/㎤보다 낮다. 본 개시의 일부 실시형태에 있어서, 본 명세서에서 설명하는 FinFET 구조물을 제조하는 방법이 제공된다. 본 명세서에서 설명하는 반도체 핀의 특정 채널 또는 영역의 도펀트 농도는 2차 이온 질량 분석기술(secondary ion mass spectrometry, SIMS)에 의해 측정될 수 있다.
본 개시의 도 1을 참조한다. 도 1은 본 개시의 일부 실시형태에 따른 FinFET 구조물(10)의 투시도이다. 2개의 핀(101)이 반도체 기판(10)으로부터 돌출해 있으며, STI(shallow trench isolation) 등의 절연층(103)에 의해 둘러싸인다. 핀(101)과, 그 핀(101)의 제1 부분을 둘러싸는 절연층(103) 위에 게이트(105)가 제공된다. 일부 실시형태에 있어서, 게이트(105)는 다수의 등각 금속층을 가진 금속 게이트이다. 일부 실시형태에 있어서, 도 1의 FinFET 구조물(10)은 핀(101)의 상단면 밑에 융기된 소스와 드레인(도시 생략)을 부분적으로 가질 수 있다. 제1 부분은 인접한 절연 영역(103)보다 높은 핀(101)의 부분으로서 칭해지며 게이트(105)에 의해 둘러싸인다. 예를 들어, 도 1에서 선 AA를 따라 절단한 단면은 게이트(105)에 의해 둘러싸인 직사각형의 제1 부분을 보일 수 있다. 일부 실시형태에 있어서, 제1 부분의 도펀트 농도는, 당업자라면 의도한 도핑 영역으로서 고려할 수 없을 정도로 미리 정해진 값보다 낮으며, 예컨대 약 1E17/㎤보다 낮다. 일부 실시형태에 있어서, 제1 부분의 도펀트 농도는 핀의 제1 부분 밑에 있는 안티펀치 스루 영역으로부터 확산된 도펀트에 의해 영향을 받는다.
도 2는 본 개시의 일부 실시형태에 따른 FinFET 구조물의 단면도이다. 도 2의 단면도는 본 개시의 일부 FinFET 구조물에 있어서 도 1의 선 AA를 따라 절단될 수 있다. 핀(101)의 제1 부분(107)은 점선으로 표시한 타원으로 에워싸인다. 제1 부분(107)과 게이트(105) 사이에는 게이트 유전체층(108)이 위치한다. 다른 식으로 설명하면, 핀(101)의 제1 부분(107)은 절연층(103A, 103B)으로부터 돌출해 있고, 그 높이(H1)는 약 30 nm 내지 약 50 nm의 범위 내에 있다. 절연층(103A, 103B)으로 둘러싸인 핀의 부분은 높이(H1)보다 크거나 작은 높이(H2)를 가질 수 있다. 일부 실시형태에 있어서, 높이(H2)는 약 60 nm 내지 약 100 nm의 범위 내에 있다. 핀(101)의 폭(W)은 약 5 nm 내지 약 15 nm의 범위 내에 있을 수 있다. 절연층(103A, 103B)은 기판(100) 위에 배치된 하위층(103B)과 그 하위층(103B) 위에 배치된 상위층(103A)을 포함한다. 일부 실시형태에 있어서, 하위층(103B)과 상위층(103A)은 상이한 제조 공정에서 형성되고, 형성 중단(formation interruption)으로 인해 그 사이에서 계면을 관찰할 수 있다.
일부 실시형태에 있어서, 하위층(103B)은 상위층(103A)보다 도펀트 농도가 높다. 예를 들어, 하위층(103B)은 도펀트 농도가 약 1E19/㎤보다 높은데, 상위층(103A)의 도펀트 농도보다 적어도 2자릿수 높다. 다른 예로, 예를 들어, 상위층(103A)은 도펀트 농도가 약 1E17/㎤보다 낮은데, 하위층(103B)의 도펀트 농도보다 적어도 2자릿수 낮다. 일부 실시형태에 있어서, 나중의 어닐링 공정에서의 도펀트 확산의 결과에 따른 상위층(103A) 내의 일부 의도치 않은 도펀트를 제외하면, 상위층(103A)는 본래 도펀트가 없다.
도 3은 본 개시의 일부 실시형태에 따른 FinFET 구조물의 단면도이다. 도 3의 단면도는 본 개시의 일부 FinFET 구조물에 있어서 도 1의 선 AA를 따라 절단될 수 있다. 핀(101)은 제1 부분(107, 107')과 그 제1 부분 아래의 제2 부분(109)을 포함하고, 제2 부분(109)은 절연층(103A)으로 둘러싸인다. 도 2와 비교하면, 도 3에 도시한 제1 부분은 핀의 벌크(107)뿐만 아니라 핀의 상단면과 측벽(107')도 포함한다. 다시 말해, 핀(101)의 벌크, 상단면, 및 측벽은 모두 약 1E17/㎤보다 낮은 도펀트 농도를 가진다. 일부 실시형태에 있어서, 핀의 상단면과 측벽(107')이 FinFET 구조의 채널 영역이다.
도 3에 도시하는 핀의 제2 부분(109)은 절연층의 상위층(103A) 사이에 존재한다. 일부 실시형태에 있어서, 제2 부분(109)의 도펀트 농도는 제1 부분(107, 107')의 도펀트 농도보다 적어도 2자릿수 높다. 예를 들어, 핀의 제2 부분(109)은 약 5E18/㎤보다 높은 도펀트 농도를 갖는 반면, 핀의 제1 부분(107, 107')은 약 1E17/㎤보다 낮은 도펀트 농도를 갖는다. 제2 부분(109)의 상위 및 하위 경계는 절연층의 인접한 상위층(103A)의 상부면 및 하부면과 실질적으로 일치한다. 일부 실시형태에 있어서, 상위층(103A)의 높이(H3)는 제1 부분(109)의 목표 두께(T1)에 따라 결정된다. 예를 들어, 높이(H3)는 약 70 nm 내지 약 90 nm의 범위 내에 있을 수 있다. 도 2에서 전술한 바와 같이, 하위층(103B)은 약 5 nm 내지 약 15 nm의 높이(H4)를 가질 수 있다. 일부 실시형태에 있어서, 핀의 제2 부분(109)은 FinFET 구조의 웰 영역이다.
도 4를 참조하면, 제2 부분(109)과 하위층(103B)은 빗금 표시되어 있다. 일부 실시형태에 있어서, 제2 부분(109)과 하위층(103B)은 실질적으로 동일한 도펀트 농도를 가질 수 있다. 예를 들어, 5E18/㎤의 정도이다. 일부 실시형태에 있어서, 제1 부분(108)과 상위층(103A)은 실질적으로 동일한 도펀트 농도를 가질 수 있다. 예를 들어, 1E17/㎤의 정도이다.
도 5를 참조하면, FinFET 구조는 제2 부분(109) 내에 강도핑 영역(heavier-doped region)(109A)을 더 포함한다. 강도핑 영역(109A)의 도펀트 농도는 제2 부분(109)의 도펀트 농도보다 적어도 1자릿수 높다. 예를 들어, 강도핑 영역(109A)은 약 1E19/㎤보다 높은 도펀트 농도를 가진다. 강도핑 영역(109A)은 제1 부분(107)과 제2 부분(109) 사이의 계면 밑에 위치하고, 제2 부분(109)의 상위부 내에 존재한다. 일부 실시형태에 있어서, 강도핑 영역(109A)의 도펀트 농도는 그 강도핑 영역(109A)의 상단부(1091)와 하단부(1092)에서 측정된 도펀트 농도가 실질적으로 동일하도록 일정하게 분포되어 있다. 다르게 설명하면, 강도핑 영역(109A)의 상단부(1091)와 하단부(1092) 간의 도펀트 농도차는 약 3% 미만이다. 일부 실시형태에 있어서, 강도핑 영역(109A)은 FinFET 구조 내의 중간 웰 영역 또는 안티펀치 스루 영역이다.
도 6을 참조하면, FinFET 구조물은 제2 부분(109) 내에 약도핑 영역(lighter-doped region)(109B)을 더 포함한다. 약도핑 영역(109B)의 도펀트 농도는 강하게 도핑된 부분(109A)의 도펀트 농도보다 적어도 1자릿수 낮다. 예를 들어, 약도핑 영역(109B)은 약 5E18/㎤ 정도의 도펀트 농도를 가진다. 약도핑 영역(109B)은 강도핑 영역(109A) 아래에 배치되며, 도 3에 도시하는 바와 같이 제2 부분(109)의 일부이다. 일부 실시형태에 있어서, 약도핑 영역(109B)의 도펀트 농도는 그 약도핑 영역(109B)의 상단부(1093)와 하단부(1094)에서 측정된 도펀트 농도가 실질적으로 동일할 정도로 일정하게 분포되어 있다. 다르게 설명하면, 약도핑 영역(109B)의 상단부(1093)와 하단부(1094) 간의 도펀트 농도차는 약 5% 미만이다.
도 5, 도 6, 및 도 7을 참조하면, 도 7은 특정 주입 에너지 하에서 핀의 다양한 깊이(㎛)에서의 도펀트 농도(원자/㎤)를 나타내는 도면이다. 그 깊이는 핀의 상단면으로부터 수직으로 측정된다. 도펀트 농도와 깊이 간의 관계를 보여주는 곡선은 곡선의 더 깊은 측에서 가우스 테일을 갖는 것으로 보인다. 핀 탑 주입 하에서, 도 6의 약도핑 영역(109B)은 30 KeV 곡선의 702 부분을 따르고, 도 6의 강도핑 영역(109A)은 같은 곡선의 702 부분을 따른다. 핀 탑 주입에 의해 준비된 약도핑 영역(109B)은 30 KeV 곡선의 701 부분이 나타내는 농도 분포를 보인다. 이 경우, 약도핑 영역(109B)의 상단부(1093)와 하단부(1094)에서의 도펀트 농도는 다르며, 적어도 4 내지 6배 차이를 관찰할 수 있다. 마찬가지로, 핀 탑 주입에 의해 준비된 강도핑 영역(109A)은 30 KeV 곡선의 701 부분이 나타내는 농도 분포를 보인다. 이 경우, 도 5에 있어서 강도핑 영역(109A)의 상단부(1091)와 하단부(1092)에서의 도펀트 농도는 다르며, 적어도 4 내지 6배 차이를 관찰할 수 있다. 핀 탑 주입을 이용하면, 도펀트 농도 분포가 도 7에 나타낸 곡선을 따르며, 이에 고펀트 농도는 핀 깊이의 방향을 따라 변한다.
구체적으로, 핀의 강도핑 영역(109A)에서, 도펀트 균일성은 쇼트 채널 영향을 억제하다는 점에 있어서 중요하다. 본 개시에서 설명하는 FinFET 구조를 제조하는 방법은 전술한 낮은 도펀트 균일성 문제를 해결하는 것이 가능하다.
도 3과 도 8을 참조하면, 도 8은 도핑 밀도(cm-3)의 함수에 따른 캐리어 이동도(㎠/V·s)를 도시하는 도면이다. 핀 탑 주입을 이용하면, 대다수의 고 에너지 도펀트는 핀의 제1 부분(107)을 통과하여 제2 부분(109)에서 정지하지만, 소수의 도펀트가 제1 부분(107)에서 정지하여, 제1 부분(107)에서 이온화 분산 중심을 형성할 수 있다. 또한, 격자 무결성 역시 고 에너지 도펀트의 이동에 의해 해손되어, 유도 격자 결함 및 도펀트 클러스터를 주입하게 된다. 핀의 상단면 및 측벽(즉, 채널 영역(107'))을 비롯한, 제1 영역(107) 내의 분산 중심이 증가한다. 도 8에서, 핀 탑 주입은 (도 8의 영역(R1)에 도시하는 바와 같이)제1 부분(107)에서 1E16/㎤와 1E18/㎤ 사이의 의도치 않은 배경 도펀트 밀도를 생성할 수 있다. N 타입의 FinFET 구조에서의 결과적인 전자 이동도는 1200 ㎠/V·s 내지 약 300 ㎠/V·s의 범위 내에 있을 수 있다. 본 개시에서 제공하는 방법은 (도 8의 영역(R2)에서 도시하는 바와 같이)1E17/㎤ 아래로 또는 심지어 1E16/㎤ 아래로 도핑 밀도를 억제할 수 있다. 이 경우, 핀의 상단면 및 측벽(즉, 채널 영역(107'))을 비롯한 제1 부분(109)에서의 전자 이동도는 약 1200 ㎠/V보다 높게 제어될 수 있다.
도 9를 참조하면, 본 개시의 FinFET 구조를 제조하기 위한 방법의 공정이 제공된다. 도 9에서의 공정들은 도 10 내지 도 21의 설명과 함께 추가로 설명하기로 한다. 도 10 내지 도 21은 본 명세서에서 설명하는 방법의 공정들의 단면도이다. 도 10 내지 도 12의 공정 901에서, 반도체 핀(101)이 제1 절연층(103') 내에 부분적으로 배치되어 형성된다. 도 10에서, 다층으로 덮인 반도체 기판(100)이 에칭되어 2개의 핀(101)을 형성한다. 일부 실시형태에 있어서, 다층은 산화물층(201)과 질화물층(202)을 포함할 수도 있다. 산화물층(201)은 집적 회로의 I/O 영역 내의 패드 산화물층일 수 있다. 다른 실시형태에 있어서, 추가 층이 다층 내에 포함될 수도 있다. 다층은 후속 공정을 위한 하드 마스크로서 핀(101)의 상단부 위에 남는다. 도 11에 있어서, 반도체 기판(100)과 핀(101) 위에 제1 절연층(103')이 적층된다. 제1 절연층(103')의 상단면을 다층과 수평면이 되게 하도록 평탄화 공정이 수행될 수 있다. 도 12에서, 제1 절연층(103')을 미리 정해진 깊이로 제거하여, 에칭된 제1 절연층(103)으로부터 돌출되는 핀(101)의 일부를 노출시킨다. 일부 실시형태에 있어서, 노출된 핀(101)은 약 30 nm 내지 약 50 nm의 높이(H1)를 갖는다.
공정 903 및 도 13, 도 14를 참조한다. 도 13에서, 에칭된 제1 절연층(103)으로부터 노출된 핀(101)의 상단면과 측벽을 덮도록 마스크층(203)이 형성된다. 일부 실시형태에 있어서, 마스크층(203)은 핀(101)과 에칭된 제1 절연층(103)을 등각으로 덮도록 블랭킷 적층된다. 일부 실시형태에 있어서, 마스크층(203)은 질화물층일 수 있다. 도 14에서, 방향성 에칭 또는 건식 에칭을 적용하여, 핀(101)의 상단면과 에칭된 제1 절연층(103)의 상단면 위에서 마스크층(203)의 일부를 제거한다. 방향성 에칭 공정 후에, 핀(101)의 측벽을 덮는 에칭된 마스크층(203)은 유지된다.
공정 905와 도 15를 참조하면, 에칭된 제1 절연층(103)의 상위부를 미리 정해진 깊이로 제거하여, 핀(101)의 측벽(101A)의 일부를 노출시킨다. 측벽(101A)의 노출된 부분은 마스크층(203)에 의해 덮이지 않는다. 일부 실시형태에 있어서, 측벽(101A)의 노출된 부분은 약 60 nm 내지 약 100 nm의 높이(H3)를 갖는다. 제1 절연층(103)은 도 12와 도 15에 도시하는 적어도 2개의 공정에서 에칭되었기 때문에 도 15에는 도면부호 103B로 표시된다. 도 15에서, 핀(101)의 상단면 위의 마스크층(203)이 이전 공정에서 제거되더라도, 다층이 제1 절연층(103)의 에칭 공정에서 하드 마스크로서 기능하여, 현재 공정에서 핀(101)의 벌크가 손상되지 않는다.
공정 907 및 도 16, 도 17, 및 도 18을 참조한다. 경사각 주입이 수행되어 반도체 핀(101)의 제2 부분(109), 또는 웰 부분을 형성한다. 주입 공정의 경사각은 약 5 nm 내지 약 45 nm의 범위 내에 있을 수 있다. 도 16에서, 이온 빔은 수직선으로부터 각도 θ1만큼 경사지게 도펀트를 주입하도록 제어된다. 일부 실시형태에 있어서, θ1는 약 10도이다. 전술한 바와 같이, 핀(101)의 폭(W)이 약 5 nm 내지 10 nm의 범위 내에 있기 때문에, 고 에너지 도펀트에 대한 유효 깊이는 핀 폭(W1)의 절반, 즉 약 2.5 nm 내지 약 5 nm이다. 핀 탑 주입에 있어서, 고 에너지 도펀트가 핀의 제1 부분(107)을 통과한 후에 제2 부분(109)에 도달하기 때문에, 핀 탑 주입에서의 주입 에너지는 평균적으로 30 KeV 내지 80 KeV이다. 그러나, 본 개시에 있어서 마스크층(203)의 일부가 제거되어 핀(101)의 측벽(101A)이 노출된 후에, 주입될 도펀트는 더 이상 고 에너지를 가질 필요가 없으며, 대신에, 일부 실시형태에서는 1 KeV 이하의 주입 에너지이면 핀의 웰 부분(109)을 형성하기에 충분하다. 다시 도 7을 참조하면, 도펀트 농도의 가우스 분포는 도펀트가 이동하는 유효 깊이가 실질적으로 감소하기 때문에 거의 관찰할 수 없다. 웰 영역(109)의 도펀트 농도는 높은 균일성을 달성한다. 다르게 설명하면, 웰 영역(109)의 상단부(1093')와 하단부(1094)에서의 도펀트 농도는 실질적으로 동일하다.
도 17에서, 이온 빔은 수직선으로부터 각도 θ2만큼 경사지게 도펀트를 주입하도록 제어된다. 일부 실시형태에 있어서, θ2는 약 5 nm 내지 약 25 nm의 범위 내에 있을 수 있다. 각도 θ1이 겨우 10도인 도 16과 비교하면, 각도 θ2에서 핀에 주입되는 도펀트의 경우에는 유효 깊이가 더 짧아진다. 각도 θ2에서 이용된 주입 에너지는 각도 θ1에서 이용된 주입 에너지보다 적을 수 있다. 마찬가지로, 웰 영역(109)의 상단부(1093')와 하단부(1094)에서의 도펀트 농도는 실질적으로 동일하다. 도 18에서, 이온 빔은 수직선으로부터 각도 θ3만큼 경사지게 도펀트를 주입하도록 제어된다. 일부 실시형태에 있어서, θ3은 약 30도이다. 도 18의 방식으로 중간 웰 영역 또는 안티펀치 스루(anti-punch through, APT) 영역이 형성된다. APT의 주입량은 APT 영역이 웰 영역보다 강하게 도핑되도록 웰 주입에서 이용되는 것보다 크다. 마찬가지로, APT 영역(109A)의 상단부(1091)와 하단부(1092)에서의 도펀트 농도는 실질적으로 동일하다.
도 16 내지 도 18을 주목하면, 웰 영역(109) 또는 APT 영역(109A)이 도핑될 때에, 제1 절연층(103B) 또한 임의의 차폐(shielding) 없이 도핑된다. 이에, 제1 절연층(103B)은 적어도 1E19/㎤의 도펀트 농도로 도핑된 영역이다. 도 19에 있어서, 제1 절연층(103B) 위에 제2 절연층(103A)이 적층된다. 후속 주입 공정이 없기 때문에, 제2 절연층(103B)은 본래 무도핑된다. 제1 절연층(103B)과 제2 절연층(103A)이 상이한 공정에서 형성되기 때문에, 상위 무도핑부과 하위 무도핑부를 분리하는 계면이 위치할 수도 있다. 도 19에 있어서, 제2 부분(109)은 APT 영역(109A)과 웰 영역(109B)을 포함한다. 전술한 상이한 도펀트 농도에 따라 SIMS를 이용하여 2개의 영역이 식별될 수 있다.
도 20에서, 마스크층(203)은 습식 에칭 공정에서 제거된다. 일부 실시형태에 있어서, 핀(101) 위의 다층의 질화물층(202) 역시 본 공정에서 제거된다. 그 결과, 다층의 산화물층(201)이 노출된다. FinFET 구조가 집적 회로(IC)의 I/O 영역 내에 존재하면, 산화물층(201)은 패드 산화물층으로서 유지될 수도 있다. FinFET 구조가 IC의 다른 영역에 존재하면, 산화물층(201)은 제거될 수 있고, 도 21에 도시하는 바와 같이 하이 k 유전체층(108)이 재적층될 수 있다. 도 22에 있어서, 핀(101)과 절연층(103A, 103B)을 덮기 위해 금속 게이트(105)가 형성된다.
본 개시는 도펀트 없는 채널 영역, 균일하게 도핑된 웰 영역, 및 균일하게 도핑된 APT 영역을 가진 FinFET 구조물을 제공한다. 상기 FinFET 구조물을 제조하기 위한 방법도 개시된다. 본 명세서에서 설명하는 FinFET 구조물은 양호한 캐리어 이동도를 달성할 수 있고 쇼트 채널 영향을 더욱 잘 억제할 수 있다.
본 개시는 FinFET 구조물을 제공한다. FinFET 구조물은 핀과, 그 핀의 채널부를 둘러싸는 게이트를 포함한다. 핀의 제1 부분의 도펀트 농도는 약 1E17/㎤보다 낮다.
본 개시의 일부 실시형태에 있어서, FinFET 구조물은 핀의 제2 부분을 둘러싸는 절연층을 더 포함한다. 핀의 제2 부분의 도펀트 농도는 약 5E18/㎤보다 높다.
본 개시의 일부 실시형태에 있어서, FinFET 구조물은 핀의 제2 부분을 둘러싸는 절연층을 더 포함한다. 절연층은 하위층과 상위층을 포함하고, 하위층은 핀에 접속되는 기판 위에 배치되고 약 1E19/㎤보다 높은 도펀트 농도를 갖는다.
본 개시의 일부 실시형태에 있어서, FinFET 구조물은 핀의 제2 부분을 둘러싸는 절연층을 더 포함한다. 절연층은 하위층과 상위층을 포함한다. 상위층은 하위층 위에 배치되고 약 1E17/㎤보다 낮은 도펀트 농도를 가진다.
본 개시의 일부 실시형태에 있어서, 핀의 제2 부분은 핀의 제1 부분과 제2 부분의 계면 근방에 강도핑 영역을 더 포함한다. 강도핑 영역의 상단부와 하단부에서의 도펀트 농도는 실질적으로 동일하다.
본 개시의 일부 실시형태에 있어서, 강도핑 영역의 도펀트 농도는 약 1E19/㎤보다 높다.
본 개시의 일부 실시형태에 있어서, 핀의 제2 부분은 강도핑 영역 아래에 약도핑 영역을 더 포함한다. 약도핑 영역의 상단부와 하단부에서의 도펀트 농도는 실질적으로 동일하다.
본 개시는 MOS 구조물을 제공한다. MOS 구조물은 핀과, 그 핀의 웰 부분을 둘러싸는 절연층을 포함한다. 핀의 채널부는 절연층으로부터 돌출되어 있다. 절연층의 상위부의 도펀트 농도는 그 절연층의 하위부의 도펀트 농도보다 실질적으로 낮다.
본 개시의 일부 실시형태에 있어서, 상위부의 도펀트 농도는 약 1E17/㎤보다 낮다.
본 개시의 일부 실시형태에 있어서, 채널부는 금속 게이트에 의해 둘러싸이고, 채널 영역의 도펀트 농도는 약 1E17/㎤보다 낮다.
본 개시의 일부 실시형태에 있어서, 웰 부분의 도펀트 농도는 약 5E18/㎤보다 높다.
본 개시의 일부 실시형태에 있어서, 웰 부분은 채널부의 근방에 안티펀치 스루 영역을 더 포함한다. 안티펀치 스루 영역의 상단부와 하단부 간의 도펀트 농도차는 약 3% 미만이다.
본 개시의 일부 실시형태에 있어서, 절연층의 상위부와 하위부는 그 사이에 계면이 있는 2개층이다.
본 개시의 일부 실시형태는 FinFET 구조물을 제조하기 위한 방법을 제공한다. 본 방법은, (1) 제1 절연층 내에 부분적으로 배치되는 반도체 핀을 형성하는 단계와, (2) 상기 절연층으로부터 돌출되는 상기 반도체 핀의 일부의 상단면과 측벽을 덮는 마스크층을 형성하는 단계와, (3) 상기 반도체 핀의 측벽을 노출시키기 위해 상기 제1 절연층의 일부를 제거하는 단계와, (4) 경사 주입 공정으로 상기 반도체 핀을 도핑하는 단계를 포함한다.
본 개시의 일부 실시형태에 있어서, 상기 방법은 상기 제1 절연층 위에 제2 절연층을 형성하는 단계를 더 포함한다.
본 개시의 일부 실시형태에 있어서, 상기 방법은 상기 반도체 핀의 상단면 위에 산화물층과 질화물층을 포함하는 다층을 형성하는 단계를 더 포함한다.
본 개시의 일부 실시형태에 있어서, 상기 제1 절연층으로부터 돌출되는 반도체 핀의 일부의 상단면과 측벽을 덮는 마스크층을 형성하는 단계는, 제1 절연층으로부터 돌출되는 반도체 핀의 일부의 상단면과 측벽 위에 마스크층을 블랭킷 적층하는 단계를 포함한다.
본 개시의 일부 실시형태에 있어서, 상기 반도체 핀의 측벽을 노출시키기 위해 제1 절연층의 일부를 제거하는 단계는, (1) 상기 제1 절연층의 상단면 위에 배치된 마스크층을 제거하는 단계와, (2) 상기 제1 절연층의 일부를 미리 정해진 깊이로 에칭하는 단계를 포함한다.
본 개시의 일부 실시형태에 있어서, 경사각 주입 공정으로 반도체 핀을 도핑하는 단계는, 약 1 KeV 이하의 에너지에서 소(small) 각도 주입을 수행하는 단계를 포함한다.
본 개시의 일부 실시형태에 있어서, 상기 방법은 상기 반도체 핀으로부터 상기 마스크층을 제거하는 단계를 더 포함한다.
이상은 당업자가 본 개시의 양태를 더 잘 이해할 수 있도록 여러 실시형태의 특징을 개관한 것이다. 당업자라면 동일한 목적을 달성하기 위한 다른 공정 및 구조를 설계 또는 변형하고/하거나 본 명세서에 소개하는 실시형태들의 동일한 효과를 달성하기 위한 기본으로서 본 개시를 용이하게 이용할 수 있음을 이해할 것이다. 또한 당업자라면 그러한 등가의 구조가 본 개시의 사상 및 범주에서 벗어나지 않는다는 것과, 본 개시의 사상 및 범주에서 일탈하는 일없이 다양한 변화, 대체 및 변형이 이루어질 수 있다는 것을 인식할 것이다.

Claims (10)

  1. FinFET 구조물에 있어서,
    핀(fin)과,
    상기 핀의 제1 부분을 둘러싸는 게이트
    를 포함하고,
    상기 핀의 제1 부분의 도펀트 농도는 1E17/㎤보다 낮은 것인 FinFET 구조물.
  2. 청구항 1에 있어서, 상기 핀의 제2 부분을 둘러싸는 절연층을 더 포함하고, 상기 핀의 제2 부분의 도펀트 농도는 5E18/㎤보다 높은 것인 FinFET 구조물.
  3. 청구항 2에 있어서, 상기 핀의 제2 부분을 둘러싸는 절연층을 더 포함하고, 상기 절연층은 하위층과 상위층을 포함하며, 상기 하위층은 상기 핀에 접속되는 기판 위에 배치되고, 1E19/㎤보다 높은 도펀트 농도를 갖는 것인 FinFET 구조물.
  4. 청구항 1에 있어서, 상기 핀의 제2 부분을 둘러싸는 절연층을 더 포함하고, 상기 절연층은 하위층과 상위층을 포함하며, 상기 상위층은 상기 하위층 위에 배치되고, 1E17/㎤보다 낮은 도펀트 농도를 갖는 것인 FinFET 구조물.
  5. 청구항 2에 있어서, 상기 핀의 제2 부분은 상기 핀의 제1 부분과 제2 부분의 계면 근방에 강도핑 영역(heavier doped region)을 더 포함하고, 상기 강도핑 영역의 상단부와 하단부에서의 도펀트 농도는 동일한 것인 FinFET 구조물.
  6. 청구항 5에 있어서, 상기 강도핑 영역의 도펀트 농도는 1E19/㎤보다 높은 것인 FinFET 구조물.
  7. 청구항 5에 있어서, 상기 핀의 제2 부분은 상기 강도핑 영역 아래에 약도핑 영역(lighter doped region)을 더 포함하고, 상기 약도핑 영역의 상단부와 하단부에서의 도펀트 농도는 동일한 것인 FinFET 구조물.
  8. MOS 구조물에 있어서,
    핀과,
    상기 핀의 웰(well) 부분을 둘러싸는 절연층
    을 포함하고, 상기 절연층으로부터 상기 핀의 채널부가 돌출하며,
    상기 절연층의 상위부의 도펀트 농도는 상기 절연층의 하위부의 도펀트 농도보다 낮은 것인 MOS 구조물.
  9. FinFET 구조물을 제조하기 위한 방법에 있어서,
    제1 절연층 내에 부분적으로 배치되는 반도체 핀을 형성하는 단계와,
    상기 제1 절연층으로부터 돌출되는 상기 반도체 핀의 일부의 상단면과 측벽을 덮는 마스크층을 형성하는 단계와,
    상기 반도체 핀의 측벽을 노출시키기 위하여 상기 제1 절연층의 일부를 제거하는 단계와,
    경사 주입 공정(angle implantation operation)으로 상기 반도체 핀을 도핑하는 단계
    를 포함하는 FinFET 구조물 제조 방법.
  10. 청구항 9에 있어서, 상기 제1 절연층 위에 제2 절연층을 형성하는 단계를 더 포함하는 FinFET 구조물 제조 방법.
KR1020150034987A 2015-01-20 2015-03-13 Ｆｉｎｆｅｔ 구조물 및 그 제조 방법 KR101727798B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US14/600,781 US9806154B2 (en) 2015-01-20 2015-01-20 FinFET structure and method for manufacturing thereof
US14/600,781 2015-01-20

Publications (2)

Publication Number Publication Date
KR20160089837A true KR20160089837A (ko) 2016-07-28
KR101727798B1 KR101727798B1 (ko) 2017-04-17

Family

ID=56293676

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020150034987A KR101727798B1 (ko) 2015-01-20 2015-03-13 Ｆｉｎｆｅｔ 구조물 및 그 제조 방법

Country Status (5)

Country Link
US (4) US9806154B2 (ko)
KR (1) KR101727798B1 (ko)
CN (1) CN106206716B (ko)
DE (1) DE102015101109B4 (ko)
TW (1) TWI617031B (ko)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105493253B (zh) 2013-09-25 2019-11-29 英特尔公司 用于finfet架构的用固态扩散源掺杂的隔离阱
US9847233B2 (en) * 2014-07-29 2017-12-19 Taiwan Semiconductor Manufacturing Company Limited Semiconductor device and formation thereof
US10903210B2 (en) * 2015-05-05 2021-01-26 International Business Machines Corporation Sub-fin doped bulk fin field effect transistor (FinFET), Integrated Circuit (IC) and method of manufacture
US9954107B2 (en) * 2015-05-05 2018-04-24 International Business Machines Corporation Strained FinFET source drain isolation
CN106486377B (zh) * 2015-09-01 2019-11-29 中芯国际集成电路制造(上海)有限公司 鳍片式半导体器件及其制造方法
DE112015006974T5 (de) * 2015-09-25 2019-01-24 Intel Corporation Verfahren zum Dotieren von Finnenstrukturen nicht planarer Transsistorenvorrichtungen
KR102325870B1 (ko) * 2017-08-16 2021-11-11 도쿄엘렉트론가부시키가이샤 단일 확산 단절부를 fet 소자의 나노채널 구조물 내에 통합하기 위한 방법 및 소자
US10453752B2 (en) 2017-09-18 2019-10-22 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing a gate-all-around semiconductor device

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3378414B2 (ja) * 1994-09-14 2003-02-17 株式会社東芝 半導体装置
US8994104B2 (en) * 1999-09-28 2015-03-31 Intel Corporation Contact resistance reduction employing germanium overlayer pre-contact metalization
KR100476940B1 (ko) * 2003-06-20 2005-03-16 삼성전자주식회사 기판으로부터 수직으로 연장된 게이트 채널을 갖는디램기억 셀 및 그 제조방법
KR100596508B1 (ko) 2003-12-26 2006-07-05 한국전자통신연구원 ＦｉｎＦＥＴ 및 Fin 채널 제조방법
KR100526889B1 (ko) 2004-02-10 2005-11-09 삼성전자주식회사 핀 트랜지스터 구조
KR100612419B1 (ko) 2004-10-19 2006-08-16 삼성전자주식회사 핀 트랜지스터 및 평판 트랜지스터를 갖는 반도체 소자 및그 형성 방법
JP4551811B2 (ja) * 2005-04-27 2010-09-29 株式会社東芝 半導体装置の製造方法
US7732859B2 (en) 2007-07-16 2010-06-08 International Business Machines Corporation Graphene-based transistor
US8759943B2 (en) * 2010-10-08 2014-06-24 Taiwan Semiconductor Manufacturing Company, Ltd. Transistor having notched fin structure and method of making the same
KR101891373B1 (ko) 2011-08-05 2018-08-24 엠아이이 후지쯔 세미컨덕터 리미티드 핀 구조물을 갖는 반도체 디바이스 및 그 제조 방법
US9023715B2 (en) 2012-04-24 2015-05-05 Globalfoundries Inc. Methods of forming bulk FinFET devices so as to reduce punch through leakage currents
US9159810B2 (en) 2012-08-22 2015-10-13 Advanced Ion Beam Technology, Inc. Doping a non-planar semiconductor device
CN110071175A (zh) * 2012-11-30 2019-07-30 中国科学院微电子研究所 FinFET及其制造方法
DE112013007003T5 (de) 2013-06-20 2016-01-07 Intel Corporation Nicht planare Halbleitervorrichtung mit dotierter Unterrippenregion und Verfahren zu deren Herstellung
KR102070564B1 (ko) * 2013-08-09 2020-03-02 삼성전자주식회사 반도체 소자의 제조방법

Also Published As

Publication number Publication date
TW201628195A (zh) 2016-08-01
US9806154B2 (en) 2017-10-31
US20160211326A1 (en) 2016-07-21
CN106206716B (zh) 2019-05-21
DE102015101109B4 (de) 2019-11-07
DE102015101109A1 (de) 2016-07-21
TWI617031B (zh) 2018-03-01
US20180053825A1 (en) 2018-02-22
KR101727798B1 (ko) 2017-04-17
CN106206716A (zh) 2016-12-07
US20210288146A1 (en) 2021-09-16
US11929398B2 (en) 2024-03-12
US11450742B2 (en) 2022-09-20
US20220367635A1 (en) 2022-11-17

Similar Documents

Publication Publication Date Title
KR101727798B1 (ko) Ｆｉｎｆｅｔ 구조물 및 그 제조 방법
KR100673105B1 (ko) 반도체 소자의 수직형 트랜지스터 및 그의 형성 방법
TWI552206B (zh) 使用通道區域下之共植入改善鰭式場效電晶體半導體元件性能之方法
TWI503984B (zh) 積體電路裝置及其製造方法
KR100771539B1 (ko) 리세스 게이트를 갖는 반도체 소자 및 그 제조방법
TW201637081A (zh) 在鰭式場效電晶體中形成擊穿中止區域的方法
JP2006060224A (ja) 強化された遮蔽構造を備えた金属酸化膜半導体デバイス
KR20120124788A (ko) 반도체 소자
US20220367351A1 (en) Semiconductor structure and method for forming thereof
CN107919324B (zh) 半导体器件的形成方法
US8614481B2 (en) Semiconductor device and method for fabricating the same
US20140120677A1 (en) Methods of forming enhanced mobility channel regions on 3d semiconductor devices, and devices comprising same
KR101024734B1 (ko) 반도체 소자 및 그 제조 방법
KR20080010888A (ko) 반도체 소자의 형성 방법
TWI440181B (zh) 高壓金屬氧化物半導體元件與製作方法
CN109427681B (zh) 半导体结构及其形成方法
KR102463918B1 (ko) 반도체 소자 및 그 제조방법
KR100866713B1 (ko) 반도체 소자 및 그의 형성 방법
KR101057189B1 (ko) 단채널 효과를 억제하는 트랜지스터 및 그 제조방법
CN107564817B (zh) 一种FinFET器件的制造方法
US10381465B2 (en) Method for fabricating asymmetrical three dimensional device
US20220384193A1 (en) Method for forming finfet super well
KR100668734B1 (ko) 반도체 소자의 제조방법
CN113906550A (zh) 一种半导体器件及其制备方法
KR20090076486A (ko) 반도체 소자의 트랜지스터 및 그 제조 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant