CN110718464A - 半导体结构及其形成方法 - Google Patents

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Abstract

一种半导体结构及其形成方法，所述方法包括：提供基底，基底包括衬底以及凸出于衬底的鳍部，基底用于形成NMOS晶体管；形成横跨鳍部的栅极结构，栅极结构覆盖鳍部的部分顶部和部分侧壁；在栅极结构两侧的鳍部内形成第一防扩散掺杂区，掺杂离子包括Ga离子；在栅极结构两侧的鳍部内形成源漏掺杂区，沿垂直于栅极结构侧壁的方向，源漏掺杂区与第一防扩散掺杂区相邻且位于第一防扩散掺杂区远离栅极结构的一侧。本发明第一防扩散掺杂区的掺杂离子包括Ga离子，掺杂Ga离子有利于保证第一防扩散掺杂区位于源漏掺杂区和沟道区之间的鳍部内，因此可有效抑制源漏掺杂区的掺杂离子向沟道区发生横向扩散并减小沟道漏电流，进而提高半导体结构的电学性能。

Description

半导体结构及其形成方法
技术领域
本发明涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。
背景技术
随着半导体工艺技术的逐步发展，半导体工艺节点遵循摩尔定律的发展趋势不断减小。为了适应工艺节点的减小，不得不断缩短MOSFET的沟道长度。沟道长度的缩短具有增加芯片的管芯密度，增加MOSFET的开关速度等好处。
然而随着器件沟道长度的缩短，器件源极与漏极间的距离也随之缩短，因此栅极对沟道的控制能力变差，使得亚阈值漏电(subthreshold leakage)现象，即所谓的短沟道效应(SCE：short-channel effects)更容易发生，使晶体管的沟道漏电流增大。
为了减小短沟道效应对半导体器件的影响，降低沟道漏电流，超浅结技术被开发出来，超浅结可以较好地改善器件的短沟道效应，但是随着器件尺寸的不断缩小及性能需求的不断提高，结漏电流现象成为了超浅结技术亟待解决的问题。
因此，为了更好的适应器件尺寸按比例缩小的要求，半导体工艺逐渐开始从平面MOSFET向具有更高功效的三维立体式的晶体管过渡，如鳍式场效应管(FinFET)。FinFET中，栅极至少可以从两侧对超薄体(鳍部)进行控制，与平面MOSFET相比，栅极对沟道的控制能力更强，能够很好的抑制短沟道效应；且FinFET相对于其他器件，与现有集成电路制造具有更好的兼容性。
但是，即使在超浅结技术中引入FinFET结构，现有技术半导体结构的电学性能仍有待提高。
发明内容
本发明解决的问题是提供一种半导体结构及其形成方法，优化半导体结构的电学性能。
为解决上述问题，本发明提供一种半导体结构的形成方法，包括：提供基底，所述基底包括衬底以及凸出于所述衬底的鳍部，所述基底用于形成NMOS晶体管；形成横跨所述鳍部的栅极结构，所述栅极结构覆盖所述鳍部的部分顶部和部分侧壁；在所述栅极结构两侧的鳍部内形成第一防扩散掺杂区，所述第一防扩散掺杂区中的掺杂离子包括Ga离子；在所述栅极结构两侧的鳍部内形成源漏掺杂区，沿垂直于所述栅极结构侧壁的方向，所述源漏掺杂区与所述第一防扩散掺杂区相邻且位于所述第一防扩散掺杂区远离所述栅极结构的一侧。
相应的，本发明还提供一种半导体结构，包括：基底，所述基底包括衬底以及凸出于所述衬底的鳍部，所述基底上形成有NMOS晶体管；栅极结构，横跨所述鳍部且覆盖所述鳍部的部分顶部和部分侧壁；第一防扩散掺杂区，位于所述栅极结构两侧的鳍部内，所述第一防扩散掺杂区的掺杂离子包括Ga离子；源漏掺杂区，位于所述栅极结构两侧的鳍部内，沿垂直于所述栅极结构侧壁的方向，所述源漏掺杂区与所述第一防扩散掺杂区相邻且位于所述第一防扩散掺杂区远离所述栅极结构的一侧。
与现有技术相比，本发明的技术方案具有以下优点：
本发明在所述栅极结构两侧的鳍部内形成第一防扩散掺杂区，所述第一防扩散掺杂区中的掺杂离子包括Ga离子；后续在所述栅极结构两侧的鳍部内形成源漏掺杂区，沿垂直于所述栅极结构侧壁的方向，所述源漏掺杂区与所述第一防扩散掺杂区相邻且位于所述第一防扩散掺杂区远离所述栅极结构的一侧；Ga离子和常见的P型离子(例如：B离子)相比，在同样的离子注入深度下，Ga离子在半导体中的横向扩散距离至少要低两倍，因此使用Ga离子可以更好地控制离子注入的区域和深度，形成局部高掺杂区，获得陡峭的掺杂浓度，因此有利于保证所述第一防扩散掺杂区位于源漏掺杂区和沟道之间的鳍部内，可以有效抑制所述源漏掺杂区的掺杂离子向沟道区内发生横向扩散，防止所述源漏掺杂区和沟道区发生横向穿通，从而有利于减小沟道漏电流，改善短沟道问题，而且Ga离子还有利于改善DIBL，提高器件增益，进而提高半导体结构的电学性能。
可选方案中，对所述栅极结构两侧的鳍部内进行第一离子掺杂处理的掺杂离子为In离子和Ga离子；In离子和Ga离子属于同族元素，具有类似的电学性能，而且，In离子为半导体结构中常用的掺杂离子，因此掺杂In离子有利于提高工艺稳定性。
可选方案中，在所述栅极结构两侧的鳍部内形成第一防扩散掺杂区之前，所述半导体结构的形成方法还包括：去除所述栅极结构两侧的鳍部，在所述栅极结构两侧的鳍部内形成露出所述衬底的凹槽；通过先形成所述凹槽，再对所述凹槽靠近栅极结构一侧的侧壁进行第一离子掺杂处理的方式，有利于使所述第一防扩散掺杂层位于鳍部的整个侧壁内，从而进一步增强所述第一防扩散掺杂区用于防止所述源漏掺杂区和沟道区发生横向穿通的效果。
可选方案中，对所述凹槽中靠近所述栅极结构一侧的侧壁进行第一离子掺杂处理后，在所述栅极结构两侧的鳍部内形成源漏掺杂区之前，还包括：对任一个凹槽中靠近所述栅极结构一侧的侧壁进行第二离子掺杂处理，在所述凹槽侧壁的第一防扩散掺杂区内形成第二防扩散掺杂区，所述第二离子掺杂处理的掺杂离子包括Ga离子，与所述第二防扩散掺杂区相邻的源漏掺杂区用于作为源区，通过所述第二防扩散掺杂区，可以在源区形成更浅的结，有利于减小结电流。
附图说明
图1至图8是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。
具体实施方式
由背景技术可知，引入FinFET结构后，半导体结构的电学性能仍有待提高。
为了解决所述技术问题，本发明在栅极结构两侧的鳍部内形成第一防扩散掺杂区，所述第一防扩散掺杂区中的掺杂离子包括Ga离子；后续在所述栅极结构两侧的鳍部内形成源漏掺杂区，沿垂直于所述栅极结构侧壁的方向，所述源漏掺杂区与所述第一防扩散掺杂区相邻且位于所述第一防扩散掺杂区远离所述栅极结构的一侧；Ga离子和常见的P型离子(例如：B离子)相比，在同样的离子注入深度下，Ga离子在半导体中的横向扩散距离要至少低两倍，因此使用Ga离子可以更好地控制离子注入的区域和深度，形成局部高掺杂区，获得陡峭的掺杂浓度，因此有利于保证所述第一防扩散掺杂区位于源漏掺杂区和沟道之间的鳍部内，可以有效抑制所述源漏掺杂区的掺杂离子向沟道区内发生横向扩散，防止所述源漏掺杂区和沟道区发生横向穿通，从而有利于减小沟道漏电流，改善短沟道问题，而且Ga离子还有利于改善DIBL，提高器件增益，进而提高半导体结构的电学性能。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图1至图8是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。
参考图1，提供基底，所述基底包括衬底100以及凸出于所述衬底100的鳍部110。
所述衬底100为后续形成半导体结构提供工艺平台。本实施例中，所述基底用于形成NMOS晶体管。
本实施例中，所述衬底100为硅衬底。在其他实施例中，所述衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟，所述衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底。
所述鳍部110的材料与所述衬底100的材料相同。本实施例中，所述鳍部110的材料为硅。其他实施例中，所述鳍部的材料还可以是锗、锗化硅、碳化硅、砷化镓或镓化铟。
继续参考图1，形成横跨所述鳍部110的栅极结构210，所述栅极结构210覆盖所述鳍部110的部分顶部和部分侧壁。
本实施例中，所述栅极结构210为伪栅结构，所述栅极结构210包括栅氧化层200以及位于所述栅氧化层200上的栅极层120，所述栅极结构210为后续形成金属栅极结构占据空间位置。
所述栅氧化层200的材料为氧化硅或氮氧化硅；所述栅极层120的材料为多晶硅、氧化硅、氮化硅、氮氧化硅、碳化硅、碳氮化硅、碳氮氧化硅或非晶碳。本实施例中，所述栅氧化层200的材料为氧化硅，所述栅极层120的材料为多晶硅。
在其他实施例中，所述栅极结构还可以为金属栅极结构。
继续参考图1，需要说明的是，形成所述栅极结构210后，所述形成方法还包括：在所述栅极结构210的侧壁上形成第一侧墙125。
本实施例中，所述第一侧墙125为偏移侧墙(Offset Spacer)，所述第一侧墙125用于定义后续低掺杂漏(LDD：Lightly Doped Drain)离子注入工艺的注入区域。
本实施例中，所述第一侧墙125的材料为氮化硅。在其他实施例中，所述第一侧墙的材料还能够为氧化硅、氮氧化硅、碳化硅、碳氧化硅或碳氮氧化硅。
参考图2，在形成所述第一侧墙125后，所述形成方法还包括：对所述栅极结构210两侧的鳍部110进行低掺杂漏离子注入工艺300，在所述栅极结构210两侧的鳍部110内形成低掺杂区115。
本实施例中，所述基底用于形成NMOS晶体管，因此所述低掺杂区115的掺杂离子为N型离子，例如：P、As或Sb。
在其他实施例中，在形成所述第一侧墙后，所述形成方法还可以包括：对所述栅极结构两侧的鳍部进行口袋(pocket)注入工艺，在所述栅极结构两侧的鳍部内形成口袋区。
参考图3，需要说明的是，在所述栅极结构210两侧的鳍部110内形成低掺杂区115后，所述形成方法还包括：在所述第一侧墙125的侧壁上形成第二侧墙130。
所述第二侧墙130用于在后续工艺中保护所述栅极结构210的侧壁，所述第二侧墙130还用于定义后续源漏掺杂区的形成区域，防止所述源漏掺杂区过于接近沟道区。
本实施例中，所述第二侧墙130的材料为氮化硅。在其他实施例中，所述第二侧墙的材料还能够为氧化硅、氮氧化硅、碳化硅、碳氧化硅或碳氮氧化硅。
结合参考图3至图4，形成所述第二侧墙130后，在所述栅极结构210两侧的鳍部110内形成第一防扩散掺杂区140，所述第一防扩散掺杂区140中的掺杂离子包括Ga离子。
Ga离子和常见的P型离子(例如：B离子)相比，在同样的离子注入深度下，Ga离子在半导体中的横向扩散距离至少要低两倍，因此使用Ga离子可以更好地控制离子注入的区域和深度，形成局部高掺杂区，获得陡峭的掺杂浓度，因此有利于保证所述第一防扩散掺杂区140位于源漏掺杂区和沟道之间的鳍部110内，可以有效抑制所述源漏掺杂区的掺杂离子向沟道区内发生横向扩散，防止所述源漏掺杂区和沟道区发生横向穿通，从而有利于减小沟道漏电流，改善短沟道问题，而且，Ga离子还有利于改善DIBL，提高器件增益，进而提高半导体结构的电学性能。
参考图3，本实施例中，在所述第一侧墙125的侧壁上形成第二侧墙130后，在所述栅极结构210两侧的鳍部110内形成第一防扩散掺杂区140之前，还包括：在所述栅极结构210两侧形成露出所述衬底100的凹槽135。
所述凹槽135为后续形成源漏掺杂区提供空间位置。且通过先形成所述凹槽135的方式，在后续形成第一防扩散掺杂区140(如图4所示)的过程中，能够对所述凹槽135靠近栅极结构210一侧的侧壁进行所述第一离子掺杂处理，有利于使所述第一防扩散掺杂区140位于鳍部110的整个侧壁内，从而进一步增强所述第一防扩散掺杂区140用于防止所述源漏掺杂区和沟道区发生横向穿通的效果。
本实施例中，以所述第二侧墙130为刻蚀掩膜，采用干法刻蚀工艺，刻蚀去除所述栅极结构210两侧的鳍部110，形成所述凹槽135。相应的，所述凹槽135中靠近所述栅极结构210一侧的侧壁和第二侧墙130背向所述栅极结构210的侧壁齐平。
所述干法刻蚀工艺为各向异性刻蚀工艺，具有较好的刻蚀剖面控制性，有利于使所述凹槽135的形貌满足工艺需求，且干法刻蚀工艺对所述侧墙130下方衬底100的损耗较小。在其他实施例中，还可以通过湿法刻蚀工艺或者湿法刻蚀工艺和干法刻蚀工艺相结合的方式形成所述凹槽135。
需要说明的是，在所述第一侧墙125和第二侧墙130的作用下，所述第一侧墙125和第二侧墙130下方的低掺杂区115被保留，有助于在源区和漏区形成超浅结，从而有利于提高半导体结构的电学性能。
参考图4，在所述栅极结构210两侧的鳍部110内形成露出所述衬底100的凹槽135后，对所述凹槽135中靠近所述栅极结构210一侧的侧壁进行第一离子掺杂处理400，在所述凹槽135露出的鳍部110侧壁内形成第一防扩散掺杂区140，所述第一防扩散掺杂区140中的掺杂离子包括Ga离子。
所述第一防扩散掺杂区140形成于所述凹槽135中靠近所述栅极结构210一侧的侧壁内，后续在所述凹槽135内形成源漏掺杂区后，所述第一防扩散掺杂区140能有效防止所述源漏掺杂区和沟道区发生横向穿通。
本实施例中，所述第一防扩散掺杂区140中的掺杂离子为Ga离子和In离子。
In离子和Ga离子属于同族元素，具有类似的电学性能，而且，In离子为半导体结构中常用的掺杂离子，因此掺杂In离子有利于提高工艺稳定性。
具体地，所述第一离子掺杂处理400的工艺为离子注入工艺，相应的，所述离子注入工艺的注入离子为Ga离子和In离子。
需要说明的是，所述离子注入工艺的注入能量不宜过小，也不宜过大。如果注入能量过小，所述第一防扩散掺杂区140中的掺杂离子难以注入至预设深度内，从而导致所述第一防扩散掺杂区140用于抑制源漏掺杂区的掺杂离子向沟道区扩散的效果下降；如果注入离子能量过大，容易引起注入污染和粒子散射等问题。为此，本实施例中，Ga离子的注入能量为15KeV至45KeV，In离子的注入能量为25KeV至45KeV。
本实施例中，通过合理设定所述Ga离子和In离子的注入能量，从而保证所述Ga离子和In离子在所述第一防扩散掺杂区140中能够均匀分布。
还需要说明的是，所述离子注入工艺的注入剂量不宜过小，也不宜过大。如果注入剂量过小，则所述第一防扩散掺杂区140的掺杂浓度相应过低，所述第一防扩散掺杂区140难以抑制后续源漏掺杂区的掺杂离子向沟道区扩散，而且注入剂量过小时，所述离子注入工艺容易受到机台能力的限制或无法达到有效的离子注入深度；如果注入剂量过大，则所述第一防扩散掺杂区140的掺杂浓度相应过高，容易导致所述离子注入工艺对所述鳍部110晶格结构的破坏程度过高，容易将所述鳍部110过多地转为非晶态，从而导致后续难以通过外延工艺在所述凹槽135内形成外延层；而且注入剂量过大时，还容易导致所述离子注入工艺的注入离子进入沟道区内。为此，本实施例中，Ga离子的注入剂量为5E12原子每平方厘米至3E13原子每平方厘米，In离子的注入剂量为注入剂量为5E12原子每平方厘米至3E13原子每平方厘米。
本实施例中，由于Ga离子的增强扩散效应比In离子小，通过合理设定所述Ga离子和In离子的注入剂量，有利于进一步增强所述第一防扩散掺杂区140阻挡源漏掺杂区的掺杂离子向沟道区扩散的效果。
此外，所述离子注入工艺的注入角度不宜过大，否则容易在沿垂直于所述栅极结构210侧壁的方向上，使得所述第一防扩散掺杂区140的深度过大，容易对沟道区产生不良影响。为此，本实施例中，注入角度为15度至35度。
需要说明的是，在其他实施例中，所述第一防扩散掺杂区中的掺杂离子还可以仅为Ga离子。相应的，为了保障所述第一防扩散掺杂区阻挡源漏掺杂区的掺杂离子向沟道区扩散的效果，适当增加Ga离子的掺杂浓度。具体地，所述离子注入工艺的参数包括：注入能量为15KeV至45KeV，注入剂量为1E13原子每平方厘米至5E13原子每平方厘米，注入角度为15度至35度。
结合参考图5，在所述凹槽135中靠近所述栅极结构210一侧的侧壁内形成第一防扩散掺杂区140后，所述形成方法包括：去除所述凹槽135底部的部分厚度衬底100。
在所述第一离子掺杂处理400后，所述凹槽135底部的衬底100中通常也会有掺杂离子，通过去除所述部分厚度衬底100，去除掺杂有离子的衬底材料，在后续形成源漏掺杂区时，有利于在所述凹槽135内进行外延生长。
具体地，所述凹槽135底部的衬底100去除量为第一厚度，所述第一厚度不宜过小，也不宜过大。如果所述第一厚度过小，则难以将所述凹槽135底部衬底100中有掺杂离子的衬底材料完全去除，从而影响后续在所述凹槽135内进行外延生长；如果所述第一厚度过大，则容易导致后续形成的源漏掺杂区底部到所述衬底100底部的距离过小，容易对半导体结构的电学性能产生不良影响。为此，本实施例中，所述第一厚度为30nm至50nm。
本实施例中，采用干法刻蚀工艺刻蚀所述凹槽135底部的部分厚度衬底100。所述干法刻蚀工艺为各向异性刻蚀工艺，具有较好的刻蚀剖面控制性，有利于降低所述凹槽135侧壁的衬底100和鳍部110发生损耗的概率，且有利于使所述凹槽135底部衬底100的去除量满足工艺要求。
在其他实施例中，还可采用湿法刻蚀工艺或者干法刻蚀和湿法刻蚀相结合的工艺去除所述部分厚度的衬底。
结合参考图6，需要说明的是，去除凹槽135底部的部分厚度衬底100后，所述形成方法还包括：对任一个所述凹槽135靠近所述栅极结构210一侧的侧壁进行第二离子掺杂处理500，在所述凹槽135侧壁的第一防扩散掺杂区140内形成第二防扩散掺杂区145，所述第二离子掺杂处理500的掺杂离子包括Ga离子。
在所述栅极结构210两侧的鳍部110内形成源漏掺杂区的步骤中，位于所述栅极结构210一侧鳍部110内的源漏掺杂区为源区，位于所述栅极结构210另一侧鳍部110内的源漏掺杂区为漏区，所述第二防扩散掺杂区145与所述源区相邻，有利于在所述源区形成更浅的结，减小结电流，改善短沟道效应。
由前述分析可知，Ga离子可以有效抑制所述源区的掺杂离子向沟道区内发生横向扩散，防止所述源区和沟道区发生横向穿通，从而有利于减小沟道漏电流。因此，本实施例中，所述第二离子掺杂处理500的掺杂离子为Ga离子。
具体地，所述第二离子掺杂处理500的工艺为离子注入工艺，相应的，所述离子注入工艺的注入离子为Ga离子。
所述离子注入工艺的注入能量不宜过小，也不宜过大。如果注入离子能量过小，所述第二防扩散掺杂区145中的掺杂离子难以注入至预设深度内，从而导致所述第二防扩散掺杂区145用于抑制源区的掺杂离子向沟道区扩散的效果下降；如果注入离子能量过大，容易引起注入污染和粒子散射等问题。为此，本实施例中，Ga离子的注入能量为5KeV至35KeV。
所述离子注入工艺的注入剂量不宜过小，也不宜过大。如果注入剂量过小，则所述第二防扩散掺杂区145的掺杂浓度相应过低，所述第二防扩散掺杂区145难以抑制后续源区的掺杂离子向沟道区扩散，而且注入剂量过小时，所述离子注入工艺容易受到机台能力的限制或无法达到有效的离子注入深度；如果注入剂量过大，则所述第二防扩散掺杂区145的掺杂浓度相应过高，容易导致所述离子注入工艺对所述鳍部110晶格结构的破坏程度过高，容易将所述鳍部110过多地转为非晶态，从而导致后续难以通过外延工艺在所述凹槽135内形成外延层；而且注入剂量过大时，还容易导致所述离子注入工艺的注入离子进入沟道区内。为此，本实施例中，Ga离子的注入剂量为1E13原子每平方厘米至5E13原子每平方厘米。
所述离子注入工艺的注入角度不宜过大，否则容易在沿垂直于所述栅极结构210侧壁的方向上，使得所述第二防扩散掺杂区145的深度过大，容易对沟道区产生不良影响。为此，本实施例中，注入角度为15度至35度。
需要说明的，在其他实施例中，所述第二防扩散掺杂区中的掺杂离子还可以为Ga离子和In离子。相应的，所述离子注入工艺的参数包括：Ga离子的注入能量为5KeV至35KeV，Ga离子的注入剂量为5E12原子每平方厘米至3E13原子每平方厘米，In离子的注入能量为15KeV至35KeV，In离子的注入剂量为5E12原子每平方厘米至3E13原子每平方厘米，注入角度为15度至35度。
本实施例中，在进行第一离子掺杂处理400之后，进行第二离子掺杂处理500。在其他实施例中，也可以变更第一离子掺杂处理和第二离子掺杂处理的先后顺序。
结合参考图7，还需要说明的是，在所述凹槽135侧壁的第一防扩散掺杂区140内形成第二防扩散掺杂区145后，所述形成方法包括：去除所述凹槽135底部的部分厚度衬底100。
在所述第二离子掺杂处理500后，所述凹槽135底部的衬底100中通常也会有掺杂离子，通过去除所述部分厚度衬底100，去除掺杂有离子的衬底材料，在后续形成源漏掺杂区时，有利于在所述凹槽135内进行外延生长。
具体地，所述凹槽135底部衬底100的去除量为第二厚度，所述第二厚度不宜过小，也不宜过大。如果所述第二厚度过小，则难以将所述凹槽135底部衬底100中有掺杂离子的衬底材料完全去除，从而影响后续在所述凹槽135内进行外延生长；如果所述第二厚度过大，则容易使得后续形成的源漏掺杂区底部到所述衬底100底部的距离过小，容易对半导体结构的电学性能产生不良影响。为此，所述第二厚度为5nm至15nm。
本实施例中，采用干法刻蚀工艺刻蚀所述凹槽135底部的部分厚度衬底100。所述干法刻蚀工艺为各向异性刻蚀工艺，具有较好的刻蚀剖面控制性，有利于降低所述凹槽135侧壁和鳍部100发生损耗的概率，且有利于使所述凹槽135底部衬底100的去除量满足工艺要求。
在其他实施例中，还可采用湿法刻蚀工艺或者干法刻蚀和湿法刻蚀相结合的工艺去除所述部分厚度的衬底。
需要说明的是，本实施例中，对所述凹槽135底部的衬底100进行两次刻蚀处理，有利于完全去除所述凹槽135底部中含有掺杂离子的衬底材料，从而有利于后续在所述凹槽135内进行外延生长。
在其他实施例中，也可以对所述凹槽底部的衬底进行一次刻蚀处理。具体地，在形成所述第一防扩散掺杂区和第二防扩散掺杂区后，去除所述凹槽底部的部分厚度衬底。通过对所述凹槽底部的衬底进行一次刻蚀处理的方式，有利于简化工艺步骤，降低工艺成本。
相应地，为了保障后续外延工艺的正常进行，所述凹槽底部的衬底去除量为第三厚度，所述第三厚度为35nm至65nm。
参考图8，在所述栅极结构210两侧的鳍部110内形成源漏掺杂区150，沿垂直于所述栅极结构210侧壁的方向，所述源漏掺杂区150与所述第一防扩散掺杂区140相邻且位于所述第一防扩散掺杂区140远离所述栅极结构210的一侧。
具体地，在去除所述凹槽135底部部分厚度的衬底100后，在所述凹槽135内形成外延层(图未示)，并在所述外延层内形成源漏掺杂区150。
本实施例中，形成所述源漏掺杂区150的步骤包括：在所述凹槽135(如图7所示)的底部和侧壁上形成第一外延层，且在形成所述第一外延层的过程中进行第一原位自掺杂，形成底部源漏掺杂层151；在所述凹槽135中形成覆盖所述底部源漏掺杂层151的第二外延层，且在形成所述第二外延层的过程中进行第二原位自掺杂，形成顶部源漏掺杂层152，所述顶部源漏掺杂层152中的掺杂离子浓度大于所述底部源漏掺杂层151中的掺杂离子浓度。
所述源漏掺杂区150包括底部源漏掺杂层151和顶部源漏掺杂层152，且所述顶部源漏掺杂层152中的掺杂离子浓度大于所述底部源漏掺杂层151中的掺杂离子浓度，所述底部源漏掺杂层151更靠近沟道区，且所述底部源漏掺杂层151的掺杂离子浓度较小，从而有助于降低所述源漏掺杂区150中的掺杂离子向所述衬底100和所述鳍部110中扩散的概率，因而可以进一步提高半导体的电学性能。所述顶部源漏掺杂层152的掺杂离子浓度较大，当后续形成与所述顶部源漏掺杂层152电连接的接触孔插塞时，有利于减小所述源漏掺杂区150和所述接触孔插塞的接触电阻。
本实施例中，所述第一外延层和第二外延层的材料和形成工艺相同。
具体地，所述基底用于形成NMOS晶体管，因此所述第一外延层和第二外延层的材料为SiC或Si，所述第一外延层和第二外延层为N型晶体管的沟道区提供拉应力作用，从而有利于提高N型晶体管的载流子迁移率。
相应的，本发明还提供一种半导体结构。继续参考图8，示出了本发明半导体结构一实施例的结构示意图。
所述半导体结构包括：基底，所述基底包括衬底100以及凸出于所述衬底100的鳍部110，所述基底上形成有NMOS晶体管；栅极结构210，横跨所述鳍部110且覆盖所述鳍部110的部分顶部和部分侧壁；第一防扩散掺杂区140，位于所述栅极结构210两侧的鳍部110内，所述第一防扩散掺杂区140的掺杂离子包括Ga离子；源漏掺杂区150，位于所述栅极结构210两侧的鳍部110内，沿垂直于所述栅极结构210侧壁的方向，所述源漏掺杂区150与所述第一防扩散掺杂区140相邻且位于所述第一防扩散掺杂区140远离所述栅极结构210的一侧。
本实施例中，所述衬底100为硅衬底。在其他实施例中，所述衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟，所述衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底。
所述鳍部110的材料与所述衬底100的材料相同。本实施例中，所述鳍部110的材料为硅。其他实施例中，所述鳍部的材料还可以是锗、锗化硅、碳化硅、砷化镓或镓化铟。
本实施例中，所述栅极结构210包括栅氧化层200以及位于所述栅氧化层200上的栅极层120。
所述栅氧化层200的材料为氧化硅或氮氧化硅；所述栅极层120的材料为多晶硅、氧化硅、氮化硅、氮氧化硅、碳化硅、碳氮化硅、碳氮氧化硅或非晶碳。本实施例中，所述栅氧化层200的材料为氧化硅，所述栅极层120的材料为多晶硅。
在其他实施例中，所述栅极结构还可以为金属栅极结构。
本实施例中，所述半导体结构还包括：第一侧墙125，位于所述栅极结构210的侧壁上；第二侧墙130，位于所述第一侧墙125的侧壁上；低掺杂区115，位于所述栅极结构210两侧的鳍部110内。
本实施例中，所述第一侧墙125为偏移侧墙(Offset Spacer)，所述第一侧墙125用于定义低掺杂区115的区域
本实施例中，所述第一侧墙125的材料为氮化硅。在其他实施例中，所述第一侧墙的材料还能够为氧化硅、氮氧化硅、碳化硅、碳氧化硅或碳氮氧化硅。
本实施例中，所述第二侧墙130用于在半导体结构的形成过程中保护所述栅极结构210，还用于定义源漏掺杂区150的区域，防止所述源漏掺杂区150过于接近沟道区。
本实施例中，所述第二侧墙130的材料为氮化硅。在其他实施例中，所述第二侧墙的材料还能够为氧化硅、氮氧化硅、碳化硅、碳氧化硅或碳氮氧化硅。
本实施例中，所述基底上形成有NMOS晶体管，因此所述低掺杂区115中的掺杂离子为N型离子，例如：P、As或Sb。所述低掺杂区115位于所述第一侧墙125和第二侧墙130下方的鳍部110内，有助于在源区和漏区形成超浅结，有利于提高半导体结构的电学性能。
所述第一防扩散掺杂区140用于抑制所述源漏掺杂区150的掺杂离子向沟道区扩散，防止所述源漏掺杂区150和沟道区发生横向穿通，从而有利于减少沟道漏电流，改善半导体结构的电学性能。
本实施例中，所述第一防扩散掺杂区140中的掺杂离子包括Ga离子。
其中，Ga离子和常见的掺杂离子In相比有更好的活性和更高的固溶度，因此Ga离子在半导体中更易被激活且容易有更高的掺杂浓度；且Ga离子和常见的P型离子(例如：B离子)相比，在同样的离子注入深度下，Ga离子在半导体中的横向扩散距离至少要低两倍，因此使用Ga离子有利于在第一防扩散掺杂区140内形成局部高掺杂区，获得陡峭的掺杂浓度，有利于保证所述第一防扩散掺杂区140位于源漏掺杂区150和沟道区之间的鳍部110内，可以有效抑制所述源漏掺杂区150的掺杂离子向沟道区内发生横向扩散，防止所述源漏掺杂区150和沟道区发生横向穿通，从而有利于减小沟道漏电流，改善短沟道问题，而且Ga离子还有利于改善DIBL，提高器件增益，进而提高半导体结构的电学性能。
本实施例中，所述第一防扩散掺杂区140中的掺杂离子为Ga离子和In离子。
In离子和Ga离子属于同族元素，具有类似的电学性能，而且，In离子为半导体结构中常用的掺杂离子，因此掺杂In离子有利于提高工艺稳定性。
本实施例中，所述半导体结构还包括：凹槽135(如图3所示)，所述凹槽135位于所述栅极结构210两侧的鳍部110内，所述凹槽135底部露出所述衬底100。
具体地，所述凹槽135靠近所述栅极结构210一侧的侧壁和第二侧墙130背向所述栅极结构210的侧壁齐平。
本实施例中，所述第一防扩散掺杂区140位于靠近所述栅极结构210一侧的凹槽135侧壁的鳍部110内，所述源漏掺杂区150位于所述凹槽135内，所述第一防扩散掺杂区140可有效防止所述源漏掺杂区150中的掺杂离子向所述栅极结构210下面的鳍部110内发生横向扩散，从而进一步增强所述第一防扩散掺杂区140用于防止所述源漏掺杂区150和沟道区发生横向穿通的效果。
需要说明的是，所述第一防扩散掺杂区140的掺杂离子浓度不宜过小，也不宜过大。如果掺杂离子浓度过小，所述第一防扩散掺杂区140难以抑制所述源漏掺杂区150的掺杂离子向沟道区内扩散；如果掺杂离子浓度过大，容易导致形成所述第一防扩散掺杂区140的工艺对所述衬底100晶格结构的破坏程度过高，将所述衬底100过多地转为非晶态，从而对所述源漏掺杂区150的形成造成不良影响。
为此，本实施例中，Ga离子的掺杂浓度为5E17原子每立方厘米至3E18原子每立方厘米，In离子的掺杂浓度为5E17原子每立方厘米至3E18原子每立方厘米。
还需要说明的是，沿垂直于所述栅极结构210侧壁的方向上，所述第一防扩散掺杂区140的深度不宜过小，也不宜过大。如果深度过小，则容易导致所述第一防扩散掺杂区140抑制所述源漏掺杂区150中的掺杂离子向沟道区扩散的效果下降；如果深度过大，则所述第一防扩散掺杂区140过于接近沟道区，容易影响半导体结构的电学性能。为此，沿垂直于所述栅极结构210侧壁的方向上，所述第一防扩散掺杂区140的深度为10nm至30nm。其中，所述第一防扩散掺杂区140的深度指的是：沿垂直于所述栅极结构210侧壁的方向上，所述凹槽135靠近所述栅极结构210一侧的侧壁至所述第一防扩散掺杂区140边界处的距离。
在其他实施例中，所述第一防扩散掺杂区的掺杂离子还可以仅为Ga离子。相应的，为了保障所述第一防扩散掺杂区的防扩散效果，Ga离子的掺杂浓度为1E18原子每立方厘米至5E18原子每立方厘米，沿垂直于所述栅极结构侧壁的方向上，所述第一防扩散掺杂区的深度为10nm至30nm。
本实施例中，位于所述栅极结构210一侧鳍部110内的源漏掺杂区150为源区，位于所述栅极结构210另一侧鳍部110内的源漏掺杂区150为漏区；所述半导体结构还包括，位于所述栅极结构210一侧的第二防扩散掺杂区145，所述第二防扩散掺杂区145位于所述凹槽135侧壁的第一防扩散掺杂区140内，所述第二防扩散掺杂区145的掺杂离子包括Ga离子。
本实施例中，所述第二防扩散掺杂区145与所述源区相邻，有利于在所述源区形成更浅的结，减小结电流，改善短沟道效应。
由前述分析可知，Ga离子可以有效抑制所述源区的掺杂离子向沟道区内发生横向扩散，防止所述源区和沟道区发生横向穿通，从而有利于减小沟道漏电流。
本实施例中，所述第二防扩散掺杂区145的掺杂离子为Ga离子。
需要说明的是，所述第二防扩散掺杂区145的掺杂离子浓度不宜过小，也不宜过大。如果掺杂离子浓度过小，所述第二防扩散掺杂区145难以抑制所述源区的掺杂离子向沟道区内扩散；如果掺杂离子浓度过大，容易导致形成所述第二防扩散掺杂区145的工艺对所述衬底100晶格结构的破坏程度过高，将所述衬底100过多地转为非晶态，从而对所述源漏掺杂区150的形成造成不良影响。
为此，本实施例中，Ga离子的掺杂浓度为1E18原子每立方厘米至5E18原子每立方厘米。
还需要说明的是，沿垂直于所述栅极结构210侧壁的方向上，所述第二防扩散掺杂区145的深度不宜过小，也不宜过大。如果深度过小，则所述容易导致所述第二防扩散掺杂区145抑制所述源区中的掺杂离子向沟道区扩散的效果下降；如果深度过大，则所述第二防扩散掺杂区145过于接近沟道区，容易影响半导体结构的电学性能。沿垂直于所述栅极结构210侧壁的方向上，所述第二防扩散掺杂区145的深度为3nm至20nm。其中，所述第二防扩散掺杂区145的深度指的是：沿垂直于所述栅极结构210侧壁的方向上，所述凹槽135靠近所述栅极结构210一侧的侧壁至所述第二防扩散掺杂区145边界处的距离。
需要说明的是，在其他实施例中，所述第二防扩散掺杂区的掺杂离子还可以为Ga离子和In离子。相应的，为了保障所述第二防扩散掺杂区的防扩散效果，Ga离子的掺杂浓度为5E17原子每立方厘米至3E18原子每立方厘米，In离子的掺杂浓度为5E17原子每立方厘米至3E18原子每立方厘米，沿垂直于所述栅极结构侧壁的方向上，所述第二防扩散掺杂区的深度为3nm至20nm。
本实施例中，所述源漏掺杂区150位于所述凹槽135内。
具体地，所述源漏掺杂区150包括底部源漏掺杂层151和位于所述底部源漏掺杂层151上的顶部源漏掺杂层152。具体地，所述底部源漏掺杂层151位于所述凹槽135的底部和侧壁，所述顶部源漏掺杂层152位于所述凹槽135中且覆盖所述底部源漏掺杂层151。
本实施例中，所述顶部源漏掺杂层152中的掺杂离子浓度大于所述底部源漏掺杂层151中的掺杂离子浓度，所述底部源漏掺杂层151更靠近沟道区，且所述底部源漏掺杂层151的掺杂离子浓度较小，从而有助于降低所述源漏掺杂区150中的掺杂离子向所述衬底100和所述鳍部110中扩散的概率，因而可以进一步提高半导体结构的电学性能。所述顶部源漏掺杂层152的掺杂离子浓度较大，当后续形成与所述顶部源漏掺杂层152电连接的接触孔插塞时，有利于减小所述源漏掺杂区150和所述接触孔插塞的接触电阻。
本实施例中，所述底部源漏掺杂层151包括掺杂有N型离子的第一外延层，所述顶部源漏掺杂层152包括掺杂有N型离子的第二外延层，且所述第一外延层和第二外延层的材料相同。
具体地，所述半导体结构为NMOS晶体管，因此所述第一外延层和第二外延层的材料为SiC或Si，所述第一外延层和第二外延层为N型晶体管的沟道区提供拉应力作用，从而有利于提高N型晶体管的载流子迁移率。
需要说明的是，在形成所述第一防扩散掺杂区140和第二防扩散掺杂区145的掺杂处理过程中，所述凹槽135底部的衬底100内也会掺杂有离子，因此在所述凹槽135内形成所述源漏掺杂区150之前，还会去除所述凹槽135底部的部分厚度衬底100。因此，本实施例中，所述源漏掺杂区150还位于所述凹槽135底部的部分厚度衬底100内。
本实施例中，根据所述第一防扩散掺杂区140和第二防扩散掺杂区145在所述鳍部110内的深度，所述源漏掺杂区150底部至所述衬底100顶部的距离为35nm至65nm。
所述半导体结构可以采用前述实施例所述的形成方法所形成，也可以采用其他形成方法所形成。对本实施例所述半导体结构的具体描述，可参考前述实施例中的相应描述，本实施例在此不再赘述。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (22)

1.一种半导体结构的形成方法，其特征在于，包括：
提供基底，所述基底包括衬底以及凸出于所述衬底的鳍部，所述基底用于形成NMOS晶体管；
形成横跨所述鳍部的栅极结构，所述栅极结构覆盖所述鳍部的部分顶部和部分侧壁；
在所述栅极结构两侧的鳍部内形成第一防扩散掺杂区，所述第一防扩散掺杂区中的掺杂离子包括Ga离子；
在所述栅极结构两侧的鳍部内形成源漏掺杂区，沿垂直于所述栅极结构侧壁的方向，所述源漏掺杂区与所述第一防扩散掺杂区相邻且位于所述第一防扩散掺杂区远离所述栅极结构的一侧。
2.如权利要求1所述的半导体结构的形成方法，其特征在于，在所述栅极结构两侧的鳍部内形成第一防扩散掺杂区的步骤中，所述第一防扩散掺杂区中的掺杂离子为Ga离子；或者，所述第一防扩散掺杂区中的掺杂离子为Ga离子和In离子。
3.如权利要求1所述的半导体结构的形成方法，其特征在于，在所述栅极结构两侧的鳍部内形成第一防扩散掺杂区之前，还包括：去除所述栅极结构两侧的鳍部，在所述栅极结构两侧的鳍部内形成露出所述衬底的凹槽；
在所述栅极结构两侧的鳍部内形成源漏掺杂区的步骤包括：在所述凹槽中形成所述源漏掺杂区。
4.如权利要求3所述的半导体结构的形成方法，其特征在于，在所述栅极结构两侧的鳍部内形成所述第一防扩散掺杂区的步骤包括：对所述凹槽中靠近所述栅极结构一侧的侧壁进行第一离子掺杂处理，在所述凹槽露出的鳍部侧壁内形成所述第一防扩散掺杂区。
5.如权利要求4所述的半导体结构的形成方法，其特征在于，对所述凹槽中靠近所述栅极结构一侧的侧壁进行第一离子掺杂处理后，在所述凹槽中形成所述源漏掺杂区之前，还包括：对任一个凹槽中靠近所述栅极结构一侧的侧壁进行第二离子掺杂处理，在所述凹槽侧壁的第一防扩散掺杂区内形成第二防扩散掺杂区，所述第二离子掺杂处理的掺杂离子包括Ga离子；
在所述栅极结构两侧的鳍部内形成源漏掺杂区的步骤中，位于所述栅极结构一侧鳍部内的源漏掺杂区为源区，位于所述栅极结构另一侧鳍部内的源漏掺杂区为漏区，所述源区与所述第二防扩散掺杂区相邻。
6.如权利要求4所述的半导体结构的形成方法，其特征在于，所述第一离子掺杂处理的工艺为离子注入工艺，所述第一离子掺杂处理的参数包括：注入离子为Ga离子，注入能量为15KeV至45KeV，注入剂量为1E13原子每平方厘米至5E13原子每平方厘米，注入角度为15度至35度；
或者，
注入离子为Ga离子和In离子，Ga离子的注入能量为15KeV至45KeV，Ga离子的注入剂量为5E12原子每平方厘米至3E13原子每平方厘米，In离子的注入能量为25KeV至45KeV，In离子的注入剂量为5E12原子每平方厘米至3E13原子每平方厘米，注入角度为15度至35度。
7.如权利要求5所述的半导体结构的形成方法，其特征在于，所述第二离子掺杂处理的掺杂离子为Ga离子；
或者，
所述第二离子掺杂处理的掺杂离子为Ga离子和In离子。
8.如权利要求5所述的半导体结构的形成方法，其特征在于，所述第二离子掺杂处理的工艺为离子注入工艺，所述第二离子掺杂处理的参数包括：注入离子为Ga离子，注入能量为5KeV至35KeV，注入剂量为1E13原子每平方厘米至5E13原子每平方厘米，注入角度为15度至35度；
或者，
注入离子为Ga和In离子，Ga离子的注入能量为5KeV至35KeV，Ga离子的注入剂量为5E12原子每平方厘米至3E13原子每平方厘米，In离子的注入能量为15KeV至35KeV，In离子的注入剂量为5E12原子每平方厘米至3E13原子每平方厘米，注入角度为15度至35度。
9.如权利要求5所述的半导体结构的形成方法，其特征在于，在所述第一离子掺杂处理后，在所述第二离子掺杂处理之前，还包括：去除所述凹槽底部的部分厚度衬底，所述凹槽底部的衬底去除量为第一厚度；在所述第二离子掺杂处理后，在所述凹槽内形成所述源漏掺杂区之前，还包括：去除所述凹槽底部的部分厚度衬底，所述凹槽底部的衬底去除量为第二厚度；
或者，
在所述第二离子掺杂处理后，在所述凹槽内形成源漏掺杂区之前，还包括：去除所述凹槽底部的部分厚度衬底，所述凹槽底部的衬底去除量为第三厚度。
10.如权利要求9所述的半导体结构的形成方法，其特征在于，去除所述凹槽底部的部分厚度衬底的步骤包括：采用干法刻蚀工艺，刻蚀所述凹槽底部的衬底。
11.如权利要求9所述的半导体结构的形成方法，其特征在于，所述第一厚度为30nm至50nm，所述第二厚度为5nm至15nm，所述第三厚度为35nm至65nm。
12.如权利要求3所述的半导体结构的形成方法，其特征在于，在所述凹槽中形成所述源漏掺杂区的步骤包括：在所述凹槽的底部和侧壁上形成第一外延层，且在形成所述第一外延层的过程中进行第一原位自掺杂，形成底部源漏掺杂层；
在所述凹槽中形成覆盖所述底部源漏掺杂层的第二外延层，且在形成所述第二外延层的过程中进行第二原位自掺杂，形成顶部源漏掺杂层，所述顶部源漏掺杂层中的掺杂离子浓度大于所述底部源漏掺杂层中的掺杂离子浓度。
13.一种半导体结构，其特征在于，包括：
基底，所述基底包括衬底以及凸出于所述衬底的鳍部，所述基底上形成有NMOS晶体管；
栅极结构，横跨所述鳍部且覆盖所述鳍部的部分顶部和部分侧壁；
第一防扩散掺杂区，位于所述栅极结构两侧的鳍部内，所述第一防扩散掺杂区的掺杂离子包括Ga离子；
源漏掺杂区，位于所述栅极结构两侧的鳍部内，沿垂直于所述栅极结构侧壁的方向，所述源漏掺杂区与所述第一防扩散掺杂区相邻且位于所述第一防扩散掺杂区远离所述栅极结构的一侧。
14.如权利要求13所述的半导体结构，其特征在于，所述第一防扩散掺杂区的掺杂离子为Ga离子；或者，所述第一防扩散掺杂区的掺杂离子为Ga离子和In离子。
15.如权利要求13所述的半导体结构，其特征在于，所述第一防扩散掺杂区的掺杂离子为Ga离子，Ga离子的掺杂浓度为1E18原子每立方厘米至5E18原子每立方厘米，沿垂直于所述栅极结构侧壁的方向上，所述第一防扩散掺杂区的深度为10nm至30nm；
或者，
所述第一防扩散掺杂区的掺杂离子为Ga离子和In离子，Ga离子的掺杂浓度为5E17原子每立方厘米至3E18原子每立方厘米，In离子的掺杂浓度为5E17原子每立方厘米至3E18原子每立方厘米，沿垂直于所述栅极结构侧壁的方向上，所述第一防扩散掺杂区的深度为10nm至30nm。
16.如权利要求13所述的半导体结构，其特征在于，所述半导体结构还包括：
凹槽，位于所述栅极结构两侧的鳍部内，所述凹槽底部露出所述衬底；
所述第一防扩散掺杂区位于靠近所述栅极结构一侧的凹槽侧壁的鳍部内；
所述源漏掺杂区位于所述凹槽内。
17.如权利要求16所述的半导体结构，其特征在于，位于所述栅极结构一侧鳍部内的源漏掺杂区为源区，位于所述栅极结构另一侧鳍部内的源漏掺杂区为漏区；
所述半导体结构还包括：位于所述栅极结构一侧的第二防扩散掺杂区，所述第二防扩散掺杂区位于所述凹槽侧壁的第一防扩散区内，所述第二防扩散掺杂区的掺杂离子包括Ga离子。
18.如权利要求17所述的半导体结构，其特征在于，所述第二防扩散掺杂区的掺杂离子为Ga离子；或者，所述第二防扩散掺杂区的掺杂离子为Ga离子和In离子。
19.如权利要求17所述的半导体结构，其特征在于，所述第二防扩散掺杂区的掺杂离子为Ga离子，Ga离子的掺杂浓度为1E18原子每立方厘米至5E18原子每立方厘米，沿垂直于所述栅极结构侧壁的方向上，所述第二防扩散掺杂区的深度为3nm至20nm；
或者，
所述第二防扩散掺杂区的掺杂离子为Ga离子和In离子，Ga离子的掺杂浓度为5E17原子每立方厘米至3E18原子每立方厘米，In离子的掺杂浓度为5E17原子每立方厘米至3E18原子每立方厘米，沿垂直于所述栅极结构侧壁的方向上，所述第二防扩散掺杂区的深度为3nm至20nm。
20.如权利要求16所述的半导体结构，其特征在于，所述源漏掺杂区还位于所述凹槽底部的部分厚度衬底内。
21.如权利要求20所述的半导体结构，其特征在于，所述源漏掺杂区底部至所述衬底顶部的距离为35nm至65nm。
22.如权利要求16所述的半导体结构，其特征在于，所述源漏掺杂区包括：
底部源漏掺杂层，所述底部源漏层位于所述凹槽的底部和侧壁；
顶部源漏掺杂层，所述顶部源漏掺杂层位于所述凹槽中且覆盖所述底部源漏掺杂层，所述顶部源漏掺杂层中的掺杂离子浓度大于所述底部源漏掺杂层中的掺杂离子浓度。
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