JP2019197874A - 半導体装置の製造方法 - Google Patents

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Abstract

【課題】耐圧とオン抵抗とのトレードオフ関係を改善させることができる半導体装置の製造方法を提供すること。【解決手段】ｎ型エピタキシャル層１〜３を積層するごとに、レジストマスクを用いてイオン注入により各ｎ型エピタキシャル層１〜３にそれぞれｐ型不純物領域５１〜５３を形成する。ｎ型エピタキシャル層１には、ドライエッチングにより形成した不純物拡散用トレンチ３１の内壁にｐ型不純物領域５１を形成する。ｎ型エピタキシャル層２，３には、下層の不純物拡散用トレンチ３１，３２に応じた凹みである不純物拡散用トレンチ３２，３３の内壁にｐ型不純物領域５２，５３を形成する。イオン注入用レジストマスクの開口幅は、不純物拡散用トレンチ３１〜３３の開口端の幅ｗ１１〜ｗ１３よりも広い。その後、熱拡散処理によりｐ型不純物領域５１〜５３を連結して高アスペクト比のｐ型領域と、当該ｐ型領域間のｎ型領域と、からなる並列ｐｎ層を形成する。【選択図】図４

Description

この発明は、半導体装置の製造方法に関する。
従来、ドリフト層を、不純物濃度を高めたｎ型領域とｐ型領域とを半導体基板の主面に平行な方向（以下、横方向とする）に交互に繰り返し配置してなる並列ｐｎ層とした超接合（ＳＪ：Ｓｕｐｅｒ Ｊｕｎｃｔｉｏｎ）半導体装置が公知である。この超接合半導体装置の並列ｐｎ層を形成する方法として、多段エピタキシャル方式やトレンチ埋め込みエピタキシャル方式が公知である。
多段エピタキシャル方式では、並列ｐｎ層のｎ型領域となるｎ型エピタキシャル層のエピタキシャル成長と、並列ｐｎ層のｐ型領域を形成するためのイオン注入と、を交互に繰り返し行う。そして、熱処理によってｐ型不純物を拡散させて、多段に積層されたｎ型エピタキシャル層にわたって深さ方向（以下、縦方向とする）に垂直に延びるｐ型領域を形成することで並列ｐｎ層を形成する（例えば、下記特許文献１，２参照。）。
トレンチ埋め込みエピタキシャル方式では、並列ｐｎ層のｎ型領域となるｎ型エピタキシャル層をエピタキシャル成長させて、このｎ型エピタキシャル層にトレンチを形成する。そして、トレンチの内部を含めたｎ型エピタキシャル層上に並列ｐｎ層のｐ型領域となるｐ型エピタキシャル層を形成してトレンチの内部をｐ型エピタキシャル層で埋め込むことで並列ｐｎ層を形成する（例えば、下記特許文献３，４参照。）。
この超接合半導体装置において、耐圧（耐電圧）とオン抵抗とのトレードオフ関係を改善した構造とする場合、並列ｐｎ層のｐ型領域の横方向への繰り返しピッチを狭くし、かつ並列ｐｎ層のｐ型領域を縦方向に長い断面形状とする必要がある。このため、アスペクト比（＝厚さ／幅）が２以上の高いｐ型領域を形成することが望まれる。耐圧とは、素子が誤動作や破壊を起こさない限界の電圧である。
多段エピタキシャル方式により高アスペクト比のｐ型領域を形成する方法として、多段にエピタキシャル成長させるｎ型エピタキシャル層の１層当たりの厚さを薄くする。かつ、当該ｎ型エピタキシャル層をエピタキシャル成長させるごとに行うｐ型不純物のイオン注入に用いるレジストマスクの開口幅を狭くする。そして、熱処理によってｐ型不純物を拡散させる方法が知られている（以下、従来方法１とする）。
上記従来方法１による並列ｐｎ層の形成方法について具体的に説明する。図１９〜２３は、従来方法１による並列ｐｎ層の形成途中の状態を示す断面図である。まず、図１９に示すように、ｎ+型出発基板（半導体ウエハ）１１０上にｎ型エピタキシャル層１０１を成長させる。符号１１１は、半導体チップとなるデバイス領域である。符号１２１は、スクライブライン１１２に任意のタイミングで形成されるアライメントマーク用のトレンチである。
次に、フォトリソグラフィおよびエッチングにより、ｎ型エピタキシャル層１０１の表面に、並列ｐｎ層１５０のｐ型領域１５２（図２３参照）の形成領域に対応する部分を開口したレジストマスク１３１を形成する。次に、レジストマスク１３１をマスクとしてボロン（Ｂ）等のｐ型不純物をイオン注入１３２することにより、ｎ型エピタキシャル層１０１の表面層にｐ型不純物領域１４１を選択的に形成する。次に、図２０に示すように、レジストマスク１３１を除去した後、ｎ型エピタキシャル層１０１上に、ｎ型エピタキシャル層１０２をエピタキシャル成長させる。
次に、図２１に示すように、レジストマスクの形成、ｐ型不純物のイオン注入およびｎ型エピタキシャル層のｎ型エピタキシャル成長を１組とする工程を繰り返し行う。これによって、並列ｐｎ層１５０のｐ型領域１５２の形成領域に対応する部分にｐ型不純物領域１４２，１４３が形成されたｎ型エピタキシャル層１０２，１０３を形成する。かつ、図２２に示すように、最表面層としてｐ型不純物領域が形成されていないｎ型エピタキシャル層１０４を積層する。
図２１には、並列ｐｎ層１５０のｐ型領域１５２の形成領域に対応する部分を開口したレジストマスク１３３をマスクとして、ｐ型不純物のイオン注入１３４により、最表面層であるｎ型エピタキシャル層１０３の表面層にｐ型不純物領域１４３を選択的に形成している状態を示す。すなわち、ｎ型エピタキシャル層１０１〜１０３を１段エピタキシャル成長させるごとに、レジストマスクをマスクとしてｐ型不純物のイオン注入を１回行う。
図２２には、レジストマスク１３３を除去した後、ｎ型エピタキシャル層１０３上にさらにｎ型エピタキシャル層１０４をエピタキシャル成長させた状態を示す。ここまでの工程により、ｎ+型出発基板１１０上にｎ型エピタキシャル層１０１〜１０４を順に積層させた半導体基板１０５が作製される。なお、ｎ型エピタキシャル層１０２〜１０４が積層されるごとに、下層のトレンチ１２１〜１２３による凹みに応じたトレンチ１２２〜１２４がアライメントマークとしてｎ型エピタキシャル層１０２〜１０４の表面に新たに形成される。
次に、図２３に示すように、イオン注入したｐ型不純物を熱処理により拡散させて、ｐ型不純物領域１４１〜１４３をそれぞれ縦方向に延在させてｐ型拡散領域１４１’〜１４３’を形成する。これらｐ型拡散領域１４１’〜１４３’同士が縦方向に接触する、または、これらｐ型拡散領域１４１’〜１４３’の端部同士が縦方向に重なることで、ｐ型拡散領域１４１’〜１４３’同士が縦方向に連結される。
この縦方向に連結されたｐ型拡散領域１４１’〜１４３’が並列ｐｎ層１５０のｐ型領域１５２となる。ｎ型エピタキシャル層１０１〜１０４の、隣り合うｐ型領域１５２間に残る部分が並列ｐｎ層１５０のｎ型領域１５１となる。このようにして、多段に積層されたｎ型エピタキシャル層１０１〜１０４間にわたって、並列ｐｎ層１５０のｎ型領域１５１およびｐ型領域１５２が形成される。
また、多段エピタキシャル方式により高アスペクト比のｐ型領域を形成する別の方法として、次の方法が知られている（以下、従来方法２とする）。従来方法２が従来方法１と異なる点は、ｎ型エピタキシャル層をエピタキシャル成長させるごとに、従来方法１で用いるレジストマスク１３１，１３３（図１９，２１参照）よりも厚いレジストマスクを用いて、加速電圧の異なる複数回のｐ型不純物のイオン注入を行う点である。
上記従来方法２による並列ｐｎ層の形成方法について具体的に説明する。図２４〜２８は、従来方法２による並列ｐｎ層の形成途中の状態を示す断面図である。まず、図２４に示すように、従来方法１と同様に、ｎ+型出発基板１１０上にｎ型エピタキシャル層１０１を成長させる。次に、フォトリソグラフィおよびエッチングにより、ｎ型エピタキシャル層１０１の表面に、並列ｐｎ層１８０のｐ型領域１８２（図２８参照）の形成領域に対応する部分を開口したレジストマスク１６１を形成する。
次に、レジストマスク１６１をマスクとして、ボロン等のｐ型不純物のイオン注入１６２を異なる加速電圧（１００ｋｅＶ〜２ＭｅＶ程度）で複数回行い、ｎ型エピタキシャル層１０１の表面からの深さの異なる複数のｐ型不純物領域をそれぞれ選択的に形成する。例えば、１回目のイオン注入１６２によりｎ型エピタキシャル層１０１の表面よりも深い部分にｐ型不純物領域１７１ａを選択的に形成し、２回目のイオン注入１６２によりｎ型エピタキシャル層１０１の表面層にｐ型不純物領域１７１ｂを選択的に形成する。
すなわち、１回目のイオン注入１６２は、２回目のイオン注入１６２よりも高加速電圧で行う。このイオン注入１６２で用いるレジストマスク１６１の厚さは、ｎ型エピタキシャル層１０１の表面よりも深い部分にｐ型不純物領域１７１ａを形成するための高加速電圧でのイオン注入１６２において、ｎ型エピタキシャル層１０１の、当該レジストマスク１６１で覆った部分にｐ型不純物が導入されない程度に厚くする。
次に、図２５に示すように、従来方法１と同様に、レジストマスク１６１を除去した後、ｎ型エピタキシャル層１０１上に、ｎ型エピタキシャル層１０２をエピタキシャル成長させる。
次に、図２６に示すように、レジストマスクの形成およびｐ型不純物のイオン注入を１組とする工程を繰り返し行う。これによって、並列ｐｎ層１８０のｐ型領域１８２の形成領域に対応する部分に、表面からの深さの異なるｐ型不純物領域１７２ａ，１７２ｂが形成されたｎ型エピタキシャル層１０２と、表面からの深さの異なるｐ型不純物領域１７３ａ，１７３ｂが形成されたｎ型エピタキシャル層１０３と、を積層する。
図２６には、並列ｐｎ層１８０のｐ型領域１８２の形成領域に対応する部分を開口したレジストマスク１６３をマスクとして、ｐ型不純物のイオン注入１６４により、最表面層であるｎ型エピタキシャル層１０３の表面層に、ｎ型エピタキシャル層１０３の表面からの深さの異なるｐ型不純物領域１７２ａ，１７２ｂを選択的に形成している状態を示す。すなわち、ｎ型エピタキシャル層１０１〜１０３を１段エピタキシャル成長させるごとに、レジストマスクをマスクとしてｐ型不純物のイオン注入を２回行う。
次に、図２７に示すように、従来方法１と同様に、レジストマスク１６３を除去した後、ｎ型エピタキシャル層１０３上にさらにｎ型エピタキシャル層１０４をエピタキシャル成長させることで、所定厚さの半導体基板１０５を作製する。なお、従来方法２においても、従来方法１と同様に、ｎ型エピタキシャル層１０１〜１０４の表面に、それぞれアライメントマークとしてトレンチ１２１〜１２４が形成される。
次に、図２８に示すように、イオン注入したｐ型不純物を熱処理により拡散させる。これによって、ｐ型不純物領域１７１ａ，１７１ｂをそれぞれ縦方向に互いに重なるように延在させてｐ型拡散領域１７１’を形成する。ｐ型不純物領域１７２ａ，１７２ｂをそれぞれ縦方向に互いに重なるように延在させてｐ型拡散領域１７２’を形成する。かつ、ｐ型不純物領域１７３ａ，１７３ｂをそれぞれ縦方向に互いに重なるように延在させてｐ型拡散領域１７３’を形成する。
これらｐ型拡散領域１７１’〜１７３’の端部同士が縦方向に重なることで、ｐ型拡散領域１７１’〜１７３’同士が縦方向に連結される。この縦方向に連結されたｐ型拡散領域１７１’〜１７３’が並列ｐｎ層１８０のｐ型領域１８２となる。ｎ型エピタキシャル層１０１〜１０４の、隣り合うｐ型領域１８２間に残る部分が並列ｐｎ層１８０のｎ型領域１８１となる。これによって、多段に積層されたｎ型エピタキシャル層１０１〜１０４間にわたって、並列ｐｎ層１８０のｎ型領域１８１およびｐ型領域１８２が形成される。
トレンチ埋め込みエピタキシャル方式により高アスペクト比のｐ型領域を形成する方法として、ｐ型エピタキシャル層を埋め込むトレンチを高アスペクト比で形成する方法が知られている（以下、従来方法３とする）。また、ｎ型エピタキシャル層のエピタキシャル成長と、ｎ型エピタキシャル層への高アスペクト比のトレンチの形成と、トレンチの内部へのｐ型エピタキシャル層の埋め込みと、１組とする工程を少数回繰り返す方法も知られている。
特開２０１２−１６９５７７号公報 特開２００３−２６４２８６号公報 特開２００８−３０５９２７号公報 特開２０１１−１７６１５７号公報
上記多段エピタキシャル方式による従来方法１では、ｐ型拡散領域１４１’〜１４３’の横方向の拡散幅ｗ１０１と縦方向の拡散幅ｄ１０１とが略同じである。このため、高アスペクト比のｐ型領域１５２を形成するためにｐ型拡散領域１４１’〜１４３’の横方向の拡散幅ｗ１０１を狭くした場合、並列ｐｎ層１５０のｐ型領域１５２を構成するｐ型拡散領域１４１’〜１４３’同士が縦方向に連結されなかったり、並列ｐｎ層１５０のｐ型領域１５２の幅が周期的に狭くなる箇所が生じるという問題がある。
すなわち、上記従来方法１では、多段に積層されたｎ型エピタキシャル層にわたって縦方向に垂直に延びるｐ型領域１５２を形成することができずに、耐圧とオン抵抗とのトレードオフ関係が悪くなる虞がある。したがって、ｐ型拡散領域１４１’〜１４３’の端部同士が縦方向に重なる幅を増やすために、ｎ型エピタキシャル層１０１〜１０４の１層当たりの厚さを薄くする必要があるが、ｎ型エピタキシャル層をエピタキシャル成長させる回数（段数）が増えることで、製造コストが増加するという問題が生じる。
上記多段エピタキシャル方式による従来方法２のように、１層のｎ型エピタキシャル層に対してｐ型不純物のイオン注入を複数回行うことで、並列ｐｎ層１８０のｐ型領域１８２を従来方法１よりも縦方向に垂直に延在させることができる。したがって、ｎ型エピタキシャル層をエピタキシャル成長させる回数を減らすことも可能であるが、ｐ型領域１８２を形成するために行うｐ型不純物のイオン注入１６２，１６４の回数が増えてしまうため、上記従来方法２においても、製造コストが増加するという問題が生じる。
上述したトレンチ埋め込みエピタキシャル方式による従来方法３では、アスペクト比が高く、かつ縦方向に垂直に延在するｐ型領域を形成可能であるが、高価な設備が必要となる。また、高アスペクト比のトレンチを形成することや、当該トレンチの内部にエピタキシャル層を埋め込むことは技術的に困難であったり、処理時間を要する。例えばエピタキシャル層の内部に空洞等の欠陥が生じないように、トレンチの内部に時間をかけてエピタキシャル層を埋め込む必要があるため、歩留り悪いという問題がある。
この発明は、上述した従来技術による問題点を解消するため、耐圧とオン抵抗とのトレードオフ関係を改善させることができる半導体装置の製造方法を提供することを目的とする。
上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置の製造方法は、第１導電型領域と第２導電型領域とを交互に繰り返し配置してなる並列ｐｎ層を備えた半導体装置の製造方法であって、次の特徴を有する。半導体基板の上に、複数の第１導電型エピタキシャル層をエピタキシャル成長させて積層する成長工程を行う。前記成長工程において前記第１導電型エピタキシャル層を積層させるごとに、前記第１導電型エピタキシャル層に第２導電型不純物をイオン注入して、前記第１導電型エピタキシャル層の内部に第２導電型不純物領域を形成する注入工程を行う。前記成長工程において１層目の前記第１導電型エピタキシャル層をエピタキシャル成長させた後、前記注入工程を行う前に、１層目の前記第１導電型エピタキシャル層の表面から所定深さに達する第１トレンチを形成するトレンチ形成工程を行う。複数の前記第１導電型エピタキシャル層にそれぞれ形成された前記第２導電型不純物領域を熱処理により拡散させて、前記第２導電型不純物領域同士を深さ方向に連結してなる前記第２導電型領域を形成する熱処理工程を行う。前記成長工程では、２層目以降の前記第１導電型エピタキシャル層をエピタキシャル成長させる際に、最表面層となる前記第１導電型エピタキシャル層の表面に、下層の前記第１導電型エピタキシャル層の前記第１トレンチに応じて形成される凹みにより形成する新たな前記第１トレンチを形成する。前記注入工程では、前記成長工程において前記第１導電型エピタキシャル層を積層させるごとに、まず、前記第１導電型エピタキシャル層の表面に、前記第１トレンチの幅よりも広い幅で前記第１トレンチを露出する開口部を有する第１マスクを形成する工程を行う。その後、前記第１マスクを用いて前記第２導電型不純物をイオン注入し、前記第１トレンチの内壁に沿って前記第２導電型不純物領域を形成する工程を行う。
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記トレンチ形成工程では、ドライエッチングにより前記第１トレンチを形成することを特徴とする。
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記トレンチ形成工程では、開口端の幅が底面の幅よりも狭い前記第１トレンチを形成することを特徴とする。
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記熱処理工程では、前記第２導電型領域と、複数の前記第１導電型エピタキシャル層の、前記第２導電型領域の間に挟まれた部分からなる前記第１導電型領域と、を交互に繰り返し配置してなる前記並列ｐｎ層を形成することを特徴とする。
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記トレンチ形成工程では、前記並列ｐｎ層を形成するデバイス領域に前記第１トレンチを形成するとともに、前記デバイス領域の周囲を囲む領域にアライメントマーク用の第２トレンチを形成することを特徴とする。
本発明にかかる半導体装置の製造方法によれば、並列ｐｎ層を備えた半導体装置の製造方法であって、並列ｐｎ層のｐ型領域（第２導電型領域）として、縦方向に垂直に延在し、かつ高アスペクト比のｐ型領域を形成することができる。このため、耐圧とオン抵抗とのトレードオフ関係を改善させることができるという効果を奏する。
実施の形態にかかる半導体装置の製造途中の状態を示す断面図である。 図１の不純物拡散用トレンチ付近を拡大して示す断面図である。 実施の形態にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態にかかる半導体装置の別の一例の製造途中の状態を示す断面図である。 図６の並列ｐｎ層を半導体基板のおもて面側から見たレイアウトの一例を示す平面図である。 図６の並列ｐｎ層を半導体基板のおもて面側から見たレイアウトの一例を示す平面図である。 図６の並列ｐｎ層を半導体基板のおもて面側から見たレイアウトの一例を示す平面図である。 実施例１の不純物拡散用トレンチの内壁に沿って形成されたｐ型不純物領域の熱拡散処理後のｐ型不純物濃度プロファイルをシミュレーションした結果を示す特性図である。 従来例１のｐ型不純物領域の熱拡散処理後のｐ型不純物濃度プロファイルをシミュレーションした結果を示す特性図である。 従来例１の半導体装置の構造を示す断面図である。 実施例２にかかる半導体装置のＴＣＡＤシミュレーションモデルを示す断面図である。 従来例２の半導体装置のＴＣＡＤシミュレーションモデルを示す断面図である。 従来例２の並列ｐｎ層のチャージバランスと耐圧との関係を示す特性図である。 従来例２の耐圧とオン抵抗との関係を示す特性図である。 従来方法１による並列ｐｎ層の形成途中の状態を示す断面図である。 従来方法１による並列ｐｎ層の形成途中の状態を示す断面図である。 従来方法１による並列ｐｎ層の形成途中の状態を示す断面図である。 従来方法１による並列ｐｎ層の形成途中の状態を示す断面図である。 従来方法１による並列ｐｎ層の形成途中の状態を示す断面図である。 従来方法２による並列ｐｎ層の形成途中の状態を示す断面図である。 従来方法２による並列ｐｎ層の形成途中の状態を示す断面図である。 従来方法２による並列ｐｎ層の形成途中の状態を示す断面図である。 従来方法２による並列ｐｎ層の形成途中の状態を示す断面図である。 従来方法２による並列ｐｎ層の形成途中の状態を示す断面図である。
以下に添付図面を参照して、この発明にかかる半導体装置の製造方法の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および−は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。
（実施の形態）
実施の形態にかかる半導体装置の製造方法について、耐圧４００Ｖクラス以上（例えば６５０Ｖ）の半導体装置を作製（製造）する場合を例に説明する。図１，３〜７は、実施の形態にかかる半導体装置の製造途中の状態を示す断面図である。図２は、図１の不純物拡散用トレンチ付近を拡大して示す断面図である。図８は、実施の形態にかかる半導体装置の別の一例の製造途中の状態を示す断面図である。図９〜１１は、図６の並列ｐｎ層を半導体基板のおもて面側から見たレイアウトの一例を示す平面図である。
実施の形態にかかる半導体装置の製造方法は、ドリフト層を、不純物濃度を高めたｎ型領域６１とｐ型領域６２とを半導体基板５のおもて面に平行な方向（横方向）に交互に繰り返し配置してなる並列ｐｎ層６０とした超接合（ＳＪ）半導体装置の製造方法である。ここでは、ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）を作製する場合を例に説明する。
まず、図１に示すように、ｎ+型出発基板（半導体ウエハ）１０上にｎ型エピタキシャル層１を成長させる。ｎ型エピタキシャル層１の厚さｔ１は、例えば、後の工程で形成される不純物拡散用トレンチ（第１トレンチ）３１の深さｄ１１と、後の工程で形成されるｐ型不純物領域５１をその後の熱拡散処理で深さ方向ｚ（縦方向）に延在させたときのｎ+型出発基板１０側への最深位置と、を考慮して決定される。具体的には、ｎ型エピタキシャル層１の厚さｔ１は、例えば３μｍ以上７μｍ以下とすることが好ましい。ｎ型エピタキシャル層１のｎ型不純物濃度は、例えば３×１０15／ｃｍ3以上１×１０16／ｃｍ3以下程度である。
ｎ+型出発基板１０は、所定の製品厚さになるまでｎ型エピタキシャル層１〜４（図３〜６参照）を積層させてなる後述する半導体基板（半導体ウエハ）５の裏面を構成する。半導体基板５には、半導体基板５のおもて面から見てマトリクス状のレイアウトにデバイス領域１１が設けられ、デバイス領域１１の周囲を格子状のレイアウトで囲むスクライブライン１２が設けられる。デバイス領域１１とは、半導体基板５を個々のチップ状に切断して個片化したときに半導体チップになる領域である。デバイス領域１１には、以降に工程を経ることで並列ｐｎ層６０のｎ型領域６１およびｐ型領域６２が形成される。
次に、ｎ型エピタキシャル層１の、スクライブライン１２に対応する部分に、ｎ型エピタキシャル層１の表面から所定深さに達するアライメントマーク用のトレンチ（以下、アライメントマーク用トレンチ（第２トレンチ）とする）２１を形成する。このアライメントマーク用トレンチ２１の形成と同時に、並列ｐｎ層６０のｐ型領域６２（図６参照）の形成領域に対応する部分にトレンチ３１を形成する。このトレンチ（以下、不純物拡散用トレンチとする）３１を設けることで、後の工程でｎ型エピタキシャル層１〜３をエピタキシャル成長させるごとに行うイオン注入により各ｎ型エピタキシャル層１〜３に導入されたｐ型不純物が縦方向（トレンチ３１の深さ方向）に拡散されやすくなる。
アライメントマーク用トレンチ２１および不純物拡散用トレンチ３１は、アライメントマーク用トレンチ２１および不純物拡散用トレンチ３１の形成領域に対応する部分をそれぞれ開口した図示省略するレジストマスクを用いて、ドライエッチングにより形成される。このレジストマスクの開口部の開口幅は、例えば不純物拡散用トレンチ３１の底面（下方）の幅ｗ１１’と同程度である。不純物拡散用トレンチ３１は、サイドエッチングにより、開口端（上方）の幅ｗ１１を底面（下方）の幅ｗ１１’よりも広くしたテーパー状の断面形状となる（図２参照）。
不純物拡散用トレンチ３１の側壁と不純物拡散用トレンチ３１の底面の延長線とのなす角度θは、シリコン内部において例えば８５°以上９０°以下程度であってもよい。不純物拡散用トレンチ３１の深さｄ１１は、ｎ型エピタキシャル層１の厚さｔ１の１／４倍以上であることがよく、例えば、ｎ型エピタキシャル層１の厚さｔ１が４μｍ程度である場合に１μｍ以上２μｍ以下程度であることが好ましい。不純物拡散用トレンチ３１の深さｄ１１は、ｎ型エピタキシャル層１の厚さｔ１と略同じであってもよい。すなわち、不純物拡散用トレンチ３１の深さｄ１１は、ｎ型エピタキシャル層１の厚さｔ１の１倍以下であればよい。
不純物拡散用トレンチ３１は、開口端の幅ｗ１１が狭いほど、かつ深さｄ１１が深いほど好ましい。その理由は、不純物拡散用トレンチ３１の開口端の幅ｗ１１を狭くするほど、かつ不純物拡散用トレンチ３１の深さｄ１１を深くするほど、並列ｐｎ層６０のｐ型領域６２において、ｐ型不純物領域５１の拡散のアスペクト比（＝厚さｄ１０／幅ｗ１０）を２以上に高くすることができるからである。不純物拡散用トレンチ３１のピッチｗ３１は、並列ｐｎ層６０のｐ型領域６２の繰り返しピッチｗ３と略同じであり、耐圧に応じて設定される。
アライメントマーク用トレンチ２１の開口端の幅ｗ２１および底面の幅ｗ２１’は、不純物拡散用トレンチ３１と同様にテーパー状の断面形状を有する。アライメントマーク用トレンチ２１の開口端の幅ｗ２１および底面の幅ｗ２１’は、例えば、それぞれ不純物拡散用トレンチ３１の開口端の幅ｗ１１および底面の幅ｗ１１’よりも広い。アライメントマーク用トレンチ２１の側壁と不純物拡散用トレンチ３１の底面の延長線とのなす角度は、例えば、不純物拡散用トレンチ３１の側壁と不純物拡散用トレンチ３１の底面の延長線とのなす角度θと略同じである。
次に、アライメントマーク用トレンチ２１および不純物拡散用トレンチ３１の形成に用いたレジストマスクを除去する。次に、フォトリソグラフィおよびエッチングにより、ｎ型エピタキシャル層１の表面に、並列ｐｎ層６０のｐ型領域６２の形成領域に対応する部分を開口したレジストマスク４１を形成する。レジストマスク４１の開口部４１ａの開口幅ｗ４１（図２参照）は、並列ｐｎ層６０のｐ型領域６２の幅ｗ１０と略同じである。また、レジストマスク４１の開口部４１ａの開口幅ｗ４１は、不純物拡散用トレンチ３１の開口端の幅ｗ１１よりも広くする。
レジストマスク４１の開口部４１ａの開口幅ｗ４１は、例えば１μｍ以上２μｍ以下程度であってもよい。不純物拡散用トレンチ３１の開口端の幅ｗ１１は、レジストマスク４１の開口部４１ａの開口幅ｗ４１の０．８倍以下程度とする。次に、レジストマスク４１をマスクとして、例えばボロン（Ｂ）等のｐ型不純物をイオン注入４２することにより、レジストマスク４１の開口部に露出するｎ型エピタキシャル層１の表面層から、ｎ型エピタキシャル層１の、不純物拡散用トレンチ３１の内壁に露出する部分の表面層にわたって、ｐ型不純物領域５１を選択的に形成する。すなわち、ｐ型不純物領域５１は、不純物拡散用トレンチ３１の内壁に沿った断面形状を有する。その断面形状は、両端に不純物拡散用トレンチ３１の開口端の幅ｗ１１とレジストマスク４１の開口部４１ａの開口幅ｗ４１の幅の大きさの差によって形成されるｎ型エピタキシャル層１の表面に沿った平らな部分と不純物拡散用トレンチ３１の底面の幅ｗ１１’に沿った部分とを有する略Ｕ字状または略Ｖ字状である。
このｐ型不純物領域５１は、半導体基板５のおもて面から見て、横方向に最も長い部分でレジストマスク４１の開口部４１ａの開口幅ｗ４１と略同じ長さｗ５１を有する。ｐ型不純物領域５１の幅ｗ５１とは、後述する半導体基板５のおもて面から見た、ｐ型不純物領域５１の端部間の距離である。ｐ型不純物領域５１の端部とは、ｐ型不純物領域５１の、不純物拡散用トレンチ３１の内壁の表面層からｎ型エピタキシャル層１の表面層に延在する部分である。ｐ型不純物のイオン注入４２のドーズ量は、例えば０．６×１０13／ｃｍ2以上１．５×１０13／ｃｍ2以下程度であり、例えば１×１０13／ｃｍ2であってもよい。
次に、図３に示すように、ｐ型不純物領域５１の形成に用いたレジストマスク４１を除去した後、ｎ型エピタキシャル層１上に、ｎ型エピタキシャル層２をエピタキシャル成長させる。ｎ型エピタキシャル層２のｎ型不純物濃度は、例えば下層のｎ型エピタキシャル層１のｎ型不純物濃度と同程度である。ｎ型エピタキシャル層２は、下層のｎ型エピタキシャル層１に形成された不純物拡散用トレンチ３１の内部にもエピタキシャル成長される。このとき、ｎ型エピタキシャル層２の表面に、下層のｎ型エピタキシャル層１に形成された不純物拡散用トレンチ３１を完全に埋め込まないことで生じる凹みを残して、当該凹みからなる新たな不純物拡散用トレンチ３２を形成する。
すなわち、ｎ型エピタキシャル層２の厚さｔ２は、ｎ型エピタキシャル層２の表面に下層のｎ型エピタキシャル層１に形成された不純物拡散用トレンチ３１による凹みに応じて不純物拡散用トレンチ３２が形成される厚さとする。ｎ型エピタキシャル層２は、下層のｎ型エピタキシャル層１に形成された不純物拡散用トレンチ３１の内壁に沿ってエピタキシャル成長される。このため、不純物拡散用トレンチ３２の開口端の幅ｗ１２および底面の幅は、それぞれ下層のｎ型エピタキシャル層１に形成された不純物拡散用トレンチ３１の開口端の幅ｗ１１および底面の幅ｗ１１’よりも狭くなる。かつ、不純物拡散用トレンチ３２の深さｄ１２は、下層のｎ型エピタキシャル層１に形成された不純物拡散用トレンチ３１の深さｄ１１よりも浅くなる。
次に、図４に示すように、レジストマスクの形成、ｐ型不純物のイオン注入およびｎ型エピタキシャル層のエピタキシャル成長を１組とする工程を繰り返し行う。これによって、並列ｐｎ層６０のｐ型領域６２の形成領域に対応する部分にｐ型不純物領域５２，５３が形成されたｎ型エピタキシャル層２，３を形成する。ｐ型不純物領域５２は、ｎ型エピタキシャル層１に形成されたｐ型不純物領域５１と同様に、レジストマスクの開口部に露出するｎ型エピタキシャル層２の表面層から、ｎ型エピタキシャル層２の表面の不純物拡散用トレンチ３２の内壁の表面層にわたって形成される。
ｎ型エピタキシャル層３の表面には、下層のｎ型エピタキシャル層２に形成された不純物拡散用トレンチ３２を完全に埋め込まないことで生じる凹みを残して、当該凹みからなる新たな不純物拡散用トレンチ３３を形成する。ｐ型不純物領域５３は、ｎ型エピタキシャル層１に形成されたｐ型不純物領域５１と同様に、レジストマスク４３の開口部に露出するｎ型エピタキシャル層３の表面層から、ｎ型エピタキシャル層３の表面の不純物拡散用トレンチ３３の内壁の表面層にわたって形成される。かつ、図５に示すように、最表面層としてｐ型不純物領域が形成されないｎ型エピタキシャル層４を積層する。
ｎ型エピタキシャル層４に代えて、ｎ型エピタキシャル層３の表面にノンドープのエピタキシャル層を積層してもよい。ｎ型エピタキシャル層４の表面に下層のｎ型エピタキシャル層３の不純物拡散用トレンチ３３に応じた凹みからなる不純物拡散用トレンチを形成し、下層のｎ型エピタキシャル層１〜３と同様に、当該不純物拡散用トレンチの内壁に沿ってｐ型不純物領域を形成してもよい。図４には、並列ｐｎ層６０のｐ型領域６２の形成領域に対応する部分を開口したレジストマスク４３をマスクとして、ｐ型不純物のイオン注入４４により、ｎ型エピタキシャル層３の表面の不純物拡散用トレンチ３３の内壁に沿ってｐ型不純物領域５３を選択的に形成している状態を示す。
すなわち、本発明においては、ｎ型エピタキシャル層１〜３をエピタキシャル成長させるごとに、ｐ型不純物のイオン注入を１回ずつ行う。このｐ型不純物のイオン注入により、ｎ型エピタキシャル層１〜３の各不純物拡散用トレンチ３１〜３３の内壁に沿って、それぞれ、並列ｐｎ層６０のｐ型領域６２となるｐ型不純物領域５１〜５３が形成される。ｐ型不純物領域５１〜５３を形成するためのイオン注入には、それぞれ、半導体基板５の横方向に同じ位置の部分に同じ開口幅の開口部を有するレジストマスクを用いる。
ｎ型エピタキシャル層３の表面の不純物拡散用トレンチ３３の開口端の幅ｗ１３および底面の幅は、それぞれｎ型エピタキシャル層３の下層のｎ型エピタキシャル層２の表面に形成される不純物拡散用トレンチ３２の開口端の幅ｗ１２および底面の幅よりも狭くなる。かつ当該不純物拡散用トレンチ３３の深さｄ１３は、ｎ型エピタキシャル層３の下層のｎ型エピタキシャル層２の表面の不純物拡散用トレンチ３２の深さｄ１２よりも浅くなる。すなわち、不純物拡散用トレンチの開口端の幅および底面の幅は、上層のｎ型エピタキシャル層の表面の不純物拡散用トレンチほど狭くなる。不純物拡散用トレンチの深さは、上層のｎ型エピタキシャル層の表面に形成される不純物拡散用トレンチほど浅くなる。
このように、不純物拡散用トレンチ３１〜３３は、開口端の幅ｗ１１〜ｗ１３、底面の幅および深さｄ１１〜ｄ１３がそれぞれ異なる。このため、不純物拡散用トレンチ３１〜３３の内壁に沿って形成されるｐ型不純物領域５１〜５３の表面積もそれぞれ異なる。具体的には、ｐ型不純物領域５１〜５３のうち、最下層のｎ型エピタキシャル層１の不純物拡散用トレンチ３１の内壁に沿って形成されるｐ型不純物領域５１の表面積が最も大きい。上層のｎ型エピタキシャル層２，３の表面の不純物拡散用トレンチ３２，３３の内壁に沿って形成されるｐ型不純物領域５２，５３は、上層のｎ型エピタキシャル層２，３に位置するほどその表面積が小さくなる。
したがって、ｐ型不純物領域５１〜５３を形成するためのイオン注入のドーズ量を一定とした場合、表面積が最も大きいｐ型不純物領域５１で最も高不純物濃度となる。ｐ型不純物領域５１〜５３を形成するためのイオン注入のドーズ量はこのように一定でもよいし、後述するように異なっていてもよい。例えば、上層のｎ型エピタキシャル層２，３にｐ型不純物領域５２，５３を形成するほどイオン注入のドーズ量を高くして、ｐ型不純物領域５１〜５３を略同じｎ型不純物濃度としてもよい。ｐ型不純物領域５１〜５３を略同じｎ型不純物濃度で形成することで、並列ｐｎ層６０のｐ型領域６２の不純物濃度を縦方向に均一にすることができる。不純物濃度が均一とは、プロセスのばらつきによって許容される誤差を含む範囲で略同じ不純物濃度であることを意味する。
図５には、ｎ型エピタキシャル層３の表面の不純物拡散用トレンチ３３にｐ型不純物領域５３を形成するために用いたレジストマスク４３を除去した後、ｎ型エピタキシャル層３上にさらにｎ型エピタキシャル層４をエピタキシャル成長させた状態を示す。ここまでの工程により、ｎ+型出発基板１０上にｎ型エピタキシャル層１〜４を順に積層させた半導体基板５が作製される。ｎ+型出発基板１０の露出面（ｎ+型出発基板１０の裏面）は、半導体基板５の裏面を構成する。ｎ型エピタキシャル層４の露出面は、半導体基板５のおもて面を構成する。ｎ型エピタキシャル層４の露出面に、下層のｎ型エピタキシャル層３の不純物拡散用トレンチ３３による凹みに応じて不純物拡散用トレンチが形成されてもよいし、図５に示すように当該不純物拡散用トレンチ３３を完全に埋め込んでもよい。
最上層のｎ型エピタキシャル層４の下層のｎ型エピタキシャル層の表面の不純物拡散用トレンチ（図５においては、ｎ型エピタキシャル層３の表面の不純物拡散用トレンチ３３）の開口端の幅および底面の幅は、最下層のｎ型エピタキシャル層１上にｎ型エピタキシャル層が積層されるほど狭くなる。かつ、最上層のｎ型エピタキシャル層４の下層のｎ型エピタキシャル層の表面の不純物拡散用トレンチの深さｄ１３は、最下層のｎ型エピタキシャル層１上にｎ型エピタキシャル層が積層されるほど浅くなる。このため、最上層のｎ型エピタキシャル層４で下層のｎ型エピタキシャル層３の表面の不純物拡散用トレンチ３３を完全に埋め込むことは容易である。
また、表面に不純物拡散用トレンチを形成する必要のあるｎ型エピタキシャル層（すなわち中間層のｎ型エピタキシャル層２，３）をエピタキシャル成長させた際に、その表面に不純物拡散用トレンチ３２，３３が形成されない、または、不純物拡散用トレンチ３２，３３の深さｄ１２，ｄ１３が浅すぎる場合が生じたとする。この場合、ｎ型エピタキシャル層２，３に、下層のｎ型エピタキシャル層１，２の不純物拡散用トレンチ３１，３２に深さ方向に対向する位置に不純物拡散用トレンチ３２，３３を形成する、または、不純物拡散用トレンチ３２，３３の深さｄ１２，ｄ１３を深くしてもよい。
また、ｎ型エピタキシャル層２〜４が積層されるごとに、それぞれｎ型エピタキシャル層２〜４の表面に、下層のｎ型エピタキシャル層１〜３のアライメントマーク用トレンチ２１〜２３よりも開口端の幅および底面の幅の狭い新たなアライメントマーク用トレンチ２２〜２４が形成される。また、最下層のｎ型エピタキシャル層１には、上述したように不純物拡散用トレンチ３１よりも開口端の幅ｗ２１および底面の幅ｗ２１’の広いアライメントマーク用トレンチ２１を形成する。このため、最上層のｎ型エピタキシャル層４に不純物拡散用トレンチがほぼ形成されない場合であっても、ｎ型エピタキシャル層４の表面に、下層のｎ型エピタキシャル層３のアライメントマーク用トレンチ２３に応じた凹みが残るため、当該凹みからなるアライメントマーク用トレンチ２４を形成することができる。
次に、図６に示すように、ｎ型エピタキシャル層１〜３にイオン注入されたｐ型不純物を熱処理（以下、熱拡散処理とする）により拡散させる。この熱拡散処理において、ｎ型エピタキシャル層１〜３中のｐ型不純物は、ｐ型不純物濃度の低い部分へ拡散しやすいため、横方向よりも先に縦方向へ拡散する。具体的には、ｎ型エピタキシャル層１〜３中のｐ型不純物は、ｎ型エピタキシャル層２〜４の、不純物拡散用トレンチ３１〜３３の内部に埋め込まれた部分、および、ｎ型エピタキシャル層２，３の、隣り合う不純物拡散用トレンチ３１〜３３の底面間に挟まれた部分へ拡散する。このため、ｐ型不純物領域５１〜５３は、それぞれ縦方向に延在しやすく、ｐ型不純物領域５１〜５３の幅（図１に符号ｗ５１で示す第１方向ｘの長さ）と略同じ幅ｗ１のｐ型拡散領域５１’〜５３’となる。
また、ｐ型不純物領域５１〜５３がそれぞれ縦方向に延在しやすいことで、ｐ型不純物領域５１〜５３が延在してなるｐ型拡散領域５１’〜５３’の各拡散深さ（縦方向の長さ）ｄ１は、それぞれｐ型拡散領域５１’〜５３’の幅ｗ１の１倍超となる。これにより、深さ方向に隣り合うｐ型拡散領域５１’〜５３’の端部同士が縦方向に確実に重なった状態で、隣り合うｐ型拡散領域５１’〜５３’同士が確実に連結される。これによって、多段に積層されたｎ型エピタキシャル層１〜４にわたって、ｐ型拡散領域５１’〜５３’同士が連結されて縦方向に垂直に延びたｐ型領域６２が形成される。このｐ型領域６２と、ｎ型エピタキシャル層１〜４の、隣り合うｐ型領域６２間に挟まれた部分であるｎ型領域６１と、で並列ｐｎ層６０が構成される。
ｐ型不純物領域５１〜５３がそれぞれ縦方向に延在しやすいことで、並列ｐｎ層６０のｐ型領域６２の幅ｗ１０はｐ型拡散領域５１’〜５３’の幅ｗ１と略同じとなる。かつ、ｎ型エピタキシャル層１〜４の、隣り合うｐ型領域６２間に挟まれた部分の幅ｗ２、すなわち並列ｐｎ層６０のｎ型領域６１の幅を熱拡散処理前とほぼ同じ幅で残すことができる。並列ｐｎ層６０のｎ型領域６１の幅は、例えば、並列ｐｎ層６０のｐ型領域６２の幅ｗ１０と同じであり、例えば２μｍ以上４μｍ以下程度であってもよい。並列ｐｎ層６０のｐ型領域６２の繰り返しピッチｗ３は例えば４μｍ以上８μｍ以下程度であってもよい。
不純物拡散用トレンチ３１〜３３の深さｄ１１〜ｄ１３が浅くなるほど、ｎ型エピタキシャル層１〜３中のｐ型不純物の縦方向への拡散しやすさが小さくなり、その分、当該ｐ型不純物が横方向に拡散しやすくなるが、並列ｐｎ層６０のｐ型領域６２を、上述した従来方法１（図２３参照）よりも縦方向に略垂直に延びるように形成することができる。その理由は、本発明においては、不純物拡散用トレンチ３１〜３３の内壁に沿ってそれぞれｐ型不純物領域５１〜５３を形成することで、ｎ型エピタキシャル層１〜３中のｐ型不純物が従来方法１よりも縦方向に拡散しやすいからである。
また、ｎ型エピタキシャル層１〜３中のｐ型不純物は、縦方向へ拡散した後に横方向へ拡散する。この横方向へ拡散したｐ型不純物は、ｎ型エピタキシャル層２〜４の、不純物拡散用トレンチ３１〜３３の内部に埋め込まれた部分に横方向および縦方向ともに均一に広がる。このため、並列ｐｎ層６０のｐ型領域６２の不純物濃度は横方向および縦方向ともに略一様となる。並列ｐｎ層６０とｎ+型出発基板１０との間、および、半導体基板５のおもて面（すなわちｎ型エピタキシャル層４の露出面）と並列ｐｎ層６０との間に、それぞれ、横方向に一様にｎ型エピタキシャル層１の一部が残っていてもよい。
ｎ型エピタキシャル層１の、並列ｐｎ層６０とｎ+型出発基板１０との間に横方向に一様に残る部分は、例えばｎ型バッファ領域として機能する。ｎ型エピタキシャル層４の、半導体基板５のおもて面と並列ｐｎ層６０との間に横方向に一様に残る部分には、後の工程において、ｐ型不純物のイオン注入によりＭＯＳゲート構造のｐ型ベース領域７１，８１（図７，８参照）が形成される。このため、ｎ型エピタキシャル層４の、半導体基板５のおもて面と並列ｐｎ層６０のｐ型領域６２との間の部分は、半導体基板５のおもて面にまでｐ型不純物領域５３を延在させることでｐ型になっていてもよいし、ｎ型エピタキシャル層４のｎ型のまま残っていてもよい。
また、並列ｐｎ層６０のｎ型領域６１を、並列ｐｎ層６０のｐ型領域６２と同様に不純物拡散用トレンチを用いて形成してもよい。この場合、並列ｐｎ層６０のｎ型領域６１の形成領域に対応する部分にも不純物拡散用トレンチを形成し、ｎ型不純物のイオン注入により、この不純物拡散用トレンチの内壁に沿ってｎ型不純物領域を形成する。そして、熱拡散処理時により当該ｎ型不純物領域を縦方向に延在させて縦方向に隣り合うｎ型拡散領域同士を連結することで並列ｐｎ層６０のｎ型領域６１を形成すればよい。
このように、並列ｐｎ層６０のｎ型領域６１を、並列ｐｎ層６０のｐ型領域６２と同様に不純物拡散用トレンチを用いて形成する場合、ｎ型エピタキシャル層１〜３に代えて、ノンドープのエピタキシャル層をエピタキシャル成長させてもよい。並列ｐｎ層６０のｎ型領域６１となるｎ型不純物領域を形成するためのｎ型不純物のイオン注入のドーズ量は、並列ｐｎ層６０のｐ型領域６２となるｐ型不純物領域５１〜５３を形成するためのｐ型不純物のイオン注入と略同じドーズ量とすればよい。
並列ｐｎ層６０は、半導体基板５のおもて面から見て、ｎ型領域６１とｐ型領域６２とを交互に繰り返す横方向（以下、第１方向とする）ｘと直交する横方向（以下、第２方向とする）ｙに延在するストライプ状に配置したレイアウトとしていてもよい（図９参照）。また、並列ｐｎ層６０は、半導体基板５のおもて面から見て、ｐ型領域６２をマトリクス状に配置し、ｐ型領域６２の周囲を囲むようにｎ型領域６１を配置したレイアウトとしてもよい（図１０，１１参照）。
ｐ型領域６２をマトリクス状に配置する場合、ｐ型領域６２の平面形状は、円形状であってもよいし、矩形状であってもよい。また、ｐ型領域６２をマトリクス状に配置する場合、ｐ型領域６２を第１，２方向ｘ，ｙにそれぞれ略等間隔に隣り合うように配置し、ｐ型領域６２の周囲を囲む格子状にｎ型領域６１を配置してもよい（図１０）。または、ｐ型領域６２を第１方向ｘに所定間隔で配置した列を、第２方向ｙに一列おきに他のｐ型領域６２が隣り合うように複数列配置してもよい（図１１）。
次に、一般的な方法により、半導体基板５のおもて面側にＭＯＳゲート構造、層間絶縁膜、ソース電極およびドレイン電極を形成する。図７に示すように、ＭＯＳゲート構造は、プレーナゲート構造である場合、ｐ型ベース領域７１、ｎ+型ソース領域７２、ｐ+型コンタクト領域７３、ゲート絶縁膜７４およびゲート電極７５からなる。ｐ型ベース領域７１は、半導体基板５のおもて面の表面層の、並列ｐｎ層６０の各ｐ型領域６２に深さ方向ｚに対向する位置にそれぞれ選択的に設けられ、対向するｐ型領域６２に接する。
ｎ+型ソース領域７２およびｐ+型コンタクト領域７３は、ｐ型ベース領域７１の内部にそれぞれ選択的に設けられている。ｎ+型ソース領域７２は、ｐ+型コンタクト領域７３よりもゲート電極７５寄りに設けられている。ゲート電極７５は、並列ｐｎ層６０のｎ型領域６１とｎ+型ソース領域７２とに挟まれた部分の表面上に、ゲート絶縁膜７４を介して設けられている。ゲート電極７５は、ゲート絶縁膜７４を介して並列ｐｎ層６０のｎ型領域６１の表面上にまで延在していてもよい。ゲート電極７５は、層間絶縁膜７６に覆われている。
ソース電極７７は、層間絶縁膜７６のコンタクトホールを介してｎ+型ソース領域７２およびｐ+型コンタクト領域７３に接する。ｎ型エピタキシャル層４の表面に不純物拡散用トレンチが形成されている場合、この不純物拡散用トレンチは、当該不純物拡散用トレンチの内部に埋め込まれたソース電極７７と、当該不純物拡散用トレンチの内壁に露出されたｎ+型ソース領域７２およびｐ+型コンタクト領域７３とのコンタクト（接触部）が当該内壁に沿って形成されるコンタクトトレンチとして機能する。ドレイン電極７８は、ｎ+型ドレイン領域となるｎ+型出発基板１０の裏面（半導体基板５の裏面）全面に設けられている。
図８に示すように、ＭＯＳゲート構造は、トレンチゲート構造である場合、ｐ型ベース領域８１、ゲートトレンチ８２、ゲート絶縁膜８３、ゲート電極８４、ｎ+型ソース領域８５およびｐ+型コンタクト領域８６からなる。ｐ型ベース領域８１は、デバイス領域１１（図１参照）において半導体基板５のおもて面の表面層全体に設けられ、並列ｐｎ層６０のｎ型領域６１およびｐ型領域６２に接する。ゲートトレンチ８２は、半導体基板５のおもて面からｐ型ベース領域８１を深さ方向ｚに貫通して並列ｐｎ層６０のｎ型領域６１に達する。
ゲートトレンチ８２の内部には、ゲート絶縁膜８３を介してゲート電極８４が設けられている。ｎ+型ソース領域８５およびｐ+型コンタクト領域８６は、ｐ型ベース領域８１の内部にそれぞれ選択的に設けられている。ｎ+型ソース領域８５は、ｐ+型コンタクト領域８６よりもゲート電極８４寄りに設けられている。ｎ+型ソース領域８５は、トレンチ８２の内壁のゲート絶縁膜８３を挟んでゲート電極８４に対向する。ゲート電極８４は、層間絶縁膜８７に覆われている。
ソース電極８８は、層間絶縁膜８７のコンタクトホールを介してｎ+型ソース領域８５およびｐ+型コンタクト領域８６に接する。ｎ型エピタキシャル層４の表面に不純物拡散用トレンチが形成されている場合、この不純物拡散用トレンチは、当該不純物拡散用トレンチの内部に埋め込まれたソース電極８８と、当該不純物拡散用トレンチの内壁に露出されたｎ+型ソース領域８５およびｐ+型コンタクト領域８とのコンタクトが当該内壁に沿って形成されるコンタクトトレンチとして機能する。ドレイン電極８９は、ｎ+型ドレイン領域となるｎ+型出発基板１０の裏面（半導体基板５の裏面）全面に設けられている。
その後、半導体基板５（半導体ウエハ）をスクライブライン１２に沿ってダイシング（切断）して個々のチップ状に個片化することで、ＳＪ−ＭＯＳＦＥＴが完成する。
以上、説明したように、実施の形態によれば、出発基板上に積層した１層目のｎ型エピタキシャル層の、並列ｐｎ層のｐ型領域の形成領域に対応した位置に、並列ｐｎ層のｐ型領域の幅よりも幅の狭い不純物拡散用トレンチを形成し、ｐ型不純物の１回のイオン注入により並列ｐｎ層のｐ型領域となるｐ型不純物領域を当該不純物拡散用トレンチの内壁に沿って形成する。不純物拡散用トレンチは、開口端の幅を底面の幅よりも狭くしたテーパー状の断面形状とする。このように１層目のｎ型エピタキシャル層に不純物拡散用トレンチを形成することで、その後、出発基板上に積層する２層目以降のｎ型エピタキシャル層の表面にも、１層目のｎ型エピタキシャル層の不純物拡散用トレンチに深さ方向に対向する位置に、１層目のｎ型エピタキシャル層の不純物拡散用トレンチの寸法（開口端の幅、底面の幅および深さ）に応じた寸法で生じる凹みからなる不純物拡散用トレンチを形成することができる。
したがって、実施の形態によれば、２層目以降のｎ型エピタキシャル層を積層するごと１回行うｐ型不純物のイオン注入においても、並列ｐｎ層のｐ型領域となるｐ型不純物領域をそれぞれ対応するｎ型エピタキシャル層の不純物拡散用トレンチの内壁に沿って形成することができる。このように、出発基板上に積層する複数のｎ型エピタキシャル層にそれぞれ不純物拡散用トレンチの内壁に沿ってｐ型不純物領域を形成することで、ｐ型不純物の１回のイオン注入により並列ｐｎ層のｐ型領域となるｐ型不純物領域をｎ型エピタキシャル層の表面層に形成する従来方法１よりも、熱拡散処理において当該ｐ型不純物領域を縦方向に深く延在させることができ、かつ当該ｐ型不純物領域の横方向への延在を抑制することができる。これにより、当該ｐ型不純物領域が縦方向に熱拡散されてなるｐ型拡散領域同士が縦方向に連結されてなる、縦方向に垂直に延在する高アスペクト比のｐ型領域で並列ｐｎ層を形成することができる。このため、耐圧とオン抵抗とのトレードオフ関係を改善させることができる。
（実施例１）
次に、不純物拡散用トレンチ３１〜３３の内壁に沿って形成されたｐ型不純物領域５１〜５３が熱拡散処理により延在してなるｐ型拡散領域５１’〜５３’の拡散深さｄ１について検証した。図１２は、実施例１の不純物拡散用トレンチの内壁に沿って形成されたｐ型不純物領域の熱拡散処理後のｐ型不純物濃度プロファイルをシミュレーションした結果を示す特性図である。図１３は、従来例１のｐ型不純物領域の熱拡散処理後のｐ型不純物濃度プロファイルをシミュレーションした結果を示す特性図である。図１４は、従来例１の半導体装置の構造を示す断面図である。
上述した実施の形態にかかる半導体装置の製造方法にしたがって、ｐ型不純物としてボロンをイオン注入４２してｎ型エピタキシャル層１の内部に不純物拡散用トレンチ３１の内壁に沿ってｐ型不純物領域５１を形成した後に、熱拡散処理により当該ｐ型不純物領域５１を延在させて形成したｐ型拡散領域５１’で得られるｐ型不純物濃度プロファイルをシミュレーションした結果を図１２に示す（以下、実施例１とする）。図１２のハッチング部分がｐ型拡散領域５１’である。
比較として、従来方法１を用いて、ｐ型不純物のイオン注入１３２によりｎ型エピタキシャル層１０１のおもて面の表面層にｐ型不純物領域１４１を形成した後に、熱拡散処理により当該ｐ型不純物領域１４１を延在させて形成したｐ型拡散領域１４１’で得られるｐ型不純物濃度プロファイルをシミュレーションした結果を図１３に示す（以下、従来例１とする）。従来例１の、不純物拡散用トレンチを形成しないこと以外の条件は実施例１と同じである。図１３のハッチング部分がｐ型拡散領域１４１’である。
図１２，１３に示す結果より、従来例１では、横方向に延在したｐ型拡散領域１４１’が形成されたのに対し、実施例１においては、不純物拡散用トレンチ３１の底面付近においてｐ型不純物領域５１を縦方向へ延在させることができ、その拡散深さＸｊを従来例１のｐ型拡散領域１４１’の拡散深さＸｊ’よりも縦方向に深くすることができることが確認された。これにより、実施例１において、ｐ型拡散領域５１’〜５３’が連結されてなるｐ型領域６２を従来例１よりも縦方向に延びた状態にすることができることが確認された。すなわち、並列ｐｎ層６０のｎ型領域６１の幅（電流経路の幅）が縦方向に略一様になる。
具体的には、実施例１においては、図７に示すように、ｐ型拡散領域５１’〜５３’が連結されてなるｐ型領域６２と、隣り合うｐ型領域６２間に挟まれた部分（すなわちｎ型領域６１）と、のｐｎ接合面が半導体基板５のおもて面に対してほぼ垂直であることが確認された。それに対して、図１４に示すように、従来例１では、ｐ型拡散領域１４１’〜１４３’が連結されてなるｐ型領域１５２と、隣り合うｐ型領域１５２間に挟まれた部分（すなわちｎ型領域１５１）と、のｐｎ接合面が波打った状態になることが確認された。すなわち、並列ｐｎ層１５０のｎ型領域１５１の幅（電流経路の幅）が局所的に狭くなる。
図１４に示す従来例１のＭＯＳゲート構造は、図７に示す実施例１と同じプレーナゲート構造である。すなわち、従来例１のｐ型ベース領域１９１、ｎ+型ソース領域１９２、ｐ+型コンタクト領域１９３、ゲート絶縁膜１９４、ゲート電極１９５、層間絶縁膜１９６、ソース電極１９７およびドレイン電極１９８の構成は、実施例１のｐ型ベース領域７１、ｎ+型ソース領域７２、ｐ+型コンタクト領域７３、ゲート絶縁膜７４およびゲート電極７５、層間絶縁膜７６、ソース電極７７およびドレイン電極７８と同様である。
また、ｎ型エピタキシャル層１上に堆積する２層目以降のｎ型エピタキシャル層の不純物拡散用トレンチの内壁に沿って形成されたｐ型拡散領域についても、実施例１とほぼ同様のシミュレーション結果が得られる。また、実施例１のｐ型拡散領域５１’の拡散深さＸｊは、ｎ型エピタキシャル層１の露出面からの拡散深さであり、上述した実施の形態にかかる半導体装置の製造方法においてｎ型エピタキシャル層４を堆積した後に行う熱拡散処理後のｐ型拡散領域５１’〜５３’の拡散深さｄ１の略半分の深さに相当する。
ここでは、ｎ型エピタキシャル層１，１０１の厚さｔ１、ｔ１０１を４．０μｍとした。また、不純物拡散用トレンチ３１の開口端の幅ｗ１１を０．８μｍとし、不純物拡散用トレンチ３１の深さｄ１１を１．５μｍとし、不純物拡散用トレンチ３１の側壁と不純物拡散用トレンチ３１の底面の延長線とのなす角度θを８７°としたが、これら不純物拡散用トレンチ３１の各寸法が上述した範囲内であれば、実施例と同様の効果が得られることが本発明者により確認されている。
（実施例２）
次に、並列ｐｎ層６０のチャージバランスと耐圧とオン抵抗との関係について検証した。図１５は、実施例２にかかる半導体装置のＴＣＡＤ（Ｔｅｃｈｎｏｌｏｇｙ Ｃｏｍｐｕｔｅｒ−Ａｉｄｅｄ Ｄｅｓｉｇｎ）シミュレーションモデルを示す断面図である。図１６は、従来例２の半導体装置のＴＣＡＤシミュレーションモデルを示す断面図である。図１７は、従来例２の並列ｐｎ層のチャージバランスと耐圧との関係を示す特性図である。図１８は、従来例２の耐圧とオン抵抗との関係を示す特性図である。
図１５，１６では、ゲート絶縁膜、ソース電極およびドレイン電極を図示省略する。図１７の横軸の中心が並列ｐｎ層のｎ型領域とｐ型領域とのチャージバランスである。図１７の縦軸および図１８の横軸に、従来例２の並列ｐｎ層１５０のｎ型領域１５１とｐ型領域１５２とがチャージバランスであるときの耐圧を１．００として規格化した耐圧を示す。図１８の縦軸に、従来例２の並列ｐｎ層１５０のｎ型領域１５１とｐ型領域１５２とがチャージバランスであるときのオン抵抗を１．００として規格化したオン抵抗を示す。
上述した実施の形態にかかる半導体装置の製造方法にしたがって作製される半導体装置の構造を備えたトレンチゲート型ＭＯＳＦＥＴの並列ｐｎ層６０のＴＣＡＤシミュレーションモデル（図６，８参照。以下、実施例２とする）を図１５に示す。実施例２においては、ｎ+型出発基板１０上に、不純物拡散用トレンチの形成およびｐ型不純物のイオン注入を行う９つのｎ型エピタキシャル層と、当該ｐ型不純物のイオン注入を行わない最上層の１つのエピタキシャル層と、を積層して半導体基板５とした。並列ｐｎ層６０のｐ型領域６２の繰り返しピッチｗ３を６μｍとし、半導体基板５のエピタキシャル層部分の厚さ（すなわち１０層のｎ型エピタキシャル層の総厚さ）ｔ１１を４５μｍとした。実施例２においては、実施例１と同様に、並列ｐｎ層６０のｎ型領域６１の幅が縦方向に一様である。
比較として、従来方法１により作製される半導体装置の構造を備えたトレンチゲート型ＭＯＳＦＥＴの並列ｐｎ層１５０のＴＣＡＤシミュレーションモデル（図２３参照、以下、従来例２とする）を図１６に示す。従来例２において、半導体基板１０５を構成するｎ型エピタキシャル層の積層数、ＭＯＳゲート構造、並列ｐｎ層１５０のｐ型領域１５２の繰り返しピッチｗ２０３、および、半導体基板１０５のエピタキシャル層部分の厚さ（すなわち１０層のｎ型エピタキシャル層の総厚さ）ｔ１１１は実施例２と同様である。従来例２では、従来例１と同様に、並列ｐｎ層１５０のｎ型領域１５１の幅が局所的に狭くなっている。
図１７に示す結果より、実施例２は、チャージバランスおよびチャージアンバランスな状態のいずれにおいても、並列ｐｎ層のｎ型領域とｐ型領域と平均不純物量差が同条件の従来例２よりも耐圧を向上させることができることが確認された。図１７において、実施例２および従来例２ともに、３つのデータ点のうち、真ん中のデータ点（ｐ型不純物量≒ｎ型不純物量、図１７には「ｐ≒ｎ」と図示）がチャージバランスな状態であり、左のデータ点（ｐ型不純物量＜ｎ型不純物量、図１７には「ｐ＜ｎ」と図示）および右のデータ点（ｐ型不純物量＞ｎ型不純物量、図１７には「ｐ＞ｎ」と図示）がチャージアンバランスな状態である。
図１８に示す結果より、実施例２は、チャージバランスおよびチャージアンバランスな状態のいずれにおいても、並列ｐｎ層のｎ型領域とｐ型領域と平均不純物量差が同条件の従来例２よりも耐圧とオン抵抗とのトレードオフ関係を改善させることができることが確認された。図１８において、矢印Ａの指し示す方向が耐圧とオン抵抗とのトレードオフ関係が改善される方向である。
チャージバランスとは、並列ｐｎ層のｎ型領域とｐ型領域との平均不純物量が略同じ場合である。チャージアンバランスとは、並列ｐｎ層のｎ型領域とｐ型領域との平均不純物量が異なる場合である。図示省略するが、上述した実施の形態にかかる半導体装置の製造方法にしたがって作製される半導体装置の構造を備えたプレーナゲート型ＭＯＳＦＥＴにおいても実施例２と同様の効果が得られる。
以上において本発明は、上述した実施の形態に限らず、本発明の趣旨を逸脱しない範囲で種々変更可能である。例えば、上述した実施の形態においては、並列ｐｎ層のｎ型領域とｐ型領域の各幅を同じとした場合を例に説明しているが、並列ｐｎ層のｎ型領域とｐ型領域との幅を異ならせてもよい。並列ｐｎ層のｎ型領域とｐ型領域との幅が異なる場合、例えば、並列ｐｎ層のｎ型領域およびｐ型領域の各平均不純物量が略同じになるようにそれぞれの不純物濃度を設定することでチャージバランスとすることができる。
また、本発明は、出発基板上に積層する複数のｎ型エピタキシャル層をそれぞれ異なる厚さとしてもよいし、出発基板と並列ｐｎ層を形成するｎ型エピタキシャル層との間にｎ型バッファ層となるｎ型エピタキシャル層を積層してもよい。また、本発明は、半導体材料として珪素（Ｓｉ）や炭化珪素（ＳｉＣ）を用いることができる。半導体材料として例えば不純物が拡散しにくい炭化珪素を用いた場合、並列ｐｎ層のｐ型領域（またはｎ型領域およびｐ型領域）となる不純物領域を縦方向に延在させるために行う熱拡散処理の処理時間を短縮することができる。
また、並列ｐｎ層のｐ型領域を形成するためのイオン注入のドーパントには、ボロンやアルミニウム（Ａｌ）等の一般的なアクセプタを用いればよい。並列ｐｎ層のｎ型領域を形成するためのイオン注入のドーパントや、ｎ型エピタキシャル層をエピタキシャル成長させる際にドープするドーパントには、リン（Ｐ）や砒素（Ａｓ）等の一般的なドナーを用いればよい。また、本発明は、導電型（ｎ型、ｐ型）を反転させても同様に成り立つ。
以上のように、本発明にかかる半導体装置の製造方法は、多段エピタキシャル方式により製造される並列ｐｎ層を備えた超接合半導体装置に有用である。
１〜４ ｎ型エピタキシャル層
５ 半導体基板
１０ ｎ+型出発基板
１１ デバイス領域
１２ スクライブライン
２１〜２４ アライメントマーク用トレンチ
３１〜３３ 不純物拡散用トレンチ
４１，４３ レジストマスク
４１ａ レジストマスクの開口部
４２，４４ イオン注入
５１〜５３ ｐ型不純物領域
５１’〜５３’ ｐ型拡散領域
６０ 並列ｐｎ層
６１ 並列ｐｎ層のｎ型領域
６２ 並列ｐｎ層のｐ型領域
７１，８１ ｐ型ベース領域
７２，８５ ｎ+型ソース領域
７３，８６ ｐ+型コンタクト領域
７４，８３ ゲート絶縁膜
７５，８４ ゲート電極
７６，８７ 層間絶縁膜
７７，８８ ソース電極
７８．８９ ドレイン電極
８２ ゲートトレンチ
ｄ１ ｐ型拡散領域の拡散深さ
ｄ１０ 並列ｐｎ層のｐ型領域の厚さ
ｄ１１〜ｄ１３ 不純物拡散用トレンチの深さ
ｔ１，ｔ２ ｎ型エピタキシャル層の厚さ
ｔ１１ 半導体基板のエピタキシャル層部分の厚さ
ｗ１ ｐ型拡散領域の幅
ｗ１０ 並列ｐｎ層のｐ型領域の幅
ｗ１１ 不純物拡散用トレンチの開口端の幅
ｗ１１’ 不純物拡散用トレンチの底面の幅
ｗ１２，ｗ１３ 不純物拡散用トレンチの開口端の幅
ｗ２ ｎ型エピタキシャル層の、隣り合うｐ型領域間に挟まれた部分の幅
ｗ２１ アライメントマーク用トレンチの開口端の幅
ｗ２１’ アライメントマーク用トレンチの底面の幅
ｗ３ 並列ｐｎ層のｎ型領域とｐ型領域との繰り返しピッチ
ｗ３１ 不純物拡散用トレンチのピッチ
ｗ４１ レジストマスクの開口部の開口幅
ｗ５１ ｐ型不純物領域の幅
ｘ 半導体基板のおもて面に平行な方向（第１方向：横方向）
ｙ 半導体基板のおもて面に平行な方向で、かつ第１方向と直交する方向（第２方向：横方向）
ｚ 半導体基板の深さ方向（縦方向）
θ 不純物拡散用トレンチの側壁と不純物拡散用トレンチの底面の延長線とのなす角度

Claims (5)

  1. 第１導電型領域と第２導電型領域とを交互に繰り返し配置してなる並列ｐｎ層を備えた半導体装置の製造方法であって、
    半導体基板の上に、複数の第１導電型エピタキシャル層をエピタキシャル成長させて積層する成長工程と、
    前記成長工程において前記第１導電型エピタキシャル層を積層させるごとに、前記第１導電型エピタキシャル層に第２導電型不純物をイオン注入して、前記第１導電型エピタキシャル層の内部に第２導電型不純物領域を形成する注入工程と、
    前記成長工程において１層目の前記第１導電型エピタキシャル層をエピタキシャル成長させた後、前記注入工程を行う前に、１層目の前記第１導電型エピタキシャル層の表面から所定深さに達する第１トレンチを形成するトレンチ形成工程と、
    複数の前記第１導電型エピタキシャル層にそれぞれ形成された前記第２導電型不純物領域を熱処理により拡散させて、前記第２導電型不純物領域同士を深さ方向に連結してなる前記第２導電型領域を形成する熱処理工程と、
    を含み、
    前記成長工程では、２層目以降の前記第１導電型エピタキシャル層をエピタキシャル成長させる際に、最表面層となる前記第１導電型エピタキシャル層の表面に、下層の前記第１導電型エピタキシャル層の前記第１トレンチに応じて形成される凹みにより形成する新たな前記第１トレンチを形成し、
    前記注入工程では、
    前記成長工程において前記第１導電型エピタキシャル層を積層させるごとに、
    前記第１導電型エピタキシャル層の表面に、前記第１トレンチの幅よりも広い幅で前記第１トレンチを露出する開口部を有する第１マスクを形成する工程と、
    前記第１マスクを用いて前記第２導電型不純物をイオン注入し、前記第１トレンチの内壁に沿って前記第２導電型不純物領域を形成する工程と、を行うことを特徴とする半導体装置の製造方法。
  2. 前記トレンチ形成工程では、ドライエッチングにより前記第１トレンチを形成することを特徴とする請求項１に記載の半導体装置の製造方法。
  3. 前記トレンチ形成工程では、開口端の幅が底面の幅よりも狭い前記第１トレンチを形成することを特徴とする請求項２に記載の半導体装置の製造方法。
  4. 前記熱処理工程では、前記第２導電型領域と、複数の前記第１導電型エピタキシャル層の、前記第２導電型領域の間に挟まれた部分からなる前記第１導電型領域と、を交互に繰り返し配置してなる前記並列ｐｎ層を形成することを特徴とする請求項１〜３のいずれか一つに記載の半導体装置の製造方法。
  5. 前記トレンチ形成工程では、前記並列ｐｎ層を形成するデバイス領域に前記第１トレンチを形成するとともに、前記デバイス領域の周囲を囲む領域にアライメントマーク用の第２トレンチを形成することを特徴とする請求項１〜４のいずれか一つに記載の半導体装置の製造方法。
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