JP2013219163A - 炭化珪素半導体装置およびその製造方法 - Google Patents

炭化珪素半導体装置およびその製造方法 Download PDF

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Abstract

【課題】小さいオン抵抗と大きい耐圧との間のトレードオフをより改善する。
【解決手段】第１の導電型を有する炭化珪素基板１０の第１の面Ｐ１上に、側壁を有するトレンチＴＲが設けられている。第１の領域４１は、第１の面Ｐ１上に設けられており、第２の導電型を有する。第２の領域４２は、第１の領域４１上に設けられており、第１の領域４１によって炭化珪素基板１０から隔てられている。また第２の領域４２は第１の導電型を有する。電荷補償領域２０はトレンチＴＲの側壁上に設けられている。また電荷補償領域２０は第２の導電型を有する。ゲート絶縁膜５２は第１の面Ｐ１上において第１の領域４１上に設けられている。第１の主電極６１は第１の領域４１上に設けられている。第２の主電極６２は炭化珪素基板１０の第２の面Ｐ２上に設けられている。
【選択図】図１

Description

この発明は、炭化珪素半導体装置およびその製造方法に関するものである。
シリコン（Ｓｉ）半導体を用いた電力用半導体装置の中には、小さいオン抵抗と大きい耐圧との間のトレードオフを改善するために、いわゆるスーパージャンクション構造を有するものがある。この構造は、たとえば、Ｇ． Ｄｅｂｏｙ ｅｔ ａｌ. ”Ａ ｎｅｗ ｇｅｎｅｒａｔｉｏｎ ｏｆ ｈｉｇｈ ｖｏｌｔａｇｅ ＭＯＳＦＥＴｓ ｂｒｅａｋｓ ｔｈｅ ｌｉｍｉｔ ｌｉｎｅ ｏｆ Ｓｉｌｉｃｏｎ”, ＩＥＤＭ Ｔｅｃｈ. Ｄｉｇ． （１９９８）， ｐｐ．６８３−６８５（非特許文献１）に示されている。この文献によれば、スーパジャンクション構造の製造工程において拡散工程が用いられている。
Ｇ． Ｄｅｂｏｙ ｅｔ ａｌ. "Ａ ｎｅｗ ｇｅｎｅｒａｔｉｏｎ ｏｆ ｈｉｇｈ ｖｏｌｔａｇｅ ＭＯＳＦＥＴｓ ｂｒｅａｋｓ ｔｈｅ ｌｉｍｉｔ ｌｉｎｅ ｏｆ Ｓｉｌｉｃｏｎ", ＩＥＤＭ Ｔｅｃｈ. Ｄｉｇ． （１９９８）， ｐｐ．６８３−６８５
一方、上記トレードオフをより改善するため、Ｓｉ半導体に代わって、炭化珪素（ＳｉＣ）半導体などのワイドバンドギャップ半導体を用いることが検討されている。この場合、Ｓｉと異なりＳｉＣ中では不純物の拡散が生じにくいことから、上記文献の方法はＳｉＣ半導体に対しては必ずしも適していない。
本発明は、上記のような課題を解決するために成されたものであり、その目的は炭化珪素半導体装置において、小さいオン抵抗と大きい耐圧との間のトレードオフをより改善することである。
本発明の炭化珪素半導体装置は、炭化珪素基板と、第１の領域と、第２の領域と、電荷補償領域と、ゲート絶縁膜と、ゲート電極と、第１の主電極と、第２の主電極とを有する。炭化珪素基板は第１の導電型を有する。また炭化珪素基板は、第１の面と、第１の面と反対の第２の面とを有する。第１の面上に、側壁を有するトレンチが設けられている。第１の領域は炭化珪素基板の第１の面上に設けられている。また第１の領域は、第１の導電型と異なる第２の導電型を有する。第２の領域は第１の領域上に設けられている。また第２の領域は第１の領域によって炭化珪素基板から隔てられている。また第２の領域は第１の導電型を有する。電荷補償領域はトレンチの側壁上に設けられている。また電荷補償領域は第２の導電型を有する。ゲート絶縁膜は第１の面上において第１の領域上に設けられている。ゲート電極はゲート絶縁膜上に設けられている。第１の主電極は第１の領域上に設けられている。第２の主電極は第２の面上に設けられている。
この装置によれば、電荷補償領域によってスーパージャンクション構造が設けられる。これにより、小さいオン抵抗と大きい耐圧との間のトレードオフを改善することができる。
またこの電荷補償領域がトレンチの側壁に形成される。よって、スーパージャンクション構造の深さに対応したトレンチを設けることで、深いスーパージャンクション構造を容易に形成することができる。
好ましくは、トレンチは底面を有し、電荷補償領域は底面上の部分を含む。これにより半導体装置の耐圧をより高めることができる。
好ましくは、第１の領域と電荷補償領域とがつながっている。これにより電荷補償領域の電位を安定化することができる。
炭化珪素半導体装置は、トレンチを充填する充填部を有してもよく、第１の主電極は充填部上の部分を含んでもよい。これにより第１の主電極の形成が容易となる。
トレンチは内部に空洞を有してもよい。これによりトレンチを充填する工程を省略することができる。
好ましくは第１の面は｛０−３３−８｝面を少なくとも部分的に有する。これによりチャネル抵抗を小さくすることができる。よって半導体装置のオン抵抗を小さくすることができる。
本発明の炭化珪素半導体装置の製造方法は次の工程を有する。第１の導電型を有し、第１の面と、第１の面と反対の第２の面とを有する炭化珪素基板が準備される。炭化珪素基板の第１の面上に、側壁を有するトレンチが形成される。トレンチの側壁上に、第１の導電型と異なる第２の導電型を有する電荷補償領域が形成される。炭化珪素基板の第１の面上に、第２の導電型を有する第１の領域が形成される。第１の領域上に、第１の領域によって炭化珪素基板から隔てられ、第１の導電型を有する第２の領域が形成される。第１の面上において第１の領域上にゲート絶縁膜が形成される。ゲート絶縁膜上にゲート電極が形成される。第１の領域上に第１の主電極が形成される。第２の面上に第２の主電極が形成される。
この製造方法によれば、スーパージャンクション構造を設けるための電荷補償領域がトレンチの側壁に形成される。よって、スーパージャンクション構造の深さに対応したトレンチを設けることで、深いスーパージャンクション構造を容易に形成することができる。
電荷補償領域が形成された後に、第１の面上の電荷補償領域が除去されてもよい。これにより不必要な電荷補償領域が除去される。第１の面上の電荷補償領域が除去される場合に、第１の面上において研磨が行われてもよい。これにより表面を平坦化することができる。この研磨が行われる前にトレンチ内が充填されてもよい。これによりトレンチ近傍における炭化珪素基板の第１の面の過度の研磨を抑制することができる。
電荷補償領域が形成される際に、第２の導電型を有する炭化珪素のエピタキシャル成長が行われてもよい。これにより、電荷補償領域をエピタキシャル成長によって形成することができる。
電荷補償領域が形成される際に、トレンチの側壁上に、第２の導電型を付与するための不純物イオンが注入されてもよい。これにより、電荷補償領域をイオン注入によって形成することができる。
上述したように、本発明によれば、小さいオン抵抗と大きい耐圧との間のトレードオフをより改善することができる。
本発明の実施の形態１における炭化珪素半導体装置の構成を概略的に示す部分断面図である。 図１の炭化珪素半導体装置の製造方法の第１工程を概略的に示す部分断面図である。 図１の炭化珪素半導体装置の製造方法の第２工程を概略的に示す部分断面図である。 図１の炭化珪素半導体装置の製造方法の第３工程を概略的に示す部分断面図である。 図１の炭化珪素半導体装置の製造方法の第４工程を概略的に示す部分断面図である。 図１の炭化珪素半導体装置の製造方法の第５工程を概略的に示す部分断面図である。 図１の炭化珪素半導体装置の製造方法の第６工程を概略的に示す部分断面図である。 図１の炭化珪素半導体装置の製造方法の第７工程を概略的に示す部分断面図である。 図１の炭化珪素半導体装置の製造方法の第８工程を概略的に示す部分断面図である。 図１の炭化珪素半導体装置の製造方法の第９工程を概略的に示す部分断面図である。 図１の炭化珪素半導体装置の製造方法の第１０工程を概略的に示す部分断面図である。 図４の変形例を示す部分断面図である。 本発明の実施の形態２における炭化珪素半導体装置の構成を概略的に示す部分断面図である。 本発明の実施の形態１または２におけるチャネル面の例を示す部分断面図である。
以下、本発明の実施の形態について図に基づいて説明する。なお、以下の図面において、同一または相当する部分には同一の参照番号を付し、その説明は繰り返さない。また、本明細書中においては、個別面を（）、集合面を｛｝でそれぞれ示している。また、負の指数については、結晶学上、”−”（バー）を数字の上に付けることになっているが、本明細書中では、数字の前に負の符号を付けている。
（実施の形態１）
図１に示すように、本実施の形態のＭＯＳＦＥＴ９１（炭化珪素半導体装置）は、エピタキシャル基板１０（炭化珪素基板）と、ｐボディ領域４１と、ｎ領域４２と、電荷補償領域２０と、充填部３０と、絶縁膜５０と、ゲート電極６０と、ソース電極６１（第１の主電極）と、ドレイン電極６２（第２の主電極）とを有する。絶縁膜５０はトレンチ絶縁膜５１およびゲート絶縁膜５２を有する。
エピタキシャル基板１０は、炭化珪素から作られており、ｎ型（第１導電型）を有する。またエピタキシャル基板１０は、単結晶基板１１と、その上に設けられたｎドリフト層１２（エピタキシャル層）とを有する。またエピタキシャル基板１０は、上面Ｐ１（第１の面）と、下面Ｐ２（第１の面と反対の第２の面）とを有する。上面Ｐ１はｎドリフト層１２の側に設けられ、下面Ｐ２は単結晶基板１１の側に設けられている。好ましくは上面Ｐ１は｛０−３３−８｝面を少なくとも部分的に有する。
上面Ｐ１上には、側壁を有するトレンチＴＲが設けられている。側壁は、トレンチＴＲの内面の少なくとも一部を構成している。本実施の形態においては内面の一部として底面が設けられている。トレンチＴＲの内面はトレンチ絶縁膜５１によって覆われている。トレンチＴＲは充填部３０によって充填されている。充填部３０は、たとえばポリシリコンから作られている。
ｐボディ領域４１は、ｐ型（第１導電型と異なる第２導電型）を有する。またｐボディ領域４１（第１の領域）はエピタキシャル基板１０の上面Ｐ１上に設けられている。ｐボディ領域４１と電荷補償領域２０とがつながっている。
ｎ領域４２はｎ型を有する。またｎ領域４２（第２の領域）はｐボディ領域４１上に設けられている。またｎ領域４２はｐボディ領域４１によってエピタキシャル基板１０から隔てられている。
電荷補償領域２０はｐ型を有する。また電荷補償領域２０はトレンチＴＲの側壁上に設けられている。好ましくは電荷補償領域２０はトレンチＴＲの底面上にも設けられている。
ゲート絶縁膜５２は上面Ｐ１上においてｐボディ領域４１上に設けられている。ゲート絶縁膜５２は、たとえばシリコン酸化膜から作られている。ゲート電極６０はゲート絶縁膜５２上に設けられている。
ソース電極６１はｐボディ領域４１上に設けられたオーミック電極である。ソース電極６１は充填部３０上の部分を含む。ドレイン電極６２は下面Ｐ２上に設けられたオーミック電極である。
次にＭＯＳＦＥＴ９１の製造方法について説明する。
図２に示すようにエピタキシャル基板１０が準備される。具体的には、単結晶基板１１上にｎドリフト層１２がエピタキシャル成長によって形成される。この形成は、たとえばＣＶＤ法によって行われる。
図３に示すように、エピタキシャル基板１０の上面Ｐ１上に、側壁を有するトレンチＴＲが形成される。トレンチＴＲの形成は、たとえば、マスク（図示せず）を用いたドライエッチングによって行われる。
図４に示すように、トレンチＴＲの内面上に、ｐ型を有する電荷補償領域２０が形成される。本実施の形態においては、この形成は、ｐ型を有する炭化珪素のエピタキシャル成長によって行われる。このエピタキシャル成長は、たとえばＣＶＤ法によって行われる。
図５に示すように、トレンチＴＲ内が仮充填部８０によって充填される。仮充填部８０は、好ましくは、液状材料の塗布および硬化によって作られる。仮充填部８０は、たとえばポリイミドから作られる。
図６および図７に示すように、上面Ｐ１上において研磨が行われる。これにより上面Ｐ１上の電荷補償領域２０が除去される。この研磨は、たとえば、ＣＭＰ法によって行われる。
図８に示すように、エピタキシャル基板１０の上面Ｐ１上にｐボディ領域４１およびｎ領域４２が形成される。次に仮充填部８０が除去される（図９）。次に導電型不純物を活性化するための熱処理が行われる。
図１０に示すように、絶縁膜５０が形成される。これにより、上面Ｐ１上においてｐボディ領域４１上にゲート絶縁膜５２が形成される。またトレンチ絶縁膜５１が形成される。
図１１に示すように、トレンチＴＲ内が充填部３０によって充填される。
再び図１を参照して、ゲート絶縁膜５２上にゲート電極６０が形成される。またｐボディ領域４１上にソース電極６１が形成される。また下面Ｐ２上にドレイン電極６２が形成される。以上によりＭＯＳＦＥＴ９１が得られる。
本実施の形態によれば、図１に示すように、電荷補償領域２０によってスーパージャンクション構造が設けられる。これにより、小さいオン抵抗と大きい耐圧との間のトレードオフを改善することができる。
また電荷補償領域２０がトレンチＴＲの側壁に形成される。よって、スーパージャンクション構造の深さに対応したトレンチＴＲを設けることで、深いスーパージャンクション構造を容易に形成することができる。
またトレンチＴＲは底面を有し、電荷補償領域２０は底面上の部分を含む。これによりＭＯＳＦＥＴ９１の耐圧をより高めることができる。
またｐボディ領域４１と電荷補償領域２０とがつながっている。これにより電荷補償領域２０の電位を安定化することができる。
またソース電極６１は充填部３０上の部分を含んでもよい。これによりソース電極６１の形成が容易となる。またこの場合、図１に示すように、トレンチＴＲ上を横断するソース電極６１が設けられてもよい。
好ましくは上面Ｐ１は｛０−３３−８｝面を少なくとも部分的に有する。これによりチャネル抵抗を小さくすることができる。よってＭＯＳＦＥＴ９１のオン抵抗を小さくすることができる。
またＭＯＳＦＥＴ９１の製造方法において、図４に示すように電荷補償領域２０が形成された後に、図７に示すように上面Ｐ１上の電荷補償領域２０が除去される。これにより不必要な電荷補償領域２０が除去される。このように上面Ｐ１上の電荷補償領域２０が除去される場合に、上面Ｐ１上において研磨が行われる。これにより表面を平坦化することができる。このように研磨が行われる前にトレンチＴＲ内が仮充填部８０によって充填される（図５）。これによりトレンチＴＲ近傍におけるエピタキシャル基板１０の上面Ｐ１の過度の研磨を抑制することができる。
また電荷補償領域２０が形成される際に、ｐ型を有する炭化珪素のエピタキシャル成長が行われる。これにより、電荷補償領域２０をエピタキシャル成長によって形成することができる。
（実施の形態２）
図１２に示すように、本実施の形態においては電荷補償領域２０が形成される際に、エピタキシャル成長（図４）の代わりに、図１２の矢印ＩＢに示すように、トレンチＴＲの内面上に、ｐ型を付与するための不純物イオンが注入される。これにより、電荷補償領域２０をイオン注入によって形成することができる。不純物イオンは、たとえばＡｌイオンである。またイオンビームの方向は、図１２に示すように斜め方向とされる。またイオンビームの角度は、イオンビームがトレンチＴＲの側壁だけでなく底面にも達するように選択される。
なお、上記以外の構成については、上述した実施の形態１の構成とほぼ同じであるため、同一または対応する要素について同一の符号を付し、その説明を繰り返さない。
（実施の形態３）
図１３に示すように、本実施の形態のＭＯＳＦＥＴ９２（炭化珪素半導体装置）のトレンチＴＲは、内部に空洞を有する。すなわち充填部３０（図１）が設けられていない。またＭＯＳＦＥＴ９２は、ソース電極６１ｖを有する。ソース電極６１ｖはトレンチＴＲ上には位置していない。
上記以外の構成については、上述した実施の形態１の構成とほぼ同じであるため、同一または対応する要素について同一の符号を付し、その説明を繰り返さない。
本実施の形態によれば、充填部３０（図１）を形成する工程を省略しつつ、空洞上にソース電極が配置されることを避けることができる。
なお本実施の形態の構成に充填部３０（図１）が付加されてもよい。
（付記）
上記各実施の形態における上面Ｐ１は、特定の面方位を部分的に有する複合面ＣＰ（図１４）であってもよい。ここで、特定の面方位とは、｛０−３３−８｝面であり、より特定的には、（０−３３−８）面、（３０−３−８）面、（−３３０−８）面、（０３−３−８）面、（−３０３−８）面および（３−３０−８）面のいずれかである。また複合面ＣＰとは、微視的に見た場合に、部分ＰＡと、部分ＰＡの面方位と異なる面方位を有する部分ＰＢとを含む面である。ここで「微視的」とは、原子間隔程度の寸法を考慮することを意味する。たとえば、部分ＰＡおよびＰＢの各々は、部分ＰＡおよびＰＢが互いに隣り合う方向（周期方向）において、原子間隔の２倍程度の幅寸法を有し、周期方向と交差する方向において、原子間隔に比して十分に大きな寸法を有するものであってもよい。
また上記各実施の形態におけるｎ型およびｐ型が入れ替えられた構成が用いられてもよい。この場合ＭＯＳＦＥＴ９１または９２はｎチャネル型ではなくｐチャネル型である。またＭＯＳＦＥＴ以外のＭＩＳＦＥＴが用いられてもよい。
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の特許請求の範囲は上記した説明ではなくて請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
１０ エピタキシャル基板（炭化珪素基板）、１１ 単結晶基板、１２ ドリフト層（エピタキシャル層）、２０ 電荷補償領域、３０ 充填部、４１ ｐボディ領域（第１の領域）、４２ ｎ領域（第２の領域）、５０ 絶縁膜、５１ トレンチ絶縁膜、５２ ゲート絶縁膜、６０ ゲート電極、６１，６１ｖ ソース電極、６２ ドレイン電極、８０ 仮充填部、９１，９２ ＭＯＳＦＥＴ（炭化珪素半導体装置）、ＴＲ トレンチ。

Claims (12)

  1. 第１の導電型を有し、第１の面と、前記第１の面と反対の第２の面とを有する炭化珪素基板を備え、前記第１の面上に、側壁を有するトレンチが設けられており、さらに
    前記炭化珪素基板の前記第１の面上に設けられ、前記第１の導電型と異なる第２の導電型を有する第１の領域と、
    前記第１の領域上に設けられ、前記第１の領域によって前記炭化珪素基板から隔てられ、前記第１の導電型を有する第２の領域と、
    前記トレンチの前記側壁上に設けられ、前記第２の導電型を有する電荷補償領域と、
    前記第１の面上において前記第１の領域上に設けられたゲート絶縁膜と、
    前記ゲート絶縁膜上に設けられたゲート電極と、
    前記第１の領域上に設けられた第１の主電極と、
    前記第２の面上に設けられた第２の主電極とを備える、炭化珪素半導体装置。
  2. 前記トレンチは底面を有し、前記電荷補償領域は前記底面上の部分を含む、請求項１に記載の炭化珪素半導体装置。
  3. 前記第１の領域と前記電荷補償領域とがつながっている、請求項１または２に記載の炭化珪素半導体装置。
  4. 前記トレンチを充填する充填部をさらに備え、前記第１の主電極は前記充填部上の部分を含む、請求項１〜３のいずれか１項に記載の炭化珪素半導体装置。
  5. 前記トレンチは内部に空洞を有する、請求項１〜３のいずれか１項に記載の炭化珪素半導体装置。
  6. 前記第１の面は｛０−３３−８｝面を少なくとも部分的に有する、請求項１〜５のいずれか１項に記載の炭化珪素半導体装置。
  7. 第１の導電型を有し、第１の面と、前記第１の面と反対の第２の面とを有する炭化珪素基板を準備する工程と、
    前記炭化珪素基板の前記第１の面上に、側壁を有するトレンチを形成する工程と、
    前記トレンチの前記側壁上に、前記第１の導電型と異なる第２の導電型を有する電荷補償領域を形成する工程と、
    前記炭化珪素基板の前記第１の面上に、前記第２の導電型を有する第１の領域を形成する工程と、
    前記第１の領域上に、前記第１の領域によって前記炭化珪素基板から隔てられ、前記第１の導電型を有する第２の領域を形成する工程と、
    前記第１の面上において前記第１の領域上にゲート絶縁膜を形成する工程と、
    前記ゲート絶縁膜上にゲート電極を形成する工程と、
    前記第１の領域上に第１の主電極を形成する工程と、
    前記第２の面上に第２の主電極を形成する工程とを備える、炭化珪素半導体装置の製造方法。
  8. 前記電荷補償領域を形成する工程の後に、前記第１の面上の前記電荷補償領域を除去する工程をさらに備える、請求項７に記載の炭化珪素半導体装置の製造方法。
  9. 前記第１の面上の前記電荷補償領域を除去する工程は、前記第１の面上において研磨を行う工程を含む、請求項８に記載の炭化珪素半導体装置の製造方法。
  10. 前記第１の面上の前記電荷補償領域を除去する工程は、前記研磨を行う工程の前に前記トレンチ内を充填する工程を含む、請求項９に記載の炭化珪素半導体装置の製造方法。
  11. 前記電荷補償領域を形成する工程は、前記第２の導電型を有する炭化珪素のエピタキシャル成長を行う工程を含む、請求項７〜１０のいずれか１項に記載の炭化珪素半導体装置の製造方法。
  12. 前記電荷補償領域を形成する工程は、前記トレンチの前記側壁上に、前記第２の導電型を付与するための不純物イオンを注入する工程を含む、請求項７〜１０のいずれか１項に記載の炭化珪素半導体装置の製造方法。
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