JP5817138B2 - 半導体装置の製造方法 - Google Patents
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1、1層目のエピタキシャル層の形成工程
2、表面へのアライメントマークの形成工程
3、n型不純物の全面イオン注入工程とp型不純物の選択的イオン注入工程
4、2層目以降のエピタキシャル成長工程と、n型不純物の全面イオン注入工程とp型不純物の選択的イオン注入工程とを繰り返して所要の厚さ(深さ)の並列pn層を形成する工程。
このようにエピタキシャル成長工程と選択的イオン注入工程とを繰り返して行う際にパターニングにアライメントマークを使用することに関して記述した文献がある(特許文献1)。
図1を参照して、実施例1にかかるSJ−MOSFET工程について発明にかかる部分を中心に詳細に説明する。最初に、図1(a)に示すように、n+Si半導体基板1(サブストレート)上に1層目のエピタキシャル層2aを成長させる。必要なパターニングとエッチングにより、次工程でパターン合わせに使用するアライメントマーク3となる凹部をMOSFETデバイス領域の端部(例えば、ダイシング領域)に形成する。この際、同時に周縁耐圧構造部200最表面に厚いフィールド酸化膜で被覆されることになる部分にもエッチングにより耐圧部凹部4を形成する。1層目のエピタキシャル層2aの表面にリンなどのn型イオン注入とボロンなどのp型不純物を用いて選択的イオン注入を行ない、SJ構造を形成するために必要な1層目の並列pn層パターン(図示せず)を形成する。
2a、2b、2c、2d、2e、2f エピタキシャル層
3 アライメントマーク
4 耐圧部凹部
5、5a フィールド酸化膜
6 ゲート酸化膜
7 窒化珪素膜
8 傾斜部
21、29 n型ドリフト領域、n型カラム
22、30 p型仕切領域、p型カラム
23、23a SJ構造
24 pベース領域
24a 高濃度p+領域
25 nソース領域
26 ゲート絶縁膜
27 ゲート電極
28 ソース電極
31 チャネルストッパー
32 フィールド酸化膜
33、36 フィールドプレート
34 低濃度n-エピタキシャル層
35a、35b、35c ガードリング
A 段差
B 段差
Claims (4)
- 主電流の流れる素子活性部と該素子活性部の外周を取り囲む周縁耐圧構造部を有する半導体装置の製造方法であって、
半導体基板上にドリフト層を、エピタキシャル成長とパターンアライメントによる選択的イオン注入とにより、前記半導体基板の主面に垂直方向でストライプ状またはカラム状の形状の複数の第1導電型カラムと第2導電型カラムが主面に平行方向で交互に繰り返し隣接する構成の並列pn層として形成し、
該並列pn層を所要の厚さとするために前記エピタキシャル成長とイオン注入とを所定の回数繰り返し行って積層する際に、エピタキシャル層の表面に形成する凹状のアライメントマークと同時に周縁耐圧構造部に耐圧部凹部を形成した後、前記耐圧部凹部が形成された前記エピタキシャル層の上面に前記エピタキシャル成長を行い、
最表面のエピタキシャル層の上面に転写された前記耐圧部凹部を埋めるフィールド酸化膜を形成する工程を有することを特徴とする半導体装置の製造方法。 - 前記凹状のアライメントマークと同時に周縁耐圧構造部に形成する耐圧部凹部が1層目の前記エピタキシャル層の表面であることを特徴とする請求項1記載の半導体装置の製造方法。
- 前記エピタキシャル層の表面に形成する凹状のアライメントマークと同時に周縁耐圧構造部に形成する耐圧部凹部が1層目より後であって前記最表面のエピタキシャル層より前のエピタキシャル層の表面に形成されることを特徴とする請求項1記載の半導体装置の製造方法。
- 前記エピタキシャル層の表面に形成する凹状のアライメントマークと同時に周縁耐圧構造部に耐圧部凹部を形成した後、前記最表面のエピタキシャル層の表面に転写された前記耐圧部凹部以外の表面に窒化珪素膜を選択的に形成し、該窒化珪素膜をマスクとして転写された前記耐圧部凹部内にフィールド酸化膜を形成することを特徴とする請求項1乃至3のいずれか一項に記載の半導体装置の製造方法。
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