JP2013140935A - 半導体装置およびその製造方法 - Google Patents

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Abstract

【課題】半導体装置とその製造方法を提供する。
【解決手段】半導体装置が提供される。装置は、基板、第一および第二エピタキシー、ゲート構造を含む。基板は、第一ドーピング領域とその上の第二ドーピング領域を含む。第一と第二ドーピング領域は、第一導電型を有する。第二ドーピング領域は、少なくとも一つの第一トレンチとそれに隣接する少なくとも一つの第二トレンチを含む。第一エピタキシー層は第一トレンチ内に設置され、第二導電型を有する。第二エピタキシー層は、第二トレンチ内に設置され、第一導電型を有する。第二エピタキシー層は、第二ドーピング領域より高く、第一ドーピング領域より低いドーピング濃度を有する。ゲート構造は、第二トレンチ上に設置される。半導体装置の製造方法も提供される。
【選択図】図２Ｇ

Description

本発明は、半導体装置に関するものであって、特に、超接合（ｓｕｐｅｒ ｊｕｎｃｔｉｏｎ）構造を有する半導体装置およびその製造方法に関するものである。
図１は、従来のＮ型垂直二重拡散金属酸化物半導体電界効果トランジスタ（ｖｅｒｔｉｃａｌ ｄｏｕｂｌｅ−ｄｉｆｆｕｓｅｄ ＭＯＳＦＥＴ， ＶＤＭＯＳＦＥＴ）の断面図である。Ｎ型垂直二重拡散金属酸化物半導体電界効果トランジスタ１０は、半導体基板およびその上に位置するゲート構造を含む。半導体基板内に、Ｎ型エピタキシー（ｅｐｉｔａｘｙ）ドリフト（ｄｒｉｆｔ ｒｅｇｉｏｎ）領域１００およびその上方に位置するＰ型ベース（ｂａｓｅ）領域１０２を有して、Ｐ−Ｎ接面を形成する。さらに、Ｎ型エピタキシードリフト領域１００下方に、ドレイン電極１１４に設けられるドレイン領域１０６を有する。Ｐ型ベース領域１０２内に、ソース電極１１２に設けられるソース領域１０４を有する。ゲート構造は、ゲート誘電層１０８およびその上に位置するゲート電極１１０から構成される。
Ｎ型垂直二重拡散金属酸化物半導体電界効果トランジスタ１０中のＰ−Ｎ接面の耐電圧（ｗｉｔｈｓｔａｎｄ ｖｏｌｔａｇｅ）を増加させるためには、Ｎ型エピタキシードリフト領域１００のドープ濃度を減少させる、及び／または、厚さを増加させなければならない。しかし、上述の方式でＰ−Ｎ接面の耐電圧を増加させる時、同時に、Ｎ型垂直二重拡散金属酸化物半導体電界効果トランジスタ１０のオン抵抗（Ｒｏｎ）も増加させる。つまり、オン抵抗は、Ｎ型エピタキシードリフト領域のドープ濃度と厚さの制限を受ける。
超接合（Ｓｕｐｅｒ−ｊｕｎｃｔｉｏｎ）構造を有する垂直二重拡散金属酸化物半導体電界効果トランジスタは、Ｎ型エピタキシードリフト領域のドープ濃度を増加させて、Ｐ−Ｎ接面の耐電圧を増加させると同時に、オン抵抗の増加を回避することができる。従来の技術中、マルチエピ技術（ｍｕｌｔｉ−ｅｐｉ ｔｅｃｈｎｏｌｏｇｙ）を利用して、超接合構造を形成し、上述のマルチエピ技術は、エピタキシー成長、Ｐ型ドーピング工程および高温拡散工程を実行し、上述の工程を繰り返し行う必要がある。よって、上述のマルチエピ技術は工程が煩雑で、製造コストも高く、また、素子尺寸の微調整が困難であるという欠点がある。
よって、超接合構造を有する半導体装置を提供し、上述の問題を解決する必要がある。
本発明は、超接合構造を有する半導体装置を提供することを目的とする。
本発明の実施形態は半導体装置を提供し、第一ドーピング領域およびその上に位置する第二ドーピング領域を有し、第一および第二ドーピング領域は第一導電型を有し、且つ、第二ドーピング領域内に、少なくとも一つの第一トレンチおよびそれと隣接する少なくとも一つの第二トレンチを有する基板と、第一トレンチ内に設置され、且つ、第二導電型を有する第一エピタキシー層と、第二トレンチ内に設置され、且つ、第一導電型を有し、第二ドーピング領域のドープ濃度より高く、且つ、第一ドーピング領域のドープ濃度より低いドープ濃度を有する第二エピタキシー層と、第二トレンチ上方に設置されるゲート構造と、を備える。
本発明の他の実施形態は、半導体装置の製造方法を提供し、第一ドーピング領域およびその上に位置する第二ドーピング領域を有する基板を提供し、第一および第二ドーピング領域は第一導電型を有する工程と、第二ドーピング領域内に、少なくとも一つの第一トレンチを形成する工程と、第一トレンチ内に、第一エピタキシー層を充填し、第一エピタキシー層が第二導電型を有する工程と、第二ドーピング領域内に、第一トレンチと隣接する少なくとも一つの第二トレンチを形成する工程と、第二トレンチ内に、第二エピタキシー層を充填し、第二エピタキシー層は第一導電型を有し、且つ、第二エピタキシー層は、第二ドーピング領域のドープ濃度より高く、且つ、第一ドーピング領域のドープ濃度より低いドープ濃度を有する工程と、第二トレンチ上方にゲート構造を形成する工程と、を含む。
本発明により、工程が簡潔になり、製造コストが減少し、素子の尺寸が縮小される。
従来のＮ型垂直二重拡散金属酸化物半導体電界効果トランジスタの断面図である。 本発明の実施形態による半導体装置の製造方法の断面図である。 本発明の実施形態による半導体装置の製造方法の断面図である。 本発明の実施形態による半導体装置の製造方法の断面図である。 本発明の実施形態による半導体装置の製造方法の断面図である。 本発明の実施形態による半導体装置の製造方法の断面図である。 本発明の実施形態による半導体装置の製造方法の断面図である。 本発明の実施形態による半導体装置の製造方法の断面図である。 本発明の他の実施形態による半導体装置の製造方法の断面図である。 本発明の他の実施形態による半導体装置の製造方法の断面図である。 本発明の他の実施形態による半導体装置の製造方法の断面図である。 本発明の他の実施形態による半導体装置の製造方法の断面図である。 本発明の他の実施形態による半導体装置の製造方法の断面図である。 本発明の他の実施形態による半導体装置の製造方法の断面図である。 本発明の他の実施形態による半導体装置の製造方法の断面図である。 本発明の他の実施形態による半導体装置の製造方法の断面図である。 本発明の他の実施形態による半導体装置の製造方法の断面図である。 本発明の他の実施形態による半導体装置の製造方法の断面図である。 本発明の他の実施形態による半導体装置の製造方法の断面図である。
以下で、本発明の実施形態による半導体装置およびその製造方法を説明する。しかし、本発明が提供する実施形態は、特定方法による製作と本発明の使用を分かりやすく説明するためのものであり、本発明の範囲を限定するものではない。
図２Ｇは、本発明の実施形態による半導体装置の断面図である。本発明の実施形態による半導体装置２０は、超接合構造を有する垂直二重拡散金属酸化物半導体電界効果トランジスタ（ＶＤＭＯＳＦＥＴ）を備える。半導体装置２０は、第一ドーピング領域２００ａとその上に位置する第二ドーピング領域２００ｂを有する基板２００を備える。第一ドーピング領域２００ａと第二ドーピング領域２００ｂの間に界面２０１を有する。図２Ｇに示されるように、基板２００は、アクティブ領域（ａｃｔｉｖｅ ｒｅｇｉｏｎ）Ａとアクティブ領域Ａを囲繞する終端（ｔｅｒｍｉｎａｔｉｏｎ）領域（図示しない）を有する。一実施形態では、アクティブ領域Ａは、その上に形成される半導体素子を提供する領域となり、終端領域は、異なる半導体装置間を絶縁する領域となる。一実施形態では、第一ドーピング領域２００ａはドープされた半導体材料から構成され、第二ドーピング領域２００ｂはドープされたエピタキシー層から構成される。別の実施形態では、異なるドープ濃度を有する第一ドーピング領域２００ａおよび第二ドーピング領域２００ｂは、同一の半導体材料から構成される基板２００内に形成される。本実施形態では、第一ドーピング領域２００ａと第二ドーピング領域２００ｂは第一導電型を有し、且つ、第一ドーピング領域２００ａは重ドーピング領域で、第二ドーピング領域２００ｂは軽ドーピング領域である。
第二ドーピング領域２００ｂ内には、複数の第一トレンチ２０４および第一トレンチ２０４と交互に配列されている複数の第二トレンチ２１２を有して、各第二トレンチ２１２と少なくとも一つの第一トレンチ２０４を隣接させ、又は、各第一トレンチ２０４と少なくとも一つの第二トレンチ２１２を隣接させる。ここで、図を簡潔にするため、一個の第二トレンチ２１２およびそれと隣接する二個の第一トレンチ２０４だけを示す。本実施形態では、第一トレンチ２０４と第二トレンチ２１２の底部は、第一ドーピング領域２００ａと第二ドーピング領域２００ｂの間の界面２０１上方に位置する。しかし、その他の実施形態では、第一トレンチ２０４と第二トレンチ２１２は、第一ドーピング領域２００ａと第二ドーピング領域２００ｂの間の界面２０１が露出している。
第一エピタキシー層２０８は各第一トレンチ２０４内に設置され、且つ、第二導電型を有し、第一エピタキシー層２０８は、第二ドーピング領域２００ｂのドープ濃度より高く、且つ、第一ドーピング領域２００ａのドープ濃度より低いドープ濃度を有する。第二エピタキシー層２１６は各第二トレンチ２１２内に設置され、且つ、第一導電型を有し、第二エピタキシー層２１６は、第二ドーピング領域２００ｂのドープ濃度より高く、且つ、第一ドーピング領域２００ａのドープ濃度より低いドープ濃度を有する。
本実施形態では、第一導電型はＮ型で、且つ、第二導電型はＰ型である。しかし、その他の実施形態では、第一導電型がＰ型、第二導電型がＮ型でもよい。よって、第二導電型を有する第一エピタキシー層２０８と第一導電型を有する第二エピタキシー層２１６により、第二ドーピング領域２００ｂ内に、超接合構造を形成する。
ゲート構造が各第二トレンチ２１２の上方に設置され、ゲート構造は、ゲート誘電層２２８およびその上に位置するゲート電極２３０を有す。さらに、第二導電型を有する一ウェル領域２３２が各第一エピタキシー層２０８の上部に形成されると共に、第一エピタキシー層２０８外側の第二ドーピング領域２００ｂ内に延伸している。第一導電型を有するソース領域２３４は、ゲート構造両側の各ウェル領域２３２内に形成され、ゲート構造および第一ドーピング領域（ドレイン領域となる）２００ａと、垂直二重拡散金属酸化物半導体電界効果トランジスタを構成する。
図３Ｅは、本発明の他の実施形態による半導体装置の断面図で、図２Ｇと同じ素子は同じ符号を使用し、また、説明を省略する。本実施形態では、半導体装置２０中の第二エピタキシー層２１６は、さらに、基板２００上に位置した、第二ドーピング領域２００ｂを被覆する延伸部２１６ａを有する。特に、第二エピタキシー層２１６の延伸部２１６ａ内に、各第一トレンチ２０４に対応し、第一エピタキシー層２０８を露出する第三トレンチ２２０を有する。さらに、第二エピタキシー層２１６の延伸部２１６ａ内に、各第三トレンチ２２０の一側壁に隣接する第三ドーピング領域２２４ａを有し、第三ドーピング領域２２４ａは第二導電型を有する。本実施形態では、第三ドーピング領域２２４ａのドープ濃度は第二ドーピング領域２００ｂのドープ濃度より高く、且つ、第一ドーピング領域２００ａのドープ濃度より低い。よって、第二導電型を有する第三ドーピング領域２２４ａと第一導電型を有する延伸部２１６ａも同様に、超接合構造を形成する。
絶縁ライナー層２２２および誘電材料層２２６は各第三トレンチ２２０内に設置される。一実施形態では、絶縁ライナー層２２２は酸化ケイ素を含み、誘電材料層２２６は酸化ケイ素または未ドープのポリシリコンを含む。
本実施形態では、ゲート構造が延伸部２１６ａ上に設置され、且つ、各第二トレンチ２１２に対応する。さらに、ウェル領域２３２は各第三ドーピング領域２２４ａの上部に形成されると共に、第三ドーピング領域２２４ａ外側の延伸部２１６ａ内に延伸する。第一導電型を有するソース領域２３４がゲート構造両側の各ウェル領域２３２内に形成され、ゲート構造および第一ドーピング領域（ドレイン領域となる）２００ａと、垂直二重拡散金属酸化物半導体電界効果トランジスタを構成する。
図４Ｆは、本発明の別の実施形態による半導体装置の断面図で、図２Ｇと同じ素子は同じ符号を使用し、また、その説明を援用する。本実施形態では、半導体装置２０中の第一エピタキシー層２０８および第二エピタキシー層２１６は、それぞれ、局部の第一トレンチ２０４および第二トレンチ内２１２に充填される。例えば、第一エピタキシー層２０８は、第一トレンチ２０４の側壁と底部に共形的に沿って形成され、第二エピタキシー層２１６は、第二トレンチ２１２の側壁と底部に共形的に沿って形成される。さらに、誘電材料層２０９および２１７は、それぞれ、第一トレンチ２０４および第二トレンチ２１２内に設置されて、第一トレンチ２０４および第二トレンチ２１２に充填される。一実施形態では、誘電材料層２０９および２１７は、酸化ケイ素または未ドープのポリシリコンを含む。よって、第二導電型を有する第一エピタキシー層２０８と第一導電型を有する第二エピタキシー層２１６は、第二ドーピング領域２００ｂ内で、超接合構造を形成する。
本実施形態では、ウェル領域２３２は、各第一エピタキシー層２０８の上部に形成されると共に、第一エピタキシー層２０８外側の第二ドーピング領域２００ｂ内に延伸する。第一導電型を有するソース領域２３４は、ゲート構造両側の各ウェル領域２３２内に形成され、ゲート構造および第一ドーピング領域（ドレイン領域となる）２００ａと、垂直二重拡散金属酸化物半導体電界効果トランジスタを構成する。
図２Ａ〜２Ｇは、本発明の実施形態による半導体装置２０の製造方法の断面図である。図２Ａを参照し、第一ドーピング領域２００ａおよびその上に位置する第二ドーピング領域２００ｂを有する基板２００を提供し、第一ドーピング領域２００ａと第二ドーピング領域２００ｂの間は界面２０１を有する。基板２００は、アクティブ領域Ａとアクティブ領域Ａを囲繞する終端領域を含む（図示しない）。一実施形態では、第一ドーピング領域２００ａは、ドープされた半導体材料から構成され、第二ドーピング領域２００ｂは、エピタキシー成長により、ドープされた半導体材料（即ち、第一ドーピング領域２００ａ）上に、ドープされたエピタキシー層を形成して構成される。別の実施形態では、半導体材料から構成される基板２００に対し、異なるドーピング工程を施して、異なるドープ濃度を有する第一ドーピング領域２００ａおよび第二ドーピング領域２００ｂを形成し、第一ドーピング領域２００ａを形成するドーピング工程は、後続のトランジスタ構造を形成した後に実行される。本実施形態では、第一ドーピング領域２００ａと第二ドーピング領域２００ｂは第一導電型を有し、且つ、第一ドーピング領域２００ａは重ドーピング領域で、第二ドーピング領域２００ｂは軽ドーピング領域である。
続いて、図２Ａ及２Ｂを参照し、第一トレンチ２０４の形成方式を説明する。化学気相蒸着（ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ， ＣＶＤ）により、基板２００上方にハードマスク（ｈａｒｄ ｍａｓｋ， ＨＭ）２０２を形成し、続いて、リソグラフィとエッチング工程を実行して、アクティブ領域Ａのハードマスク２０２内に、第一トレンチ２０４を形成するための複数の開口２０２ａを形成する。その後、異方性エッチング工程を実行して、開口２０２ａ下方の第二ドーピング領域２００ｂ内に、複数の第一トレンチ２０４を形成する。本実施形態では、第一トレンチ２０４の底部は、第一ドーピング領域２００ａと第二ドーピング領域２００ｂの間の界面２０１上方（例えば、界面２０１の近傍）に位置する。その他の実施形態では、第一トレンチ２０４と第二トレンチ２１２は、第一ドーピング領域２００ａと第二ドーピング領域２００ｂの間の界面２０１を露出してもよい。
本実施形態では、ハードマスク２０２の除去後、ＣＶＤまたは熱酸化法により、各第一トレンチ２０４の側壁と底部に、絶縁ライナー層（ｉｎｓｕｌａｔｉｎｇ ｌｉｎｅｒ）２０６を形成する。本発明の実施形態中、絶縁ライナー層２０６は酸化ライナー層で、第二ドーピング領域２００ｂ内の応力を減少することができる。
図２Ｃを参照し、絶縁ライナー層２０６の除去後、各第一トレンチ２０４内に、第二導電型を有する第一エピタキシー層２０８を充填する。第一エピタキシー層２０８は、第二ドーピング領域２００ｂのドープ濃度より高く、且つ、第一ドーピング領域２００ａのドープ濃度より低いドープ濃度を有する。例えば、エピタキシー成長により、基板２００上方および各第一トレンチ２０４内に、第一エピタキシー層２０８を形成する。その後、研磨工程、例えば、化学機械研磨（ｃｈｅｍｉｃａｌ ｍｅｃｈａｎｉｃａｌ ｐｏｌｉｓｈｉｎｇ， ＣＭＰ）により、基板２００上方の第一エピタキシー層２０８を除去する。本実施形態では、第一導電型はＮ型で、第二導電型はＰ型である。しかし、その他の実施形態では、第一導電型がＰ型で、第二導電型がＮ型でもよい。
続いて、図２Ｄ及２Ｅを参照し、第二トレンチ２１２の形成方法を説明する。基板２００上方に、ハードマスク２１０を形成し、その材質と製造工程は、ハードマスク２１０（図２Ａに示される）と類似するかまたは同じである。続いて、アクティブ領域Ａのハードマスク２１０内に、第二トレンチ２１２を形成するための複数の開口２１０ａを形成する。その後、異方性エッチング工程を実行して、開口２１０ａ下方の第二ドーピング領域２００ｂ内に、複数の第二トレンチ２１２を形成する。第二トレンチ２１２と第一トレンチ２０４とを交互に配列されて、各第二トレンチ２１２と少なくとも一つの第一トレンチ２０４を隣接させるか、又は、各第一トレンチ２０４と少なくとも一つの第二トレンチ２１２は隣接する。ここで、図を簡潔にするため、図２Ｄに示されるように、二個の第一トレンチ２０４と隣接する一個の第二トレンチ２１２だけが示される。
本実施形態では、ハードマスク２１０の除去後、図２Ｅに示されるように、各第二トレンチ２１２の側壁と底部に、絶縁ライナー層２１４を形成し、第二ドーピング領域２００ｂ内の応力を減少させる。絶縁ライナー層２１４の材質および製造工程は、絶縁ライナー層２０６（図２Ｂに示される）と類似するかまたは同じである。
図２Ｆを参照し、絶縁ライナー層２１４の除去後、各第二トレンチ２１２内に、第一導電型を有する第二エピタキシー層２１６を充填する。第二エピタキシー層２１６は、第二ドーピング領域２００ｂのドープ濃度より高く、第一ドーピング領域２００ａのドープ濃度より低いドープ濃度を有する。第二エピタキシー層２１６の製造は、第一エピタキシー層２０８（図２Ｃに示される）に類似するまたは同じである。よって、第二導電型を有する第一エピタキシー層２０８と第一導電型を有する第二エピタキシー層２１６は、第二ドーピング領域２００ｂ内で、超接合構造を構成する。
図２Ｇを参照し、従来のＭＯＳ工程により、各第二トレンチ２１２上方に、ゲート構造を形成し、ゲート構造は、ゲート誘電層２２８およびその上に位置するゲート電極２３０を含む。さらに、各第一エピタキシー層２０８の上部に、第二導電型を有する一ウェル領域２３２を形成すると共に、第一エピタキシー層２０８外側の第二ドーピング領域２００ｂ内に延伸する。ゲート構造両側の各ウェル領域２３２内に、第一導電型を有するソース領域２３４を形成して、半導体装置２０の製造工程を完成させ、ソース領域２３４、ゲート構造および第一ドーピング領域（ドレイン領域となる）２００ａは、垂直二重拡散金属酸化物半導体電界効果トランジスタを構成する。
図３Ａ〜３Ｅは、本発明の他の実施形態による半導体装置の製造方法の断面図で、図２Ａ〜２Ｇと同じ素子は、同じ符号を使用し、また、その説明を援用する。図３Ａを参照し、アクティブ領域Ａとアクティブ領域Ａを囲繞する終端領域（図示しない）を含む基板２００を提供する。さらに、基板２００は、第一ドーピング領域２００ａおよびその上に位置する第二ドーピング領域２００ｂを有し、且つ、第一ドーピング領域２００ａと第二ドーピング領域２００ｂは第一導電型を有する。第一ドーピング領域２００ａと第二ドーピング領域２００ｂの間に界面２０１を有する。第二ドーピング領域２００ｂ内に、複数の第一トレンチ２０４および第一トレンチ２０４と交互に配列される複数の第二トレンチ２１２を有して、各第二トレンチ２１２と少なくとも一つの第一トレンチ２０４を隣接させ、又は、各第一トレンチ２０４と少なくとも一つの第二トレンチ２１２が隣接させる。ここで、図を簡潔にするため、第二トレンチ２１２およびそれと隣接する二個の第一トレンチ２０４だけを示している。第二導電型を有する一第一エピタキシー層２０８が、各第一トレンチ２０４内に設置される。一実施形態では、上述構造は、図２Ａ〜２Ｅの製造工程を実行することにより形成される。
続いて、エピタキシー成長により、各第二トレンチ２１２内に、第一導電型を有する第二エピタキシー層２１６を充填し、且つ、第二トレンチ２１２内から、第二エピタキシー層２１６に延伸して基板２００上に位置し、図３Ａに示されるように、第二ドーピング領域２００ｂを被覆する延伸部２１６ａを形成する。
続いて、図３Ａおよび３Ｂを参照し、第三トレンチ２２０の形成方法を説明する。延伸部２１６ａ上方にハードマスク２１８を形成し、その材質と製造工程は、ハードマスク２１０（図２Ａに示される）に類似するか同じである。続いて、アクティブ領域Ａのハードマスク２１８内に、第三トレンチ２２０を形成するための複数の開口２１８ａを形成する。その後、異方性エッチング工程を実行して、開口２１８ａ下方の第二エピタキシー層２１６（即ち、延伸部２１６ａ）内に、複数の第三トレンチ２２０を形成する。第三トレンチ２２０は、ほぼ、第一トレンチ２０４に照準し、且つ、図３Ｂに示されるように、露出第一トレンチ２０４内の第一エピタキシー層２０８を露出する。
図３Ｂを参照し、本実施形態では、ハードマスク２１８の除去後、各第三トレンチ２２０の側壁と底部に共形的に沿って絶縁ライナー層２２２を形成することで、延伸部２１６ａ内の応力を低下させ、且つ、後続のドーピング工程のプレインプラント酸化層（ｐｒｅ−ｉｍｐｌａｎｔ ｏｘｉｄｅ）として、チャネル効果を減少することができる。絶縁ライナー層２２２の材質および製造工程は、絶縁ライナー層２０６（図２Ｂに示される）に類似するかまたは同じである。
図３Ｃを参照し、ドーピング工程２２４、例えば、イオン注入を実行して、第二エピタキシー層２１６の延伸部２１６ａ内に、複数の第三ドーピング領域２２４ａを形成し、各第三ドーピング領域２２４ａは各第三トレンチ２２０の一側壁に隣接し、且つ、第二導電型を有する。本実施形態では、第三ドーピング領域２２４ａのドープ濃度は第二ドーピング領域２００ｂのドープ濃度より高く、且つ、第一ドーピング領域２００ａのドープ濃度より低い。よって、第二導電型を有する第三ドーピング領域２２４ａと第一導電型を有する第二エピタキシー層２１６の延伸部２１６ａは、超接合構造を構成する。
図３Ｄを参照し、各第三トレンチ２２０内に、誘電材料層２２６を充填する。例えば、化学気相蒸着（ＣＶＤ）工程により、第二エピタキシー層２１６の延伸部２１６ａ上および各第三トレンチ２２０内に、誘電材料層２２６、例えば、酸化ケイ素または未ドープのポリシリコンを形成する。その後、化学機械研磨（ＣＭＰ）工程により、第二エピタキシー層２１６の延伸部２１６ａ上の誘電材料層２２６を除去する。
図３Ｅを参照し、従来のＭＯＳ工程により、各第二トレンチ２１２上方の第二エピタキシー層２１６の延伸部２１６ａ上に、ゲート構造を形成し、ゲート構造は、ゲート誘電層２２８およびその上に位置するゲート電極２３０を含む。さらに、各第三ドーピング領域２２４ａの上部に、第二導電型を有する一ウェル領域２３２を形成すると共に、第三ドーピング領域２２４ａ外側の延伸部２１６ａ内に延伸する。ゲート構造両側の各ウェル領域２３２内に、第一導電型を有するソース領域２３４を形成し、半導体装置２０の製造を完成し、ソース領域２３４、ゲート構造および第一ドーピング領域（ドレイン領域となる）２００ａは、垂直二重拡散金属酸化物半導体電界効果トランジスタを構成する。
図４Ａ〜４Ｆは、本発明の他の実施形態による半導体装置の製造方法の断面図で、図２Ａ〜２Ｇと同じ素子は、同じ符号を使用し、また、その説明を援用する。図４Ａを参照し、アクティブ領域Ａとアクティブ領域Ａを囲繞する終端領域（図示しない）を含む基板２００を提供する。さらに、基板２００は、第一ドーピング領域２００ａおよびその上に位置する第二ドーピング領域２００ｂを有し、且つ、第一ドーピング領域２００ａと第二ドーピング領域２００ｂは第一導電型を有する。第一ドーピング領域２００ａと第二ドーピング領域２００ｂの間に界面２０１を有する。第二ドーピング領域２００ｂ内に、複数の第一トレンチ２０４を有する。一実施形態では、上述の構造は、図２Ａ〜２Ｂの工程を実行して形成される。続いて、エピタキシー成長により、各第一トレンチ２０４の側壁と底部に、第二導電型を有する一第一エピタキシー層２０８を順応して形成する。
図４Ｂを参照し、各第一トレンチ２０４内に、誘電材料層２０９を充填する。例えば、化学気相蒸着（ＣＶＤ）工程により、基板２００上および各第一トレンチ２０４内に、誘電材料層２０９，例えば、酸化ケイ素または未ドープのポリシリコンを形成する。その後、化学機械研磨（ＣＭＰ）工程により、基板２００上の誘電材料層２０９を除去する。
図４Ｃを参照し、図２Ｄに示される工程を実行して、ハードマスク２１０の開口２１０ａ下方の第二ドーピング領域２００ｂ内に、複数の第二トレンチ２１２を形成する。第二トレンチ２１２と第一トレンチ２０４は交互に配列される。ここで、図を簡潔にするため、二個の第一トレンチ２０４と隣接する一個の第二トレンチ２１２だけを示している。
図４Ｄを参照し、図２Ｅに示される工程を実行し、各第二トレンチ２１２の側壁と底部に共形的に沿って、絶縁ライナー層２１４を形成して、第二ドーピング領域２００ｂ内の応力を減少させる。
図４Ｅを参照し、エピタキシー成長により、各第二トレンチ２１２の側壁と底部に、第一導電型を有する第二エピタキシー層２１６を形成し、その製造方式は、第一エピタキシー層２０８に類似するか同じである。その後、各第一トレンチ２０４内に、誘電材料層２１７を充填し、その材質およびその製造方法は、誘電材料層２０９に類似するか同じである。
図４Ｆを参照し、従来のＭＯＳ工程により、各第二トレンチ２１２上方に、ゲート構造を形成し、ゲート構造は、ゲート誘電層２２８およびその上に位置するゲート電極２３０を有する。さらに、各第一エピタキシー層２０８の上部外側の第二ドーピング領域２００ｂ内に、第二導電型を有するウェル領域２３２を形成する。ゲート構造両側の各ウェル領域２３２内に、第一導電型を有するソース領域２３４を形成して、半導体装置２０の製造を完成し、ソース領域２３４、ゲート構造および第一ドーピング領域（ドレイン領域となる）２００ａは、垂直二重拡散金属酸化物半導体電界効果トランジスタを構成する。
上述の実施形態によると、第一エピタキシー層２０８と第二エピタキシー層２１６により構成される超接合構造中のＮ型領域とＰ型領域のドープ濃度を制御することにより、電荷平衡（ｃｈａｒｇｅ ｂａｌａｎｃｅ）を達成するので、これにより、上述の超接合構造は軽ドーピング領域（即ち、第二ドーピング領域２００ｂ）内に形成されて、垂直二重拡散金属酸化物半導体電界効果トランジスタ中のＰ−Ｎ接面の耐電圧を増加すると共に、オン抵抗の増加を回避することができる。
さらに、上述の実施形態によると、二回のエピタキシー成長を実行するだけで、軽ドーピング領域内の複数のトレンチ内に、交互に配列されたＰ−Ｎ柱状の超接合構造を形成することができ、よって、工程が簡潔で、製造コストが低く、素子の尺寸が縮小される。
また、上述の実施形態によると、複数のトレンチ上方に、余分な超接合構造を形成できるので、トレンチ深度を増加することなく、Ｐ−Ｎ接面の耐電圧を更に増加させ、深トレンチをエッチングすることによる製造工程の難易度が増加することがない。
本発明では好ましい実施形態を前述の通り開示したが、これらは決して本発明に限定するものではなく、当該技術を熟知する者なら誰でも、本発明の思想と領域を脱しない範囲内で各種の変形を加えることができ、従って本発明の保護範囲は、特許請求の範囲で指定した内容を基準とする。
１０…Ｎ型垂直二重拡散金属酸化物半導体電界効果トランジスタ
１００…Ｎ型エピタキシードリフト領域
１０２…Ｐ型ベース領域
１０４…ソース領域
１０６…ドレイン領域
１０８…ゲート電極層
１１０…ゲート電極
１１２…ソース電極
１１４…ドレイン電極
２０〜半導体装置
２００…基板
２００ａ…第一ドーピング領域
２００ｂ…第二ドーピング領域
２０１〜界面
２０２、２１０、２１８…ハードマスク
２０２ａ、２１０ａ、２１８ａ…開口
２０４…第一トレンチ
２０６、２１４、２２２…絶縁ライナー層
２０８…第一エピタキシー層
２０９、２１７、２２６…誘電材料層
２１２…第二トレンチ
２１６…第二エピタキシー層
２１６ａ…延伸部
２２０…第三トレンチ
２２４…ドーピング工程
２２４ａ…第三ドーピング領域
２２８…ゲート誘電層
２３０…ゲート電極
２３２…ウェル領域
２３４…ソース領域
Ａ…アクティブ領域

Claims (12)

  1. 半導体装置であって、
    第一ドーピング領域およびその上に位置する第二ドーピング領域を有し、前記第一ドーピング領域及び前記第二ドーピング領域は第一導電型を有し、且つ、前記第二ドーピング領域内に、少なくとも一つの第一トレンチおよびそれと隣接する少なくとも一つの第二トレンチを有する基板と、
    前記第一トレンチ内に設置され、且つ、第二導電型を有する第一エピタキシー層と、
    前記第二トレンチ内に設置され、且つ、前記第一導電型を有し、前記第二ドーピング領域のドープ濃度より高く、且つ、前記第一ドーピング領域のドープ濃度より低いドープ濃度を有する第二エピタキシー層と、
    前記第二トレンチ上方に設置されるゲート構造と、
    を備えることを特徴とする半導体装置。
  2. 前記第二エピタキシー層は、
    前記基板上に位置して、前記第二ドーピング領域を被覆する延伸部を含み、
    前記延伸部は、
    第三トレンチを有して、前記第一エピタキシー層を露出し、且つ、前記第三トレンチの一側壁に隣接する第三ドーピング領域を有し、
    前記第三ドーピング領域は、前記第二導電型を有し、
    前記第三ドーピング領域のドープ濃度は、
    前記第二ドーピング領域のドープ濃度より高く、且つ、前記第一ドーピング領域のドープ濃度より低いことを特徴とする請求項１に記載の半導体装置。
  3. 前記第二ドーピング領域はエピタキシー層により構成されることを特徴とする請求項１に記載の半導体装置。
  4. 前記第一トレンチおよび前記第二トレンチは、前記第一ドーピング領域と前記第二ドーピング領域の間の界面を露出することを特徴とする請求項１に記載の半導体装置。
  5. 前記第一エピタキシー層は、前記第二ドーピング領域のドープ濃度より高く、且つ、前記第一ドーピング領域のドープ濃度より低いドープ濃度を有することを特徴とする請求項１に記載の半導体装置。
  6. 前記第一エピタキシー層は、前記第一トレンチの側壁および底部上に順応して設置され、且つ、前記第二エピタキシー層は、前記第二トレンチの側壁および底部上に順応して設置されることを特徴とする請求項１に記載の半導体装置。
  7. 半導体装置の製造方法であって、
    第一ドーピング領域及びその上に位置する第二ドーピング領域を有し、前記第一および前記第二ドーピング領域は第一導電型を有する基板を提供する工程と、
    前記第二ドーピング領域内に、少なくとも一つの第一トレンチを形成する工程と、
    前記第一トレンチ内に、第一エピタキシー層を充填し、前記第一エピタキシー層が第二導電型を有するように形成する工程と、
    前記第二ドーピング領域内に、前記第一トレンチと隣接する少なくとも一つの第二トレンチを形成する工程と、
    前記第二トレンチ内に、第二エピタキシー層を充填し、前記第二エピタキシー層は第一導電型を有し、且つ、前記第二エピタキシー層は、前記第二ドーピング領域のドープ濃度より高く、且つ、前記第一ドーピング領域のドープ濃度より低いドープ濃度を有するように形成する工程と、
    前記第二トレンチ上方にゲート構造を形成する工程と、
    を含むことを特徴とする半導体装置の製造方法。
  8. 前記第二トレンチ内から前記第二エピタキシー層に延伸して、前記基板上に位置し、前記第二ドーピング領域を被覆する工程と、
    前記基板上の前記第二エピタキシー層内に、第三トレンチを形成して、前記第一エピタキシー層を露出する工程と、
    前記第二エピタキシー層内に、第三ドーピング領域を形成する工程と、
    をさらに含み、
    前記第三ドーピング領域は前記第三トレンチの一側壁に隣接し、且つ、前記第二導電型を有し、且つ、前記第三ドーピング領域のドープ濃度は前記第二ドーピング領域のドープ濃度より高く、且つ、前記第一ドーピング領域のドープ濃度より低いことを特徴とする請求項７に記載の半導体装置の製造方法。
  9. 前記第二ドーピング領域はエピタキシー層から構成されることを特徴とする請求項７に記載の半導体装置の製造方法。
  10. 前記第一トレンチおよび前記第二トレンチは、前記第一ドーピング領域と前記第二ドーピング領域の間の界面を露出することを特徴とする請求項７に記載の半導体装置の製造方法。
  11. 前記第一エピタキシー層は、前記第二ドーピング領域のドープ濃度より高く、前記第一ドーピング領域のドープ濃度より低いドープ濃度を有することを特徴とする請求項７に記載の半導体装置の製造方法。
  12. 前記第一エピタキシー層は、前記第一トレンチの側壁および底部上に順応して形成され、且つ、前記第二エピタキシー層は、前記第二トレンチの側壁および底部上に順応して形成されることを特徴とする請求項７に記載の半導体装置の製造方法。
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