JP4524539B2 - 半導体素子 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、半導体基板の第１の主面側から第２の主面側へ向かって伸びる第１導電型半導体よりなる仕切領域と、それと同様に伸びる第２導電型半導体よりなるドリフト領域とを、それらの伸びる方向に交差する方向に交互に繰り返し接合した構成の並列ｐｎ接合層を有し、該並列ｐｎ接合層が、オン状態のときに電流を流し、かつオフ状態のときには空乏化するドリフト層となる半導体素子に関し、特に、ＭＯＳＦＥＴ（絶縁ゲート型電界効果トランジスタ）やＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）やバイポーラトランジスタ等に適用可能な高耐圧化と大電流容量化を両立させることのできる超接合半導体素子に関する。
【０００２】
【従来の技術】
一般に、超接合半導体素子は、電極が片面に形成された横型の素子と、両面に電極を有する縦型の素子に分類される。縦型半導体素子は、オン状態のときにドリフト電流が流れる方向と、オフ状態のときに逆バイアス電圧による空乏層が伸びる方向とが同じである。通常のプレーナ型のｎチャネル縦型ＭＯＳＦＥＴでは、高抵抗のｎ-ドリフト層の部分は、オン状態のときに、縦方向にドリフト電流を流す領域として働く。したがって、このｎ-ドリフト層の電流経路を短くすれば、ドリフト抵抗が低くなるので、ＭＯＳＦＥＴの実質的なオン抵抗が下がるという効果が得られる。
【０００３】
その一方で、高抵抗のｎ-ドリフト層の部分は、オフ状態のときには空乏化して耐圧を高める。したがって、ｎ-ドリフト層が薄くなると、Ｐベース領域とドリフト領域との間のｐｎ接合から進行するドレイン−ベース間空乏層が広がる幅が狭くなり、シリコンの臨界電界強度に速く達するため、耐圧が低下してしまう。逆に、耐圧の高い半導体素子では、ｎ-ドリフト層が厚いため、オン抵抗が大きくなり、損失が増えてしまう。このように、オン抵抗と耐圧との間には、トレードオフ関係がある。
【０００４】
このトレードオフ関係は、ＩＧＢＴやバイポーラトランジスタやダイオード等の半導体素子においても同様に成立することが知られている。また、このトレードオフ関係は、オン状態のときにドリフト電流が流れる方向と、オフ状態のときの空乏層の伸びる方向とが異なる横型半導体素子にも共通である。
【０００５】
上述したトレードオフ関係による問題の解決法として、ドリフト層を、不純物濃度を高めたｎ型半導体領域よりなるドリフト領域とｐ型半導体領域よりなる仕切領域とを交互に繰り返し接合した構成の並列ｐｎ構造とした超接合半導体素子が公知である（たとえば、特許文献１、特許文献２、特許文献３、特許文献４参照。）。このような構造の半導体素子では、並列ｐｎ構造の不純物濃度が高くても、オフ状態のときに、空乏層が、並列ｐｎ構造の縦方向に伸びる各ｐｎ接合から横方向に広がり、ドリフト領域全体を空乏化するため、高耐圧化を図ることができる。
【０００６】
【特許文献１】
欧州特許第００５３８５４号明細書
【特許文献２】
米国特許第５２１６２７５号明細書
【特許文献３】
米国特許第５４３８２１５号明細書
【特許文献４】
特開平９−２６６３１１号公報
【０００７】
ここで、超接合半導体素子において耐圧を確保しつつ低オン抵抗を得るためには、ｎ型半導体領域とｐ型半導体領域の総不純物量を概ね同じにし、それぞれの領域で深さ方向の不純物濃度が概ね均一となるようにする必要がある。たとえば、ｎ型半導体領域とｐ型半導体領域の総不純物量を概ね同じにするには、ｎ型半導体領域とｐ型半導体領域の幅が同じ場合には、概ね同じ不純物濃度にすればよい。
【０００８】
【発明が解決しようとする課題】
しかしながら、従来の超接合半導体素子では、アバランシェ降伏時の動作抵抗が負性抵抗となるため、アバランシェ電流による局部集中が起こりやすく、十分なアバランシェ耐量を確保することができないという問題点がある。
【０００９】
本発明は、上記問題点に鑑みてなされたものであって、アバランシェ耐量を向上させた半導体素子を提供することを目的とする。
【００１０】
【課題を解決するための手段】
上記目的を達成するため、本発明にかかる半導体素子は、半導体基板の第２の主面側に第２導電型の低抵抗層を備え、前記半導体基板の第１の主面側から前記第２の主面側へ向かう縦方向に伸び、かつ横方向に交互に繰り返し接合された第１導電型半導体領域および第２導電型半導体領域よりなり、かつオン状態のときに前記第２導電型半導体領域に電流を流し、オフ状態のときに空乏化する並列ｐｎ接合層を前記第１の主面と前記低抵抗層との間に備え、前記第１導電型半導体領域と前記第１の主面との間に、第１導電型ベース領域と該第１導電型ベース領域の前記第１主面側の表面に形成された第２導電型ソース領域と第１導電型コンタクト領域を設けた構造を具備する半導体素子において、
前記第１導電型半導体領域内の横方向の不純物濃度に関し、中央部に相対的に濃度が高い領域を有し、かつ前記第２導電型半導体領域との接合面に近い側部に相対的に濃度が低い領域を有し、前記濃度が低い領域と前記濃度が高い領域との濃度に段差があり、前記濃度が高い領域が前記第１導電型ベース領域から前記低抵抗層に達し、前記第２導電型半導体領域内の横方向の不純物濃度は、均一で、かつ前記第１導電型半導体領域内の前記濃度が低い領域の不純物濃度と同じであり、前記第１導電型半導体領域の総不純物量が前記第２導電型半導体領域の総不純物量よりも多いこととする。
【００１１】
【００１２】
また、耐圧の低下を引き起こさないようにするため、並列ｐｎ接合層の第１導電型半導体領域の前記中央部の横方向の幅は、第１導電型半導体領域の横方向の幅の１／２以下であるとよい。
【００１３】
【００１４】
【００１５】
また、並列ｐｎ接合層の第１導電型半導体領域と第２導電型半導体領域は、ストライプ状に配置されていてもよい。
【００１６】
この発明によれば、並列ｐｎ接合層でアバランシェが発生すると、並列ｐｎ接合層のポテンシャル分布によって、ホールはｐ型半導体領域の中央部を流れて電極へ抜けていき、一方、電子はｎ型半導体領域の中央部を流れて電極へ抜けていくが、その際、ｐ型半導体領域の中央部の不純物濃度が高いため、アバランシェ発生時のチャージバランスが確保される。
【００１７】
【発明の実施の形態】
以下に、本発明の実施の形態について図面を参照しつつ詳細に説明する。なお、本明細書では、半導体基板の表面側から裏面側へ向かう方向を縦方向とし、これに交差する方向を横方向とする。
【００１８】
実施の形態１．
図１は、本発明の実施の形態１にかかる超接合半導体素子の構成を示す縦断面図である。図１に示すように、並列ｐｎ接合層２は、縦方向に伸びるｐ型半導体領域２１０と、縦方向に伸びるｎ型半導体領域２２０とが、横方向に、交互に繰り返し接合されたストライプ状の構成となっている。ｐ型半導体領域２１０は、不純物濃度の違いから、相対的に不純物濃度が高い中央部２１１と、ｎ型半導体領域２２０との接合面に近く、相対的に不純物濃度が低い側部２１２とに分けられる。ｎ型半導体領域２２０の不純物濃度はほぼ均一である。
【００１９】
並列ｐｎ接合層２と基板裏面のドレイン電極１１との間は、低抵抗層であるｎ++ドレイン層１となっている。また、基板表面側には、表面ｎ型ドリフト領域３、ｐ型ベース領域４、ｐ+コンタクト領域５、ｎ+ソース領域６、ゲート絶縁膜７、ゲート電極８、層間絶縁膜９およびソース電極１０が形成されている。
【００２０】
たとえば、ｐ型半導体領域２１０において、その中央部２１１の不純物濃度は３．３１×１０15ｃｍ-3であり、側部２１２の不純物濃度は３．０１×１０15ｃｍ-3である。また、ｎ型半導体領域２２０の不純物濃度は、３．０１×１０15ｃｍ-3程度である。図１のＡ−Ａ’における不純物濃度分布を図２に示す。
【００２１】
また、たとえば、ｐ型半導体領域２１０およびｎ型半導体領域２２０の横方向の幅はそれぞれ７μｍである。ｐ型半導体領域２１０の中央部２１１の横方向の幅は、ｐ型半導体領域２１０の横方向の幅の１／２以下であり、たとえば３μｍである。また、ｐ型半導体領域２１０の側部２１２の、不純物濃度が３．０１×１０15ｃｍ-3である領域の横方向の幅は２μｍである。また、ｐ型半導体領域２１０における並列ｐｎ接合層２の縦方向の長さは約４０μｍである。
【００２２】
図３は、ｐ型半導体領域２１０の中央部２１１の濃度を変えたときの大電流領域での電流−電圧波形を示す図である。図３から明らかなように、ｐ型半導体領域２１０の中央部２１１が側部２１２と同じ不純物濃度である場合、すなわちｐ型半導体領域２１０の不純物濃度が一様である場合には、実線で示すように、大電流領域では負性抵抗となっている。この場合には、アバランシェが発生した領域で電界が強くなり、アバランシェ破壊を引き起こす。
【００２３】
それに対して、ｐ型半導体領域２１０の中央部２１１の不純物濃度が高い場合には、図３に破線または点線で示すように、大電流領域でも負性抵抗にならず、動作抵抗は正となっている。この場合には、アバランシェ電流が流れるとともに耐圧が上昇するので、アバランシェは、ｐ型半導体領域２１０の高不純物濃度領域全体で発生するようになる。したがって、アバランシェ電流の集中が起こらないので、アバランシェ耐量が向上する。
【００２４】
図４は、図１に示す構成の超接合半導体素子の変形参考例の構成を示す縦断面図である。図４に示す超接合半導体素子では、ｐ型半導体領域２１０の基板裏面側の端部２１３、すなわちｎ++ドレイン層１に接する部分の不純物濃度が、上述した側部２１２の不純物濃度とほぼ同じになっている。図４のＢ−Ｂ’とＣ−Ｃ’における不純物濃度分布を図５に示す。また、ｐ型半導体領域２１０のｎ++ドレイン層１に接する部分（端部２１３）において、側部２１２と同じ不純物濃度である部分の深さは、たとえば２μｍである。
【００２５】
図６は、図４に示す構成の超接合半導体素子の変形参考例の構成を示す縦断面図である。図６に示す超接合半導体素子では、ｐ型半導体領域２１０の中央部２１１の深さは、たとえば２０μｍであり、またｐ型半導体領域２１０のｎ++ドレイン層１に接する部分（端部２１３）において、側部２１２と同じ不純物濃度である部分の深さは、たとえば２０μｍである。
【００２６】
上述した実施の形態１によれば、並列ｐｎ接合層２でアバランシェが発生すると、並列ｐｎ接合層２のポテンシャル分布によって、ホールはｐ型半導体領域２１０の中央部２１１を流れてソース電極１０へ抜けていくが、その中央部２１１の不純物濃度が高いため、ホールが流れて表面側に蓄えられる際に、チャージバランスが確保される。したがって、負性抵抗が改善されるので、アバランシェ耐量が向上する。
【００２７】
なお、実施の形態１では、第１導電型をｐ型とし、第２導電型をｎ型として説明したが、その逆の場合も同様である。すなわち、アバランシェにより発生した電子は、並列ｐｎ接合層のポテンシャル分布によって、ｎ型半導体領域の不純物濃度が高い中央部を流れるため、チャージバランスが確保されるので、負性抵抗が改善され、アバランシェ耐量が向上する。
【００２８】
参考例１．
図７は、本発明の参考例１にかかる超接合半導体素子の構成を示す縦断面図である。図７に示すように、参考例１では、ｐ型半導体領域２１０のみならず、ｎ型半導体領域２２０も、不純物濃度の違いから、相対的に不純物濃度が高い中央部２２１と、ｐ型半導体領域２１０との接合面に近く、相対的に不純物濃度が低い側部２２２とに分けられる。ただし、ｐ型半導体領域２１０の中央部２１１の不純物濃度は、ｎ型半導体領域２２０の中央部２２１の不純物濃度よりも高くなっている。また、２２３は第２導電型半導体領域の端部である。その他の構成は実施の形態１と同じであるので、実施の形態１と同一の符号を付して説明を省略する。
【００２９】
参考例１では、たとえば、ｐ型半導体領域２１０において、その中央部２１１の不純物濃度は３．６１×１０15ｃｍ-3であり、側部２１２の不純物濃度は３．０１×１０15ｃｍ-3である。また、ｎ型半導体領域２２０において、その中央部２２１の不純物濃度は３．３１×１０15ｃｍ-3であり、側部２２２の不純物濃度は３．０１×１０15ｃｍ-3である。図７のＤ−Ｄ’における不純物濃度分布を図８に示す。
【００３０】
また、たとえば、ｐ型半導体領域２１０およびｎ型半導体領域２２０の横方向の幅はそれぞれ７μｍである。ｐ型半導体領域２１０の中央部２１１の横方向の幅は、ｐ型半導体領域２１０の横方向の幅の１／２以下であり、たとえば３μｍである。また、ｐ型半導体領域２１０の側部２１２の、不純物濃度が３．０１×１０15ｃｍ-3である領域の横方向の幅は２μｍである。
【００３１】
ｎ型半導体領域２２０の中央部２２１の横方向の幅は、ｎ型半導体領域２２０の横方向の幅の１／２以下であり、たとえば３μｍである。また、ｎ型半導体領域２２０の側部２２２の、不純物濃度が３．０１×１０15ｃｍ-3である領域の横方向の幅は２μｍである。また、ｐ型半導体領域２１０における並列ｐｎ接合層２の縦方向の長さは約４０μｍである。
【００３２】
図９は、ｎ型半導体領域２２０の中央部２２１および側部２２２の不純物濃度をそれぞれ３．３１×１０15ｃｍ-3および３．０１×１０15ｃｍ-3とし、ｐ型半導体領域２１０の中央部２１１の濃度を変えたときの大電流領域での電流−電圧波形を示す図である。図９から明らかなように、ｐ型半導体領域２１０の総不純物量がｎ型半導体領域２２０の総不純物量以下である場合には、実線または破線で示すように、動作抵抗は負となっている。この場合には、アバランシェ破壊を引き起こす。
【００３３】
それに対して、ｐ型半導体領域２１０の総不純物量がｎ型半導体領域２２０の総不純物量よりも多い場合には、図９に点線、一点鎖線または二点鎖線で示すように、動作抵抗は正となっている。アバランシェが、ｐ型半導体領域２１０およびｎ型半導体領域２２０の高不純物濃度領域全体で発生するため、アバランシェ電流の集中が起こらないので、アバランシェ耐量が向上する。したがって、動作抵抗が正となるようにするために、ｐ型半導体領域２１０の総不純物量はｎ型半導体領域２２０の総不純物量よりも多いのが望ましい。
【００３４】
図１０は、ｎ型半導体領域２２０の中央部２２１および側部２２２の不純物濃度をそれぞれ３．６１×１０15ｃｍ-3および３．０１×１０15ｃｍ-3とし、ｐ型半導体領域２１０の中央部２１１の濃度を変えたときの大電流領域での電流−電圧波形を示す図である。図１０からも同様の傾向が認められる。
【００３５】
すなわち、図１０に実線、破線または点線で示すように、ｐ型半導体領域２１０の総不純物量がｎ型半導体領域２２０の総不純物量以下である場合には、動作抵抗は負となっている。それに対して、図１０に一点鎖線または二点鎖線で示すように、ｐ型半導体領域２１０の総不純物量の方が多くなると、動作抵抗は正となっている。したがって、ｎ型半導体領域２２０において、その中央部２２１の不純物濃度が高い場合でも、ｐ型半導体領域２１０の総不純物量がｎ型半導体領域２２０の総不純物量よりも多ければ、負性抵抗が改善され、アバランシェ耐量が向上することがわかる。
【００３６】
図１１は、図７に示す構成の超接合半導体素子の変形参考例の構成を示す縦断面図である。図１１に示す超接合半導体素子では、ｐ型半導体領域２１０の基板裏面側の端部２１３、すなわちｎ++ドレイン層１に接する部分の不純物濃度が、ｐ型半導体領域２１０の側部２１２の不純物濃度とほぼ同じになっている。また、ｎ型半導体領域２２０の基板表面側の端部２２３の不純物濃度が、ｎ型半導体領域２２０の側部２２２の不純物濃度とほぼ同じになっている。
【００３７】
また、ｐ型半導体領域２１０のｎ++ドレイン層１に接する部分（端部２１３）において、ｐ型半導体領域２１０の側部２１２と同じ不純物濃度である部分の深さは、その側部２１２の横方向の幅と同じであり、たとえば２μｍである。ｎ型半導体領域２２０についても同様であり、その基板表面側の端部２２３において、ｎ型半導体領域２２０の側部２２２と同じ不純物濃度である部分の深さは、その側部２２２の横方向の幅と同じであり、たとえば２μｍである。したがって、ｐ型半導体領域２１０の総不純物量は、ｎ型半導体領域２２０の総不純物量よりも多くなっている。
【００３８】
図１２は、図１１に示す構成の超接合半導体素子の変形参考例の構成を示す縦断面図である。図１２に示す超接合半導体素子では、ｐ型半導体領域２１０の中央部２１１の縦方向の長さが、ｎ型半導体領域２２０の中央部２２１の縦方向の長さよりも長くなっている。たとえば、ｐ型半導体領域２１０の中央部２１１の縦方向の長さは３０μｍであり、ｎ型半導体領域２２０の中央部２２１の縦方向の長さは２０μｍである。この例でも、ｐ型半導体領域２１０の総不純物量は、ｎ型半導体領域２２０の総不純物量よりも多くなっている。
【００３９】
図１３は、図１１に示す構成の超接合半導体素子の変形参考例の構成を示す縦断面図である。図１３に示す超接合半導体素子では、図１２に示す例と同様の寸法となっているが、図１３のＥ−Ｅ’における不純物濃度分布を示す図１４のように、ｐ型半導体領域２１０の中央部２１１の不純物濃度と、ｎ型半導体領域２２０の中央部２２１の不純物濃度とが同じになっている。この例でも、ｐ型半導体領域２１０の総不純物量は、ｎ型半導体領域２２０の総不純物量よりも多くなっている。
【００４０】
上述した参考例１によれば、並列ｐｎ接合層２でアバランシェが発生すると、並列ｐｎ接合層２のポテンシャル分布によって、ホールはｐ型半導体領域２１０の中央部２１１を流れてソース電極１０へ抜けていき、電子はｎ型半導体領域２２０の中央部２２１を流れてドレイン電極１１へ抜けていくが、それぞれ中央部２１１，２２１の不純物濃度が高いため、ホールおよび電子が流れる際に、チャージバランスが確保される。したがって、負性抵抗が改善されるので、アバランシェ耐量が向上する。
【００４１】
また、参考例１において、図１１に示す例のように、ｐ型半導体領域２１０の基板裏面側の不純物濃度の低い端部の深さが、ｐ型半導体領域２１０の不純物濃度の低い側部２１２の幅と同じであり、またｎ型半導体領域２２０の基板表面側の不純物濃度の低い端部の深さが、ｎ型半導体領域２２０の不純物濃度の低い側部２２２の幅と同じであれば、耐圧の低下が低減されるという効果が得られる。
【００４２】
つぎに、上述した種々の超接合半導体素子の製造プロセスについて、以下の実施の形態２に説明する。
【００４３】
実施の形態２．
図１５〜図１７は、図１に示す構成の超接合半導体素子の製造プロセスを示す図である。まず、高不純物濃度のｎ型低抵抗層３１上に、ｎ型エピタキシャル成長層３２を、たとえば約４５μｍの厚さとなるように成長させる。このとき、たとえばｎ型低抵抗層３１の不純物濃度は約２×１０18ｃｍ-3程度であり、ｎ型エピタキシャル成長層３２の不純物濃度は３．０１×１０15ｃｍ-3である。
【００４４】
ついで、酸化処理をおこない、ｎ型エピタキシャル成長層３２の表面に、たとえば約３μｍの厚さの酸化膜３３を成長させる。そして、フォトリソグラフィー技術によって酸化膜３３の一部を除去し、幅約７μｍの開口部３４を有するマスク酸化膜を形成する（図１５（ａ））。ついで、マスク酸化膜を用いてエッチング処理をおこない、たとえば深さが約４７μｍのトレンチ３５を形成する（図１５（ｂ））。
【００４５】
ついで、トレンチ３５の側壁および底部に沿って、ボロンドープのシリコンよりなる第１のｐ型エピタキシャル成長層３６を、たとえば約２μｍの厚さとなるように成長させる（図１５（ｃ））。この第１のｐ型エピタキシャル成長層３６の不純物濃度は、前記ｎ型エピタキシャル成長層３２と同程度であるのが望ましい。したがって、第１のｐ型エピタキシャル成長層３６の不純物濃度は、たとえば約３．０１×１０15ｃｍ-3である。
【００４６】
つづいて、第１のｐ型エピタキシャル成長層３６の内側に、ボロンのドープ量を多くして、第２のｐ型エピタキシャル成長層３７を、たとえば約１．５μｍの厚さとなるように成長させる。トレンチ３５をシリコンで埋め込む際には、シリコンはトレンチ３５の側壁側から成長する。このため、トレンチ３５内に第２のｐ型エピタキシャル成長層３７を１．５μｍの厚さで埋め込むことによって、トレンチ３５内のｐ型半導体領域の中心部に、幅３μｍの高不純物濃度領域（第２のｐ型エピタキシャル成長層３７）が形成される（図１６（ａ））。第２のｐ型エピタキシャル成長層３７の不純物濃度は、たとえば約３．３１×１０15ｃｍ-3である。
【００４７】
その後、表面の酸化膜３３を除去し（図１６（ｂ））、その露出した表面を、化学的機械的研磨（以下、ＣＭＰとする）により、たとえば約５μｍの厚さ分だけ研磨する（図１６（ｃ））。なお、図１６（ｃ）において、二点鎖線で示す部分３８は、ＣＭＰにより研磨されてなくなった部分である。
【００４８】
ついで、洗浄等をおこない、たとえば１１５０℃で１２０分の熱処理をおこなう。この熱処理の際に、高濃度の低抵抗層３１からの拡散により、前記第１のｐ型エピタキシャル成長層３６および前記第２のｐ型エピタキシャル成長層３７の、それぞれ低抵抗層３１側の部分が約２μｍの深さで消失する（図１７）。図１７には、この消失した部分が符号３９で示されている。その後、ＣＭＰにより研磨された側の表面にＭＯＳＦＥＴの構造を作製し、図１に示す構成の超接合半導体素子が得られる。
【００４９】
ここで、低抵抗層３１はｎ++ドレイン層１となる。また、ｎ型エピタキシャル成長層３２は、並列ｐｎ接合層２のｎ型半導体領域２２０となる。また、第１のｐ型エピタキシャル成長層３６および前記第２のｐ型エピタキシャル成長層３７は、それぞれ並列ｐｎ接合層２のｐ型半導体領域２１０の、相対的に不純物濃度が低い側部２１２および相対的に不純物濃度が高い中央部２１１となる。
【００５０】
上述したプロセスによれば、並列ｐｎ接合層２は、上述したＣＭＰによる研磨量（約５μｍ）と低抵抗層３１からの拡散による消失量（約２μｍ）によって、最終的に約４０μｍの深さとなる。なお、図１５（ｂ）に示す工程において、トレンチ３５の深さは、ＣＭＰおよび拡散による消失量を見込んで決められる。すなわち、深さ約４０μｍの並列ｐｎ接合層２を得るにあたって、約７μｍの消失量を見込むため、トレンチ３５の深さは、上述したように４７μｍとされる。
【００５１】
なお、上述したプロセスでは、図１７に示す工程において、１１５０℃で１２０分の熱処理をおこなうとしたが、表面ＭＯＳＦＥＴ構造を形成する際の熱履歴により低抵抗層３１からの拡散が十分である場合には、表面ＭＯＳＦＥＴ製造工程の熱履歴を考慮して、適宜、熱処理の温度および時間を調整すればよい。
【００５２】
参考例２．
図１８〜図２０は、図４に示す構成の超接合半導体素子の製造プロセスを示す図である。なお、実施の形態２と同じ構成要素には同一の符号を付す。また、特に断わらない限り、半導体等の各構成要素の寸法や不純物濃度、あるいはトレンチの深さや開口幅などは、実施の形態２と同じである。
【００５３】
まず、ｎ型低抵抗層３１上にｎ型のエピタキシャル成長層３２を成長させる。ついで、ｎ型エピタキシャル成長層３２の表面に酸化膜３３を成長させ、フォトリソグラフィー技術によって開口部３４を形成する（図１８（ａ））。ついで、エッチング処理により、たとえば深さが約４５μｍのトレンチ３５を形成する（図１８（ｂ））。
【００５４】
ついで、トレンチ３５の側壁および底部に沿って、ボロンドープのシリコンよりなる第１のｐ型エピタキシャル成長層３６を成長させる（図１８（ｃ））。つづいて、第１のｐ型エピタキシャル成長層３６の内側に、ボロンのドープ量が多い第２のｐ型エピタキシャル成長層３７を成長させ、トレンチ３５を埋める（図１９（ａ））。その後、酸化膜３３を除去し（図１９（ｂ））、その露出面をＣＭＰにより、たとえば約５μｍの厚さ分だけ研磨する（図１９（ｃ））と、図２０に示すようになる。
【００５５】
ついで、洗浄等をおこない、たとえば１１５０℃で１２０分の熱処理をおこなう。参考例２では、トレンチ３５が実施の形態２よりも２μｍ浅い。このため、この熱処理時に起こる低抵抗層３１からの拡散によって、並列ｐｎ接合層２のｐ型半導体領域２１０となる領域はわずかに短くなるだけである。すなわち、ｐ型半導体領域２１０となる領域が短くなることはほとんどない。その後、ＣＭＰにより研磨された側の表面にＭＯＳＦＥＴの構造を作製し、図４に示す構成の超接合半導体素子が得られる。
【００５６】
参考例３．
図２１〜図２３は、図６に示す構成の超接合半導体素子の製造プロセスを示す図である。なお、実施の形態２と同じ構成要素には同一の符号を付す。また、特に断わらない限り、半導体等の各構成要素の寸法や不純物濃度、あるいはトレンチの深さや開口幅などは、実施の形態２と同じである。
【００５７】
まず、ｎ型低抵抗層３１上にｎ型のエピタキシャル成長層３２を成長させる。ついで、ｎ型エピタキシャル成長層３２の表面に酸化膜３３を成長させ、フォトリソグラフィー技術によって開口部３４を形成する（図２１（ａ））。参考例３では、開口部３４の開口幅は、たとえば８．５μｍである。ついで、エッチング処理により、たとえば深さが約４５μｍで、トレンチ側壁がｎ型エピタキシャル成長層３２の表面に対してたとえば約８７°の角度をなすトレンチ３５を形成する（図２１（ｂ））。
【００５８】
ここで、酸化膜３３の開口部３４の開口幅が実施の形態２よりも広くなっているのは、トレンチ３５の側壁が傾斜していることにより、トレンチ底部の幅がトレンチ３５の開口端における幅よりも狭くなるからである。特に限定しないが、参考例３では、トレンチ底部の幅は５．５μｍとなる。また、本来、開口幅が７μｍのトレンチを、７μｍのトレンチ間距離で配置するところを、参考例３では、トレンチ開口幅を８．５μｍにしているため、ｎ型エピタキシャル成長層３２の表面におけるトレンチ間距離は５．５μｍである。
【００５９】
したがって、トレンチ３５内に埋め込まれるｐ型エピタキシャル成長層３６の、トレンチ底部における幅と、ｎ型エピタキシャル成長層３２の表面での、ｎ型エピタキシャル成長層３２の幅とは同じになる。つまり、トレンチ３５と、トレンチ３５以外の領域の形状は同じになり、トレンチ３５以外の領域と同じ濃度でｐ型エピタキシャル成長層３６を形成することにより、チャージバランスの確保が可能となる。なお、実施の形態５では、後の工程で、不純物濃度の高い第２のｐ型エピタキシャル成長層３７を成長させるので、このような寸法としている。
【００６０】
ついで、トレンチ３５内をｐ型のエピタキシャル成長層で埋めるが、その際、トレンチ３５の側壁が傾斜しているため、エピタキシャル成長層はトレンチ底部から埋め込まれていく。したがって、不純物濃度が低い第１のｐ型エピタキシャル成長層３６を適当な厚さ、たとえば約３．８μｍの厚さに成長させる（図２１（ｃ）、図２２（ａ））。その後、ドーパントとなるガスの供給量を増加させて、不純物濃度が高い第２のｐ型エピタキシャル成長層３７を、たとえば約１μｍの厚さに成長させ、トレンチ３５を埋める（図２２（ｂ））。このとき、第２のｐ型エピタキシャル成長層３７の深さは約２５μｍとなる。このようにすることにより、並列ｐｎ接合層２の、所望のプロファイルを有するｐ型半導体領域２１０を形成することができる。
【００６１】
その後、酸化膜３３を除去し（図２２（ｃ））、その露出面をＣＭＰにより研磨する（図２３（ａ））。ついで、洗浄等をおこない（図２３（ｂ））、ＣＭＰにより研磨された側の表面にＭＯＳＦＥＴの構造を作製し、図６に示す構成の超接合半導体素子が得られる。なお、洗浄後、熱処理をおこなってから、表面ＭＯＳＦＥＴ構造を作製するようにしてもよい。
【００６２】
参考例４．
図２４〜図２６は、図６に示す構成の超接合半導体素子の別の製造プロセスを示す図である。なお、実施の形態２と同じ構成要素には同一の符号を付す。また、特に断わらない限り、半導体等の各構成要素の寸法や不純物濃度、あるいはトレンチの深さや開口幅などは、実施の形態２と同じである。
【００６３】
まず、ｎ型低抵抗層３１上にｎ型のエピタキシャル成長層３２を成長させる。ついで、ｎ型エピタキシャル成長層３２の表面に酸化膜３３を成長させ、フォトリソグラフィー技術によって開口部３４を形成する（図２４（ａ））。ついで、エッチング処理により、トレンチ３５をｎ型低抵抗層３１に達するように形成する（図２４（ｂ））。なお、トレンチ３５がｎ型低抵抗層３１に達していなくてもよい。
【００６４】
ついで、トレンチ３５内に、ボロンドープのシリコンよりなる第１のｐ型エピタキシャル成長層３６を成長させ、トレンチ３５を第１のｐ型エピタキシャル成長層３６で埋める。（図２４（ｃ））。ついで、酸化膜３３を除去し、再度、酸化処理をおこなって、その露出面に新たに酸化膜４３をたとえば約１．５μｍの厚さに成長させる。そして、フォトリソグラフィー技術によって、酸化膜４３の、第１のｐ型エピタキシャル成長層３６上の中央部に、約３μｍ幅の開口部４４を形成する（図２５（ａ））。
【００６５】
ついで、エッチング処理により、第１のｐ型エピタキシャル成長層３６の中央部に、たとえば約２５μｍの深さの第２のトレンチ４５を形成する（図２５（ｂ））。そして、その第２のトレンチ４５内に、ボロンドープのシリコンよりなる第２のｐ型エピタキシャル成長層３７を成長させ、第２のトレンチ４５を第２のｐ型エピタキシャル成長層３７で埋める（図２５（ｃ））。
【００６６】
参考例４では、第２のｐ型エピタキシャル成長層３７の不純物濃度は、たとえば約３．６１×１０15ｃｍ-3である。これは、実施の形態３〜５における第２のｐ型エピタキシャル成長層３７の不純物濃度よりも高い。しかし、参考例４では、第２のｐ型エピタキシャル成長層３７が浅く形成されているため、不純物濃度が高くても、第１および第２のｐ型エピタキシャル成長層３６，３７の総不純物量が大きく増加することはない。したがって、耐圧が大きく低下することはない。
【００６７】
その後、酸化膜４３を除去し（図２６（ａ））、その露出面をＣＭＰにより研磨する。ついで、洗浄等をおこない、熱処理をおこなう（図２６（ｂ））。なお、熱処理として、表面ＭＯＳＦＥＴ構造を形成する際の熱履歴を利用するようにしてもよい。そして、ＣＭＰにより研磨された側の表面にＭＯＳＦＥＴの構造を作製し、図６に示す構成の超接合半導体素子が得られる。
【００６８】
参考例５．
図２７〜図２９は、図７に示す構成の超接合半導体素子の製造プロセスを示す図である。なお、実施の形態２と同じ構成要素には同一の符号を付す。また、特に断わらない限り、半導体等の各構成要素の寸法や不純物濃度、あるいはトレンチの深さや開口幅などは、実施の形態２と同じである。
【００６９】
まず、ｎ型低抵抗層３１上に第１のｎ型エピタキシャル成長層３２を成長させる。ついで、第１のｎ型エピタキシャル成長層３２の表面に酸化膜５３を成長させ、フォトリソグラフィー技術によって、たとえば約３μｍ幅の開口部５４を形成する（図２７（ａ））。ついで、エッチング処理により、たとえば深さが約４５μｍのトレンチ５５を形成する（図２７（ｂ））。なお、ここではトレンチ５５はｎ型低抵抗層３１に達するが、ｎ型低抵抗層３１に達していなくてもよい。
【００７０】
ついで、エピタキシャル成長により、トレンチ５５内を、不純物濃度がたとえば約３．３１×１０15ｃｍ-3の第２のｎ型エピタキシャル成長層６７で埋める（図２７（ｃ））。この第２のｎ型エピタキシャル成長層６７は、並列ｐｎ接合層２のｎ型半導体領域２２０の、相対的に不純物濃度が高い中央部２２１となる。前記第１のｎ型エピタキシャル成長層３２は、並列ｐｎ接合層２のｎ型半導体領域２２０の、相対的に不純物濃度が低い側部２２２となる。
【００７１】
ついで、酸化膜５３を除去し、再度、酸化処理をおこなって、その露出面に新たに酸化膜３３を成長させる。そして、フォトリソグラフィー技術によって、酸化膜３３の、第１のｎ型エピタキシャル成長層３２上の中央部に、約７μｍ幅の開口部３４を形成する（図２８（ａ））。ついで、エッチング処理により、第１のｎ型エピタキシャル成長層３２の中央部に、たとえば約４５μｍの深さの第２のトレンチを形成する。
【００７２】
ついで、エピタキシャル成長により、第２のトレンチ内を第１のｐ型エピタキシャル成長層３６で埋める。そして、酸化膜３３を除去した後、再び、酸化処理をおこなって、その露出面に新たにたとえば３μｍの厚さの酸化膜４３を成長させる。そして、フォトリソグラフィー技術によって、酸化膜４３の、第１のｐ型エピタキシャル成長層３６上の中央部に、約３μｍ幅の開口部４４を形成する。
【００７３】
ついで、エッチング処理により、第１のｐ型エピタキシャル成長層３６の中央部に、たとえば約４５μｍの深さの第３のトレンチ４５を形成する（図２８（ｂ））。そして、その第３のトレンチ４５内に、不純物濃度がたとえば３．６１×１０15ｃｍ-3程度の第２のｐ型エピタキシャル成長層３７を成長させ、第３のトレンチ４５を第２のｐ型エピタキシャル成長層３７で埋める（図２８（ｃ））。
【００７４】
その後、酸化膜４３を除去し（図２９（ａ））、その露出面をＣＭＰにより研磨する。ついで、洗浄等をおこない、熱処理による拡散をおこなう（図２９（ｂ））。そして、ＣＭＰにより研磨された側の表面にＭＯＳＦＥＴの構造を作製し、図７に示す構成の超接合半導体素子が得られる。なお、第３のトレンチ４５の形成工程を省略し、実施の形態３のように、第１のｐ型エピタキシャル成長層３６の成長後、ドーパントガスの濃度を変えることにより、連続して第２のｐ型エピタキシャル成長層３７を成長させるようにしてもよい。また、第１のｐ型エピタキシャル成長層３６および第２のｐ型エピタキシャル成長層３７を形成した後に、第２のｎ型エピタキシャル成長層６７を形成するようにしてもよい。
【００７５】
参考例６．
図３０〜図３２は、図１２に示す構成の超接合半導体素子の製造プロセスを示す図である。なお、実施の形態２と同じ構成要素には同一の符号を付す。また、特に断わらない限り、半導体等の各構成要素の寸法や不純物濃度、あるいはトレンチの深さや開口幅などは、実施の形態２と同じである。
【００７６】
まず、ｎ型低抵抗層３１上に第１のｎ型エピタキシャル成長層３２を成長させる。ついで、第１のｎ型エピタキシャル成長層３２の表面に酸化膜５３を成長させ、フォトリソグラフィー技術によって、たとえば約３μｍ幅の開口部５４を形成する。ついで、エッチング処理により、たとえば深さが約４５μｍのトレンチ５５を形成する（図３０（ａ））。なお、トレンチ５５はｎ型低抵抗層３１に達していなくてもよい。
【００７７】
ついで、エピタキシャル成長により、トレンチ５５内を、不純物濃度がたとえば約３．３１×１０15ｃｍ-3の第２のｎ型エピタキシャル成長層６７で埋める。実施の形態７と同様に、第１のｎ型エピタキシャル成長層３２および第２のｎ型エピタキシャル成長層６７は、それぞれ、並列ｐｎ接合層２のｎ型半導体領域２２０の、相対的に不純物濃度が低い側部２２２および相対的に不純物濃度が高い中央部２２１となる。
【００７８】
ついで、酸化膜５３を除去し、再度、酸化処理をおこなって、その露出面に新たに１．５μｍ程度の厚さの酸化膜６３を成長させる。そして、フォトリソグラフィー技術によって、酸化膜６３の、第１のｎ型エピタキシャル成長層３２上の中央部を残して、約７μｍ幅の開口部６４を形成する。ついで、エッチング処理により、第２のｎ型エピタキシャル成長層６７およびその両脇の第１のｎ型エピタキシャル成長層３２の部分に、たとえば約２５μｍの深さの第２のトレンチ６５を形成する（図３０（ｂ））。
【００７９】
ついで、エピタキシャル成長により、第２のトレンチ６５内を第３のｎ型エピタキシャル成長層３２’で埋める（図３０（ｃ））。この第３のｎ型エピタキシャル成長層３２’の不純物濃度は、前記第１のｎ型エピタキシャル成長層３２と同程度であるのが望ましい。そうすれば、並列ｐｎ接合層２のｎ型半導体領域２２０において、その中央部のｎ型低抵抗層３１側に、不純物濃度が高い領域を設けることができる。したがって、第３のｎ型エピタキシャル成長層３２’の不純物濃度は、たとえば約３．０１×１０15ｃｍ-3である。
【００８０】
ついで、酸化膜６３を除去し、再度、酸化処理をおこなって、その露出面に新たに約３μｍの厚さの酸化膜３３を成長させる。そして、フォトリソグラフィー技術によって、酸化膜３３の、第１のｎ型エピタキシャル成長層３２上の中央部に、約７μｍ幅の開口部３４を形成する。ついで、エッチング処理により、第１のｎ型エピタキシャル成長層３２の中央部に、第３のトレンチ３５をｎ型低抵抗層３１に達する（達していなくてもよい）ように形成する（図３１（ａ））。
【００８１】
ついで、エピタキシャル成長により、第３のトレンチ３５内を第１のｐ型エピタキシャル成長層３６で埋める。酸化膜３３を除去し、新たに、第１のｐ型エピタキシャル成長層３６上の中央部に約３μｍ幅の開口部４４を有する酸化膜４３を成長させる。ついで、エッチング処理により、第１のｐ型エピタキシャル成長層３６の中央部に、たとえば約２５μｍの深さの第２のトレンチ４５を形成する（図３１（ｂ））。そして、エピタキシャル成長により、第２のトレンチ４５内を、不純物濃度がたとえば約３．６１×１０15ｃｍ-3の第２のｐ型エピタキシャル成長層３７で埋める（図３１（ｃ））。
【００８２】
その後、酸化膜４３を除去し（図３２（ａ））、その露出面をＣＭＰにより研磨する。ついで、洗浄等をおこない、熱処理をおこなう（図３２（ｂ））。なお、熱処理として、表面ＭＯＳＦＥＴ構造を形成する際の熱履歴を利用するようにしてもよい。そして、ＣＭＰにより研磨された側の表面にＭＯＳＦＥＴの構造を作製し、図１２に示す構成の超接合半導体素子が得られる。
【００８３】
なお、第１のｐ型エピタキシャル成長層３６および第２のｐ型エピタキシャル成長層３７を形成した後に、第２のｎ型エピタキシャル成長層６７および第３のｎ型エピタキシャル成長層３２’を形成するようにしてもよい。また、第２のｐ型エピタキシャル成長層３７の不純物濃度を第２のｎ型エピタキシャル成長層６７と同じにすれば、図１３に示す構成の超接合半導体素子が得られる。
【００８４】
以上において本発明は、耐圧領域を構成する超接合構造にかかわるものであるため、ソースやドレインの構造およびそれらの製造プロセス等については任意である。したがって、本発明は、ＭＯＳＦＥＴに限らず、ＩＧＢＴ、バイポーラトランジスタ、ＧＴＯサイリスタまたはダイオード等にも適用される。また、上述した各半導体領域の寸法や不純物濃度の値は一例であり、本発明はこれに限定されるものではない。
【００８５】
【発明の効果】
本発明によれば、並列ｐｎ接合層でアバランシェが発生したときに、ｐ型半導体領域およびｎ型半導体領域の、ホールおよび電子がそれぞれ流れる中央部の不純物濃度が高いため、アバランシェ発生時のチャージバランスが確保される。したがって、負性抵抗が改善されるので、アバランシェ耐量が向上する。
【図面の簡単な説明】
【図１】 本発明の実施の形態１にかかる超接合半導体素子の構成を示す縦断面図である。
【図２】 図１のＡ−Ａ’における不純物濃度分布を示す図である。
【図３】 図１に示す構成の超接合半導体素子においてｐ型半導体領域の中央部の濃度を変えたときの大電流領域での電流−電圧波形を示す図である。
【図４】 図１に示す構成の超接合半導体素子の変形参考例の構成を示す縦断面図である。
【図５】 図４のＢ−Ｂ’とＣ−Ｃ’における不純物濃度分布を示す図である。
【図６】 図４に示す構成の超接合半導体素子の変形参考例の構成を示す縦断面図である。
【図７】 本発明の参考例１にかかる超接合半導体素子の構成を示す縦断面図である。
【図８】 図７のＤ−Ｄ’における不純物濃度分布を示す図である。
【図９】 図７に示す構成の超接合半導体素子においてｐ型半導体領域の中央部の濃度を変えたときの大電流領域での電流−電圧波形を示す図である。
【図１０】 図７に示す構成の超接合半導体素子においてｐ型半導体領域の中央部の濃度を変えたときの大電流領域での電流−電圧波形を示す図である。
【図１１】 図７に示す構成の超接合半導体素子の変形参考例の構成を示す縦断面図である。
【図１２】 図１１に示す構成の超接合半導体素子の変形参考例の構成を示す縦断面図である。
【図１３】 図１１に示す構成の超接合半導体素子の変形参考例の構成を示す縦断面図である。
【図１４】 図１３のＥ−Ｅ’における不純物濃度分布を示す図である。
【図１５】 図１に示す構成の超接合半導体素子の製造プロセスの一部を示す図である。
【図１６】 図１に示す構成の超接合半導体素子の製造プロセスの続きを示す図である。
【図１７】 図１に示す構成の超接合半導体素子の製造プロセスの続きを示す図である。
【図１８】 図４に示す構成の超接合半導体素子の製造プロセスの一部を示す図である。
【図１９】 図４に示す構成の超接合半導体素子の製造プロセスの続きを示す図である。
【図２０】 図４に示す構成の超接合半導体素子の製造プロセスの続きを示す図である。
【図２１】 図６に示す構成の超接合半導体素子の製造プロセスの一部を示す図である。
【図２２】 図６に示す構成の超接合半導体素子の製造プロセスの続きを示す図である。
【図２３】 図６に示す構成の超接合半導体素子の製造プロセスの続きを示す図である。
【図２４】 図６に示す構成の超接合半導体素子の別の製造プロセスの一部を示す図である。
【図２５】 図６に示す構成の超接合半導体素子の別の製造プロセスの続きを示す図である。
【図２６】 図６に示す構成の超接合半導体素子の別の製造プロセスの続きを示す図である。
【図２７】 図７に示す構成の超接合半導体素子の製造プロセスの一部を示す図である。
【図２８】 図７に示す構成の超接合半導体素子の製造プロセスの続きを示す図である。
【図２９】 図７に示す構成の超接合半導体素子の製造プロセスの続きを示す図である。
【図３０】 図１２に示す構成の超接合半導体素子の製造プロセスの一部を示す図である。
【図３１】 図１２に示す構成の超接合半導体素子の製造プロセスの続きを示す図である。
【図３２】 図１２に示す構成の超接合半導体素子の製造プロセスの続きを示す図である。
【符号の説明】
１ 低抵抗層（ｎ++ドレイン層）
２ 並列ｐｎ接合層
２１０ 第１導電型半導体領域（ｐ型半導体領域）
２１１ 第１導電型半導体領域の中央部
２１２ 第１導電型半導体領域の側部
２１３ 第１導電型半導体領域の端部
２２０ 第２導電型半導体領域（ｎ型半導体領域）
２２１ 第２導電型半導体領域中央部
２２２ 第２導電型半導体領域の側部
２２３ 第２導電型半導体領域の端部
【発明の属する技術分野】
本発明は、半導体基板の第１の主面側から第２の主面側へ向かって伸びる第１導電型半導体よりなる仕切領域と、それと同様に伸びる第２導電型半導体よりなるドリフト領域とを、それらの伸びる方向に交差する方向に交互に繰り返し接合した構成の並列ｐｎ接合層を有し、該並列ｐｎ接合層が、オン状態のときに電流を流し、かつオフ状態のときには空乏化するドリフト層となる半導体素子に関し、特に、ＭＯＳＦＥＴ（絶縁ゲート型電界効果トランジスタ）やＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）やバイポーラトランジスタ等に適用可能な高耐圧化と大電流容量化を両立させることのできる超接合半導体素子に関する。
【０００２】
【従来の技術】
一般に、超接合半導体素子は、電極が片面に形成された横型の素子と、両面に電極を有する縦型の素子に分類される。縦型半導体素子は、オン状態のときにドリフト電流が流れる方向と、オフ状態のときに逆バイアス電圧による空乏層が伸びる方向とが同じである。通常のプレーナ型のｎチャネル縦型ＭＯＳＦＥＴでは、高抵抗のｎ-ドリフト層の部分は、オン状態のときに、縦方向にドリフト電流を流す領域として働く。したがって、このｎ-ドリフト層の電流経路を短くすれば、ドリフト抵抗が低くなるので、ＭＯＳＦＥＴの実質的なオン抵抗が下がるという効果が得られる。
【０００３】
その一方で、高抵抗のｎ-ドリフト層の部分は、オフ状態のときには空乏化して耐圧を高める。したがって、ｎ-ドリフト層が薄くなると、Ｐベース領域とドリフト領域との間のｐｎ接合から進行するドレイン−ベース間空乏層が広がる幅が狭くなり、シリコンの臨界電界強度に速く達するため、耐圧が低下してしまう。逆に、耐圧の高い半導体素子では、ｎ-ドリフト層が厚いため、オン抵抗が大きくなり、損失が増えてしまう。このように、オン抵抗と耐圧との間には、トレードオフ関係がある。
【０００４】
このトレードオフ関係は、ＩＧＢＴやバイポーラトランジスタやダイオード等の半導体素子においても同様に成立することが知られている。また、このトレードオフ関係は、オン状態のときにドリフト電流が流れる方向と、オフ状態のときの空乏層の伸びる方向とが異なる横型半導体素子にも共通である。
【０００５】
上述したトレードオフ関係による問題の解決法として、ドリフト層を、不純物濃度を高めたｎ型半導体領域よりなるドリフト領域とｐ型半導体領域よりなる仕切領域とを交互に繰り返し接合した構成の並列ｐｎ構造とした超接合半導体素子が公知である（たとえば、特許文献１、特許文献２、特許文献３、特許文献４参照。）。このような構造の半導体素子では、並列ｐｎ構造の不純物濃度が高くても、オフ状態のときに、空乏層が、並列ｐｎ構造の縦方向に伸びる各ｐｎ接合から横方向に広がり、ドリフト領域全体を空乏化するため、高耐圧化を図ることができる。
【０００６】
【特許文献１】
欧州特許第００５３８５４号明細書
【特許文献２】
米国特許第５２１６２７５号明細書
【特許文献３】
米国特許第５４３８２１５号明細書
【特許文献４】
特開平９−２６６３１１号公報
【０００７】
ここで、超接合半導体素子において耐圧を確保しつつ低オン抵抗を得るためには、ｎ型半導体領域とｐ型半導体領域の総不純物量を概ね同じにし、それぞれの領域で深さ方向の不純物濃度が概ね均一となるようにする必要がある。たとえば、ｎ型半導体領域とｐ型半導体領域の総不純物量を概ね同じにするには、ｎ型半導体領域とｐ型半導体領域の幅が同じ場合には、概ね同じ不純物濃度にすればよい。
【０００８】
【発明が解決しようとする課題】
しかしながら、従来の超接合半導体素子では、アバランシェ降伏時の動作抵抗が負性抵抗となるため、アバランシェ電流による局部集中が起こりやすく、十分なアバランシェ耐量を確保することができないという問題点がある。
【０００９】
本発明は、上記問題点に鑑みてなされたものであって、アバランシェ耐量を向上させた半導体素子を提供することを目的とする。
【００１０】
【課題を解決するための手段】
上記目的を達成するため、本発明にかかる半導体素子は、半導体基板の第２の主面側に第２導電型の低抵抗層を備え、前記半導体基板の第１の主面側から前記第２の主面側へ向かう縦方向に伸び、かつ横方向に交互に繰り返し接合された第１導電型半導体領域および第２導電型半導体領域よりなり、かつオン状態のときに前記第２導電型半導体領域に電流を流し、オフ状態のときに空乏化する並列ｐｎ接合層を前記第１の主面と前記低抵抗層との間に備え、前記第１導電型半導体領域と前記第１の主面との間に、第１導電型ベース領域と該第１導電型ベース領域の前記第１主面側の表面に形成された第２導電型ソース領域と第１導電型コンタクト領域を設けた構造を具備する半導体素子において、
前記第１導電型半導体領域内の横方向の不純物濃度に関し、中央部に相対的に濃度が高い領域を有し、かつ前記第２導電型半導体領域との接合面に近い側部に相対的に濃度が低い領域を有し、前記濃度が低い領域と前記濃度が高い領域との濃度に段差があり、前記濃度が高い領域が前記第１導電型ベース領域から前記低抵抗層に達し、前記第２導電型半導体領域内の横方向の不純物濃度は、均一で、かつ前記第１導電型半導体領域内の前記濃度が低い領域の不純物濃度と同じであり、前記第１導電型半導体領域の総不純物量が前記第２導電型半導体領域の総不純物量よりも多いこととする。
【００１１】
【００１２】
また、耐圧の低下を引き起こさないようにするため、並列ｐｎ接合層の第１導電型半導体領域の前記中央部の横方向の幅は、第１導電型半導体領域の横方向の幅の１／２以下であるとよい。
【００１３】
【００１４】
【００１５】
また、並列ｐｎ接合層の第１導電型半導体領域と第２導電型半導体領域は、ストライプ状に配置されていてもよい。
【００１６】
この発明によれば、並列ｐｎ接合層でアバランシェが発生すると、並列ｐｎ接合層のポテンシャル分布によって、ホールはｐ型半導体領域の中央部を流れて電極へ抜けていき、一方、電子はｎ型半導体領域の中央部を流れて電極へ抜けていくが、その際、ｐ型半導体領域の中央部の不純物濃度が高いため、アバランシェ発生時のチャージバランスが確保される。
【００１７】
【発明の実施の形態】
以下に、本発明の実施の形態について図面を参照しつつ詳細に説明する。なお、本明細書では、半導体基板の表面側から裏面側へ向かう方向を縦方向とし、これに交差する方向を横方向とする。
【００１８】
実施の形態１．
図１は、本発明の実施の形態１にかかる超接合半導体素子の構成を示す縦断面図である。図１に示すように、並列ｐｎ接合層２は、縦方向に伸びるｐ型半導体領域２１０と、縦方向に伸びるｎ型半導体領域２２０とが、横方向に、交互に繰り返し接合されたストライプ状の構成となっている。ｐ型半導体領域２１０は、不純物濃度の違いから、相対的に不純物濃度が高い中央部２１１と、ｎ型半導体領域２２０との接合面に近く、相対的に不純物濃度が低い側部２１２とに分けられる。ｎ型半導体領域２２０の不純物濃度はほぼ均一である。
【００１９】
並列ｐｎ接合層２と基板裏面のドレイン電極１１との間は、低抵抗層であるｎ++ドレイン層１となっている。また、基板表面側には、表面ｎ型ドリフト領域３、ｐ型ベース領域４、ｐ+コンタクト領域５、ｎ+ソース領域６、ゲート絶縁膜７、ゲート電極８、層間絶縁膜９およびソース電極１０が形成されている。
【００２０】
たとえば、ｐ型半導体領域２１０において、その中央部２１１の不純物濃度は３．３１×１０15ｃｍ-3であり、側部２１２の不純物濃度は３．０１×１０15ｃｍ-3である。また、ｎ型半導体領域２２０の不純物濃度は、３．０１×１０15ｃｍ-3程度である。図１のＡ−Ａ’における不純物濃度分布を図２に示す。
【００２１】
また、たとえば、ｐ型半導体領域２１０およびｎ型半導体領域２２０の横方向の幅はそれぞれ７μｍである。ｐ型半導体領域２１０の中央部２１１の横方向の幅は、ｐ型半導体領域２１０の横方向の幅の１／２以下であり、たとえば３μｍである。また、ｐ型半導体領域２１０の側部２１２の、不純物濃度が３．０１×１０15ｃｍ-3である領域の横方向の幅は２μｍである。また、ｐ型半導体領域２１０における並列ｐｎ接合層２の縦方向の長さは約４０μｍである。
【００２２】
図３は、ｐ型半導体領域２１０の中央部２１１の濃度を変えたときの大電流領域での電流−電圧波形を示す図である。図３から明らかなように、ｐ型半導体領域２１０の中央部２１１が側部２１２と同じ不純物濃度である場合、すなわちｐ型半導体領域２１０の不純物濃度が一様である場合には、実線で示すように、大電流領域では負性抵抗となっている。この場合には、アバランシェが発生した領域で電界が強くなり、アバランシェ破壊を引き起こす。
【００２３】
それに対して、ｐ型半導体領域２１０の中央部２１１の不純物濃度が高い場合には、図３に破線または点線で示すように、大電流領域でも負性抵抗にならず、動作抵抗は正となっている。この場合には、アバランシェ電流が流れるとともに耐圧が上昇するので、アバランシェは、ｐ型半導体領域２１０の高不純物濃度領域全体で発生するようになる。したがって、アバランシェ電流の集中が起こらないので、アバランシェ耐量が向上する。
【００２４】
図４は、図１に示す構成の超接合半導体素子の変形参考例の構成を示す縦断面図である。図４に示す超接合半導体素子では、ｐ型半導体領域２１０の基板裏面側の端部２１３、すなわちｎ++ドレイン層１に接する部分の不純物濃度が、上述した側部２１２の不純物濃度とほぼ同じになっている。図４のＢ−Ｂ’とＣ−Ｃ’における不純物濃度分布を図５に示す。また、ｐ型半導体領域２１０のｎ++ドレイン層１に接する部分（端部２１３）において、側部２１２と同じ不純物濃度である部分の深さは、たとえば２μｍである。
【００２５】
図６は、図４に示す構成の超接合半導体素子の変形参考例の構成を示す縦断面図である。図６に示す超接合半導体素子では、ｐ型半導体領域２１０の中央部２１１の深さは、たとえば２０μｍであり、またｐ型半導体領域２１０のｎ++ドレイン層１に接する部分（端部２１３）において、側部２１２と同じ不純物濃度である部分の深さは、たとえば２０μｍである。
【００２６】
上述した実施の形態１によれば、並列ｐｎ接合層２でアバランシェが発生すると、並列ｐｎ接合層２のポテンシャル分布によって、ホールはｐ型半導体領域２１０の中央部２１１を流れてソース電極１０へ抜けていくが、その中央部２１１の不純物濃度が高いため、ホールが流れて表面側に蓄えられる際に、チャージバランスが確保される。したがって、負性抵抗が改善されるので、アバランシェ耐量が向上する。
【００２７】
なお、実施の形態１では、第１導電型をｐ型とし、第２導電型をｎ型として説明したが、その逆の場合も同様である。すなわち、アバランシェにより発生した電子は、並列ｐｎ接合層のポテンシャル分布によって、ｎ型半導体領域の不純物濃度が高い中央部を流れるため、チャージバランスが確保されるので、負性抵抗が改善され、アバランシェ耐量が向上する。
【００２８】
参考例１．
図７は、本発明の参考例１にかかる超接合半導体素子の構成を示す縦断面図である。図７に示すように、参考例１では、ｐ型半導体領域２１０のみならず、ｎ型半導体領域２２０も、不純物濃度の違いから、相対的に不純物濃度が高い中央部２２１と、ｐ型半導体領域２１０との接合面に近く、相対的に不純物濃度が低い側部２２２とに分けられる。ただし、ｐ型半導体領域２１０の中央部２１１の不純物濃度は、ｎ型半導体領域２２０の中央部２２１の不純物濃度よりも高くなっている。また、２２３は第２導電型半導体領域の端部である。その他の構成は実施の形態１と同じであるので、実施の形態１と同一の符号を付して説明を省略する。
【００２９】
参考例１では、たとえば、ｐ型半導体領域２１０において、その中央部２１１の不純物濃度は３．６１×１０15ｃｍ-3であり、側部２１２の不純物濃度は３．０１×１０15ｃｍ-3である。また、ｎ型半導体領域２２０において、その中央部２２１の不純物濃度は３．３１×１０15ｃｍ-3であり、側部２２２の不純物濃度は３．０１×１０15ｃｍ-3である。図７のＤ−Ｄ’における不純物濃度分布を図８に示す。
【００３０】
また、たとえば、ｐ型半導体領域２１０およびｎ型半導体領域２２０の横方向の幅はそれぞれ７μｍである。ｐ型半導体領域２１０の中央部２１１の横方向の幅は、ｐ型半導体領域２１０の横方向の幅の１／２以下であり、たとえば３μｍである。また、ｐ型半導体領域２１０の側部２１２の、不純物濃度が３．０１×１０15ｃｍ-3である領域の横方向の幅は２μｍである。
【００３１】
ｎ型半導体領域２２０の中央部２２１の横方向の幅は、ｎ型半導体領域２２０の横方向の幅の１／２以下であり、たとえば３μｍである。また、ｎ型半導体領域２２０の側部２２２の、不純物濃度が３．０１×１０15ｃｍ-3である領域の横方向の幅は２μｍである。また、ｐ型半導体領域２１０における並列ｐｎ接合層２の縦方向の長さは約４０μｍである。
【００３２】
図９は、ｎ型半導体領域２２０の中央部２２１および側部２２２の不純物濃度をそれぞれ３．３１×１０15ｃｍ-3および３．０１×１０15ｃｍ-3とし、ｐ型半導体領域２１０の中央部２１１の濃度を変えたときの大電流領域での電流−電圧波形を示す図である。図９から明らかなように、ｐ型半導体領域２１０の総不純物量がｎ型半導体領域２２０の総不純物量以下である場合には、実線または破線で示すように、動作抵抗は負となっている。この場合には、アバランシェ破壊を引き起こす。
【００３３】
それに対して、ｐ型半導体領域２１０の総不純物量がｎ型半導体領域２２０の総不純物量よりも多い場合には、図９に点線、一点鎖線または二点鎖線で示すように、動作抵抗は正となっている。アバランシェが、ｐ型半導体領域２１０およびｎ型半導体領域２２０の高不純物濃度領域全体で発生するため、アバランシェ電流の集中が起こらないので、アバランシェ耐量が向上する。したがって、動作抵抗が正となるようにするために、ｐ型半導体領域２１０の総不純物量はｎ型半導体領域２２０の総不純物量よりも多いのが望ましい。
【００３４】
図１０は、ｎ型半導体領域２２０の中央部２２１および側部２２２の不純物濃度をそれぞれ３．６１×１０15ｃｍ-3および３．０１×１０15ｃｍ-3とし、ｐ型半導体領域２１０の中央部２１１の濃度を変えたときの大電流領域での電流−電圧波形を示す図である。図１０からも同様の傾向が認められる。
【００３５】
すなわち、図１０に実線、破線または点線で示すように、ｐ型半導体領域２１０の総不純物量がｎ型半導体領域２２０の総不純物量以下である場合には、動作抵抗は負となっている。それに対して、図１０に一点鎖線または二点鎖線で示すように、ｐ型半導体領域２１０の総不純物量の方が多くなると、動作抵抗は正となっている。したがって、ｎ型半導体領域２２０において、その中央部２２１の不純物濃度が高い場合でも、ｐ型半導体領域２１０の総不純物量がｎ型半導体領域２２０の総不純物量よりも多ければ、負性抵抗が改善され、アバランシェ耐量が向上することがわかる。
【００３６】
図１１は、図７に示す構成の超接合半導体素子の変形参考例の構成を示す縦断面図である。図１１に示す超接合半導体素子では、ｐ型半導体領域２１０の基板裏面側の端部２１３、すなわちｎ++ドレイン層１に接する部分の不純物濃度が、ｐ型半導体領域２１０の側部２１２の不純物濃度とほぼ同じになっている。また、ｎ型半導体領域２２０の基板表面側の端部２２３の不純物濃度が、ｎ型半導体領域２２０の側部２２２の不純物濃度とほぼ同じになっている。
【００３７】
また、ｐ型半導体領域２１０のｎ++ドレイン層１に接する部分（端部２１３）において、ｐ型半導体領域２１０の側部２１２と同じ不純物濃度である部分の深さは、その側部２１２の横方向の幅と同じであり、たとえば２μｍである。ｎ型半導体領域２２０についても同様であり、その基板表面側の端部２２３において、ｎ型半導体領域２２０の側部２２２と同じ不純物濃度である部分の深さは、その側部２２２の横方向の幅と同じであり、たとえば２μｍである。したがって、ｐ型半導体領域２１０の総不純物量は、ｎ型半導体領域２２０の総不純物量よりも多くなっている。
【００３８】
図１２は、図１１に示す構成の超接合半導体素子の変形参考例の構成を示す縦断面図である。図１２に示す超接合半導体素子では、ｐ型半導体領域２１０の中央部２１１の縦方向の長さが、ｎ型半導体領域２２０の中央部２２１の縦方向の長さよりも長くなっている。たとえば、ｐ型半導体領域２１０の中央部２１１の縦方向の長さは３０μｍであり、ｎ型半導体領域２２０の中央部２２１の縦方向の長さは２０μｍである。この例でも、ｐ型半導体領域２１０の総不純物量は、ｎ型半導体領域２２０の総不純物量よりも多くなっている。
【００３９】
図１３は、図１１に示す構成の超接合半導体素子の変形参考例の構成を示す縦断面図である。図１３に示す超接合半導体素子では、図１２に示す例と同様の寸法となっているが、図１３のＥ−Ｅ’における不純物濃度分布を示す図１４のように、ｐ型半導体領域２１０の中央部２１１の不純物濃度と、ｎ型半導体領域２２０の中央部２２１の不純物濃度とが同じになっている。この例でも、ｐ型半導体領域２１０の総不純物量は、ｎ型半導体領域２２０の総不純物量よりも多くなっている。
【００４０】
上述した参考例１によれば、並列ｐｎ接合層２でアバランシェが発生すると、並列ｐｎ接合層２のポテンシャル分布によって、ホールはｐ型半導体領域２１０の中央部２１１を流れてソース電極１０へ抜けていき、電子はｎ型半導体領域２２０の中央部２２１を流れてドレイン電極１１へ抜けていくが、それぞれ中央部２１１，２２１の不純物濃度が高いため、ホールおよび電子が流れる際に、チャージバランスが確保される。したがって、負性抵抗が改善されるので、アバランシェ耐量が向上する。
【００４１】
また、参考例１において、図１１に示す例のように、ｐ型半導体領域２１０の基板裏面側の不純物濃度の低い端部の深さが、ｐ型半導体領域２１０の不純物濃度の低い側部２１２の幅と同じであり、またｎ型半導体領域２２０の基板表面側の不純物濃度の低い端部の深さが、ｎ型半導体領域２２０の不純物濃度の低い側部２２２の幅と同じであれば、耐圧の低下が低減されるという効果が得られる。
【００４２】
つぎに、上述した種々の超接合半導体素子の製造プロセスについて、以下の実施の形態２に説明する。
【００４３】
実施の形態２．
図１５〜図１７は、図１に示す構成の超接合半導体素子の製造プロセスを示す図である。まず、高不純物濃度のｎ型低抵抗層３１上に、ｎ型エピタキシャル成長層３２を、たとえば約４５μｍの厚さとなるように成長させる。このとき、たとえばｎ型低抵抗層３１の不純物濃度は約２×１０18ｃｍ-3程度であり、ｎ型エピタキシャル成長層３２の不純物濃度は３．０１×１０15ｃｍ-3である。
【００４４】
ついで、酸化処理をおこない、ｎ型エピタキシャル成長層３２の表面に、たとえば約３μｍの厚さの酸化膜３３を成長させる。そして、フォトリソグラフィー技術によって酸化膜３３の一部を除去し、幅約７μｍの開口部３４を有するマスク酸化膜を形成する（図１５（ａ））。ついで、マスク酸化膜を用いてエッチング処理をおこない、たとえば深さが約４７μｍのトレンチ３５を形成する（図１５（ｂ））。
【００４５】
ついで、トレンチ３５の側壁および底部に沿って、ボロンドープのシリコンよりなる第１のｐ型エピタキシャル成長層３６を、たとえば約２μｍの厚さとなるように成長させる（図１５（ｃ））。この第１のｐ型エピタキシャル成長層３６の不純物濃度は、前記ｎ型エピタキシャル成長層３２と同程度であるのが望ましい。したがって、第１のｐ型エピタキシャル成長層３６の不純物濃度は、たとえば約３．０１×１０15ｃｍ-3である。
【００４６】
つづいて、第１のｐ型エピタキシャル成長層３６の内側に、ボロンのドープ量を多くして、第２のｐ型エピタキシャル成長層３７を、たとえば約１．５μｍの厚さとなるように成長させる。トレンチ３５をシリコンで埋め込む際には、シリコンはトレンチ３５の側壁側から成長する。このため、トレンチ３５内に第２のｐ型エピタキシャル成長層３７を１．５μｍの厚さで埋め込むことによって、トレンチ３５内のｐ型半導体領域の中心部に、幅３μｍの高不純物濃度領域（第２のｐ型エピタキシャル成長層３７）が形成される（図１６（ａ））。第２のｐ型エピタキシャル成長層３７の不純物濃度は、たとえば約３．３１×１０15ｃｍ-3である。
【００４７】
その後、表面の酸化膜３３を除去し（図１６（ｂ））、その露出した表面を、化学的機械的研磨（以下、ＣＭＰとする）により、たとえば約５μｍの厚さ分だけ研磨する（図１６（ｃ））。なお、図１６（ｃ）において、二点鎖線で示す部分３８は、ＣＭＰにより研磨されてなくなった部分である。
【００４８】
ついで、洗浄等をおこない、たとえば１１５０℃で１２０分の熱処理をおこなう。この熱処理の際に、高濃度の低抵抗層３１からの拡散により、前記第１のｐ型エピタキシャル成長層３６および前記第２のｐ型エピタキシャル成長層３７の、それぞれ低抵抗層３１側の部分が約２μｍの深さで消失する（図１７）。図１７には、この消失した部分が符号３９で示されている。その後、ＣＭＰにより研磨された側の表面にＭＯＳＦＥＴの構造を作製し、図１に示す構成の超接合半導体素子が得られる。
【００４９】
ここで、低抵抗層３１はｎ++ドレイン層１となる。また、ｎ型エピタキシャル成長層３２は、並列ｐｎ接合層２のｎ型半導体領域２２０となる。また、第１のｐ型エピタキシャル成長層３６および前記第２のｐ型エピタキシャル成長層３７は、それぞれ並列ｐｎ接合層２のｐ型半導体領域２１０の、相対的に不純物濃度が低い側部２１２および相対的に不純物濃度が高い中央部２１１となる。
【００５０】
上述したプロセスによれば、並列ｐｎ接合層２は、上述したＣＭＰによる研磨量（約５μｍ）と低抵抗層３１からの拡散による消失量（約２μｍ）によって、最終的に約４０μｍの深さとなる。なお、図１５（ｂ）に示す工程において、トレンチ３５の深さは、ＣＭＰおよび拡散による消失量を見込んで決められる。すなわち、深さ約４０μｍの並列ｐｎ接合層２を得るにあたって、約７μｍの消失量を見込むため、トレンチ３５の深さは、上述したように４７μｍとされる。
【００５１】
なお、上述したプロセスでは、図１７に示す工程において、１１５０℃で１２０分の熱処理をおこなうとしたが、表面ＭＯＳＦＥＴ構造を形成する際の熱履歴により低抵抗層３１からの拡散が十分である場合には、表面ＭＯＳＦＥＴ製造工程の熱履歴を考慮して、適宜、熱処理の温度および時間を調整すればよい。
【００５２】
参考例２．
図１８〜図２０は、図４に示す構成の超接合半導体素子の製造プロセスを示す図である。なお、実施の形態２と同じ構成要素には同一の符号を付す。また、特に断わらない限り、半導体等の各構成要素の寸法や不純物濃度、あるいはトレンチの深さや開口幅などは、実施の形態２と同じである。
【００５３】
まず、ｎ型低抵抗層３１上にｎ型のエピタキシャル成長層３２を成長させる。ついで、ｎ型エピタキシャル成長層３２の表面に酸化膜３３を成長させ、フォトリソグラフィー技術によって開口部３４を形成する（図１８（ａ））。ついで、エッチング処理により、たとえば深さが約４５μｍのトレンチ３５を形成する（図１８（ｂ））。
【００５４】
ついで、トレンチ３５の側壁および底部に沿って、ボロンドープのシリコンよりなる第１のｐ型エピタキシャル成長層３６を成長させる（図１８（ｃ））。つづいて、第１のｐ型エピタキシャル成長層３６の内側に、ボロンのドープ量が多い第２のｐ型エピタキシャル成長層３７を成長させ、トレンチ３５を埋める（図１９（ａ））。その後、酸化膜３３を除去し（図１９（ｂ））、その露出面をＣＭＰにより、たとえば約５μｍの厚さ分だけ研磨する（図１９（ｃ））と、図２０に示すようになる。
【００５５】
ついで、洗浄等をおこない、たとえば１１５０℃で１２０分の熱処理をおこなう。参考例２では、トレンチ３５が実施の形態２よりも２μｍ浅い。このため、この熱処理時に起こる低抵抗層３１からの拡散によって、並列ｐｎ接合層２のｐ型半導体領域２１０となる領域はわずかに短くなるだけである。すなわち、ｐ型半導体領域２１０となる領域が短くなることはほとんどない。その後、ＣＭＰにより研磨された側の表面にＭＯＳＦＥＴの構造を作製し、図４に示す構成の超接合半導体素子が得られる。
【００５６】
参考例３．
図２１〜図２３は、図６に示す構成の超接合半導体素子の製造プロセスを示す図である。なお、実施の形態２と同じ構成要素には同一の符号を付す。また、特に断わらない限り、半導体等の各構成要素の寸法や不純物濃度、あるいはトレンチの深さや開口幅などは、実施の形態２と同じである。
【００５７】
まず、ｎ型低抵抗層３１上にｎ型のエピタキシャル成長層３２を成長させる。ついで、ｎ型エピタキシャル成長層３２の表面に酸化膜３３を成長させ、フォトリソグラフィー技術によって開口部３４を形成する（図２１（ａ））。参考例３では、開口部３４の開口幅は、たとえば８．５μｍである。ついで、エッチング処理により、たとえば深さが約４５μｍで、トレンチ側壁がｎ型エピタキシャル成長層３２の表面に対してたとえば約８７°の角度をなすトレンチ３５を形成する（図２１（ｂ））。
【００５８】
ここで、酸化膜３３の開口部３４の開口幅が実施の形態２よりも広くなっているのは、トレンチ３５の側壁が傾斜していることにより、トレンチ底部の幅がトレンチ３５の開口端における幅よりも狭くなるからである。特に限定しないが、参考例３では、トレンチ底部の幅は５．５μｍとなる。また、本来、開口幅が７μｍのトレンチを、７μｍのトレンチ間距離で配置するところを、参考例３では、トレンチ開口幅を８．５μｍにしているため、ｎ型エピタキシャル成長層３２の表面におけるトレンチ間距離は５．５μｍである。
【００５９】
したがって、トレンチ３５内に埋め込まれるｐ型エピタキシャル成長層３６の、トレンチ底部における幅と、ｎ型エピタキシャル成長層３２の表面での、ｎ型エピタキシャル成長層３２の幅とは同じになる。つまり、トレンチ３５と、トレンチ３５以外の領域の形状は同じになり、トレンチ３５以外の領域と同じ濃度でｐ型エピタキシャル成長層３６を形成することにより、チャージバランスの確保が可能となる。なお、実施の形態５では、後の工程で、不純物濃度の高い第２のｐ型エピタキシャル成長層３７を成長させるので、このような寸法としている。
【００６０】
ついで、トレンチ３５内をｐ型のエピタキシャル成長層で埋めるが、その際、トレンチ３５の側壁が傾斜しているため、エピタキシャル成長層はトレンチ底部から埋め込まれていく。したがって、不純物濃度が低い第１のｐ型エピタキシャル成長層３６を適当な厚さ、たとえば約３．８μｍの厚さに成長させる（図２１（ｃ）、図２２（ａ））。その後、ドーパントとなるガスの供給量を増加させて、不純物濃度が高い第２のｐ型エピタキシャル成長層３７を、たとえば約１μｍの厚さに成長させ、トレンチ３５を埋める（図２２（ｂ））。このとき、第２のｐ型エピタキシャル成長層３７の深さは約２５μｍとなる。このようにすることにより、並列ｐｎ接合層２の、所望のプロファイルを有するｐ型半導体領域２１０を形成することができる。
【００６１】
その後、酸化膜３３を除去し（図２２（ｃ））、その露出面をＣＭＰにより研磨する（図２３（ａ））。ついで、洗浄等をおこない（図２３（ｂ））、ＣＭＰにより研磨された側の表面にＭＯＳＦＥＴの構造を作製し、図６に示す構成の超接合半導体素子が得られる。なお、洗浄後、熱処理をおこなってから、表面ＭＯＳＦＥＴ構造を作製するようにしてもよい。
【００６２】
参考例４．
図２４〜図２６は、図６に示す構成の超接合半導体素子の別の製造プロセスを示す図である。なお、実施の形態２と同じ構成要素には同一の符号を付す。また、特に断わらない限り、半導体等の各構成要素の寸法や不純物濃度、あるいはトレンチの深さや開口幅などは、実施の形態２と同じである。
【００６３】
まず、ｎ型低抵抗層３１上にｎ型のエピタキシャル成長層３２を成長させる。ついで、ｎ型エピタキシャル成長層３２の表面に酸化膜３３を成長させ、フォトリソグラフィー技術によって開口部３４を形成する（図２４（ａ））。ついで、エッチング処理により、トレンチ３５をｎ型低抵抗層３１に達するように形成する（図２４（ｂ））。なお、トレンチ３５がｎ型低抵抗層３１に達していなくてもよい。
【００６４】
ついで、トレンチ３５内に、ボロンドープのシリコンよりなる第１のｐ型エピタキシャル成長層３６を成長させ、トレンチ３５を第１のｐ型エピタキシャル成長層３６で埋める。（図２４（ｃ））。ついで、酸化膜３３を除去し、再度、酸化処理をおこなって、その露出面に新たに酸化膜４３をたとえば約１．５μｍの厚さに成長させる。そして、フォトリソグラフィー技術によって、酸化膜４３の、第１のｐ型エピタキシャル成長層３６上の中央部に、約３μｍ幅の開口部４４を形成する（図２５（ａ））。
【００６５】
ついで、エッチング処理により、第１のｐ型エピタキシャル成長層３６の中央部に、たとえば約２５μｍの深さの第２のトレンチ４５を形成する（図２５（ｂ））。そして、その第２のトレンチ４５内に、ボロンドープのシリコンよりなる第２のｐ型エピタキシャル成長層３７を成長させ、第２のトレンチ４５を第２のｐ型エピタキシャル成長層３７で埋める（図２５（ｃ））。
【００６６】
参考例４では、第２のｐ型エピタキシャル成長層３７の不純物濃度は、たとえば約３．６１×１０15ｃｍ-3である。これは、実施の形態３〜５における第２のｐ型エピタキシャル成長層３７の不純物濃度よりも高い。しかし、参考例４では、第２のｐ型エピタキシャル成長層３７が浅く形成されているため、不純物濃度が高くても、第１および第２のｐ型エピタキシャル成長層３６，３７の総不純物量が大きく増加することはない。したがって、耐圧が大きく低下することはない。
【００６７】
その後、酸化膜４３を除去し（図２６（ａ））、その露出面をＣＭＰにより研磨する。ついで、洗浄等をおこない、熱処理をおこなう（図２６（ｂ））。なお、熱処理として、表面ＭＯＳＦＥＴ構造を形成する際の熱履歴を利用するようにしてもよい。そして、ＣＭＰにより研磨された側の表面にＭＯＳＦＥＴの構造を作製し、図６に示す構成の超接合半導体素子が得られる。
【００６８】
参考例５．
図２７〜図２９は、図７に示す構成の超接合半導体素子の製造プロセスを示す図である。なお、実施の形態２と同じ構成要素には同一の符号を付す。また、特に断わらない限り、半導体等の各構成要素の寸法や不純物濃度、あるいはトレンチの深さや開口幅などは、実施の形態２と同じである。
【００６９】
まず、ｎ型低抵抗層３１上に第１のｎ型エピタキシャル成長層３２を成長させる。ついで、第１のｎ型エピタキシャル成長層３２の表面に酸化膜５３を成長させ、フォトリソグラフィー技術によって、たとえば約３μｍ幅の開口部５４を形成する（図２７（ａ））。ついで、エッチング処理により、たとえば深さが約４５μｍのトレンチ５５を形成する（図２７（ｂ））。なお、ここではトレンチ５５はｎ型低抵抗層３１に達するが、ｎ型低抵抗層３１に達していなくてもよい。
【００７０】
ついで、エピタキシャル成長により、トレンチ５５内を、不純物濃度がたとえば約３．３１×１０15ｃｍ-3の第２のｎ型エピタキシャル成長層６７で埋める（図２７（ｃ））。この第２のｎ型エピタキシャル成長層６７は、並列ｐｎ接合層２のｎ型半導体領域２２０の、相対的に不純物濃度が高い中央部２２１となる。前記第１のｎ型エピタキシャル成長層３２は、並列ｐｎ接合層２のｎ型半導体領域２２０の、相対的に不純物濃度が低い側部２２２となる。
【００７１】
ついで、酸化膜５３を除去し、再度、酸化処理をおこなって、その露出面に新たに酸化膜３３を成長させる。そして、フォトリソグラフィー技術によって、酸化膜３３の、第１のｎ型エピタキシャル成長層３２上の中央部に、約７μｍ幅の開口部３４を形成する（図２８（ａ））。ついで、エッチング処理により、第１のｎ型エピタキシャル成長層３２の中央部に、たとえば約４５μｍの深さの第２のトレンチを形成する。
【００７２】
ついで、エピタキシャル成長により、第２のトレンチ内を第１のｐ型エピタキシャル成長層３６で埋める。そして、酸化膜３３を除去した後、再び、酸化処理をおこなって、その露出面に新たにたとえば３μｍの厚さの酸化膜４３を成長させる。そして、フォトリソグラフィー技術によって、酸化膜４３の、第１のｐ型エピタキシャル成長層３６上の中央部に、約３μｍ幅の開口部４４を形成する。
【００７３】
ついで、エッチング処理により、第１のｐ型エピタキシャル成長層３６の中央部に、たとえば約４５μｍの深さの第３のトレンチ４５を形成する（図２８（ｂ））。そして、その第３のトレンチ４５内に、不純物濃度がたとえば３．６１×１０15ｃｍ-3程度の第２のｐ型エピタキシャル成長層３７を成長させ、第３のトレンチ４５を第２のｐ型エピタキシャル成長層３７で埋める（図２８（ｃ））。
【００７４】
その後、酸化膜４３を除去し（図２９（ａ））、その露出面をＣＭＰにより研磨する。ついで、洗浄等をおこない、熱処理による拡散をおこなう（図２９（ｂ））。そして、ＣＭＰにより研磨された側の表面にＭＯＳＦＥＴの構造を作製し、図７に示す構成の超接合半導体素子が得られる。なお、第３のトレンチ４５の形成工程を省略し、実施の形態３のように、第１のｐ型エピタキシャル成長層３６の成長後、ドーパントガスの濃度を変えることにより、連続して第２のｐ型エピタキシャル成長層３７を成長させるようにしてもよい。また、第１のｐ型エピタキシャル成長層３６および第２のｐ型エピタキシャル成長層３７を形成した後に、第２のｎ型エピタキシャル成長層６７を形成するようにしてもよい。
【００７５】
参考例６．
図３０〜図３２は、図１２に示す構成の超接合半導体素子の製造プロセスを示す図である。なお、実施の形態２と同じ構成要素には同一の符号を付す。また、特に断わらない限り、半導体等の各構成要素の寸法や不純物濃度、あるいはトレンチの深さや開口幅などは、実施の形態２と同じである。
【００７６】
まず、ｎ型低抵抗層３１上に第１のｎ型エピタキシャル成長層３２を成長させる。ついで、第１のｎ型エピタキシャル成長層３２の表面に酸化膜５３を成長させ、フォトリソグラフィー技術によって、たとえば約３μｍ幅の開口部５４を形成する。ついで、エッチング処理により、たとえば深さが約４５μｍのトレンチ５５を形成する（図３０（ａ））。なお、トレンチ５５はｎ型低抵抗層３１に達していなくてもよい。
【００７７】
ついで、エピタキシャル成長により、トレンチ５５内を、不純物濃度がたとえば約３．３１×１０15ｃｍ-3の第２のｎ型エピタキシャル成長層６７で埋める。実施の形態７と同様に、第１のｎ型エピタキシャル成長層３２および第２のｎ型エピタキシャル成長層６７は、それぞれ、並列ｐｎ接合層２のｎ型半導体領域２２０の、相対的に不純物濃度が低い側部２２２および相対的に不純物濃度が高い中央部２２１となる。
【００７８】
ついで、酸化膜５３を除去し、再度、酸化処理をおこなって、その露出面に新たに１．５μｍ程度の厚さの酸化膜６３を成長させる。そして、フォトリソグラフィー技術によって、酸化膜６３の、第１のｎ型エピタキシャル成長層３２上の中央部を残して、約７μｍ幅の開口部６４を形成する。ついで、エッチング処理により、第２のｎ型エピタキシャル成長層６７およびその両脇の第１のｎ型エピタキシャル成長層３２の部分に、たとえば約２５μｍの深さの第２のトレンチ６５を形成する（図３０（ｂ））。
【００７９】
ついで、エピタキシャル成長により、第２のトレンチ６５内を第３のｎ型エピタキシャル成長層３２’で埋める（図３０（ｃ））。この第３のｎ型エピタキシャル成長層３２’の不純物濃度は、前記第１のｎ型エピタキシャル成長層３２と同程度であるのが望ましい。そうすれば、並列ｐｎ接合層２のｎ型半導体領域２２０において、その中央部のｎ型低抵抗層３１側に、不純物濃度が高い領域を設けることができる。したがって、第３のｎ型エピタキシャル成長層３２’の不純物濃度は、たとえば約３．０１×１０15ｃｍ-3である。
【００８０】
ついで、酸化膜６３を除去し、再度、酸化処理をおこなって、その露出面に新たに約３μｍの厚さの酸化膜３３を成長させる。そして、フォトリソグラフィー技術によって、酸化膜３３の、第１のｎ型エピタキシャル成長層３２上の中央部に、約７μｍ幅の開口部３４を形成する。ついで、エッチング処理により、第１のｎ型エピタキシャル成長層３２の中央部に、第３のトレンチ３５をｎ型低抵抗層３１に達する（達していなくてもよい）ように形成する（図３１（ａ））。
【００８１】
ついで、エピタキシャル成長により、第３のトレンチ３５内を第１のｐ型エピタキシャル成長層３６で埋める。酸化膜３３を除去し、新たに、第１のｐ型エピタキシャル成長層３６上の中央部に約３μｍ幅の開口部４４を有する酸化膜４３を成長させる。ついで、エッチング処理により、第１のｐ型エピタキシャル成長層３６の中央部に、たとえば約２５μｍの深さの第２のトレンチ４５を形成する（図３１（ｂ））。そして、エピタキシャル成長により、第２のトレンチ４５内を、不純物濃度がたとえば約３．６１×１０15ｃｍ-3の第２のｐ型エピタキシャル成長層３７で埋める（図３１（ｃ））。
【００８２】
その後、酸化膜４３を除去し（図３２（ａ））、その露出面をＣＭＰにより研磨する。ついで、洗浄等をおこない、熱処理をおこなう（図３２（ｂ））。なお、熱処理として、表面ＭＯＳＦＥＴ構造を形成する際の熱履歴を利用するようにしてもよい。そして、ＣＭＰにより研磨された側の表面にＭＯＳＦＥＴの構造を作製し、図１２に示す構成の超接合半導体素子が得られる。
【００８３】
なお、第１のｐ型エピタキシャル成長層３６および第２のｐ型エピタキシャル成長層３７を形成した後に、第２のｎ型エピタキシャル成長層６７および第３のｎ型エピタキシャル成長層３２’を形成するようにしてもよい。また、第２のｐ型エピタキシャル成長層３７の不純物濃度を第２のｎ型エピタキシャル成長層６７と同じにすれば、図１３に示す構成の超接合半導体素子が得られる。
【００８４】
以上において本発明は、耐圧領域を構成する超接合構造にかかわるものであるため、ソースやドレインの構造およびそれらの製造プロセス等については任意である。したがって、本発明は、ＭＯＳＦＥＴに限らず、ＩＧＢＴ、バイポーラトランジスタ、ＧＴＯサイリスタまたはダイオード等にも適用される。また、上述した各半導体領域の寸法や不純物濃度の値は一例であり、本発明はこれに限定されるものではない。
【００８５】
【発明の効果】
本発明によれば、並列ｐｎ接合層でアバランシェが発生したときに、ｐ型半導体領域およびｎ型半導体領域の、ホールおよび電子がそれぞれ流れる中央部の不純物濃度が高いため、アバランシェ発生時のチャージバランスが確保される。したがって、負性抵抗が改善されるので、アバランシェ耐量が向上する。
【図面の簡単な説明】
【図１】 本発明の実施の形態１にかかる超接合半導体素子の構成を示す縦断面図である。
【図２】 図１のＡ−Ａ’における不純物濃度分布を示す図である。
【図３】 図１に示す構成の超接合半導体素子においてｐ型半導体領域の中央部の濃度を変えたときの大電流領域での電流−電圧波形を示す図である。
【図４】 図１に示す構成の超接合半導体素子の変形参考例の構成を示す縦断面図である。
【図５】 図４のＢ−Ｂ’とＣ−Ｃ’における不純物濃度分布を示す図である。
【図６】 図４に示す構成の超接合半導体素子の変形参考例の構成を示す縦断面図である。
【図７】 本発明の参考例１にかかる超接合半導体素子の構成を示す縦断面図である。
【図８】 図７のＤ−Ｄ’における不純物濃度分布を示す図である。
【図９】 図７に示す構成の超接合半導体素子においてｐ型半導体領域の中央部の濃度を変えたときの大電流領域での電流−電圧波形を示す図である。
【図１０】 図７に示す構成の超接合半導体素子においてｐ型半導体領域の中央部の濃度を変えたときの大電流領域での電流−電圧波形を示す図である。
【図１１】 図７に示す構成の超接合半導体素子の変形参考例の構成を示す縦断面図である。
【図１２】 図１１に示す構成の超接合半導体素子の変形参考例の構成を示す縦断面図である。
【図１３】 図１１に示す構成の超接合半導体素子の変形参考例の構成を示す縦断面図である。
【図１４】 図１３のＥ−Ｅ’における不純物濃度分布を示す図である。
【図１５】 図１に示す構成の超接合半導体素子の製造プロセスの一部を示す図である。
【図１６】 図１に示す構成の超接合半導体素子の製造プロセスの続きを示す図である。
【図１７】 図１に示す構成の超接合半導体素子の製造プロセスの続きを示す図である。
【図１８】 図４に示す構成の超接合半導体素子の製造プロセスの一部を示す図である。
【図１９】 図４に示す構成の超接合半導体素子の製造プロセスの続きを示す図である。
【図２０】 図４に示す構成の超接合半導体素子の製造プロセスの続きを示す図である。
【図２１】 図６に示す構成の超接合半導体素子の製造プロセスの一部を示す図である。
【図２２】 図６に示す構成の超接合半導体素子の製造プロセスの続きを示す図である。
【図２３】 図６に示す構成の超接合半導体素子の製造プロセスの続きを示す図である。
【図２４】 図６に示す構成の超接合半導体素子の別の製造プロセスの一部を示す図である。
【図２５】 図６に示す構成の超接合半導体素子の別の製造プロセスの続きを示す図である。
【図２６】 図６に示す構成の超接合半導体素子の別の製造プロセスの続きを示す図である。
【図２７】 図７に示す構成の超接合半導体素子の製造プロセスの一部を示す図である。
【図２８】 図７に示す構成の超接合半導体素子の製造プロセスの続きを示す図である。
【図２９】 図７に示す構成の超接合半導体素子の製造プロセスの続きを示す図である。
【図３０】 図１２に示す構成の超接合半導体素子の製造プロセスの一部を示す図である。
【図３１】 図１２に示す構成の超接合半導体素子の製造プロセスの続きを示す図である。
【図３２】 図１２に示す構成の超接合半導体素子の製造プロセスの続きを示す図である。
【符号の説明】
１ 低抵抗層（ｎ++ドレイン層）
２ 並列ｐｎ接合層
２１０ 第１導電型半導体領域（ｐ型半導体領域）
２１１ 第１導電型半導体領域の中央部
２１２ 第１導電型半導体領域の側部
２１３ 第１導電型半導体領域の端部
２２０ 第２導電型半導体領域（ｎ型半導体領域）
２２１ 第２導電型半導体領域中央部
２２２ 第２導電型半導体領域の側部
２２３ 第２導電型半導体領域の端部
Claims (3)
- 半導体基板の第２の主面側に第２導電型の低抵抗層を備え、前記半導体基板の第１の主面側から前記第２の主面側へ向かう縦方向に伸び、かつ横方向に交互に繰り返し接合された第１導電型半導体領域および第２導電型半導体領域よりなり、かつオン状態のときに前記第２導電型半導体領域に電流を流し、オフ状態のときに空乏化する並列ｐｎ接合層を前記第１の主面と前記低抵抗層との間に備え、前記第１導電型半導体領域と前記第１の主面との間に、第１導電型ベース領域と該第１導電型ベース領域の前記第１主面側の表面に形成された第２導電型ソース領域と第１導電型コンタクト領域を設けた構造を具備する半導体素子において、
前記第１導電型半導体領域内の横方向の不純物濃度に関し、中央部に相対的に濃度が高い領域を有し、かつ前記第２導電型半導体領域との接合面に近い側部に相対的に濃度が低い領域を有し、前記濃度が低い領域と前記濃度が高い領域との濃度に段差があり、前記濃度が高い領域が前記第１導電型ベース領域から前記低抵抗層に達し、前記第２導電型半導体領域内の横方向の不純物濃度は、均一で、かつ前記第１導電型半導体領域内の前記濃度が低い領域の不純物濃度と同じであり、前記第１導電型半導体領域の総不純物量が前記第２導電型半導体領域の総不純物量よりも多いことを特徴とする半導体素子。 - 前記第１導電型半導体領域の前記中央部の横方向の幅は、当該第１導電型半導体領域の横方向の幅の１／２以下であることを特徴とする請求項１に記載の半導体素子。
- 前記第１導電型半導体領域および前記第２導電型半導体領域は、ストライプ状に配置されていることを特徴とする請求項１または２に記載の半導体素子。
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