CN104425602A - 超级结器件及制造方法 - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title claims abstract description 17
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 139
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 139
- 239000010703 silicon Substances 0.000 claims abstract description 139
- 238000000034 method Methods 0.000 claims abstract description 58
- 239000000758 substrate Substances 0.000 claims abstract description 56
- 239000010410 layer Substances 0.000 claims description 439
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 74
- 239000000377 silicon dioxide Substances 0.000 claims description 37
- 235000012239 silicon dioxide Nutrition 0.000 claims description 32
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 21
- 229920005591 polysilicon Polymers 0.000 claims description 21
- 230000015572 biosynthetic process Effects 0.000 claims description 19
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 16
- 239000002184 metal Substances 0.000 claims description 16
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 16
- 238000005530 etching Methods 0.000 claims description 10
- 239000011229 interlayer Substances 0.000 claims description 8
- 238000005516 engineering process Methods 0.000 claims description 6
- 238000005468 ion implantation Methods 0.000 claims description 6
- 239000000203 mixture Substances 0.000 claims description 5
- 239000000126 substance Substances 0.000 claims description 3
- 238000001039 wet etching Methods 0.000 claims description 3
- 238000001465 metallisation Methods 0.000 claims description 2
- 238000011084 recovery Methods 0.000 abstract description 28
- 239000004065 semiconductor Substances 0.000 description 25
- 239000011248 coating agent Substances 0.000 description 4
- 238000000576 coating method Methods 0.000 description 4
- RKTYLMNFRDHKIL-UHFFFAOYSA-N copper;5,10,15,20-tetraphenylporphyrin-22,24-diide Chemical compound [Cu+2].C1=CC(C(=C2C=CC([N-]2)=C(C=2C=CC=CC=2)C=2C=CC(N=2)=C(C=2C=CC=CC=2)C2=CC=C3[N-]2)C=2C=CC=CC=2)=NC1=C3C1=CC=CC=C1 RKTYLMNFRDHKIL-UHFFFAOYSA-N 0.000 description 4
- 239000006185 dispersion Substances 0.000 description 4
- 210000004027 cell Anatomy 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 238000002347 injection Methods 0.000 description 3
- 239000007924 injection Substances 0.000 description 3
- 230000000903 blocking effect Effects 0.000 description 2
- 230000001413 cellular effect Effects 0.000 description 2
- 238000010276 construction Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000005684 electric field Effects 0.000 description 2
- 238000000407 epitaxy Methods 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- 238000000137 annealing Methods 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 239000002019 doping agent Substances 0.000 description 1
- 230000012010 growth Effects 0.000 description 1
- 230000001771 impaired effect Effects 0.000 description 1
- 230000005012 migration Effects 0.000 description 1
- 238000013508 migration Methods 0.000 description 1
- 238000001259 photo etching Methods 0.000 description 1
- 230000034655 secondary growth Effects 0.000 description 1
- 239000000725 suspension Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
- H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
- H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
- H01L29/063—Reduced surface field [RESURF] pn-junction structures
- H01L29/0634—Multiple reduced surface field (multi-RESURF) structures, e.g. double RESURF, charge compensation, cool, superjunction (SJ), 3D-RESURF, composite buffer (CB) structures
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
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- Engineering & Computer Science (AREA)
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- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
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- Composite Materials (AREA)
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Abstract
本发明公开了一种超级结器件，电流流动区包括多个交替排列的N型薄层和P型薄层，P和N型薄层的底部都和底部的N+硅衬底接触。N型薄层包括两种，两种N型薄层都包括中间的高电阻部分和两侧的低电阻部分，第一种N型薄层和P型薄层的电荷平衡；第二种N型薄层的高电阻率部分较宽，且第二种N型薄层和P型薄层的电荷不平衡。P型薄层对第二种N型薄层横向耗尽后，随着反向偏压的增加N型薄层顶部的P阱对第二种N型薄层的高电阻率部分进行逐渐扩展的纵向耗尽。本发明还公开了一种超级结器件的制造方法。本发明能提高器件的反向恢复特性，且比导通电阻较低，能改善器件特性对沟槽工艺的依赖性。
Description
技术领域
本发明涉及半导体集成电路制造领域，特别是涉及一种超级结器件；本发明还涉及一种超级结器件的制造方法。
背景技术
超级结MOSFET采用新的耐压层结构，利用一系列的交替排列的P型半导体薄层和N型半导体薄层来在截止状态下在较低电压下就将所述P型半导体薄层和N型半导体薄层耗尽，实现电荷相互补偿，从而使P型半导体薄层和N型半导体薄层在高掺杂浓度下能实现高的击穿电压，从而同时获得低导通电阻和高击穿电压，打破传统功率MOSFET理论极限。在美国专利US5216275中，以上的交替排列的P型半导体薄层和N型半导体薄层是与N+衬底相连的；在美国专利US6630698B1中，中间的P型半导体薄层和N型半导体薄层与N+衬底可以有大于0的间隔。
现有技术中，P型半导体薄层和N型半导体薄层的形成一种是通过外延成长然后进行光刻和注入，多次反复该过程得到需要的厚度的P型半导体薄层和N型半导体薄层，这种工艺在600V以上的MOSFET中，一般需要重复5次以上，生产成本和生产周期长。另一种是通过一次生长一种类型的需要厚度的外延之后，进行沟槽的刻蚀，之后在沟槽中填入相反类型的硅；这种方法虽然难度大，但具有简化工艺流程，提高稳定性的效果；采用沟槽结构之后，由于P/N薄层即交替排列的P型半导体薄层和N型半导体薄层中P型半导体薄层和N型半导体薄层在纵方向上的掺杂浓度易于控制，而且没有多次外延工艺造成的薄层中P型半导体薄层和N型半导体薄层或其中之一的掺杂浓度在纵向上发生变化从而带来附加的纵向电场，保证了器件能获得好的漏电特性和高的击穿电压。
在超级结工艺中，由于采用了交替的P/N薄层，超级结器件的体内二极管即P型半导体薄层和N型半导体薄层之间形成的二极管在较低的电压下例如50伏Vds就会把P型半导体薄层和N型半导体薄层完全耗尽掉，这使得该二极管具有很硬的反向恢复特性，这一硬的反向恢复特性造成器件的恢复电流急剧变化，反向恢复中波动剧烈，引起电路中的电磁干扰（EMI-ELECTROMAGENETIC INTERFERENCE）,对电路中别的器件的工作带来影响，在这点上，超级结器件不如常规的MOSFET器件，因为常规的MOSFET器件N-漂移区的耗尽是一直随着电压(Vds)的增加而扩展，反向恢复特性较软。另一方面，在现有沟槽填充工艺中，沟槽底部都是停留在N-外延中，沟槽的深度直接影响器件的击穿电压等特性，也造成了均一性的问题，这在采用更低电阻率以降低比导通电阻时，会对工艺的余量造成很大的问题。
发明内容
本发明所要解决的技术问题是提供一种超级结器件，能提高器件的反向恢复特性，且比导通电阻较低，还能改善器件特性对沟槽工艺的依赖性。为此，本发明还提供一种超级结器件的制造方法。
为解决上述技术问题，本发明提供的超级结器件的中间区域为电流流动区，终端保护结构环绕于所述电流流动区的外周；电流流动区包括多个交替排列的N型薄层和P型薄层，在所述N型薄层和所述P型薄层的顶部形成有P阱；所述电流流动区的所述N型薄层和所述P型薄层的底部和N+硅衬底接触。
所述N型薄层包括高电阻率部分和低电阻率部分，所述高电阻率部分为所述N型薄层的中间部分，所述低电阻率部分位于所述高电阻率部分的两侧且和邻近的所述P型薄层相接触；所述高电阻率部分和所述低电阻率部分的电阻率之比大于5:1；
所述N型薄层和其邻近的所述P型薄层的电荷不平衡，所述N型薄层的所述低电阻率部分和其邻近的所述P型薄层的电荷平衡，所述N型薄层和所述P型薄层之间连接反偏电压的条件下，所述高电阻率部分不被所述P型薄层完全横向耗尽，所述高电阻率部分的未被所述P型薄层横向耗尽的部分和所述P阱之间形成纵向耗尽；在反偏电压增加时，所述P阱对所述高电阻率部分的纵向耗尽的深度增加。
进一步的改进是，所述N型薄层的所述高电阻率部分的分布区域不和所述终端保护结构邻接。
进一步的改进是，所述N型薄层的低电阻率部分的N型载流子数减去所述P型薄层的P型载流子数的差值要小于所述N型薄层的低电阻率部分的N型载流子数的10%、以及小于所述P型薄层的P型载流子数的10%。
进一步的改进是，所述N型薄层的高电阻率部分的宽度为一种或二种以上。
进一步的改进是，所述超级结器件为超级结MOSFET器件、超级结高压二极管或超级结IGBT器件。
为解决上述技术问题，本发明提供的超级结器件的制造方法包括如下步骤：
步骤一、在N+硅衬底上淀积第一N型外延硅层；所述第一N型外延硅层的厚度和后续形成的电流流动区的N型薄层的高电阻率部分的厚度相同。
步骤二、在所述第一N型外延硅层表面依次淀积第一二氧化硅层、第二氮化硅层和第三二氧化硅层；利用光刻刻蚀工艺依次对所述第三二氧化硅层、所述第二氮化硅层和所述第一二氧化硅层形成沟槽图形掩模。
步骤三、以所述沟槽图形掩模为掩模对所述第一N型外延硅层进行刻蚀形成多个沟槽，所述沟槽的底部和所述硅衬底相连接；超级结器件的中间区域为所述电流流动区，终端保护结构环绕于所述电流流动区的外周；在所述电流流动区中，各所述沟槽之间的所述第一N型外延硅层呈薄层结构并分别定义出所述N型薄层的高电阻率部分；依次将所述沟槽图形掩模的所述第三二氧化硅层和所述第二氮化硅层去除，所述第一二氧化硅层保留。
步骤四、在所述硅衬底正面淀积形成第二N型外延硅层，所述第二N型外延硅层形成于所述沟槽的底面和侧面，所述第一N型外延硅层的电阻率和所述第二N型外延硅层的电阻率之比大于5:1；在所述电流流动区中，形成于所述高电阻率部分的两侧面的所述第二N型外延硅层组成低电阻率部分，所述高电阻率部分和所述低电阻率部分组成所述N型薄层。
步骤五、在所述硅衬底正面淀积形成第三P型外延硅层，所述第三P型外延硅层和所述第二N型外延硅层接触并将所述沟槽完全填满；将所述沟槽顶部表面的硅和氧化硅都去除。
在所述电流流动区中，由填充于所述沟槽中的所述第三P型外延硅层组成P型薄层，所述电流流动区中的所述P型薄层和所述N型薄层呈交替排列结构。
所述N型薄层和其邻近的所述P型薄层的电荷不平衡，所述N型薄层的所述低电阻率部分和其邻近的所述P型薄层的电荷平衡，所述N型薄层和所述P型薄层之间连接反偏电压的条件下，所述高电阻率部分不被所述P型薄层完全横向耗尽。
步骤六、在所述N型薄层和所述P型薄层的顶部形成P阱；所述N型薄层和所述P型薄层之间连接反偏电压时，所述高电阻率部分的未被所述P型薄层横向耗尽的部分和所述P阱之间形成纵向耗尽；在反偏电压增加时，所述P阱对所述高电阻率部分的纵向耗尽的深度增加。
为解决上述技术问题，本发明提供的超级结器件的制造方法包括如下步骤：
步骤一、在N+硅衬底上淀积第一N型外延硅层；所述第一N型外延硅层的厚度和后续形成的电流流动区的N型薄层的高电阻率部分的厚度相同。
步骤二、在所述第一N型外延硅层的表面形成P阱。
步骤三、在形成有所述P阱的所述第一N型外延硅层表面依次淀积第一二氧化硅层、第二氮化硅层和第三二氧化硅层；利用光刻刻蚀工艺依次对所述第三二氧化硅层、所述第二氮化硅层和所述第一二氧化硅层形成沟槽图形掩模。
步骤四、以所述沟槽图形掩模为掩模对所述第一N型外延硅层进行刻蚀形成多个沟槽，所述沟槽的底部和所述硅衬底相连接；超级结器件的中间区域为所述电流流动区，终端保护结构环绕于所述电流流动区的外周；在所述电流流动区中，各所述沟槽之间的所述第一N型外延硅层呈薄层结构并分别定义出所述N型薄层的高电阻率部分；依次将所述沟槽图形掩模的所述第三二氧化硅层和所述第二氮化硅层去除，所述第一二氧化硅层保留。
步骤五、在所述硅衬底正面淀积形成第二N型外延硅层，所述第二N型外延硅层形成于所述沟槽的底面和侧面，所述第一N型外延硅层的电阻率和所述第二N型外延硅层的电阻率之比大于5:1；在所述电流流动区中，形成于所述高电阻率部分的两侧面的所述第二N型外延硅层组成低电阻率部分，所述高电阻率部分和所述低电阻率部分组成所述N型薄层。
步骤六、在所述硅衬底正面淀积形成第三P型外延硅层，所述第三P型外延硅层和所述第二N型外延硅层接触并将所述沟槽完全填满；将所述沟槽顶部表面的硅和氧化硅都去除。
在所述电流流动区中，由填充于所述沟槽中的所述第三P型外延硅层组成P型薄层，所述电流流动区中的所述P型薄层和所述N型薄层呈交替排列结构。
所述N型薄层和其邻近的所述P型薄层的电荷不平衡，所述N型薄层的所述低电阻率部分和其邻近的所述P型薄层的电荷平衡，所述N型薄层和所述P型薄层之间连接反偏电压的条件下，所述高电阻率部分不被所述P型薄层完全横向耗尽，所述高电阻率部分的未被所述P型薄层横向耗尽的部分和所述P阱之间形成纵向耗尽；在反偏电压增加时，所述P阱对所述高电阻率部分的纵向耗尽的深度增加。
进一步的改进是，所述超级结器件为超级结MOSFET器件，还包括如下步骤：
步骤七、采用光刻刻蚀工艺在所述电流流动区的所述N型薄层的顶部形成栅沟槽，所述栅沟槽穿过所述P阱。
步骤八、依次淀积栅介质层和多晶硅栅，所述栅介质层覆盖在所述栅沟槽的底部表面和侧面以及外部，所述多晶硅栅形成于所述栅介质层表面并将所述栅沟槽完全填充，去除所述栅沟槽外部的所述栅介质层和所述多晶硅栅，由填充于所述栅沟槽内部的所述栅介质层和所述多晶硅栅组成所述超级结MOSFET器件的栅极结构；被所述多晶硅栅所覆盖的所述P阱侧面用于形成纵向沟道。
步骤九、采用N+离子注入工艺在所述N型薄层顶部的所述栅沟槽的两侧的所述P阱顶部形成源区。
步骤十、在形成了所述源区的所述硅衬底正面形成层间膜；采用光刻刻蚀工艺形成接触孔，所述接触孔穿过所述层间膜并和所述源区或所述多晶硅栅接触；进行P+离子注入形成P阱引出区，所述P阱引出区位于和所述源区相接触的所述接触孔底部，所述P阱引出区和所述P阱相接触。
步骤十一、淀积正面金属并对所述正面金属进行光刻刻蚀分别形成源极和栅极；从背面对所述硅衬底进行减薄，进行背面金属化形成漏极。
进一步的改进是，所述N型薄层的低电阻率部分的N型载流子数减去所述P型薄层的P型载流子数的差值要小于所述N型薄层的低电阻率部分的N型载流子数的10%、以及小于所述P型薄层的P型载流子数的10%。
进一步的改进是，所述沟槽的深入到所述硅衬底的深度为0微米～5微米。
本发明超级结器件的电流流动区N型薄层包括低电阻率部分和高电阻率部分，调节低电阻率部分的掺杂和宽度很容易获得较低的比导通电阻；高电阻率部分在反向偏置时不被P型薄层完全横向耗尽，这样在反偏电压增加时，能够通过位于N型薄层顶部的P阱对高电阻率部分的纵向耗尽并纵向耗尽区的深度随反向偏压的增加而增加，这样能使器件的硬反向恢复特性变软，从而能提高器件的反向恢复特性，减少恢复电流变化过快带来的电压过冲。所以本发明能够实现比导通电阻和耐冲击的最佳平衡。
另外，本发明的P型薄层和N型薄层的设置，能够使P型薄层和N型薄层的底部深入到N+硅衬底中；而现有技术中的P型薄层和N型薄层的底部和N+硅衬底之间必须增加一个N-缓冲层，原因为现有技术中的P型薄层和N型薄层在很低的反向偏压下互相耗尽掉，在P-N薄层即P型薄层和N型薄层的交替结构和N+硅衬底间没有一个N-缓冲层时,反向恢复的时间会非常尖锐，造成非常严重的电压过冲，器件失效，系统也可能受损；本发明的N型薄层中设置有不被P型薄层完全耗尽的高电阻率部分，这个高电阻率部分可以起到代替现有技术中P型薄层和N型薄层的底部的N-缓冲层的作用，从而能使P-N薄层直接接触到N+硅衬底时，反向恢复特性还能保持良好。
另外，本发明通过将P型薄层和N型薄层的底部深入到N+硅衬底中，这样当P型薄层和N型薄层的沟槽的深度变化时，能够使器件的特性如击穿电压的变化大大减小，从而能改善器件特性对沟槽工艺的依赖性。
附图说明
下面结合附图和具体实施方式对本发明作进一步详细的说明：
图1是现有超级结器件俯视图一；
图2是现有超级结器件俯视图二；
图3是本发明实施例一超级结器件的电流流动区的俯视图；
图4是本发明实施例一超级结器件的剖面图；
图5-图7是本发明实施例一超级结器件的制造方法各步骤中的器件剖面图；
图8-图9是本发明实施例二超级结器件的制造方法各步骤中的器件剖面图；
图10是本发明实施例三超级结器件的俯视图；
图11是本发明实施例三超级结器件的的剖面图；
图12是本发明实施例四超级结器件的电流流动区的俯视图；
图13A是反向恢复曲线的原理图；
图13B是本发明实施例一的超级结器件的P型薄层和N型薄层的反向恢复曲线。
具体实施方式
如图1所示，是现有超级结器件的俯视图一。在俯视图上，本发明实施例可以分为1区、2区和3区。1区为超级结器件的中间区域为电流流动区，所述电流流动区包含交替排列的P型区域25和N型区域，所述P型区域25也即形成于所述电流流动区中的P型薄层、所述N型区域也即形成于所述电流流动区中的N型薄层；在所述电流流动区电流会通过N型区域由源极经过沟道到达漏极，而所述P型区域25是在反向截止状态下与所述N型区域形成耗尽区一起承受电压。2区和3区为所述超级结器件的终端保护结构区域，在器件导通时所述终端保护结构不提供电流，在反向截止状态用于承担从1区外周单元即外周P型区域25的表面到器件最外端表面衬底的电压该电压为横向电压和从1区外周单元表面到衬底的电压该电压为纵向电压。2区中有至少一个P型环24，图1中为一个P型环24，该P型环24一般与1区的P型背栅即P阱连接在一起；2区中有具有一定倾斜角的场板介质膜，在2区中还具有用于减缓表面电场急剧变化的多晶场板片和金属场板，以及P型柱23；2区中也可以不设置所述金属场板。3区是由P型柱23与由N型硅外延层组成的N型柱交替形成的电压承担区，其上有介质膜，所述P型柱23也即形成于所述终端保护结构中的P型薄层、所述N型柱也即形成于所述终端保护结构中的N型薄层；3区中有金属场板，3区中也可以不设置所述金属场板；3区中可以有P型环24也可以没有，有P型环24时该处的P型环是不与电流流动区的P型背栅连接相连的（悬浮的）；在3区的最外端有沟道截止环21，所述沟道截止环21由N+注入区或N+注入区再加形成于其上的介质或介质加上金属构成；在所述P型柱23在四个角处可以有附加的小P型柱22，用以更好的实现电荷平衡。由图1可以看出，所述电流流动区的单元结构即所述P型区域25和N型区域都为条形结构；所述终端保护结构环绕于所述电流流动区的外周且所述P型环24、所述P型柱23和所述沟道截止环21都呈四方形的环状结构，也可以呈四方形的四角有圆弧的环状结构。
如图2所示，是现有超级结器件的俯视图二，和如图1所示的结构不同之处在于，在所述电流流动区的单元结构即所述P型区域25和N型区域都为四方形结构，即由四方形的所述P型区域25和N型区域在二维方向上整齐排列组成所述电流流动区的单元阵列。所述P型区域25和N型区域也能为六边形、八边形和其它形状，所述P型区域25和N型区域的排列方式也能在X，和Y方向进行一定的错位；只要保证整个排列是按一定的规则，进行重复出现就可以。
图1和图2中四角的附加的小P型柱22，可按照局域电荷平衡最佳化的要求来设计，如果所述P型柱23的宽度为a，所述P型柱23和所述P型柱23之间的距离也为a，那么所述小P型柱22能采用边长为0.3～0.5a的方型P型孔。
现有超级结MOSFET器件中，在电流流动区的N型薄层上方都形成有MOSFET器件单元，电流流动区的N型薄层、P型薄层和MOSFET器件单元完全重复，例如对一个击穿电压为600V即BVds-600V的器件为例：器件的N+硅衬底是均匀的，电阻率为0.001－0.003欧姆·厘米，在N+衬底上淀积厚度为45微米，电阻率为1欧姆·厘米～5欧姆·厘米的均匀掺杂的N型外延硅层或沿纵向杂质浓度变化的N型外延硅层;之后形成沟槽，在沟槽中填充P型外延硅层，P型外延硅层可以是沿纵向均匀掺杂的，也可以是沿纵向变化掺杂的，这样沟槽刻蚀后留下N型薄层和外延填充的P型薄层就构成了超级结器件的交替的P-N薄层将P型薄层和N型薄层；在电流流动区中，除了接近器件终端的区域，可能因为终端设计和工艺造成一些不同外，所有的器件单元是一致的，在横向上，P-N薄层的结构是完全重复的。
为了保持器件的耐电流冲击能力，现有超级结器件的P-N薄层与N+衬底之间都还有一层薄的N-外延层，在600V器件中这一厚度一般在5-15微米。
如图3所示，是本发明实施例一超级结器件的电流流动区的俯视图；如图4所示，是本发明实施例一超级结器件的剖面图。本发明实施例超级结器件的中间区域为电流流动区，终端保护结构环绕于所述电流流动区的外周。
电流流动区包括多个交替排列的N型薄层和P型薄层4，在所述N型薄层和所述P型薄层4的顶部形成有P阱7；所述电流流动区的所述N型薄层和所述P型薄层4的底部和N+硅衬底1接触。
从图3可以看出，所述P型薄层4对应于B1B2、B3B4、B5B6、B7B8等之间的薄层，所述N型薄层对应于B0B1、B2B3、B4B5、B6B7、B8B9等之间的薄层，可以看出所述P型薄层4和所述N型薄层都为条形结构且交替排列。
所述N型薄层包括高电阻率部分3a和低电阻率部分3b，所述高电阻率部分3a为所述N型薄层的中间部分，所述低电阻率部分3b位于所述高电阻率部分3a的两侧且和邻近的所述P型薄层4相接触。如图3所示，所述高电阻率部分3a为C0D0、C1D1、C3D3和C4D4等之间的部分。所述高电阻率部分3a和所述低电阻率部分3b的电阻率之比大于5:1；在较佳实施例中，所述高电阻率部分3a的电阻率为10欧姆·厘米～45欧姆·厘米，所述低电阻率部分3b的电阻率为1欧姆·厘米～5欧姆·厘米。
所述N型薄层和其邻近的所述P型薄层4的电荷不平衡，所述N型薄层的所述低电阻率部分3b和其邻近的所述P型薄层4的电荷平衡。所述N型薄层的低电阻率部分3b的N型载流子数大于所述P型薄层4的P型载流子数，从而保证所述N型薄层和其邻近的所述P型薄层4的电荷不平衡；较佳为，所述N型薄层的低电阻率部分3b的N型载流子数减去所述P型薄层4的P型载流子数的差值要小于所述N型薄层的低电阻率部分3b的N型载流子数的10%、以及小于所述P型薄层4的P型载流子数的10%。
所述N型薄层和所述P型薄层4之间连接反偏电压、且在所述反偏电压低于所述低电阻率部分3b的临界电场所需电压条件下，所述低电阻率部分3b能被邻近的所述P型薄层4横向耗尽，如在反向偏压达到50V左右或以上时N型薄层和其邻近的所述P型薄层4之间就互相横向耗尽。所述高电阻率部分3a不被所述P型薄层4完全横向耗尽，所述高电阻率部分3a的未被所述P型薄层4横向耗尽的部分和所述P阱7之间形成纵向耗尽；在反偏电压增加时，所述P阱7对所述高电阻率部分3a的纵向耗尽的深度增加。
所述N型薄层的所述高电阻率部分3a的分布区域不和所述终端保护结构邻接。
对于纵向方向，如果所述N型薄层的厚度足够厚，可以保证器件击穿时，所述高电阻率部分3a没有完全被耗尽；如果，所述N型薄层的厚度不够厚，所述高电阻率部分3a会在击穿电压达到之前就被耗尽，那么就会截止在所述硅衬底1的区域；无论在哪种情况，所述高电阻率部分3a区域的设计，都会改善体二极管即所述P型薄层4和所述N型薄层形成的二极管的反向恢复特性，从而改善整个器件的反向恢复特性；在以上这种器件中，利用所述高电阻率部分3a的部分，改善器件的反向恢复特性；所述高电阻率部分3a部分的宽度越大，组分越大，器件的反向恢复特性越软，但由于所述高电阻率部分3a部分为高电阻率，随着所述高电阻率部分3a的占比增加，器件的导通电阻会相应的提高。
本发明实施例的所述超级结器件为超级结MOSFET器件，在各所述N型薄层顶部都形成有一个MOSFET器件单元，在各所述N型薄层的顶部形成有穿过所述P阱7的栅沟槽，在所述栅沟槽的底部表面和侧面形成有栅介质层5、在栅介质层5表面形成有填充所述栅沟槽的多晶硅栅6，所述栅介质层5为栅氧化层。被所述多晶硅栅6所覆盖的所述P阱7侧面用于形成纵向沟道，所述纵向沟道的正下方的所述N型薄层为沟道电流分散区；所述N型薄层的所述沟道电流分散区位于所述低电阻率部分3b。
在所述N型薄层顶部的所述栅沟槽的两侧的所述P阱7顶部都形成有由N+区组成的源区8。
在所述硅衬底1正面形成有层间膜10；接触孔11穿过所述层间膜10并和所述源区8或所述多晶硅栅6接触；在所述源区8顶部的所述接触孔11底部形成有由P+区组成的P阱引出区9，所述P阱引出区9和所述P阱7相接触。
在所述硅衬底1正面形成有正面金属12，所述正面金属12分别引出源极和栅极。在所述硅衬底1背面形成有背面金属13，所述背面金属13分别引出漏极。
在其它实施例中，所述超级结器件也能为超级结高压二极管或超级结IGBT器件。
本发明实施例中，由于N型薄层和P型薄层都是在同一沟槽中进行淀积，器件的特性与沟槽的深度之间的敏感度下降，进一步提高了器件的均一性和一致性。
如图13A所示，是反向恢复曲线的原理图；图中ta是在器件在关断过程中电流从0增大到最大反向电流的时间，该时间段中的di/dt主要由外部电路的参数决定，tb是恢复过程中从最大反向电流减小到电流为0的时间，该事件段的di/dt主要由体内二极管的特性决定，软度系数为S=tb/ta,低的软度系数的（或硬的恢复特性）器件会导致恢复过程中很高的di/dt,造成器件高的电压过冲，器件失效、系统的电磁干扰超标等问题，图13B所示，是本发明实施例一的超级结器件的P型薄层和N型薄层的反向恢复曲线。曲线17为本发明实施例的超级结器件的体二极管的反向恢复曲线，曲线18是没有高电阻率区域的超级结器件的体二极管的反向恢复特性，曲线19是采用常规漂移区结构的高压器件的体二极管的反向恢复特性，可以看出本发明实施例的器件的反向恢复的软度系数比没有高电阻率区的软度系数大，对现有的超级结器件的体二极管的反向恢复特性进行了改善，但低于采用常规偏移区结构的高压器件的反向恢复特性。
如图9所示，是本发明实施例二超级结器件的剖面图；本发明实施例二超级结器件和本发明实施例一的区别之处在于：用于形成所述N型薄层和所述P型薄层4的沟槽底部都深入到N+硅衬底1之中，其深入所述硅衬底1之中的深度为t1,约0微米～5微米，也即所述高电阻率部分3a的底部为所述硅衬底1刻蚀后的条形1a。这样，当沟槽刻蚀的深度在一定范围内变化，但都保持其底部接触到所述N+硅衬底时，器件的特性特别是击穿电压可以容许较大的深度变化，至少比沟槽底不接触N+硅衬底时的情况有明显的改进；如当沟槽底不接触N+硅衬底时也即沟槽全部位于外延硅层中时，一般沟槽深度每变化1微米，器件的击穿电压会变化10伏-20伏。所以本发明实施例能够使器件的特性如击穿电压的变化大大减小，从而能改善器件特性对沟槽工艺的依赖性。
如图10所示，是本发明实施例三超级结器件的俯视图；如图11所示，是本发明实施例三超级结器件的的剖面图；所述N型薄层的高电阻率部分3a的宽度为一种或二种以上。本发明实施例三中，高电阻率部分3a的宽度为两种，其中一种标记为高电阻率部分3w，所述高电阻率部分3w的宽度大于高电阻率部分3a的宽度。如图10所示，所述高电阻率部分3w对应于C2D2等之间的部分，所述高电阻率部分3a为C0D0、C1D1、C3D3和C4D4等之间的部分。本发明实施例二中，所述高电阻率部分3w不能被所述P型薄层完全耗尽，起到改善器件反向恢复特性的作用。高电阻率部分3a与周围的低电阻率部分3b组成的N型薄层可以被邻近的所述P型薄层4完全耗尽掉。
如图12所示，是本发明实施例四超级结器件的俯视图；和本发明实施例三超级结器件的区别为：本发明实施例四中的所述高电阻率部分3w对应的N型薄层不是完全的一个长条即所述高电阻率部分3w的长度比其横向邻近的所述高电阻率部分3a的长度短，也即所述高电阻率部分3w在长度上仅占据所述电流流动区的一个区域或分布在多个区域，所述高电阻率部分3w对应的N型薄层被所述高电阻率部分3a对应的N型薄层隔开。这样增加了设计的灵活性，能将所有的所述高电阻率部分3w对应的N型薄层排布在非终端的区域即使所述高电阻率部分3w对应的N型薄层的分布区域不和所述终端保护结构邻接，可以减少终端设计的难度，增加器件的均一性和稳定性。
本发明实施例一超级结器件的制造方法包括如下步骤：
步骤一、如图5所示，在N+硅衬底1上淀积第一N型外延硅层3；所述第一N型外延硅层3的厚度和后续形成的电流流动区的N型薄层的高电阻率部分3a的厚度相同。较佳为，所述第一N型外延硅层3的电阻率为10欧姆·厘米～45欧姆·厘米，厚度为40微米。
步骤二、如图5所示，在所述第一N型外延硅层3表面依次淀积第一二氧化硅层31、第二氮化硅层32和第三二氧化硅层33；利用光刻刻蚀工艺依次对所述第三二氧化硅层33、所述第二氮化硅层32和所述第一二氧化硅层31形成沟槽图形掩模。
步骤三、如图6所示，以所述沟槽图形掩模为掩模对所述第一N型外延硅层3进行刻蚀形成多个沟槽，所述沟槽的底部和所述硅衬底1相连接。超级结器件的中间区域为所述电流流动区，终端保护结构环绕于所述电流流动区的外周；在所述电流流动区中，各所述沟槽之间的所述第一N型外延硅层3呈薄层结构并分别定义出所述N型薄层的高电阻率部分3a；依次将所述沟槽图形掩模的所述第三二氧化硅层33和所述第二氮化硅层32去除，所述第一二氧化硅层31保留。
步骤四、如图7所示，在所述硅衬底1正面淀积形成第二N型外延硅层，所述第二N型外延硅层形成于所述沟槽的底面和侧面，所述第一N型外延硅层3的电阻率和所述第二N型外延硅层的电阻率之比为5:1；较佳为所述第三N型外延硅层的电阻率的电阻率为1欧姆·厘米～5欧姆·厘米。在所述电流流动区中，形成于所述高电阻率部分3a的两侧面的所述第二N型外延硅层组成低电阻率部分3b，所述高电阻率部分3a和所述低电阻率部分3b组成所述N型薄层。
步骤五、如图7所示，在所述硅衬底1正面淀积形成第三P型外延硅层，所述第三P型外延硅层和所述第二N型外延硅层接触并将所述沟槽完全填满；将所述沟槽顶部表面的硅和氧化硅都去除。
在所述电流流动区中，由填充于所述沟槽中的所述第三P型外延硅层组成P型薄层4，所述电流流动区中的所述P型薄层4和所述N型薄层呈交替排列结构。
所述N型薄层和其邻近的所述P型薄层4的电荷不平衡，所述N型薄层的所述低电阻率部分3b和其邻近的所述P型薄层4的电荷平衡。所述N型薄层的低电阻率部分3b的N型载流子数大于所述P型薄层4的P型载流子数，从而保证所述N型薄层和其邻近的所述P型薄层4的电荷不平衡；较佳为，所述N型薄层的低电阻率部分3b的N型载流子数减去所述P型薄层4的P型载流子数的差值要小于所述N型薄层的低电阻率部分3b的N型载流子数的10%、以及小于所述P型薄层4的P型载流子数的10%。
所述N型薄层和所述P型薄层4之间连接反偏电压的条件下，所述低电阻率部分3b能被邻近的所述P型薄层4横向耗尽，如在反向偏压达到50V左右或以上时N型薄层和其邻近的所述P型薄层4之间就互相横向耗尽。所述高电阻率部分3a不被所述P型薄层4完全横向耗尽。
步骤六、如图4所示，在所述N型薄层和所述P型薄层4的顶部形成P阱7；所述N型薄层和所述P型薄层4之间连接反偏电压时，所述高电阻率部分3a的未被所述P型薄层4横向耗尽的部分和所述P阱7之间形成纵向耗尽；在反偏电压增加时，所述P阱7对所述高电阻率部分3a的纵向耗尽的深度增加。
步骤七、如图4所示，采用光刻刻蚀工艺在所述电流流动区的所述N型薄层的顶部形成栅沟槽，所述栅沟槽穿过所述P阱7。
步骤八、如图4所示，依次淀积栅介质层5和多晶硅栅6，所述栅介质层5覆盖在所述栅沟槽的底部表面和侧面以及外部，所述多晶硅栅6形成于所述栅介质层5表面并将所述栅沟槽完全填充，去除所述栅沟槽外部的所述栅介质层5和所述多晶硅栅6，由填充于所述栅沟槽内部的所述栅介质层5和所述多晶硅栅6组成所述超级结MOSFET器件的栅极结构。
被所述多晶硅栅6所覆盖的所述P阱7侧面用于形成纵向沟道，所述纵向沟道的正下方的所述N型薄层为沟道电流分散区；所述N型薄层的所述沟道电流分散区位于所述低电阻率部分3b。
步骤九、如图4所示，进行N+离子注入形成源区8；在所述N型薄层顶部的所述栅沟槽的两侧的所述P阱7顶部都形成有所述源区8。
步骤十、如图4所示，在形成了源区8的所述硅衬底1正面形成层间膜10；采用光刻刻蚀工艺形成接触孔11，所述接触孔11穿过所述层间膜10并和所述源区8或所述多晶硅栅6接触；进行P+离子注入形成P阱引出区9，所述P阱引出区9位于和所述源区8相接触的所述接触孔11底部，所述P阱引出区9和所述P阱7相接触。
步骤十一、如图4所示，淀积正面金属12并对所述正面金属12进行光刻刻蚀分别形成源极和栅极；从背面对所述硅衬底1进行减薄，进行背面金属13化形成漏极。
本发明实施例二超级结器件的制造方法和本发明实施例一方法的区别在于：包括如下步骤：在本发明实施例二方法的步骤三中，如图8所示，所述沟槽还深入到所述硅衬底1中，即在所述高电阻率部分3a的底部还包括所述硅衬底1刻蚀后的条形1a，条件1a的厚度t1为0微米～5微米。最后形成如图9所示的超级结MOSFET器件。
本发明实施例三超级结器件的制造方法和本发明实施例一方法的区别在于：本发明实施例三方法中将形成P阱7的步骤从本发明实施例一方法中的步骤六调整为步骤二，而将本发明实施例一方法中的步骤二至五分别调整为步骤三和步骤六，本发明实施例三方法采用上述经过调整后的步骤一至六，本发明实施例三方法的步骤七至步骤十一和本发明实施例三方法的相同。由上可以看出，本发明实施例三方法在步骤一形成所述第一N型外延硅层3之后直接在所述第一N型外延硅层3的表面部分中形成所述P阱7，之后再依次在形成有所述P阱7的所述第一N型外延硅层3表面依次淀积第一二氧化硅层31、第二氮化硅层32和第三二氧化硅层33；并进行后续工艺。所以本发明实施例三方法的所述P阱7的形成工艺是位于所述N型薄层和所述P型薄层4的形成工艺之前，而本发明实施例一方法的所述P阱7的形成工艺是位于所述N型薄层和所述P型薄层4的形成工艺之后，所以本发明实施例三方法在所述N型薄层和所述P型薄层4形成后不必要再为了形成所述P阱7而进行注入或退火，能干减少所述N型薄层和所述P型薄层4中两类杂质的互相扩散，也就增加了N型薄层的宽度，减少了导通电阻。
以上通过具体实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。
Claims (10)
1.一种超级结器件，超级结器件的中间区域为电流流动区，终端保护结构环绕于所述电流流动区的外周；其特征在于：
电流流动区包括多个交替排列的N型薄层和P型薄层，在所述N型薄层和所述P型薄层的顶部形成有P阱；所述电流流动区的所述N型薄层和所述P型薄层的底部和N+硅衬底接触；
所述N型薄层包括高电阻率部分和低电阻率部分，所述高电阻率部分为所述N型薄层的中间部分，所述低电阻率部分位于所述高电阻率部分的两侧且和邻近的所述P型薄层相接触；所述高电阻率部分和所述低电阻率部分的电阻率之比大于5:1；
所述N型薄层和其邻近的所述P型薄层的电荷不平衡，所述N型薄层的所述低电阻率部分和其邻近的所述P型薄层的电荷平衡，所述N型薄层和所述P型薄层之间连接反偏电压的条件下，所述高电阻率部分不被所述P型薄层完全横向耗尽，所述高电阻率部分的未被所述P型薄层横向耗尽的部分和所述P阱之间形成纵向耗尽；在反偏电压增加时，所述P阱对所述高电阻率部分的纵向耗尽的深度增加。
2.如权利要求1所述的超级结器件，其特征在于：所述N型薄层的所述高电阻率部分的分布区域不和所述终端保护结构邻接。
3.如权利要求1所述的超级结器件，其特征在于：所述N型薄层的低电阻率部分的N型载流子数减去所述P型薄层的P型载流子数的差值要小于所述N型薄层的低电阻率部分的N型载流子数的10%、以及小于所述P型薄层的P型载流子数的10%。
4.如权利要求1所述的超级结器件，其特征在于：所述N型薄层的高电阻率部分的宽度为一种或二种以上。
5.如权利要求1所述的超级结器件，其特征在于：所述超级结器件为超级结MOSFET器件、超级结高压二极管或超级结IGBT器件。
6.一种超级结器件的制造方法，其特征在于，包括如下步骤：
步骤一、在N+硅衬底上淀积第一N型外延硅层；所述第一N型外延硅层的厚度和后续形成的电流流动区的N型薄层的高电阻率部分的厚度相同；
步骤二、在所述第一N型外延硅层表面依次淀积第一二氧化硅层、第二氮化硅层和第三二氧化硅层；利用光刻刻蚀工艺依次对所述第三二氧化硅层、所述第二氮化硅层和所述第一二氧化硅层形成沟槽图形掩模；
步骤三、以所述沟槽图形掩模为掩模对所述第一N型外延硅层进行刻蚀形成多个沟槽，所述沟槽的底部和所述硅衬底相连接；超级结器件的中间区域为所述电流流动区，终端保护结构环绕于所述电流流动区的外周；在所述电流流动区中，各所述沟槽之间的所述第一N型外延硅层呈薄层结构并分别定义出所述N型薄层的高电阻率部分；依次将所述沟槽图形掩模的所述第三二氧化硅层和所述第二氮化硅层去除，所述第一二氧化硅层保留；
步骤四、在所述硅衬底正面淀积形成第二N型外延硅层，所述第二N型外延硅层形成于所述沟槽的底面和侧面，所述第一N型外延硅层的电阻率和所述第二N型外延硅层的电阻率之比大于5:1；在所述电流流动区中，形成于所述高电阻率部分的两侧面的所述第二N型外延硅层组成低电阻率部分，所述高电阻率部分和所述低电阻率部分组成所述N型薄层；
步骤五、在所述硅衬底正面淀积形成第三P型外延硅层，所述第三P型外延硅层和所述第二N型外延硅层接触并将所述沟槽完全填满；将所述沟槽顶部表面的硅和氧化硅都去除；
在所述电流流动区中，由填充于所述沟槽中的所述第三P型外延硅层组成P型薄层，所述电流流动区中的所述P型薄层和所述N型薄层呈交替排列结构；
所述N型薄层和其邻近的所述P型薄层的电荷不平衡，所述N型薄层的所述低电阻率部分和其邻近的所述P型薄层的电荷平衡，所述N型薄层和所述P型薄层之间连接反偏电压的条件下，所述高电阻率部分不被所述P型薄层完全横向耗尽；
步骤六、在所述N型薄层和所述P型薄层的顶部形成P阱；所述N型薄层和所述P型薄层之间连接反偏电压时，所述高电阻率部分的未被所述P型薄层横向耗尽的部分和所述P阱之间形成纵向耗尽；在反偏电压增加时，所述P阱对所述高电阻率部分的纵向耗尽的深度增加。
7.一种超级结器件的制造方法，其特征在于，包括如下步骤：
步骤一、在N+硅衬底上淀积第一N型外延硅层；所述第一N型外延硅层的厚度和后续形成的电流流动区的N型薄层的高电阻率部分的厚度相同；
步骤二、在所述第一N型外延硅层的表面形成P阱；
步骤三、在形成有所述P阱的所述第一N型外延硅层表面依次淀积第一二氧化硅层、第二氮化硅层和第三二氧化硅层；利用光刻刻蚀工艺依次对所述第三二氧化硅层、所述第二氮化硅层和所述第一二氧化硅层形成沟槽图形掩模；
步骤四、以所述沟槽图形掩模为掩模对所述第一N型外延硅层进行刻蚀形成多个沟槽，所述沟槽的底部和所述硅衬底相连接；超级结器件的中间区域为所述电流流动区，终端保护结构环绕于所述电流流动区的外周；在所述电流流动区中，各所述沟槽之间的所述第一N型外延硅层呈薄层结构并分别定义出所述N型薄层的高电阻率部分；依次将所述沟槽图形掩模的所述第三二氧化硅层和所述第二氮化硅层去除，所述第一二氧化硅层保留；
步骤五、在所述硅衬底正面淀积形成第二N型外延硅层，所述第二N型外延硅层形成于所述沟槽的底面和侧面，所述第一N型外延硅层的电阻率和所述第二N型外延硅层的电阻率之比大于5:1；在所述电流流动区中，形成于所述高电阻率部分的两侧面的所述第二N型外延硅层组成低电阻率部分，所述高电阻率部分和所述低电阻率部分组成所述N型薄层；
步骤六、在所述硅衬底正面淀积形成第三P型外延硅层，所述第三P型外延硅层和所述第二N型外延硅层接触并将所述沟槽完全填满；将所述沟槽顶部表面的硅和氧化硅都去除；
在所述电流流动区中，由填充于所述沟槽中的所述第三P型外延硅层组成P型薄层，所述电流流动区中的所述P型薄层和所述N型薄层呈交替排列结构；
所述N型薄层和其邻近的所述P型薄层的电荷不平衡，所述N型薄层的所述低电阻率部分和其邻近的所述P型薄层的电荷平衡，所述N型薄层和所述P型薄层之间连接反偏电压的条件下，所述高电阻率部分不被所述P型薄层完全横向耗尽，所述高电阻率部分的未被所述P型薄层横向耗尽的部分和所述P阱之间形成纵向耗尽；在反偏电压增加时，所述P阱对所述高电阻率部分的纵向耗尽的深度增加。
8.如权利要求6或7所述的方法，其特征在于，所述超级结器件为超级结MOSFET器件，还包括如下步骤：
步骤七、采用光刻刻蚀工艺在所述电流流动区的所述N型薄层的顶部形成栅沟槽，所述栅沟槽穿过所述P阱；
步骤八、依次淀积栅介质层和多晶硅栅，所述栅介质层覆盖在所述栅沟槽的底部表面和侧面以及外部，所述多晶硅栅形成于所述栅介质层表面并将所述栅沟槽完全填充，去除所述栅沟槽外部的所述栅介质层和所述多晶硅栅，由填充于所述栅沟槽内部的所述栅介质层和所述多晶硅栅组成所述超级结MOSFET器件的栅极结构；被所述多晶硅栅所覆盖的所述P阱侧面用于形成纵向沟道；
步骤九、采用N+离子注入工艺在所述N型薄层顶部的所述栅沟槽的两侧的所述P阱顶部形成源区；
步骤十、在形成了所述源区的所述硅衬底正面形成层间膜；采用光刻刻蚀工艺形成接触孔，所述接触孔穿过所述层间膜并和所述源区或所述多晶硅栅接触；进行P+离子注入形成P阱引出区，所述P阱引出区位于和所述源区相接触的所述接触孔底部，所述P阱引出区和所述P阱相接触；
步骤十一、淀积正面金属并对所述正面金属进行光刻刻蚀分别形成源极和栅极；从背面对所述硅衬底进行减薄，进行背面金属化形成漏极。
9.如权利要求6或7所述的方法，其特征在于：所述N型薄层的低电阻率部分的N型载流子数减去所述P型薄层的P型载流子数的差值要小于所述N型薄层的低电阻率部分的N型载流子数的10%、以及小于所述P型薄层的P型载流子数的10%。
10.如权利要求6或7所述的方法，其特征在于：所述沟槽的深入到所述硅衬底的深度为0微米～5微米。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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| CN201310390256.3A CN104425602B (zh) | 2013-08-30 | 2013-08-30 | 超级结器件及制造方法 |
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| CN104425602A true CN104425602A (zh) | 2015-03-18 |
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| Application Number | Title | Priority Date | Filing Date |
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| CN201310390256.3A Active CN104425602B (zh) | 2013-08-30 | 2013-08-30 | 超级结器件及制造方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN104425602B (zh) |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| CN112002750A (zh) * | 2020-08-26 | 2020-11-27 | 上海华虹宏力半导体制造有限公司 | 超级结及其制造方法 |
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| JP4524539B2 (ja) * | 2002-08-13 | 2010-08-18 | 富士電機システムズ株式会社 | 半導体素子 |
| US7859052B2 (en) * | 2007-01-25 | 2010-12-28 | Kabushiki Kaisha Toshiba | Semiconductor apparatus |
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