CN112002750A - 超级结及其制造方法 - Google Patents

超级结及其制造方法 Download PDF

Info

Publication number
CN112002750A
CN112002750A CN202010867109.0A CN202010867109A CN112002750A CN 112002750 A CN112002750 A CN 112002750A CN 202010867109 A CN202010867109 A CN 202010867109A CN 112002750 A CN112002750 A CN 112002750A
Authority
CN
China
Prior art keywords
super junction
epitaxial layer
doping
wave
super
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN202010867109.0A
Other languages
English (en)
Other versions
CN112002750B (zh
Inventor
李�昊
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shanghai Huahong Grace Semiconductor Manufacturing Corp
Original Assignee
Shanghai Huahong Grace Semiconductor Manufacturing Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shanghai Huahong Grace Semiconductor Manufacturing Corp filed Critical Shanghai Huahong Grace Semiconductor Manufacturing Corp
Priority to CN202010867109.0A priority Critical patent/CN112002750B/zh
Publication of CN112002750A publication Critical patent/CN112002750A/zh
Application granted granted Critical
Publication of CN112002750B publication Critical patent/CN112002750B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/063—Reduced surface field [RESURF] pn-junction structures
    • H01L29/0634—Multiple reduced surface field (multi-RESURF) structures, e.g. double RESURF, charge compensation, cool, superjunction (SJ), 3D-RESURF, composite buffer (CB) structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/552—Protection against radiation, e.g. light or electromagnetic waves
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate

Abstract

本发明公开了一种超级结，包括：具有第一导电类型掺杂的第一外延层，在第一外延层中形成有超级结沟槽，在超级结沟槽中填充有第二导电类型掺杂的第二外延层；在沿超级结的深度方向上，第一外延层的掺杂浓度的分布曲线为波形曲线；在超级结反偏时，各超级结单元在波形曲线的各波形位置处耗尽速率不同，从而改善超级结器件的EMI能力。本发明还公开了一种超级结的制造方法。本发明能实现沟槽型超级结并同时改善超级结器件的EMI能力。

Description

超级结及其制造方法
技术领域
本发明涉及半导体集成电路制造领域，特别是涉及一种超级结；本发明还涉及一种超级结的制造方法。
背景技术
超级结为由形成于半导体衬底中的交替排列的P型薄层也称P型柱(Pillar)和N型薄层也称N型柱组成，采用了超级结的器件为超级结器件如超级结MOSFET。利用P型薄层和N型薄层电荷平衡的体内降低表面电场(Resurf)技术能提升器件的反向击穿电压的同时又保持较小的导通电阻。
超级结的PN间隔的Pillar结构是超级结的最大特点。现有制作PN间隔的pillar结构主要有两种方法，一种是通过多次外延以及离子注入的方法即采用多层外延技术获得，另一种是通过深沟槽刻蚀以及外延(EPI)填充的方式来制作。后一种方法中，需要先在半导体衬底如硅衬底表面的N型掺杂外延层上刻蚀一定深度和宽度的沟槽，然后利用外延填充(EPI Filling)的方式在刻出的沟槽上填充P型掺杂的硅外延。
如图1所示，是现有采用深沟槽刻蚀和填充技术形成的超级结即沟槽型超级结的结构示意图；超级结主要包括：
形成于N型半导体衬底如硅衬底101表面上的N型外延层102，在N型外延层102中形成有超级结沟槽103，本申请中将超级结对应的深沟槽称为超级结沟槽，在超级结沟槽103中填充有P型外延层并由填充在超级结沟槽103中的P型外延层组成P型柱104，由P型柱104之间的N型外延层102组成N型柱，由P型柱104和N型柱交替排列形成超级结。超级结底部的N型外延层102组成缓冲层。
多层外延技术与深沟槽刻蚀和填充技术形成的超级结结构有一个明显的差异就是耐压层PN结的界面形貌差异。深沟槽刻蚀和填充填充工艺制作的超级结PN结界面较为平直，多层外延技术制作的超级结PN结界面有弯弯曲曲的界面。业界一般认为多层外延技术生产的超级结的电磁干扰(Electromagnetic Interference，EMI)能力较强，而深沟槽生产的超级结EMI能力较弱。
发明内容
本发明所要解决的技术问题是提供一种超级结，能采用深沟槽工艺形成同时能提高器件的EMI能力。为此，本发明还提供一种超级结的制造方法。
为解决上述技术问题，本发明提供的超级结包括：
具有第一导电类型掺杂的第一外延层，在所述第一外延层中形成有超级结沟槽，在所述超级结沟槽中填充有第二导电类型掺杂的第二外延层。
由填充于所述超级结沟槽中的所述第二外延层组成第二导电类型柱，由所述第二导电类型柱之间的所述第一外延层组成第一导电类型柱，由所述第一导电类型柱和所述第二导电类型柱交替排列形成超级结，一个所述第一导电类型柱和相邻的一个所述第二导电类型柱组成一个超级结单元；超级结器件形成于所述超级结上。
在沿所述超级结的深度方向上，所述第一外延层的掺杂浓度的分布曲线为波形曲线；在所述超级结反偏时，各所述超级结单元在所述波形曲线的各波形位置处耗尽速率不同，从而改善所述超级结器件的EMI能力。
进一步的改进是，所述波形曲线中包括基底掺杂值、波峰和波谷，所述波形曲线是在所述基底掺杂值的基础上上下波动形成，波峰和波谷交替排列；所述波形曲线中，波峰和波谷之间的间距组成半周期，两个所述半周期组成一个周期。
进一步的改进是，所述波形曲线中，各所述波峰的大小相等，各所述波谷的大小相等，各所述波峰和各所述波谷的绝对值也相等；各所述周期的大小相等。
进一步的改进是，一个所述周期对应的所述第一外延层的深度为5微米～15微米，所述超级结的深度范围内共包括2个～数十个所述周期。
进一步的改进是，所述超级结沟槽的侧面倾斜，所述第一导电类型柱具有底部宽顶部窄的结构；
在所述超级结的深度范围内，所述基底掺杂值为均匀掺杂；
或者，从所述超级结的底部往上，所述基底掺杂值的分布呈阶梯式增加的结构；
或者，从所述超级结的底部往上，所述基底掺杂值的分布呈线性增加的结构。
进一步的改进是，在所述超级结的深度范围内，所述第二导电类型柱均匀掺杂。
进一步的改进是，所述第一外延层通过在半导体衬底上进行在位掺杂的外延生长形成，所述第一外延层各位置达到掺杂浓度由在位掺杂的掺杂气体流量确定。
在外延生长过程中，将各所述周期内的所述第一外延层分成多个子层，各所述子层内的所述掺杂气体流量固定不变，相邻的所述子层之间的所述掺杂气体流动阶梯变化，从而在所述所述第一外延层中形成所述波形曲线；
或者；在外延生长过程中，监控各所述周期内波峰和波谷的位置，在从波峰到波谷之间所述掺杂气体流量逐渐变小，在从波谷到波峰之间所述掺杂气体流量逐渐变大，从而在所述所述第一外延层中形成所述波形曲线。
进一步的改进是，第一导电类型为N型，第二导电类型为P型；或者，第一导电类型为P型，第二导电类型为N型。
为解决上述技术问题，本发明提供的超级结的制造方法包括如下步骤：
步骤一、提供一半导体衬底，在所述半导体衬底上形成具有第一导电类型掺杂的第一外延层，在沿超级结的深度方向上，所述第一外延层的掺杂浓度的分布曲线为波形曲线。
步骤二、在所述第一外延层中形成超级结沟槽。
步骤三、在所述超级结沟槽中填充第二导电类型的第二外延层。
由填充于所述超级结沟槽中的所述第二外延层组成第二导电类型柱，由所述第二导电类型柱之间的所述第一外延层组成第一导电类型柱，由所述第一导电类型柱和所述第二导电类型柱交替排列形成超级结，一个所述第一导电类型柱和相邻的一个所述第二导电类型柱组成一个超级结单元。
超级结器件形成于所述超级结上；在所述超级结反偏时，各所述超级结单元在所述波形曲线的各波形位置处耗尽速率不同，从而改善所述超级结器件的EMI能力。
进一步的改进是，所述波形曲线中包括基底掺杂值、波峰和波谷，所述波形曲线是在所述基底掺杂值的基础上上下波动形成，波峰和波谷交替排列；所述波形曲线中，波峰和波谷之间的间距组成半周期，两个所述半周期组成一个周期。
进一步的改进是，所述波形曲线中，各所述波峰的大小相等，各所述波谷的大小相等，各所述波峰和各所述波谷的绝对值也相等；各所述周期的大小相等。
进一步的改进是，一个所述周期对应的所述第一外延层的深度为5微米～15微米，所述超级结的深度范围内共包括2个～数十个所述周期。
进一步的改进是，所述超级结沟槽的侧面倾斜，所述第一导电类型柱具有底部宽顶部窄的结构。
在所述超级结的深度范围内，所述基底掺杂值为均匀掺杂；
或者，从所述超级结的底部往上，所述基底掺杂值的分布呈阶梯式增加的结构；
或者，从所述超级结的底部往上，所述基底掺杂值的分布呈线性增加的结构。
进一步的改进是，在所述超级结的深度范围内，所述第二导电类型柱均匀掺杂。
进一步的改进是，所述第一外延层通过在半导体衬底上进行在位掺杂的外延生长形成，所述第一外延层各位置达到掺杂浓度由在位掺杂的掺杂气体流量确定。
在外延生长过程中，将各所述周期内的所述第一外延层分成多个子层，各所述子层内的所述掺杂气体流量固定不变，相邻的所述子层之间的所述掺杂气体流动阶梯变化，从而在所述所述第一外延层中形成所述波形曲线；
或者；在外延生长过程中，监控各所述周期内波峰和波谷的位置，在从波峰到波谷之间所述掺杂气体流量逐渐变小，在从波谷到波峰之间所述掺杂气体流量逐渐变大，从而在所述所述第一外延层中形成所述波形曲线。
进一步的改进是，第一导电类型为N型，第二导电类型为P型；或者，第一导电类型为P型，第二导电类型为N型。
本发明超级结采用深沟槽工艺形成即通过超级结沟槽的刻蚀和填充工艺形成，相对于采用多层外延技术，深沟槽工艺技术能降低器件的导通电阻、降低器件的尺寸和工艺成本。
同时，本发明对用于形成超级结沟槽的第一外延层的掺杂浓度的分布曲线做了特别设置即设置为波形曲线，这样能在保证各超级结单元的电荷保持良好的匹配的基础上，在超级结反偏时，使各超级结单元在波形曲线的各波形位置处耗尽速率不同，从而改善超级结器件的EMI能力。
附图说明
下面结合附图和具体实施方式对本发明作进一步详细的说明：
图1是现有沟槽型超级结的结构示意图；
图2A是现有采用多层外延技术形成的超级结的照片；
图2B是现有沟槽型超级结的照片；
图3A是图2A对应的超级结在反偏时的电场强度分布曲线；
图3B是图2B对应的超级结在反偏时的电场强度分布曲线；
图4是本发明实施例超级结的结构示意图；
图5A是本发明第一较佳实施例超级结的第一外延层的掺杂浓度的分布曲线；
图5B是本发明第二较佳实施例超级结的第一外延层的掺杂浓度的分布曲线；
图5C是本发明第三较佳实施例超级结的第一外延层的掺杂浓度的分布曲线；
图6是本发明第一较佳实施例超级结的仿真图；
图6A是图6的超级结的中间区域的放大图；
图7是本发明第一较佳实施例超级结在反偏时的电场强度分布曲线；
图8A是采用图2B所示的现有超级结的器件的源漏电容(CDS)随源漏电压(VDS)的变化曲线；
图8B是采用图5A所示的本发明第一较佳实施例超级结的器件的源漏电容(CDS)随源漏电压(VDS)的变化曲线；
图9A是图8A中VDS为0V至50V的区间内的放大曲线；
图9B是图8B中VDS为0V至50V的区间内的放大曲线。
具体实施方式
在详细说明本发明实施例方法之前，申请人对图1所示的现有沟槽型超级结的EMI能力降低的原因进行了分析，现说明如下：
多层外延技术生产的超级结EMI能力较强的可能原因包括：很大可能是多层外延头部厂商拥有完备的解决方案以及器件设计能力，所表现出来的差异，而多层外延其他厂商工艺水平较为落后，器件的比导通电阻(RSP)较大，同样规格的产品，其芯片(chip)比深沟槽技术生产的产品大，所以EMI能力较好。也存在另外一种可能性，在由超级结和底部的缓冲层组成的耐压层中，超级结中P型柱和N型柱之间形成的PN结的界面在纵向上为弯曲结构，这使得超级结的耗尽速率有快有慢，并非像沟槽型超级结一样更接近同时耗尽，所以可能对于CDS的非线性突变有所改善，所以有相对较好的EMI表现。
如图2A所示，是现有采用多层外延技术形成的超级结的照片；在半导体衬底如硅衬底201上通过多次外延工艺形成N型外延层202，P型柱203通过在N型外延层202的各次外延工艺完成后进行P型离子注入形成，可以看出，P型柱203的各次离子注入具有明显的边界，使得P型柱203在纵向上的宽度并不完全一致，这样，在P型柱203的纵向各位置上，P型柱203和由N型外延层组成的N型柱202之间的耗尽速率会不同，对应的电场强度分布也不同。如图3A所示，是图2A对应的超级结在反偏时的电场强度分布曲线301，可以看出，曲线301中电场强度在纵向上即耐压方向上的分布为在矩形大趋势的基础上增加了波浪形分布形态。
如图2B所示，是现有沟槽型超级结的照片，可以看出，所述超级结沟槽103的侧面平滑，各P型柱104和相邻的所述N型柱102之间的PN结构的呈连续分布结构，各纵向位置处的各P型柱104和相邻的所述N型柱102之间的耗尽速率相同。如图3B所示，是图2B对应的超级结在反偏时的电场强度分布曲线302，可以看出，曲线302中电场强度在纵向上的分布基本为矩形分布
对于沟槽型超级结，如果能将电场强度分布曲线由曲线302的形状变更为曲线301的波浪形状，则EMI能力将会向多次外延形成的超级结的EMI能力。
本发明实施例超级结：
如图4所示，是本发明实施例超级结的结构示意图；本发明实施例超级结包括：
具有第一导电类型掺杂的第一外延层2，在所述第一外延层2中形成有超级结沟槽3，在所述超级结沟槽3中填充有第二导电类型掺杂的第二外延层4。
由填充于所述超级结沟槽3中的所述第二外延层4组成第二导电类型柱，由所述第二导电类型柱之间的所述第一外延层2组成第一导电类型柱，由所述第一导电类型柱和所述第二导电类型柱交替排列形成超级结，一个所述第一导电类型柱和相邻的一个所述第二导电类型柱组成一个超级结单元；超级结器件形成于所述超级结上。
在所述超级结底部还形成有由所述第一外延层2组成的缓冲层2a。
在沿所述超级结的深度方向上，所述第一外延层2的掺杂浓度的分布曲线为波形曲线；在所述超级结反偏时，各所述超级结单元在所述波形曲线的各波形位置处耗尽速率不同，从而改善所述超级结器件的EMI能力。
本发明实施例中，所述波形曲线中包括基底掺杂值、波峰和波谷，所述波形曲线是在所述基底掺杂值的基础上上下波动形成，波峰和波谷交替排列；所述波形曲线中，波峰和波谷之间的间距组成半周期，两个所述半周期组成一个周期。
较佳为，所述波形曲线中，各所述波峰的大小相等，各所述波谷的大小相等，各所述波峰和各所述波谷的绝对值也相等；各所述周期的大小相等。
一个所述周期对应的所述第一外延层2的深度为5微米～15微米，所述超级结的深度范围内共包括2个～数十个所述周期。
所述超级结沟槽3的侧面倾斜，所述第一导电类型柱具有底部宽顶部窄的结构。
本发明实施例中，在所述超级结的深度范围内，所述第二导电类型柱均匀掺杂。在其他实施例中，所述第二导电类型柱的掺杂也能更加所述第二导电类型柱的宽度进行补偿掺杂，即补偿宽度的变化对所述第二导电类型柱的各位置的掺杂总量的变化，使所述第二导电类型柱的各纵向位置处的掺杂总量趋于相等。
所述第一外延层2通过在半导体衬底上进行在位掺杂的外延生长形成，所述第一外延层2各位置达到掺杂浓度由在位掺杂的掺杂气体流量确定。
本发明实施例中，在外延生长过程中，将各所述周期内的所述第一外延层2分成多个子层，各所述子层内的所述掺杂气体流量固定不变，相邻的所述子层之间的所述掺杂气体流动阶梯变化，从而在所述所述第一外延层2中形成所述波形曲线。例如：可以将各所述子层的厚度设置为1微米，各所述子层内的掺杂条件相同，如果在一个所述周期内具有6个所述子层的话，可以通过所述掺杂其他流量设置使6个所述子层的掺杂浓度从下往上依次为：0.8*C0,0.9*C0，1.0*C0，1.0*C0，0.9*C0，0.8*C0；一个所述周期形成之后，其他周期直接重复相同的条件进行生产即可。C0表示一个固定的掺杂浓度。
在其他实施例中也能为：在外延生长过程中，监控各所述周期内波峰和波谷的位置，在从波峰到波谷之间所述掺杂气体流量逐渐变小，在从波谷到波峰之间所述掺杂气体流量逐渐变大，从而在所述所述第一外延层2中形成所述波形曲线。
本发明实施例中，第一导电类型为N型，第二导电类型为P型。在其他实施例中也能为：第一导电类型为P型，第二导电类型为N型。
本发明实施例超级结采用深沟槽工艺形成即通过超级结沟槽3的刻蚀和填充工艺形成，相对于采用多层外延技术，深沟槽工艺技术能降低器件的导通电阻、降低器件的尺寸和工艺成本。
同时，本发明实施例对用于形成超级结沟槽3的第一外延层2的掺杂浓度的分布曲线做了特别设置即设置为波形曲线，这样能在保证各超级结单元的电荷保持良好的匹配的基础上，在超级结反偏时，使各超级结单元在波形曲线的各波形位置处耗尽速率不同，从而改善超级结器件的EMI能力。
本发明第一较佳实施例超级结：
如图5A所示，是本发明第一较佳实施例超级结的第一外延层的掺杂浓度的分布曲线401a；在本发明实施例的基础上，本发明第一较佳实施例对所述基底掺杂值做了如下设置：
在所述超级结的深度范围内，所述基底掺杂值为均匀掺杂，如线402a所示；分布曲线401a中的波峰用标记403表示，波谷用标记404表示。标记405对应的深度范围为一个所述周期的深度范围。
如图6所示，是本发明第一较佳实施例超级结的仿真图；图6A是图6的超级结的中间区域的放大图；可以看出，在一个周期的深度范围内，所述第二导电类型柱和所述第一导电类型柱之间的PN结界面406会在纵向上产生弯曲变化，这种弯曲变化和现有采用多层外延技术形成的超级结的超级结的PN结界面的完全变化相似。最后也会带来电场强度的分布也具有波形结构，如图7所示，是本发明第一较佳实施例超级结在反偏时的电场强度分布曲线303，可以看出，曲线303不再是图3B所示的矩形结构，而是类似于图3A所示的在矩形的基础上具有波浪形结构，这种电场分布结构有利于所述超级结的完全耗尽速率变慢，也即超级结的不同深度处的耗尽速率不同，会使得有些位置会先被耗尽，有些位置会后被耗尽，不会出现纵向各位置同时耗尽的情形，从而使得完全耗尽超级结所需要的时间增加。本发明第一较佳实施例中，由于能使超级结的完全耗尽速率变慢，故也能是超级结器件如超级结MOSFET的源漏电容即CDS的下降速度变缓，CDS的这一特性能提高器件的EMI能力。
如图8A所示，是采用图2B所示的现有超级结的器件的源漏电容(CDS)随源漏电压(VDS)的变化曲线501；如图8B所示，是采用图5A所示的本发明第一较佳实施例超级结的器件的源漏电容(CDS)随源漏电压(VDS)的变化曲线502；如图9A所示，是图8A中VDS为0V至50V的区间内的放大曲线501；如图9B所示，是图8B中VDS为0V至50V的区间内的放大曲线502。图9A中，斜线BB表示曲线501中CDS下降速率最大处的斜率；图9B中，斜线AA表示曲线502中CDS下降速率最大处的斜率；为了便于比较，图9B中也标出了斜线BB。可以看出，斜线AA比斜线BB更加倾斜，故能使CDS的下降速率变慢。图9A中，CDS在25V～30V之间的5V电压内变小约1个数量级(order)；图9B中，CDS在15V～25V之间的10V电压内变小约1个数量级，故本发明实施例的CDS的变化曲线的线性度有所降低。
本发明第二较佳实施例超级结：
如图5B所示，是本发明第二较佳实施例超级结的结构示意图；本发明第二较佳实施例和本发明第一较佳实施例的区别之处为，本发明第二较佳实施例中：
从所述超级结的底部往上，所述基底掺杂值的分布呈阶梯式增加的结构；图5B中，所述基底掺杂值分别如线402b1和线402b2所示。线402b1所对应的区域位于线402b2所对应的区域的底部。由图2所示可知，由于所述超级结沟槽3为侧面倾斜的结构，这种结构有利于所述第二外延层4的填充。但是也同时会使所述第一导电类型柱具有底部宽顶部窄的结构。所述第一导电类型柱的顶部和顶部的宽度不同会对所述第一导电类型柱的纵向上各位置的掺杂总量产生影响，而通过将所述底掺杂值的分布呈阶梯式增加的结构，能最后使得所述第一导电类型柱的顶部和底部之间的掺杂总量差异减少，从而有利于提升超级结的电荷匹配。
本发明第三较佳实施例超级结：
如图5C所示，是本发明第三较佳实施例超级结的结构示意图；本发明第三较佳实施例和本发明第一较佳实施例的区别之处为，本发明第三较佳实施例中：
从所述超级结的底部往上，所述基底掺杂值的分布呈线性增加的结构；图5C中，所述基底掺杂值分别如线402c所示，线402c对应的所述基底掺杂值会从底部往上逐渐增加，这种掺杂结构同样会对由所述第一导电类型柱的宽度变化对总掺杂量的影响进行补偿，最后能使得所述第一导电类型柱的顶部和底部之间的掺杂总量差异减少，从而有利于提升超级结的电荷匹配。
本发明第一实施例超级结的制造方法：
本发明第一实施例超级结的制造方法包括如下步骤：
步骤一、如图4所示，提供一半导体衬底1，在所述半导体衬底1上形成具有第一导电类型掺杂的第一外延层2，在沿超级结的深度方向上，所述第一外延层2的掺杂浓度的分布曲线为波形曲线。
所述波形曲线中包括基底掺杂值、波峰和波谷，所述波形曲线是在所述基底掺杂值的基础上上下波动形成，波峰和波谷交替排列；所述波形曲线中，波峰和波谷之间的间距组成半周期，两个所述半周期组成一个周期。
所述波形曲线中，各所述波峰的大小相等，各所述波谷的大小相等，各所述波峰和各所述波谷的绝对值也相等；各所述周期的大小相等。
一个所述周期对应的所述第一外延层2的深度为5微米～15微米，所述超级结的深度范围内共包括2个～数十个所述周期。
本发明第一实施例方法中，所述第一外延层2通过在半导体衬底1上进行在位掺杂的外延生长形成，所述第一外延层2各位置达到掺杂浓度由在位掺杂的掺杂气体流量确定。
在外延生长过程中，将各所述周期内的所述第一外延层2分成多个子层，各所述子层内的所述掺杂气体流量固定不变，相邻的所述子层之间的所述掺杂气体流动阶梯变化，从而在所述所述第一外延层2中形成所述波形曲线。例如：可以将各所述子层的厚度设置为1微米，各所述子层内的掺杂条件相同，如果在一个所述周期内具有6个所述子层的话，可以通过所述掺杂其他流量设置使6个所述子层的掺杂浓度从下往上依次为：0.8*C0,0.9*C0，1.0*C0，1.0*C0，0.9*C0，0.8*C0；一个所述周期形成之后，其他周期直接重复相同的条件进行生产即可。
进一步，通过对所述基底掺杂值进行控制，能得到本发明第一至第三较佳实施例超级结的结构，分别为：
本发明第一较佳实施例超级结中，在所述超级结的深度范围内，所述基底掺杂值为均匀掺杂。
本发明第二较佳实施例超级结中，从所述超级结的底部往上，所述基底掺杂值的分布呈阶梯式增加的结构；
本发明第三较佳实施例超级结中，从所述超级结的底部往上，所述基底掺杂值的分布呈线性增加的结构。
步骤二、在所述第一外延层2中形成超级结沟槽3。
所述超级结沟槽3的侧面倾斜，所述第一导电类型柱具有底部宽顶部窄的结构。
步骤三、在所述超级结沟槽3中填充第二导电类型的第二外延层4。
本发明实施例方法中，在所述超级结的深度范围内，所述第二导电类型柱均匀掺杂。在其他实施例方法中，所述第二导电类型柱的掺杂也能更加所述第二导电类型柱的宽度进行补偿掺杂，即补偿宽度的变化对所述第二导电类型柱的各位置的掺杂总量的变化，使所述第二导电类型柱的各纵向位置处的掺杂总量趋于相等。
由填充于所述超级结沟槽3中的所述第二外延层4组成第二导电类型柱，由所述第二导电类型柱之间的所述第一外延层2组成第一导电类型柱，由所述第一导电类型柱和所述第二导电类型柱交替排列形成超级结，一个所述第一导电类型柱和相邻的一个所述第二导电类型柱组成一个超级结单元。
超级结器件形成于所述超级结上；在所述超级结反偏时，各所述超级结单元在所述波形曲线的各波形位置处耗尽速率不同，从而改善所述超级结器件的EMI能力。
本发明第一实施例方法中，第一导电类型为N型，第二导电类型为P型。在其他实施例方法中也能为：第一导电类型为P型，第二导电类型为N型。
本发明第二实施例超级结的制造方法：
本发明第二实施例超级结的制造方法和本发明第一实施例超级结的制造方法的区别之处为，本发明第二实施例超级结的制造方法中：
在步骤一的外延生长过程中，监控各所述周期内波峰和波谷的位置，在从波峰到波谷之间所述掺杂气体流量逐渐变小，在从波谷到波峰之间所述掺杂气体流量逐渐变大，从而在所述所述第一外延层2中形成所述波形曲线。
以上通过具体实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。

Claims (16)

1.一种超级结，其特征在于，包括：
具有第一导电类型掺杂的第一外延层，在所述第一外延层中形成有超级结沟槽，在所述超级结沟槽中填充有第二导电类型掺杂的第二外延层；
由填充于所述超级结沟槽中的所述第二外延层组成第二导电类型柱，由所述第二导电类型柱之间的所述第一外延层组成第一导电类型柱，由所述第一导电类型柱和所述第二导电类型柱交替排列形成超级结，一个所述第一导电类型柱和相邻的一个所述第二导电类型柱组成一个超级结单元；超级结器件形成于所述超级结上；
在沿所述超级结的深度方向上，所述第一外延层的掺杂浓度的分布曲线为波形曲线；在所述超级结反偏时，各所述超级结单元在所述波形曲线的各波形位置处耗尽速率不同，从而改善所述超级结器件的EMI能力。
2.如权利要求1所述的超级结，其特征在于：所述波形曲线中包括基底掺杂值、波峰和波谷，所述波形曲线是在所述基底掺杂值的基础上上下波动形成，波峰和波谷交替排列；所述波形曲线中，波峰和波谷之间的间距组成半周期，两个所述半周期组成一个周期。
3.如权利要求2所述的超级结，其特征在于：所述波形曲线中，各所述波峰的大小相等，各所述波谷的大小相等，各所述波峰和各所述波谷的绝对值也相等；各所述周期的大小相等。
4.如权利要求2所述的超级结，其特征在于：一个所述周期对应的所述第一外延层的深度为5微米～15微米，所述超级结的深度范围内共包括2个～数十个所述周期。
5.如权利要求2所述的超级结，其特征在于：所述超级结沟槽的侧面倾斜，所述第一导电类型柱具有底部宽顶部窄的结构；
在所述超级结的深度范围内，所述基底掺杂值为均匀掺杂；
或者，从所述超级结的底部往上，所述基底掺杂值的分布呈阶梯式增加的结构；
或者，从所述超级结的底部往上，所述基底掺杂值的分布呈线性增加的结构。
6.如权利要求6所述的超级结，其特征在于：在所述超级结的深度范围内，所述第二导电类型柱均匀掺杂。
7.如权利要求2所述的超级结，其特征在于：所述第一外延层通过在半导体衬底上进行在位掺杂的外延生长形成，所述第一外延层各位置达到掺杂浓度由在位掺杂的掺杂气体流量确定；
在外延生长过程中，将各所述周期内的所述第一外延层分成多个子层，各所述子层内的所述掺杂气体流量固定不变，相邻的所述子层之间的所述掺杂气体流动阶梯变化，从而在所述所述第一外延层中形成所述波形曲线；
或者；在外延生长过程中，监控各所述周期内波峰和波谷的位置，在从波峰到波谷之间所述掺杂气体流量逐渐变小，在从波谷到波峰之间所述掺杂气体流量逐渐变大，从而在所述所述第一外延层中形成所述波形曲线。
8.如权利要求1至7中任一权项所述的超级结，其特征在于：第一导电类型为N型，第二导电类型为P型；或者，第一导电类型为P型，第二导电类型为N型。
9.一种超级结的制造方法，其特征在于，包括如下步骤：
步骤一、提供一半导体衬底，在所述半导体衬底上形成具有第一导电类型掺杂的第一外延层，在沿超级结的深度方向上，所述第一外延层的掺杂浓度的分布曲线为波形曲线；
步骤二、在所述第一外延层中形成超级结沟槽；
步骤三、在所述超级结沟槽中填充第二导电类型的第二外延层；
由填充于所述超级结沟槽中的所述第二外延层组成第二导电类型柱，由所述第二导电类型柱之间的所述第一外延层组成第一导电类型柱，由所述第一导电类型柱和所述第二导电类型柱交替排列形成超级结，一个所述第一导电类型柱和相邻的一个所述第二导电类型柱组成一个超级结单元；
超级结器件形成于所述超级结上；在所述超级结反偏时，各所述超级结单元在所述波形曲线的各波形位置处耗尽速率不同，从而改善所述超级结器件的EMI能力。
10.如权利要求9所述的超级结的制造方法，其特征在于：所述波形曲线中包括基底掺杂值、波峰和波谷，所述波形曲线是在所述基底掺杂值的基础上上下波动形成，波峰和波谷交替排列；所述波形曲线中，波峰和波谷之间的间距组成半周期，两个所述半周期组成一个周期。
11.如权利要求10所述的超级结的制造方法，其特征在于：所述波形曲线中，各所述波峰的大小相等，各所述波谷的大小相等，各所述波峰和各所述波谷的绝对值也相等；各所述周期的大小相等。
12.如权利要求10所述的超级结的制造方法，其特征在于：一个所述周期对应的所述第一外延层的深度为5微米～15微米，所述超级结的深度范围内共包括2个～数十个所述周期。
13.如权利要求10所述的超级结的制造方法，其特征在于：所述超级结沟槽的侧面倾斜，所述第一导电类型柱具有底部宽顶部窄的结构；
在所述超级结的深度范围内，所述基底掺杂值为均匀掺杂；
或者，从所述超级结的底部往上，所述基底掺杂值的分布呈阶梯式增加的结构；
或者，从所述超级结的底部往上，所述基底掺杂值的分布呈线性增加的结构。
14.如权利要求13所述的超级结的制造方法，其特征在于：在所述超级结的深度范围内，所述第二导电类型柱均匀掺杂。
15.如权利要求10所述的超级结的制造方法，其特征在于：所述第一外延层通过在半导体衬底上进行在位掺杂的外延生长形成，所述第一外延层各位置达到掺杂浓度由在位掺杂的掺杂气体流量确定；
在外延生长过程中，将各所述周期内的所述第一外延层分成多个子层，各所述子层内的所述掺杂气体流量固定不变，相邻的所述子层之间的所述掺杂气体流动阶梯变化，从而在所述所述第一外延层中形成所述波形曲线；
或者；在外延生长过程中，监控各所述周期内波峰和波谷的位置，在从波峰到波谷之间所述掺杂气体流量逐渐变小，在从波谷到波峰之间所述掺杂气体流量逐渐变大，从而在所述所述第一外延层中形成所述波形曲线。
16.如权利要求8至15中任一权项所述的超级结的制造方法，其特征在于：第一导电类型为N型，第二导电类型为P型；或者，第一导电类型为P型，第二导电类型为N型。
CN202010867109.0A 2020-08-26 2020-08-26 超级结及其制造方法 Active CN112002750B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202010867109.0A CN112002750B (zh) 2020-08-26 2020-08-26 超级结及其制造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202010867109.0A CN112002750B (zh) 2020-08-26 2020-08-26 超级结及其制造方法

Publications (2)

Publication Number Publication Date
CN112002750A true CN112002750A (zh) 2020-11-27
CN112002750B CN112002750B (zh) 2024-01-23

Family

ID=73472136

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202010867109.0A Active CN112002750B (zh) 2020-08-26 2020-08-26 超级结及其制造方法

Country Status (1)

Country Link
CN (1) CN112002750B (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN116722033A (zh) * 2023-08-11 2023-09-08 深圳天狼芯半导体有限公司 一种具有改进型p柱的超结肖特基二极管及制备方法

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102800701A (zh) * 2011-05-25 2012-11-28 快捷韩国半导体有限公司 具有超结的半导体装置及其制造方法
CN104425602A (zh) * 2013-08-30 2015-03-18 上海华虹宏力半导体制造有限公司 超级结器件及制造方法
CN105679660A (zh) * 2016-01-29 2016-06-15 上海华虹宏力半导体制造有限公司 沟槽型超级结的制造方法
CN109755291A (zh) * 2017-11-08 2019-05-14 深圳尚阳通科技有限公司 超结器件及其制造方法
CN111129117A (zh) * 2019-12-27 2020-05-08 上海华虹宏力半导体制造有限公司 超级结的制造方法
WO2020110514A1 (ja) * 2018-11-29 2020-06-04 富士電機株式会社 超接合炭化珪素半導体装置および超接合炭化珪素半導体装置の製造方法
CN111370468A (zh) * 2020-04-23 2020-07-03 上海华虹宏力半导体制造有限公司 超级结器件及其制造方法

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102800701A (zh) * 2011-05-25 2012-11-28 快捷韩国半导体有限公司 具有超结的半导体装置及其制造方法
CN104425602A (zh) * 2013-08-30 2015-03-18 上海华虹宏力半导体制造有限公司 超级结器件及制造方法
CN105679660A (zh) * 2016-01-29 2016-06-15 上海华虹宏力半导体制造有限公司 沟槽型超级结的制造方法
CN109755291A (zh) * 2017-11-08 2019-05-14 深圳尚阳通科技有限公司 超结器件及其制造方法
WO2020110514A1 (ja) * 2018-11-29 2020-06-04 富士電機株式会社 超接合炭化珪素半導体装置および超接合炭化珪素半導体装置の製造方法
CN111129117A (zh) * 2019-12-27 2020-05-08 上海华虹宏力半导体制造有限公司 超级结的制造方法
CN111370468A (zh) * 2020-04-23 2020-07-03 上海华虹宏力半导体制造有限公司 超级结器件及其制造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN116722033A (zh) * 2023-08-11 2023-09-08 深圳天狼芯半导体有限公司 一种具有改进型p柱的超结肖特基二极管及制备方法

Also Published As

Publication number Publication date
CN112002750B (zh) 2024-01-23

Similar Documents

Publication Publication Date Title
KR100560710B1 (ko) 전력용 반도체장치
US5072266A (en) Trench DMOS power transistor with field-shaping body profile and three-dimensional geometry
US6713813B2 (en) Field effect transistor having a lateral depletion structure
CN1305122C (zh) 具有浮岛电压维持层的功率半导体器件的制造方法
US8829641B2 (en) Method of forming a dual-trench field effect transistor
US8058688B2 (en) Semiconductor device
US9024381B2 (en) Semiconductor device and fabricating method thereof
WO2003094200A3 (en) Low voltage high density trench-gated power device with uniformly doped channel and its edge termination technique
CN103730501B (zh) 介电终止的超结fet
CN102097480B (zh) N型超结横向双扩散金属氧化物半导体管
CN109166922B (zh) 一种沟槽型超结功率终端结构及其制备方法
CN108122975A (zh) 超结器件
CN104282758A (zh) 具有增加的沟道外围的金属氧化物半导体(mos)器件及制造的方法
CN105118852A (zh) 超结结构、超结mosfet及其制造方法
CN111863623A (zh) 一种多层超结半导体器件的制备方法
CN107564965B (zh) 一种横向双扩散mos器件
CN109686781A (zh) 一种多次外延的超结器件制作方法
CN112002750A (zh) 超级结及其制造方法
WO2003085722A2 (en) Field effect transistor having a lateral depletion structure
CN105633153A (zh) 超级结半导体器件及其形成方法
CN102097481B (zh) P型超结横向双扩散金属氧化物半导体管
CN111463131A (zh) 超结半导体器件及其制造方法
CN206401325U (zh) 具有立体超结的金属氧化半导体场效功率组件
CN107546274B (zh) 一种具有阶梯型沟槽的ldmos器件
CN107452806B (zh) 一种具有复合介质层纵向双扩散金属氧化物半导体场效应管及其制作方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant