JP4696986B2 - スーパージャンクション構造を有する半導体装置の製造方法 - Google Patents
スーパージャンクション構造を有する半導体装置の製造方法 Download PDFInfo
- Publication number
- JP4696986B2 JP4696986B2 JP2006075051A JP2006075051A JP4696986B2 JP 4696986 B2 JP4696986 B2 JP 4696986B2 JP 2006075051 A JP2006075051 A JP 2006075051A JP 2006075051 A JP2006075051 A JP 2006075051A JP 4696986 B2 JP4696986 B2 JP 4696986B2
- Authority
- JP
- Japan
- Prior art keywords
- type column
- type
- column
- impurities
- impurity concentration
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
Description
スーパージャンクション構造が意図したように機能するためには、n型コラムとp型コラムの間でチャージバランスが正確に確保されている必要があり、チャージバランスが崩れると特性が急激に低下する。チャージバランスが崩れていると、たとえそのアンバランス量が数パーセントであっても、耐圧が大幅に低下しまう。
スーパージャンクション構造を製造するいくつかの方法が知られている。1つの方法では、n型の半導体層をエピタキシャル成長し、p型コラム形成領域を選択的にインプラ(カウンタードープ)するサイクルを繰り返す。これによって、n型の半導体層が積層されたn型コラムとp型の半導体層が積層されたp型コラムが交互に繰り返し配置されたスーパージャンクション構造を製造する。あるいは、n型の半導体基板に深いトレンチを形成し、そのトレンチ内にp型の半導体領域をエピタキシャル成長する方法も知られている。これによっても、n型コラムとp型コラムが交互に繰り返し配置されたスーパージャンクション構造を製造することができる。
いずれに方法によっても、チャージバランスが正確に確保されているスーパージャンクション構造を製造することは困難である。
図1(b)は、n型コラム101とp型コラム102の、深さ方向の不純物濃度分布を示す図である。図1(b)に示すように、n型コラム101の不純物濃度は深さ方向に均一であるのに対し、p型コラム102の不純物濃度は、深さ方向に変化する。この場合、浅いほど不純物濃度が高い。
特許文献1のスーパージャンクション構造体によれば、深さ方向の一部でチャージバランスを必ず確保することができる。製造条件にばらつきによって、n型コラム101の不純物濃度がばらついても、あるいはp型コラム102の不純物濃度がばらついても、深さ方向のどこかではチャージバランスを確保することができる。
本発明は、上記の問題を解決するものであり、1つの目的は、深さ方向の広い範囲においてチャージバランスが確保されているスーパージャンクション構造を実現することである。本発明の他の一つの目的は、意図した深さでチャージバランスが確保されているスーパージャンクション構造を実現することである。
例えば、暫定スーパージャンクション構造のp型コラムの不純物濃度が過少でn型コラムの不純物濃度が過剰であるものとする。この場合、n型コラムとp型コラムの両者にp型不純物を注入する。すると、不純物が過少のp型コラムにp型不純物が付加されて過少状態が解消され、n型コラムの過剰なn型不純物はp型不純物によって相殺されて過剰状態が解消される。n型コラムとp型コラムの両者に不純物を注入することによってチャージバランスを確保することができる。
この場合、不純物の注入範囲を制御する必要がなく、注入工程が簡単化される。
この場合、不純物が過少なコラムに局所的に不純物を付加するようにしてもよい。例えば、幅方向の一部に不純物を付加するようにすれば、隣接する反対導電型のコラムの不純物濃度に影響を与えないですむ。あるいは、特定の深さに不純物を付加してもよい。
スーパージャンクション構造は、例えば縦型パワーMOSFET、横型パワーMOSFET、SBDやMPSダイオード、SIT、JFET、IGBTなどに幅広く使用されるものである。本発明の半導体装置の種類は制約されない。スーパージャンクション構造を有する半導体装置一般に有用なものである。
以下では、スーパージャンクション構造を有するMOSFETを採り上げて例示する。図2は、スーパージャンクション構造を有するMOSFETの模式的断面の一例である。スーパージャンクション構造を有するMOSFETは、図2に示すように、ソース電極2と、p型ボディ領域4と、p型ボディコンタクト領域6と、n型ソース領域8と、ゲート電極10と、ドリフト領域12と、n型ドレイン領域14と、ドレイン電極16を備えている。ゲート電極10は、絶縁層によって覆われている。
ドリフト領域12には、スーパージャンクション構造が形成されている。スーパージャンクション構造は、n型コラム22とp型コラム24が互に繰り返し配置された構造を備えている。n型ソース領域8の直下にはn型コラム22が配置されており、p型コラム24はp型ボディコンタクト領域6の直下に配置されている。n型コラム22は、n型基層26とドレイン領域14を介して、ドレイン電極16に接続されている。p型コラム24は、p型ボディ領域4とp型ボディコンタクト領域6を介して、ソース電極2に接続されている。
なお、n型基層26は必ずしも必要ではないが、ここではn型基層26があるものを一例に挙げて説明する。
以下の条件が満たされたときに、チャージバランスが確保される。チャージバランス条件は以下の式(1)で示される。
Qh=Qn−Qp=Ln・Wn・Dn−Lp・Wp・Dp=0・・・・式(1)
上記において、Qhはチャージアンバランス量であり、Qnはn型コラム22の不純物量であり、Qpはp型コラム24の不純物量であり、Lnはn型コラム22の高さであり、Wnはn型コラム22の幅であり、Dnはn型コラム22の不純物濃度であり、Lpはp型コラム24の高さであり、Wpはp型コラム24の幅であり、Dpはp型コラム24の不純物濃度である。本例のスーパージャンクション構造は、紙面と直交する方向には均一であるために、二次元化されている。
基本的に、半導体基体に不純物を含ませる方法は、半導体基体が形成された後に不純物を注入する注入法と、半導体基体が成長しながら不純物が混入する結晶成長法とに大別される。本発明の暫定スーパージャンクション構造を作製するために、上記の何れかを適用することができ、上記の二つ方法を併せて適用することもできる。
図3は本発明の暫定スーパージャンクション構造を作製する過程の一例を示す模式図である。図3(a)に示す工程において、まずn型不純物を高濃度に含むn+基板(n型ドレイン領域)14を用意する。そして、図3(b)に示す工程において、エピタキシャル法を用いて、n+基板14上にn型不純物を低濃度に含む薄膜を所定の厚みまで形成することによってn型基層26を形成する。次に、図3(c)に示す工程において、n型基層26上に再びn型不純物を低濃度に含む薄膜30を形成する。次に、図3(d)に示す工程において、p型コラム24になる領域を除いて薄膜30をマスク27で覆った後に、イオン打ち込み法でp型不純物をp型コラムとする領域32に打ち込む。それによってp型コラムの一部32を形成する。次は、図3(e)に示す工程において、例えばガスエッチングでマスク27を取り除く。必要な厚みが得られるまで図3(c)から図3(e)に示す工程を繰り返すことによって、図3(f)に示すような暫定スーパージャンクション構造が得られる。
この段階で、p型コラム24とn型コラム22のチャージバランスが確保されていることが好ましい。しかしながら、実際には、エピタキシャル成長するn型コラム22の不純物濃度と、イオン注入して形成するp型コラム24の不純物濃度を正確に管理することが困難であり、この段階で得られるスーパージャンクション構造では、チャージバランスが確保されていないことが多い。
上記の作製方法の何れにおいても、作製プロセス中のばらつきによって、スーパージャンクション構造のチャージバランスを確保することが困難である。つまり、n型コラムとp型コラムのうちの何れかの不純物量が多めになる可能性がある。そこで、実施例では後から補償してチャージバランスを確保する。後から補償するためには、不純物量が過少となる導電型が決まっていたほうがやりやすい。暫定スーパージャンクション構造の作成段階では、不純物量が過少となる導電型が一定となるように、予めチャージバランスが確保されていないスーパージャンクション構造を作成することが好ましい。
上記の式(1)から、n型コラムとp型コラムの不純物濃度を測定することができれば、チャージアンバランス量を計算することができる。実施例では、n型コラム22とp型コラム24の電気特性を測定することによってそれぞれの不純物濃度を確定する。
図5はn型コラムとp型コラムの不純物濃度を測定する方法を示す模式断面図である。n型コラムの不純物濃度を測定する場合、図5に示すようにn型コラム22とn型基層26に電圧を印加することによってn型コラム22内に電流を流す。そして、その電流を測定することによってn型コラム22の電気抵抗を計算する。電気抵抗と不純物濃度は対応する。その対応関係に基づいて、測定された電気抵抗からn型コラム22の不純物濃度を特定することができる。n+基板14の不純物濃度は高いことから、電気抵抗に大きな影響を与えない。一方、p型コラムの不純物濃度を測定する場合、p型コラム24とn型基層26によって形成されるダイオードの順方向に電圧を印加し、pn接合界面における電圧降下を測定する。その電圧降下は、p型コラム24の不純物濃度とn型コラム22の不純物濃度に依存する。すでにn型コラム22の不純物濃度は測定されているから、測定された電圧降下からp型コラム24の不純物濃度を特定することができる。実際には、例えば濃度測定分野によく使われているSSRM(Scanning Spread Resistance Microscopy)法で、多数のn型コラム22及びp型コラム24の不純物濃度を連続に測定する。
不純物を付加することによって暫定スーパージャンクション構造のチャージアンバランス量を補償する。ここで、不純物を付加するのは、特に限定されるものではない、例えば、不純物注入によってn型コラムとp型コラムの少なくとも一部に補償領域Hに形成させることであってもよい、別途で補償領域Hを形成することであってもよい。また、上記の二つの方法を併用することも可能である。
ボロンの注入量はp型コラムとn型コラムとの不純物量の差に設定するべきである。n型コラムとp型コラムの注入面の面積が等しい場合、チャージ補償後のn型コラム22の不純物量は、QnからQn−0.5・(Qn−Qp)まで低下し、p型コラム24の不純物量がQpからQp+0.5・(Qn−Qp)まで上昇する。また、n型コラムとp型コラムの注入面の面積が等しくない場合、n型コラムとp型コラムにそれぞれ注入する不純物量が異なるが、それでもn型コラムとp型コラムのチャージバランスを取ることができる。
この場合、n型コラムとp型コラムの開放端の全面に対して注入を行うので、不純物の注入範囲を制御する必要がない。さらに、n型コラムとp型コラム内に不純物集中が形成しないので、不純物集中による局部的なチャージアンバランスを抑制することができる。
また、n型コラム22とp型コラムの何れかのみに対してチャージ補償してもよい。さらに、コラムの一部のみに対してチャージ補償してもよい。図7はQn>Qpの場合に、不純物が過少なp型コラムのみに対するチャージ補償を示す模式図である。図7に示すように、(Qn−Qp)の量のボロンをp型コラムの全域に均一に打ち込むことによってチャージバランスを取ることができる。
半導体装置のオフ時にスーパジャンクション構造に作用する電界方向は、p型コラムの幅方向である。そこで、補償領域Hをp型コラムの幅方向の一部に設ければ、幅方向のっチャージバランスを確保することができる。p型コラム24の幅方向の一部のみに高濃度の不純物を含む補償領域Hを形成することによって、チャージ量のアンバランスを補償することができる。本実施例では、図8に示す補償領域Hに、(Qn−Qp)の量のp型不純物をほぼ均一に注入することによって、コラム全体のチャージアンバランスを解消することができる。この場合、補償領域Hはp型コラムの補償領域H以外の領域と比べて高濃度の不純物領域になる。
しかしながら、補償領域Hの不純物濃度を幅方のチャージバランスを確保するための濃度よりも若干高めに設定することによって、チャージバランスが実質的に確保されている深さを拡張することができる。
耐圧電圧の最大とする濃度は、補償領域Hが存在する深さにおいて、幅方向のチャージバランスを確保するための濃度よりも若干高い。このことは、幅方向のチャージバランスを確保するための濃度よりも若干高めに設定することによって、チャージバランスが実質的に確保されている深さが拡張するからであると想定される。
チャージバランスが確保される深さ方向の範囲、つまり有効範囲H´を下記のように計算することができる。具体的には、以下の式(2)を満たすH´が有効範囲であると推定できる。
Lh・Wh・Dh+(Lh´・Wp−Lh・Wh)・Dp=Lh´・Wn・Dn
・・・・式(2)
上記において、図9に示すように、Lhは補償領域Hの深さ方向の長さであり、Whは補償領域Hの幅であり、Dhは補償領域Hの不純物濃度であり、Lh´は深さ方向の有効範囲H´の長さであり、Dpはp型コラムの不純物濃度であり、Wnはn型コラムの幅であり、Dnはn型コラムの不純物濃度である。この式(2)によって有効範囲H´を計算することができる。
式(2)から、補償領域Hの不純物濃度Dhを高くすると、有効範囲H´は大きくなる。しかしながら、補償領域Hの不純物濃度Dhを高くしすぎると、補償領域Hが存在する深さにおける幅方のチャージバランスは許容できないほどアンバランスとなってしまう。その限界内で、補償領域Hの不純物濃度Dhを高くすると、有効範囲H´は大きくなる。
以上、不純物注入によってコラムに不純物を付加することを説明したが、不純物を付加する方法はそれに限定されるものではない、例えば、結晶成長法によって不純物を形成することもできる。図12はエピタキシャル法によって補償領域Hを形成する一例を示す模式図である。ここで、暫定スーパージャンクション構造では、n型コラムの不純物量Qnがp型コラムの不純物量Qpより大きいと設定する。その場合、図12に示すように、紙面の上から下に向けて、p型コラム24に例えばプラズマエッチング法でトレンチを形成し、次にトレンチ内にエピタキシャル法で所定濃度のp型半導体結晶を成長させるによって補償領域Hを形成する。勿論、エピタキシャルの代わりに、CVD、PVD、電気メッキなどの方法も適用することができる。
この場合、補償領域Hはp型コラムの一部のみに形成されるために、上記のように補償領域Hの不純物濃度Dhを設定することが好ましい。
以上、本発明の構造体の作製方法を説明したが、本発明は、その作製方法に限定されることがなく、必要に応じて変更することができる。例えば、さらに高い精度のチャージバランスを求める場合、1回目のチャージ補償の後に、チャージアンバランス量を特定する工程と、不純物を付加する工程を繰り返すことができる。これにより、n型コラムとp型コラムのチャージバランスを高精度に取ることができる。
また、結晶成長を利用して構造体の少なくとも一部を形成する場合、結晶成長中にチャージアンバランス量を測定する工程を導入し、次回の結晶薄膜を形成すると同時にチャージ補償を行うことことができる。
本明細書または図面に説明した技術要素は、単独であるいは各種の組み合わせによって技術的有用性を発揮するものであり、出願時請求項記載の組み合わせに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成するものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。
4 :p型ボディ領域
6 :p型ボディコンタクト領域
8 :n型ソース領域
10 :ゲート電極
12 :ドリフト領域
14 :n型ドレイン領域
16 :ドレイン電極
22 :n型コラム
24 :p型コラム
26 :n型基層
H :補償領域
H´ :有効範囲
Claims (7)
- n型コラムとp型コラムが交互に繰り返し配置されているスーパージャンクション構造を有する半導体装置を製造する方法であって、
n型基層上に、n型コラムとp型コラムの間でチャージバランスが崩れている暫定スーパージャンクション構造を製造する工程と、
暫定スーパージャンクション構造のチャージアンバランス量を特定する工程と、
チャージアンバランス量を補償する濃度の不純物をn型コラムおよび/またはp型コラムに付加する工程と、
を備えており、
チャージアンバランス量を特定する工程では、
n型コラムとn型基層に電圧を印加することによってn型コラム内に流れる電流を測定し、その測定した電流からn型コラムの不純物濃度を特定し、
p型コラムとn型基層によって形成されるダイオードに順方向の電圧を印加した際の電圧降下を測定し、その測定した電圧降下からp型コラムの不純物濃度を特定し、
これら特定されたn型コラムの不純物濃度とp型コラムの不純物濃度から、n型コラムとp型コラムとのチャージアンバランス量を特定する、
ことを特徴とする半導体装置の製造方法。 - 前記付加工程では、n型コラムとp型コラムの両者に不純物を注入することを特徴とする請求項1の製造方法。
- 前記付加工程では、不純物が過少なコラムに選択的に不純物を付加することを特徴とする請求項1の製造方法。
- 前記付加工程では、不純物が過少なコラムに局所的に不純物を付加することを特徴とする請求項3の製造方法。
- 前記付加工程では、不純物が過少なコラムに局所的に不純物を注入することを特徴とする請求項4の製造方法。
- 前記付加工程では、不純物が過少なコラムの一部にトレンチを形成し、そのトレンチ内に周囲の不純物濃度よりも不純物濃度が高い不純物高濃度領域を形成することを特徴とする請求項4の製造方法。
- 前記トレンチ内に不純物高濃度領域をエピタキシャル成長することを特徴とする請求項6の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006075051A JP4696986B2 (ja) | 2006-03-17 | 2006-03-17 | スーパージャンクション構造を有する半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006075051A JP4696986B2 (ja) | 2006-03-17 | 2006-03-17 | スーパージャンクション構造を有する半導体装置の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2007251023A JP2007251023A (ja) | 2007-09-27 |
JP4696986B2 true JP4696986B2 (ja) | 2011-06-08 |
Family
ID=38594967
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2006075051A Expired - Fee Related JP4696986B2 (ja) | 2006-03-17 | 2006-03-17 | スーパージャンクション構造を有する半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4696986B2 (ja) |
Families Citing this family (18)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP5444655B2 (ja) * | 2008-07-30 | 2014-03-19 | 株式会社Sumco | 半導体基板の製造方法 |
JP5532758B2 (ja) * | 2009-08-31 | 2014-06-25 | 富士電機株式会社 | 半導体装置の製造方法および半導体装置 |
JP5502528B2 (ja) * | 2010-02-26 | 2014-05-28 | 株式会社デンソー | 半導体ウエハの処理方法と処理済の半導体ウエハ |
CN103178102B (zh) * | 2011-12-21 | 2016-02-10 | 上海华虹宏力半导体制造有限公司 | 绝缘栅双极晶体管及其制作方法 |
CN103178101B (zh) * | 2011-12-21 | 2015-12-02 | 上海华虹宏力半导体制造有限公司 | 绝缘栅双极晶体管及制造方法 |
US9117694B2 (en) * | 2013-05-01 | 2015-08-25 | Infineon Technologies Austria Ag | Super junction structure semiconductor device based on a compensation structure including compensation layers and a fill structure |
US9024383B2 (en) | 2013-05-01 | 2015-05-05 | Infineon Technologies Austria Ag | Semiconductor device with a super junction structure with one, two or more pairs of compensation layers |
US9070580B2 (en) | 2013-05-01 | 2015-06-30 | Infineon Technologies Austria Ag | Semiconductor device with a super junction structure based on a compensation structure with compensation layers and having a compensation rate gradient |
DE102015208794B3 (de) | 2015-05-12 | 2016-09-15 | Infineon Technologies Ag | Verarbeiten eines Halbleiterwafers |
DE102015122833A1 (de) | 2015-12-23 | 2017-06-29 | Infineon Technologies Ag | Verfahren zum Herstellen einer Halbleitervorrichtung |
JP2017183419A (ja) | 2016-03-29 | 2017-10-05 | ローム株式会社 | 半導体装置 |
CN108258045A (zh) * | 2016-12-29 | 2018-07-06 | 无锡华润华晶微电子有限公司 | 超结半导体器件的制备方法 |
JP6857351B2 (ja) * | 2017-02-28 | 2021-04-14 | 国立研究開発法人産業技術総合研究所 | 炭化珪素半導体装置および炭化珪素半導体装置の製造方法 |
JP2019054169A (ja) * | 2017-09-15 | 2019-04-04 | 株式会社東芝 | 半導体装置 |
CN112993008A (zh) * | 2019-12-13 | 2021-06-18 | 南通尚阳通集成电路有限公司 | 电荷平衡器件及其制造方法 |
CN114023666A (zh) * | 2021-10-18 | 2022-02-08 | 上海华虹宏力半导体制造有限公司 | 超结器件的面内电荷平衡状态分布的判断方法 |
DE102022106015B8 (de) | 2022-03-15 | 2024-09-26 | Infineon Technologies Ag | Verfahren zum herstellen eines sic-superjunctionbauelements |
CN115172466B (zh) * | 2022-09-05 | 2022-11-08 | 深圳市威兆半导体股份有限公司 | 一种超结vdmos新结构及其制备方法 |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2004134714A (ja) * | 2002-08-13 | 2004-04-30 | Fuji Electric Device Technology Co Ltd | 半導体素子 |
JP2004311673A (ja) * | 2003-04-07 | 2004-11-04 | Denso Corp | 半導体装置の製造方法 |
JP2006210861A (ja) * | 2004-12-27 | 2006-08-10 | Fuji Electric Holdings Co Ltd | 半導体素子の製造方法 |
JP2006245082A (ja) * | 2005-03-01 | 2006-09-14 | Toshiba Corp | 半導体装置 |
-
2006
- 2006-03-17 JP JP2006075051A patent/JP4696986B2/ja not_active Expired - Fee Related
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2004134714A (ja) * | 2002-08-13 | 2004-04-30 | Fuji Electric Device Technology Co Ltd | 半導体素子 |
JP2004311673A (ja) * | 2003-04-07 | 2004-11-04 | Denso Corp | 半導体装置の製造方法 |
JP2006210861A (ja) * | 2004-12-27 | 2006-08-10 | Fuji Electric Holdings Co Ltd | 半導体素子の製造方法 |
JP2006245082A (ja) * | 2005-03-01 | 2006-09-14 | Toshiba Corp | 半導体装置 |
Also Published As
Publication number | Publication date |
---|---|
JP2007251023A (ja) | 2007-09-27 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4696986B2 (ja) | スーパージャンクション構造を有する半導体装置の製造方法 | |
JP5673393B2 (ja) | 炭化珪素半導体装置 | |
JP6861171B2 (ja) | 炭化ケイ素超接合パワーデバイスの活性領域設計および対応する方法 | |
US8058688B2 (en) | Semiconductor device | |
JP6428489B2 (ja) | 炭化珪素半導体装置およびその製造方法 | |
CN102856208B (zh) | 具有电压补偿结构的半导体器件 | |
JP6179409B2 (ja) | 炭化珪素半導体装置の製造方法 | |
US9136351B2 (en) | Electric power semiconductor device and manufacturing method of the same | |
TWI545763B (zh) | 半導體裝置及其製造方法 | |
KR100531925B1 (ko) | 전력용 반도체소자 | |
WO2016042738A1 (ja) | 炭化珪素半導体装置およびその製造方法 | |
JP2015159271A (ja) | 半導体装置の製造方法 | |
TW201133830A (en) | Method for making a charge balanced multi-nano shell drift region for superjunction semiconductor device | |
JP2013093560A (ja) | 縦型半導体素子を備えた半導体装置 | |
JP5729400B2 (ja) | 半導体素子の製造方法 | |
KR101767866B1 (ko) | 반도체 디바이스에서의 단순화된 전하 균형 | |
JP2022093100A (ja) | 炭化珪素半導体装置およびその製造方法 | |
JP4595327B2 (ja) | 半導体素子 | |
CN111276540A (zh) | 沟槽栅功率mosfet及其制造方法 | |
WO2024021977A1 (zh) | 沟槽栅功率mosfet及其制造方法 | |
CN105633153A (zh) | 超级结半导体器件及其形成方法 | |
JP2017055102A (ja) | トレンチゲート型半導体装置及びその製造方法 | |
JP2017188607A (ja) | SiC基板を利用する半導体装置 | |
CN114600251A (zh) | 碳化硅半导体装置及其制造方法 | |
KR101190007B1 (ko) | 반도체 소자 및 그 수퍼정션 구조 형성 방법 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20080521 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20101102 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20101228 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20110201 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20110214 |
|
LAPS | Cancellation because of no payment of annual fees |