JP2006210861A - 半導体素子の製造方法 - Google Patents
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Abstract
【解決手段】n型低抵抗基板1の上にn型半導体をエピタキシャル成長させ、そのn型半導体にトレンチを形成する。p型半導体をエピタキシャル成長させて、トレンチをp型半導体で埋める。n型半導体よりなるn型領域5およびp型半導体よりなるp型領域6の表面を研磨して平坦にした後、非活性領域となる領域のp型領域6にボロンを選択的にイオン注入する。非酸化性雰囲気で熱処理して、注入されたボロンを活性化させる。熱酸化を行って、フィールド酸化膜を形成する。MOSFETの表面側の素子構造、ソース電極およびチャネルストッパ電極を形成し、基板1の裏面にドレイン電極をする。
【選択図】 図6
Description
図1〜図9に、実施の形態1にかかる製造方法に従って製造中のMOSFETの断面構成を順に示す。まず、図1に示すように、例えばアンチモン等の不純物濃度が2×1018cm-3程度であるn型の低抵抗シリコン基板(n++基板)1を用意する。そして、n型低抵抗基板1の上に、例えばリンの不純物濃度が6×1015cm-3程度であるn型半導体2を例えば約50μmの厚さにエピタキシャル成長させる。
実施の形態2は、非活性領域となる領域において並列pn構造7のn型領域5とp型領域6の両方にボロンをイオン注入するようにしたものである。図11〜図12に、実施の形態2にかかる製造方法に従って製造中のMOSFETの断面構成を順に示す。まず、実施の形態1と同様に図1〜図5に示すプロセスに従って、並列pn構造7の表面を平坦化する。
実施の形態3は、非活性領域となる領域において並列pn構造のn型領域5にのみボロンをイオン注入するようにしたものである。図15に、実施の形態3にかかる製造方法に従って製造中のMOSFETの断面構成を順に示す。まず、実施の形態1と同様に図1〜図5に示すプロセスに従って、並列pn構造7の表面を平坦化する。
実施の形態4では、図17に示すように、並列pn構造7の平面形状はストライプ状である。実施の形態4は、実施の形態1においてフィールド酸化膜となる熱酸化膜を形成する前に、非活性領域となる領域の並列pn構造7のうち、活性領域となる領域を通らないn型領域51およびp型領域61よりなるストライプ状部分71のp型領域61と、活性領域となる領域を通って非活性領域まで至るn型領域52およびp型領域62よりなるストライプ状部分72のp型領域62に、ボロンをイオン注入するようにしたものである。その他のプロセスは実施の形態1と同じである。なお、図17では、並列pn構造7の表面層およびその上に形成される素子の表面構造は省略されている(図18においても同じ)。
実施の形態5では、図18に示すように、並列pn構造7の平面形状はストライプ状である。実施の形態5は、実施の形態1においてフィールド酸化膜となる熱酸化膜を形成する前に、非活性領域となる領域の並列pn構造7のうち、活性領域となる領域を通らないn型領域51およびp型領域61よりなるストライプ状部分71のn型領域51と、活性領域となる領域を通って非活性領域まで至るn型領域52およびp型領域62よりなるストライプ状部分72のn型領域52に、ボロンをイオン注入するようにしたものである。その他のプロセスは実施の形態1と同じである。
実施の形態6は、フィールド酸化膜をCVD法により形成するものである。まず、実施の形態1と同様に図1〜図4に示すプロセスに従って、ハードマスク3の上面よりも上に形成されたシリコン層をCMPなどの研磨により除去する。
実施の形態7は、実施の形態1の変形例であり、並列pn構造7の表面を平坦化した後のp型不純物のイオン注入領域を、フィールドプレート電極16のチャネルストッパ電極側端部の真下とチャネルストッパ電極14のフィールドプレート電極側端部の真下との間に位置する箇所から、チャネルストッパ電極14により覆われる領域までを除く領域としたものである。以後、説明の便宜上、非活性領域となる領域の並列pn構造を2分し、p型不純物がイオン注入される側の領域(活性領域寄りの領域)を注入対象領域とし、p型不純物がイオン注入されない側の領域(チップ外周端部寄りの領域)を非注入対象領域とする(実施の形態8および実施の形態9においても同じ)。
実施の形態8は、実施の形態2の変形例であり、並列pn構造7の表面を平坦化した後にp型不純物のイオン注入を行う際の注入対象領域を、実施の形態7と同様に、非活性領域となる領域の並列pn構造を2分したうちの活性領域寄りの領域とし、チップ外周端部寄りの領域を非注入対象領域としたものである。図22〜図23に、実施の形態8にかかる製造方法に従って製造中のMOSFETの断面構成を順に示す。
実施の形態9は、実施の形態3の変形例であり、並列pn構造7の表面を平坦化した後にp型不純物のイオン注入を行う際の注入対象領域を、実施の形態7と同様に、非活性領域となる領域の並列pn構造を2分したうちの活性領域寄りの領域とし、チップ外周端部寄りの領域を非注入対象領域としたものである。図25〜図26に、実施の形態9にかかる製造方法に従って製造中のMOSFETの断面構成を順に示す。
実施の形態10は、並列pn構造7の表面にp型不純物をイオン注入した後に、並列pn構造7の表面にn型半導体をエピタキシャル成長させるようにしたものである。図28〜図32に、実施の形態10にかかる製造方法に従って製造中のMOSFETの断面構成を順に示す。まず、実施の形態1と同様に図1〜図4に示すプロセスに従って、トレンチ形成用のハードマスク3を研磨ストッパとしてCMP等の研磨を行い、ハードマスク3の上面よりも上にエピタキシャル成長したp型半導体(p型領域6)を除去して、ハードマスク3およびp型領域6よりなる表面を平坦にする。このハードマスク3上のエピタキシャル成長層(p型領域6)を研磨する工程を第1の研磨工程とする。
実施の形態11は、実施の形態10の変形例であり、n型不純物、例えばリンのイオン注入を選択的に並列pn構造7のn型領域5に行うようにしたものである。図34〜図35に、実施の形態11にかかる製造方法に従って製造中のMOSFETの断面構成を順に示す。まず、実施の形態10と同様に、図1〜図4および図28〜図30に示すプロセスに従って、第2の研磨工程までを行い、n型領域5およびp型領域6(ボロンのイオン注入領域17)の露出面を鏡面状態にする。
実施の形態12は、実施の形態10の変形例であり、第2の研磨工程(ミラー研磨工程)の後に、p型不純物、例えばボロンのイオン注入を選択的に並列pn構造7のp型領域6に行うとともに、n型不純物、例えばリンのイオン注入を選択的に並列pn構造7のn型領域5に行うようにしたものである。図36〜図37に、実施の形態12にかかる製造方法に従って製造中のMOSFETの断面構成を順に示す。まず、実施の形態10と同様に、図1〜図4および図28に示すプロセスに従って、トレンチ形成用のハードマスク3を残した状態のまま、シリコンエッチングを行ってシリコン表面の段差を概ね解消する。
実施の形態13は、実施の形態12の変形例であり、n型不純物、例えばリンのイオン注入を並列pn構造7の全面に行うようにしたものである。図38に、実施の形態13にかかる製造方法に従って製造中のMOSFETの断面構成を順に示す。まず、実施の形態12と同様に、図1〜図4、図28および図36に示すプロセスに従って、p型不純物、例えばボロンのイオン注入を行う。特に限定しないが、ボロンのドーズ量は、例えば3×1013cm-2である。
2 第1導電型半導体(n型半導体)
3 ハードマスク
4 トレンチ
5,51,52 第1導電型半導体領域(n型領域)
6,61,62 第2導電型半導体領域(p型領域)
7 並列pn構造
10 熱酸化膜
11 フィールド酸化膜
14 チャネルストッパ電極
16 フィールドプレート電極
71,72 ストライプ状部分
Claims (19)
- オン状態のときに電流が流れる活性領域と該活性領域の周囲の非活性領域にわたって、低抵抗層上に第1導電型半導体領域と第2導電型半導体領域が交互に配置された並列pn構造を有する半導体素子を製造するにあたって、
低抵抗層上に第1導電型半導体をエピタキシャル成長させる第1の工程と、
前記第1導電型半導体のエピタキシャル成長層に複数のトレンチを所定の間隔おきに形成する第2の工程と、
前記トレンチ内を第2導電型半導体のエピタキシャル成長により埋める第3の工程と、
前記トレンチ間に残った第1導電型半導体領域および前記トレンチ内に埋め込まれた第2導電型半導体領域よりなる並列pn構造の表面を研磨により平坦にする第4の工程と、
平坦になった前記並列pn構造の非活性領域となる領域に第2導電型の不純物をイオン注入する第5の工程と、
前記並列pn構造に注入された第2導電型の不純物を非酸化性雰囲気での熱処理により活性化させる第6の工程と、
熱酸化により前記並列pn構造の表面の一部をフィールド酸化膜で覆う第7の工程と、
を含むことを特徴とする半導体素子の製造方法。 - 前記第1導電型半導体領域と前記第2導電型半導体領域は、平面形状がストライプ状をなすように交互に配置されており、前記第5の工程では、非活性領域となる領域に配置された前記並列pn構造のうち、前記活性領域となる領域を通らない前記第1導電型半導体領域および前記第2導電型半導体領域よりなるストライプ状部分に対してのみ選択的に第2導電型の不純物をイオン注入することを特徴とする請求項1に記載の半導体素子の製造方法。
- オン状態のときに電流が流れる活性領域と該活性領域の周囲の非活性領域にわたって、低抵抗層上に第1導電型半導体領域と第2導電型半導体領域がストライプ状の平面形状をなすように交互に配置された並列pn構造を有する半導体素子を製造するにあたって、
低抵抗層上に第1導電型半導体をエピタキシャル成長させる第1の工程と、
前記第1導電型半導体のエピタキシャル成長層に複数のトレンチを所定の間隔おきに形成する第2の工程と、
前記トレンチ内を第2導電型半導体のエピタキシャル成長により埋める第3の工程と、
前記トレンチ間に残った第1導電型半導体領域および前記トレンチ内に埋め込まれた第2導電型半導体領域よりなる並列pn構造の表面を研磨により平坦にする第4の工程と、
非活性領域となる領域において平坦になった前記並列pn構造のうち、活性領域となる領域を通らない前記第1導電型半導体領域および前記第2導電型半導体領域よりなるストライプ状部分と活性領域となる領域を通って非活性領域まで至る前記第1導電型半導体領域および前記第2導電型半導体領域よりなるストライプ状部分の両方に第2導電型の不純物をイオン注入する第5の工程と、
前記並列pn構造に注入された第2導電型の不純物を非酸化性雰囲気での熱処理により活性化させる第6の工程と、
熱酸化により前記並列pn構造の表面の一部をフィールド酸化膜で覆う第7の工程と、
を含むことを特徴とする半導体素子の製造方法。 - 前記第5の工程では、前記並列pn構造の非活性領域となる領域の一部の領域の第1導電型半導体領域および第2導電型半導体領域にのみ選択的に第2導電型の不純物をイオン注入することを特徴とする請求項1〜3のいずれか一つに記載の半導体素子の製造方法。
- 前記第5の工程では、前記並列pn構造の非活性領域となる領域の第2導電型半導体領域にのみ選択的に第2導電型の不純物をイオン注入することを特徴とする請求項1〜3のいずれか一つに記載の半導体素子の製造方法。
- 前記第5の工程では、前記並列pn構造の非活性領域となる領域の一部の領域の第2導電型半導体領域にのみ選択的に第2導電型の不純物をイオン注入することを特徴とする請求項5に記載の半導体素子の製造方法。
- 前記第5の工程では、前記並列pn構造の非活性領域となる領域の第1導電型半導体領域にのみ選択的に第2導電型の不純物をイオン注入することを特徴とする請求項1〜3のいずれか一つに記載の半導体素子の製造方法。
- 前記第5の工程では、前記並列pn構造の非活性領域となる領域の一部の領域の第1導電型半導体領域にのみ選択的に第2導電型の不純物をイオン注入することを特徴とする請求項7に記載の半導体素子の製造方法。
- 低抵抗層上に第1導電型半導体領域と第2導電型半導体領域が交互に配置された並列pn構造を有する半導体素子を製造するにあたって、
低抵抗層上に第1導電型半導体をエピタキシャル成長させる第1の工程と、
前記第1導電型半導体のエピタキシャル成長層に複数のトレンチを所定の間隔おきに形成する第2の工程と、
前記トレンチ内を第2導電型半導体のエピタキシャル成長により埋める第3の工程と、
前記トレンチ間に残った第1導電型半導体領域および前記トレンチ内に埋め込まれた第2導電型半導体領域よりなる並列pn構造の表面を研磨により平坦にする第4の工程と、
化学気相成長法により前記並列pn構造の表面の一部にフィールド酸化膜を堆積する第5の工程と、
を含むことを特徴とする半導体素子の製造方法。 - 非活性領域上の前記フィールド酸化膜の活性領域側端部を覆うフィールドプレート電極と非活性領域上の前記フィールド酸化膜のチップ外周側端部を覆うチャネルストッパ電極を形成する第8の工程をさらに含み、
前記第5の工程では、前記フィールドプレート電極のチャネルストッパ電極側端部の真下と前記チャネルストッパ電極のフィールドプレート電極側端部の真下との間に位置する箇所から、前記チャネルストッパ電極により覆われる領域までを除く領域にのみ、選択的に第2導電型の不純物をイオン注入することを特徴とする請求項4、6または8に記載の半導体素子の製造方法。 - オン状態のときに電流が流れる活性領域と該活性領域の周囲の非活性領域にわたって、低抵抗層上に第1導電型半導体領域と第2導電型半導体領域が交互に配置された並列pn構造を有する半導体素子を製造するにあたって、
低抵抗層上に第1導電型半導体をエピタキシャル成長させる第1の工程と、
前記第1導電型半導体のエピタキシャル成長層の表面にトレンチ形成用のマスクを形成し、該マスクを用いて前記第1導電型半導体のエピタキシャル成長層に複数のトレンチを所定の間隔おきに形成する第2の工程と、
前記トレンチ内を第2導電型半導体のエピタキシャル成長により埋める第3の工程と、
前記トレンチ間に残った第1導電型半導体領域および前記トレンチ内に埋め込まれた第2導電型半導体領域よりなる並列pn構造の一部または全部の表面に第2導電型の不純物をイオン注入する第4の工程と、
前記並列pn構造の、第2導電型の不純物がイオン注入された領域を含む表面に第1導電型半導体をエピタキシャル成長させる第5の工程と、
を含むことを特徴とする半導体素子の製造方法。 - 前記第4の工程では、前記第2の工程で形成されたマスクを用いて自己整合的に第2導電型の不純物をイオン注入することを特徴とする請求項11に記載の半導体素子の製造方法。
- 前記第4の工程では、前記第3の工程で前記トレンチ内に埋め込まれた前記第2導電型半導体領域をおおよそ前記マスクの厚さ分だけエッチングした後に第2導電型の不純物をイオン注入することを特徴とする請求項12に記載の半導体素子の製造方法。
- 前記第3の工程と前記第5の工程の間に、前記トレンチ間に残った第1導電型半導体領域および前記トレンチ内に埋め込まれた第2導電型半導体領域よりなる並列pn構造の一部または全部の表面に第1導電型の不純物をイオン注入する第6の工程をさらに含むことを特徴とする請求項13に記載の半導体素子の製造方法。
- 前記第4の工程では、前記トレンチ間に残った第1導電型半導体領域および前記トレンチ内に埋め込まれた第2導電型半導体領域よりなる並列pn構造の前記第2導電型半導体領域の表面にのみ選択的に第2導電型の不純物をイオン注入することを特徴とする請求項11に記載の半導体素子の製造方法。
- 前記第4の工程の直前に、前記トレンチ間に残った第1導電型半導体領域および前記トレンチ内に埋め込まれた第2導電型半導体領域よりなる並列pn構造の一部または全部の表面に第1導電型の不純物をイオン注入する第6の工程をさらに含むことを特徴とする請求項11または15に記載の半導体素子の製造方法。
- 前記第4の工程の直後に、前記トレンチ間に残った第1導電型半導体領域および前記トレンチ内に埋め込まれた第2導電型半導体領域よりなる並列pn構造の一部または全部の表面に第1導電型の不純物をイオン注入する第6の工程をさらに含むことを特徴とする請求項11または15に記載の半導体素子の製造方法。
- 前記第6の工程では、並列pn構造の前記第1導電型半導体領域の表面にのみ選択的に第1導電型の不純物をイオン注入することを特徴とする請求項14、16または17に記載の半導体素子の製造方法。
- 前記第5の工程では、前記並列pn構造の表面に、同並列pn構造の第1導電型半導体領域と第2導電型半導体領域の繰り返しピッチの1/2以上の厚さの第1導電型半導体をエピタキシャル成長させることを特徴とする請求項11〜18のいずれか一つに記載の半導体素子の製造方法。
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Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007251023A (ja) * | 2006-03-17 | 2007-09-27 | Toyota Motor Corp | スーパージャンクション構造を有する半導体装置とその製造方法 |
JP2011061061A (ja) * | 2009-09-11 | 2011-03-24 | Fuji Electric Systems Co Ltd | 半導体装置およびその製造方法 |
Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2001168327A (ja) * | 1999-12-09 | 2001-06-22 | Hitachi Ltd | 半導体装置とそれを用いたパワースイッチング駆動システム |
JP2002280555A (ja) * | 2001-03-15 | 2002-09-27 | Fuji Electric Co Ltd | 半導体装置 |
JP2003273355A (ja) * | 2002-03-18 | 2003-09-26 | Toshiba Corp | 半導体素子およびその製造方法 |
JP2004158844A (ja) * | 2002-10-15 | 2004-06-03 | Fuji Electric Device Technology Co Ltd | 半導体装置および半導体装置の製造方法 |
JP2004356577A (ja) * | 2003-05-30 | 2004-12-16 | Denso Corp | 半導体装置の製造方法および半導体基板ならびにそれらにより製造される半導体装置 |
JP2005051190A (ja) * | 2003-07-16 | 2005-02-24 | Fuji Electric Holdings Co Ltd | 半導体素子およびその製造方法 |
-
2005
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Patent Citations (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2001168327A (ja) * | 1999-12-09 | 2001-06-22 | Hitachi Ltd | 半導体装置とそれを用いたパワースイッチング駆動システム |
JP2002280555A (ja) * | 2001-03-15 | 2002-09-27 | Fuji Electric Co Ltd | 半導体装置 |
JP2003273355A (ja) * | 2002-03-18 | 2003-09-26 | Toshiba Corp | 半導体素子およびその製造方法 |
JP2004158844A (ja) * | 2002-10-15 | 2004-06-03 | Fuji Electric Device Technology Co Ltd | 半導体装置および半導体装置の製造方法 |
JP2004356577A (ja) * | 2003-05-30 | 2004-12-16 | Denso Corp | 半導体装置の製造方法および半導体基板ならびにそれらにより製造される半導体装置 |
JP2005051190A (ja) * | 2003-07-16 | 2005-02-24 | Fuji Electric Holdings Co Ltd | 半導体素子およびその製造方法 |
JP4449407B2 (ja) * | 2003-07-16 | 2010-04-14 | 富士電機システムズ株式会社 | 半導体素子およびその製造方法 |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007251023A (ja) * | 2006-03-17 | 2007-09-27 | Toyota Motor Corp | スーパージャンクション構造を有する半導体装置とその製造方法 |
JP4696986B2 (ja) * | 2006-03-17 | 2011-06-08 | トヨタ自動車株式会社 | スーパージャンクション構造を有する半導体装置の製造方法 |
JP2011061061A (ja) * | 2009-09-11 | 2011-03-24 | Fuji Electric Systems Co Ltd | 半導体装置およびその製造方法 |
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