JP2022093100A - 炭化珪素半導体装置およびその製造方法 - Google Patents
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Abstract
【課題】イオン注入により形成する不純物層の横方向の拡がりを抑制したSiC半導体装置を提供する。【解決手段】SiCで構成され、主面が(0001)面に対して所定の傾斜角度で傾斜したオフ角を有するn+型基板1と、n+型基板1の上に形成されたエピタキシャル成長膜にて構成され、オフ角を有するJFET部3と、JFET部3の所望位置に形成され、イオン注入層によって構成された電界ブロック層4と、を有している。そして、オフ角が設けられた方向をオフ方向として、深さ方向に沿うJFET部3と電界ブロック層4との境界線が主面の法線方向に対して[0001]方向に向かう方へ傾斜するようにする。具体的には、電界ブロック層4をイオン注入する際に、チャネリングする条件で行うようにする。【選択図】図1
Description
本発明は、炭化珪素(以下、SiCという)にて半導体素子を構成するSiC半導体装置およびその製造方法に関するものである。
従来より、半導体装置を形成する際には、下地となるシリコン基板に対してイオン注入することでシリコン基板に対して所望の導電型の不純物層を形成することが行われているが、横方向への拡がり無く不純物層を形成することが望まれている。このような横方向への拡がりを抑制して不純物層を形成する手法として、例えば特許文献1に示されるイオン注入法がある。このイオン注入法では、シリコン基板の上に開口部を設けたマスクを配置し、所望の条件でマスク上からイオン注入を行うことで、不純物ドーピング領域を形成している。具体的には、シリコン基板を極低温に冷却した状態で、イオンが大部分チャネリングを起すようにイオンビームを垂直に注入させる。これにより、イオンが低次指数面方位中の主結晶軸チャネルに進行方向を固定するように強いられた運動により注入した方向性を保つようにして結晶中に導入される。したがって、イオン注入時にマスクに対しその下部領域にまわりこむこと無く不純物のドーピング領域を形成することが可能となる。
近年、SiCを用いた半導体装置の研究が進められている。SiCはシリコンに比べて硬いことから、高エネルギーでのイオン注入が必要になる。現状では、5MeVまで加速可能、例えばアルミニウム(Al)をドーパントとした場合に~約8μmの深さまで注入可能な設備が存在している。しかしながら、注入時にイオンが格子間のSiやCと衝突を繰り返すことで、深くなるほどドーパントが横拡がりするという課題を発生させる。SiCの場合、ステップフロー成長となるため、結晶成長させる際にオフ角を有するオフ基板が用いられることから、成長させられたSiCの主面もオフ角を有した状態になる。このため、SiCの主面に対して垂直にイオン注入を行っても、注入時にイオンが格子間のSiやCと衝突を繰り返すことになる。そして、ドーパントが横拡がりしてしまうと、イオン注入により形成する不純物層の形成範囲が所望の範囲にならず、半導体特性に影響を与えることになる。
例えばスーパージャンクション(以下、SJという)構造であれば、イオン注入によって形成するp型ピラーの下方部分が横へ拡がることでキャリアの流路となるn型ピラーの下方部分の幅を狭めてしまう。
また、低オン抵抗を図りつつ低飽和電流を維持するために、異なる導電型のJFET部と電界ブロック層を交互にストライプ状に配置して飽和電流抑制層とする構造がある。この構造の場合であれば、トレンチゲートなどの素子構造の下方においてp型エピタキシャル層にイオン注入を行ってn型不純物層を等間隔に形成する際に、n型不純物層の下方部分が横へ拡がって形成される。このため、p型エピタキシャル層からn型不純物層側に伸びる空乏層の伸び量が足りずにピンチオフしなくなり、飽和電流が増加してしまう。
本発明は上記点に鑑みて、イオン注入により形成する不純物層の横方向の拡がりを抑制するSiC半導体装置およびその製造方法を提供することを目的とする。
上記目的を達成するため、請求項1に記載の発明は、SiC半導体装置であって、主面が(0001)面に対して所定の傾斜角度で傾斜したオフ角を有するSiC基板(1)と、SiC基板の上に形成されたエピタキシャル成長膜にて構成され、第1導電型と第2導電型の一方の導電型とされたオフ角を有する第1不純物層(3)と、第1不純物層の所望位置に形成され、イオン注入層によって構成された第1導電型と第2導電型の他方の導電型とされた不純物層(4)と、を有し、オフ角が設けられた方向をオフ方向として、深さ方向に沿う第1不純物層と第2不純物層との境界線が主面の法線方向に対して[0001]方向に向かう方へ傾斜している。
このように、深さ方向に沿う第1不純物層と第2不純物層との境界線が主面の法線方向に対して[0001]方向に向かう方へ傾斜するようにしている。つまり、第1不純物層に対して第2不純物層をイオン注入によって形成する際に、第2不純物層の表面に対してイオン注入が[0001]方向に向かうように傾斜させて行われるようにしている。これにより、チャネリングする条件でイオン注入が行われるようにでき、イオン注入層の横方向の拡がりを抑制できるため、第2不純物層が所定幅、例えばほぼ一定幅で形成されたものにできる。
請求項7に記載の発明は、SiC半導体装置の製造方法であって、主面が(0001)面に対して所定の傾斜角度で傾斜したオフ角を有するSiC基板(1)を用意することと、SiC基板の上にエピタキシャル成長により、オフ角を引き継いだ第1導電型と第2導電型の一方で構成される第1不純物層(3)を形成することと、第1不純物層の所望位置に、イオン注入により第1導電型と第2導電型の他方で構成される第2不純物層(4)を形成することと、を含み、オフ角が設けられた方向をオフ方向として、第2不純物層を形成することでは、イオン注入を主面の法線方向に対して[0001]方向に向かう方へ傾斜させてチャネリングする条件で行う。
このように、第1不純物層に対して第2不純物層をイオン注入によって形成する際に、イオン注入が主面の法線方向に対して[0001]方向に向かうように傾斜させて行われるようにしている。これにより、チャネリングする条件でイオン注入が行われるようにでき、イオン注入層の横方向の拡がりを抑制できるため、第2不純物層をほぼ一定幅で形成することができる。
なお、各構成要素等に付された括弧付きの参照符号は、その構成要素等と後述する実施形態に記載の具体的な構成要素等との対応関係の一例を示すものである。
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、同一符号を付して説明を行う。
(第1実施形態)
第1実施形態について説明する。本実施形態にかかるSiC半導体装置は、半導体素子として、図1および図2に示す飽和電流抑制層を有するトレンチゲート構造の反転型の縦型MOSFETが形成されたものである。これらの図に示す縦型MOSFETは、SiC半導体装置のうちのセル領域に形成されており、そのセル領域を囲むように外周耐圧構造が形成されることでSiC半導体装置が構成されているが、ここでは縦型MOSFETのみ図示してある。なお、以下では、図1および図2に示すように、縦型MOSFETの奥行方向をX方向、X方向に対して交差する縦型MOSFETの幅方向をY方向、縦型MOSFETの厚み方向もしくは深さ方向、つまりXY平面に対する法線方向をZ方向として説明する。
第1実施形態について説明する。本実施形態にかかるSiC半導体装置は、半導体素子として、図1および図2に示す飽和電流抑制層を有するトレンチゲート構造の反転型の縦型MOSFETが形成されたものである。これらの図に示す縦型MOSFETは、SiC半導体装置のうちのセル領域に形成されており、そのセル領域を囲むように外周耐圧構造が形成されることでSiC半導体装置が構成されているが、ここでは縦型MOSFETのみ図示してある。なお、以下では、図1および図2に示すように、縦型MOSFETの奥行方向をX方向、X方向に対して交差する縦型MOSFETの幅方向をY方向、縦型MOSFETの厚み方向もしくは深さ方向、つまりXY平面に対する法線方向をZ方向として説明する。
セル部には、半導体素子として、縦型MOSFETが形成されている。図2は、セル部の一部を切り出して示した斜視断面図であるが、各部のレイアウトを見やすくするために、SiC半導体装置の構成の一部を省略して示してある。
図1および図2に示されるように、SiC半導体装置には、SiCからなるn+型基板1が半導体基板として用いられている。n+型基板1としては、例えば4H-SiCで、主面が(0001)面に対して所定の傾斜角度のオフ角、本実施形態の場合は[11-20]方向に対してオフ角を有したオフ基板が用いられている。オフ角については任意であるが、例えば2~8°、ここでは4°のオフ角を有したオフ基板をn+型基板1として用いている。また、以下の説明では、「SiC表面、ここではn+型基板1の主面に対する法線ベクトルを(0001)面に投影したベクトルに平行な方向」のこと、換言すれば「主面と(0001)面とにオフ角が設けられた方向」のことをオフ方向と言う。本実施形態では、[11-20]方向がオフ方向とされており、X方向がオフ方向に対してオフ角を有しつつオフ方向に沿う方向とされている。
n+型基板1の主表面上に、ドリフト層の一部を構成するn-型層2が形成されている。n+型基板1は、例えばn型不純物濃度が5.9×1018/cm3とされ、厚さが100μmとされている。n-型層2は、n+型基板1より低不純物濃度のSiCからなるエピタキシャル成長膜により構成されている。n-型層2は、例えばn型不純物濃度が7.0×1015~1.0×1016/cm3とされ、厚さが8.0μmとされている。
n-型層2の上には、SiCからなるドリフト層の一部を構成するn型のJFET部3とp型の電界ブロック層4が形成されており、n-型層2は、n+型基板1から離れた位置においてJFET部3と連結されている。
JFET部3と電界ブロック層4は、飽和電流抑制層を構成するものであり、共に、X方向に延設され、Y方向において交互に繰り返し並べられて配置されている。つまり、n+型基板1の主表面に対する法線方向から見て、JFET部3の少なくとも一部と電界ブロック層4は、それぞれ複数の短冊状、換言すればストライプ状とされ、それぞれが交互に並べられたレイアウトとされている。
なお、本実施形態の場合、JFET部3が電界ブロック層4よりも下方まで形成されたものとされている。このため、JFET部3のうちストライプ状とされている部分は電界ブロック層4の下方において連結した状態になっているが、ストライプ状とされている各部はそれぞれ複数の電界ブロック層4の間に配置された状態となっている。
JFET部3のうちストライプ状とされている部分の各部、つまり各短冊状の部分は、幅が例えば0.1~0.6μm、好ましくはより狭い0.1μmとされ、形成間隔となるピッチが例えば0.6~2.0μmとされている。また、JFET部3の厚みは、例えば1.5μmとされており、n型不純物濃度は、n-型層2よりも高くされていて、例えば5.0×1017~2.0×1018/cm3とされている。本実施形態の場合、JFET部3は、深さ方向においてn型不純物濃度が一定とされている。
電界ブロック層4は、p型不純物層によって構成されている。上記したように、電界ブロック層4は、ストライプ状とされており、ストライプ状とされた電界ブロック層4の各短冊状の部分は、幅が例えば0.15~1.4μm、厚みが例えば1.4μmとされている。また、電界ブロック層4は、例えばP型不純物濃度が3.0×1017~1.0×1018/cm3とされている。本実施形態の場合、電界ブロック層4は、深さ方向においてp型不純物濃度が一定とされている。また、電界ブロック層4は、後述するように、JFET部3に対してp型不純物をイオン注入して形成したイオン注入層によって構成されている。電界ブロック層4は、深さ方向においてほぼ一定幅とされており、下方位置、つまりn-型層2側となる裾の部分も上方位置とほぼ同じ幅とされている。また、電界ブロック層4は、n-型層2と反対側の表面がJFET部3の表面と同一平面とされている。
ここで、飽和電流抑制層は、拡大すると図3のように示される。図3は、電界ブロック層4を通るXZ平面と平行な平面での断面図である。この図に示されるように、各JFET部3と各電界ブロック層4は、Z方向に対して傾斜させられている。具体的には、オフ方向および[0001]方向に平行な面、つまりXZ平面において、深さ方向に沿うJFET部3と電界ブロック層4との境界線L1がZ方向に対して平行ではなく、[0001]方向に向かう方へ所定の傾斜角度θで傾斜させられている。傾斜角度θについては、オフ角と等しい角度であると好ましいが、オフ角からある程度ずれていても構わない。オフ角からのずれ量に関しては、オフ角±2.0°以内であれば良く、オフ角±1.5°以内であると好ましく、オフ角±1.0°以内であればより好ましい。このように傾斜角度θを設けることで、イオン注入層によって構成している電界ブロック層4の横方向の拡がり、つまりX方向やY方向への拡がりを抑制し、電界ブロック層4の幅が一定となるようにしている。このような効果が得られる理由については後述する。
さらに、JFET部3および電界ブロック層4の上には、SiCからなるドリフト層の一部を構成するn型電流分散層6が形成されている。n型電流分散層6は、後述するようにチャネルを通じて流れる電流がY方向に拡散できるようにする層であり、例えば、n-型層2よりもn型不純物濃度が高くされている。本実施形態では、n型電流分散層6は、n型不純物濃度がJFET部3と同じかそれよりも高くされ、厚みが0.5μmとされている。
なお、本実施形態では、n-型層2とJFET部3およびn型電流分散層6によってドリフト層が構成されているが、ドリフト層の構成については任意であり、例えば、n-型層2とn+型基板1との間にバッファ層を備えた構造とすることもできる。
n型電流分散層6の上にはSiCからなるp型ベース領域7が形成されている。また、p型ベース領域7の上には、SiCからなるn+型ソース領域8が形成されている。n+型ソース領域8は、p型ベース領域7のうちn型電流分散層6と対応する部分の上に形成されている。
p型ベース領域7は、電界ブロック層4よりも厚みが薄く、かつ、p型不純物濃度が低くされており、例えばp型不純物濃度が3×1017/cm3とされ、厚さが0.3μmとされている。また、n+型ソース領域8は、n型不純物濃度がn型電流分散層6よりも高濃度とされており、例えば厚みが0.5μmとされている。
また、n+型ソース領域8の表面からp型ベース領域7およびn型電流分散層6を貫通して電界ブロック層4に達するように複数本のp型連結層9が形成されている。本実施形態では、p型連結層9は、JFET部3のうちのストライプ状の部分や電界ブロック層4の長手方向に対して交差する方向、ここではY方向を長手方向とした短冊状とされ、X方向に複数本並べられることでストライプ状にレイアウトされている。このp型連結層9を通じて、p型ベース領域7や電界ブロック層4が電気的に接続されている。本実施形態の場合、n+型ソース領域8の表面からp型ベース領域7およびn型電流分散層6を貫通して電界ブロック層4に達するディープトレンチ9aが形成され、このディープトレンチ9a内に埋め込まれるようにしてp型連結層9が形成されている。p型連結層9の形成ピッチは、後述するトレンチゲート構造の形成間隔となるセルピッチとは無関係に独立して設定されているが、p型連結層9が形成された部分においてチャネル密度を低下させることになるため、それを抑制できるように設定される。本実施形態の場合、各p型連結層9の間の距離を例えば30~100μm、各p型連結層9の幅を例えば0.4~1.0μmとしている。
さらに、p型ベース領域7およびn+型ソース領域8を貫通してn型電流分散層6に達するように、例えば幅が0.4μm、深さがp型ベース領域7とn+型ソース領域8の合計膜厚よりも0.2~0.4μm深くされたゲートトレンチ10が形成されている。このゲートトレンチ10の側面と接するように上述したp型ベース領域7およびn+型ソース領域8が配置されている。ゲートトレンチ10は、図2のY方向を幅方向、JFET部3や電界ブロック層4の長手方向と同方向、ここではX方向を長手方向、Z方向を深さ方向とする短冊状のレイアウトで形成されている。そして、図1、図2に示したように、ゲートトレンチ10は、複数本がY方向に等間隔に配置されたストライプ状とされており、それぞれの間にp型ベース領域7およびn+型ソース領域8が配置されている。
例えば、後述するようにゲートトレンチ10内に形成されるトレンチゲート構造の形成間隔となるセルピッチ、つまり隣り合うゲートトレンチ10の配置間隔となるセルピッチは、例えば0.6~2.0μmとされている。ゲートトレンチ10の幅については任意であるが、セルピッチよりも小さくされている。また、セルピッチに対して、JFET部3の配置間隔となるJFETピッチ、換言すれば電界ブロック層4の配置間隔は、無関係に独立して設定可能であり、後述するようにJFET部3がピンチオフされる条件で設定されていれば良い。本実施形態の場合、図1および図2に示すようにセルピッチとJFETピッチを異ならせているが、これらを等しくしても良い。
p型ベース領域7のうちゲートトレンチ10の側面に位置する部分を、縦型MOSFETの作動時にn+型ソース領域8とn型電流分散層6との間を繋ぐチャネル領域として、チャネル領域を含むゲートトレンチ10の内壁面がゲート絶縁膜11で覆われている。ゲート絶縁膜11の表面にはドープドPoly-Siにて構成されたゲート電極12が形成されており、これらゲート絶縁膜11およびゲート電極12によってゲートトレンチ10内が埋め尽くされ、トレンチゲート構造が構成されている。
また、図1に示すように、n+型ソース領域8の表面やゲート電極12の表面には、層間絶縁膜13を介してソース電極14などが形成されている。ソース電極14は、複数の金属、例えばNi/Al等で構成されている。そして、複数の金属のうち少なくともn型SiC、具体的にはn+型ソース領域8やn型ドープの場合のゲート電極12と接触する部分はn型SiCとオーミック接触可能な金属で構成されている。また、複数の金属のうち少なくともp型SiC、具体的にはp型連結層9と接触する部分はp型SiCとオーミック接触可能な金属で構成されている。なお、ソース電極14は、層間絶縁膜13上に形成されることでSiC部分と電気的に絶縁されているが、層間絶縁膜13に形成されたコンタクトホールを通じて、n+型ソース領域8およびp型連結層9と電気的に接触させられている。
一方、n+型基板1の裏面側にはn+型基板1と電気的に接続されたドレイン電極15が形成されている。このような構造により、nチャネルタイプの反転型のトレンチゲート構造の縦型MOSFETが構成されている。このような縦型MOSFETが複数セル配置されることでセル部が構成されている。
このように構成される縦型MOSFETを有するSiC半導体装置は、例えば、ソース電圧Vsを0V、ドレイン電圧Vdを1~1.5Vとした状態で、ゲート電極12に対して20Vのゲート電圧Vgを印加することで動作させられる。すなわち、ゲート電圧Vgが印加されることにより、縦型MOSFETは、ゲートトレンチ10に接する部分のp型ベース領域7にチャネル領域が形成され、ドレイン-ソース間に電流が流れるという動作を行う。
このとき、JFET部3および電界ブロック層4が飽和電流抑制層として機能し、飽和電流抑制効果を発揮することで低オン抵抗を図りつつ、低飽和電流を維持することが可能となっている。具体的には、JFET部3のうちストライプ状とされた部分と電界ブロック層4とが交互に繰り返し形成された構造とされていることから、次に示すような作動を行う。
まず、ドレイン電圧Vdが例えば1~1.5Vのように通常作動時に印加される電圧である場合には、電界ブロック層4側からJFET部3へ伸びる空乏層は、JFET部3のうちストライプ状とされた部分の幅よりも小さい幅しか伸びない。このため、JFET部3内へ空乏層が伸びても電流経路が確保される。そして、JFET部3のn型不純物濃度がn-型層2よりも高くされていて、電流経路を低抵抗に構成できるため、低オン抵抗を図ることが可能となる。
また、負荷短絡などによってドレイン電圧Vdが通常作動時の電圧よりも高くなると、電界ブロック層4側からJFET部3へ伸びる空乏層がJFET部3のうちストライプ状とされた部分の幅よりも伸びる。そして、n型電流分散層6よりも先にJFET部3が即座にピンチオフされる。このとき、JFET部3のうちストライプ状とされた部分の幅およびn型不純物濃度に基づいてドレイン電圧Vdと空乏層の幅との関係が決まる。このため、通常作動時のドレイン電圧Vdよりも少し高い電圧となったときにJFET部3がピンチオフされるように、JFET部3のうちストライプ状とされた部分の幅およびn型不純物濃度を設定することで、低いドレイン電圧VdでもJFET部3をピンチオフすることが可能となる。特に、本実施形態では、ストライプ状とされた各JFET部3の幅が厚み方向においてほぼ一定幅とされており、下方位置でも上方位置とほぼ同じ幅になっている。このため、JFET部3の厚み方向の全域において的確にピンチオフするようにできる。このように、ドレイン電圧Vdが通常作動時の電圧よりも高くなったときにJFET部3が即座にピンチオフされるようにすることで、低飽和電流を維持することができ、負荷短絡等によるSiC半導体装置の耐量を向上することが可能となる。
このように、JFET部3および電界ブロック層4が飽和電流抑制層として機能し、飽和電流抑制効果を発揮することで、低オン抵抗と低飽和電流を両立することができるSiC半導体装置とすることが可能となる。
さらに、JFET部3を挟み込むように電界ブロック層4を備えることで、JFET部3のうちストライプ状とされた部分と電界ブロック層4とが交互に繰り返し形成された構造とされている。このため、ドレイン電圧Vdが高電圧になったとしても、下方からn-型層2に伸びてくる空乏層の伸びが電界ブロック層4によって抑えられ、トレンチゲート構造に延伸することを防ぐことができる。したがって、ゲート絶縁膜11に掛かる電界を低下させる電界抑制効果を発揮させられ、ゲート絶縁膜11が破壊されることを抑制できるため、高耐圧化で信頼性の高い素子とすることが可能となる。そして、このようにトレンチゲート構造への空乏層の延伸を防げるため、n-型層2やJFET部3のn型不純物濃度を比較的濃くすることができ、低オン抵抗化を図ることが可能となる。
よって、低オン抵抗かつ高信頼性の縦型MOSFETを有するSiC半導体装置とすることが可能となる。
一方、本実施形態のSiC半導体装置は、ゲート電圧Vgを印加していないときには、チャネル領域が形成されていないため、ドレイン-ソース間に電流が流れないノーマリオフ型の半導体素子となる。また、JFET部3については、ゲート電圧Vgを印加していないときでもドレイン電圧Vdが通常作動時の電圧よりも高くならないとピンチオフしないため、ノーマリオン型となる。
なお、縦型MOSFETの各構成要素の厚みや深さ、不純物濃度の一例について説明したが、これらについては一例を示したに過ぎず、上記のような動作が行われる限り、他の厚みや深さ、不純物濃度とされていても良い。
例えば、JFET部3の幅、つまりJFET部3が複数本並べられた配列方向における寸法については、飽和電流抑制効果が得られるように設定されていればよい。
また、電界ブロック層4の幅、つまり電界ブロック層4が複数本並べられた配列方向における寸法については、低オン抵抗と電界抑制効果とを考慮して設定されていればよい。電界ブロック層4の幅を大きくすると、相対的にJFET部3の形成割合が少なくなり、JFET抵抗を増大させる要因となるため小さい方が有利であるが、小さ過ぎると、オフ時に電界ブロック層4の側面からも空乏層が広がったときに電界抑制効果が低減する。このため、JFET抵抗の低減による低オン抵抗の実現と、電界抑制効果を考慮して電界ブロック層4の幅を設定すれば良い。
次に、本実施形態にかかるnチャネルタイプの反転型のトレンチゲート構造の縦型MOSFETを備えたSiC半導体装置の製造方法について、図4A~図4Hに示す製造工程中の断面図を参照して説明する。
〔図4Aに示す工程〕
まず、半導体基板として、例えば4H-SiCで構成され、表面が(0001)Si面とされていると共にオフ方向が[11-20]とされた4°のオフ角を有するn+型基板1を用意する。そして、図示しないCVD(chemical vapor deposition)装置を用いたエピタキシャル成長により、n+型基板1の主表面上にSiCからなるn-型層2を形成する。このとき、n+型基板1の主表面上に予めn-型層2を成長させてある所謂エピ基板を用いても良い。そして、n-型層2の上にSiCからなるJFET部3をエピタキシャル成長させる。
まず、半導体基板として、例えば4H-SiCで構成され、表面が(0001)Si面とされていると共にオフ方向が[11-20]とされた4°のオフ角を有するn+型基板1を用意する。そして、図示しないCVD(chemical vapor deposition)装置を用いたエピタキシャル成長により、n+型基板1の主表面上にSiCからなるn-型層2を形成する。このとき、n+型基板1の主表面上に予めn-型層2を成長させてある所謂エピ基板を用いても良い。そして、n-型層2の上にSiCからなるJFET部3をエピタキシャル成長させる。
なお、エピタキシャル成長については、SiCの原料ガスとなるシランやプロパンに加えて、n型ドーパント、例えば窒素(N2)を導入することで行っている。
〔図4Bに示す工程〕
JFET部3の表面に、マスク16を配置したのち、マスク16をパターニングして電界ブロック層4の形成予定領域を開口させる。そして、p型不純物をイオン注入することで、電界ブロック層4を形成する。その後、マスク16を除去する。
JFET部3の表面に、マスク16を配置したのち、マスク16をパターニングして電界ブロック層4の形成予定領域を開口させる。そして、p型不純物をイオン注入することで、電界ブロック層4を形成する。その後、マスク16を除去する。
ここで、p型不純物をイオン注入する際に、JFET部3の表面の法線方向に対してイオン注入が[0001]方向に向かう方へ傾斜、好ましくはオフ角程度傾斜して[0001]方向にほぼ平行となるようなイオン注入が行われるようにしている。
例えば、図5に示すように、イオン注入装置における設置台20の表面がイオン注入方向に対する垂直面ではなく、垂直面に対してオフ角程度傾斜した面となるようにしておく。そして、上記したマスク16まで形成したウェハ状の試料21を設置台20上に搭載する。
このとき、設置台20の表面の傾斜に合わせて試料21を搭載することで、JFET部3を構成するSiCの結晶軸をイオン注入の方向と一致させる。すなわち、n+型基板1上にエピタキシャル成長によってn-型層2やJFET部3を形成していることから、JFET部3はn+型基板1の結晶性を引き継ぎ、オフ角を有した状態になる。このため、設置台20の表面に対する法線をイオン注入方向に対する垂直面に投影した方向とオフ方向とが略平行となり、かつ、設置台20が垂直面に対して傾斜する方向とn+型基板1の周面に対して(0001)Si面が傾斜する方向とが逆方向となるように試料21を設置台20上に搭載する。このようにすると、JFET部3を構成するSiCの結晶軸をイオン注入の方向とほぼ一致させることができる。
図6Aに示すように、n+型基板1を構成するウェハ30には、例えば[11-20]方向に沿うオリエンテーションフラット(以下、オリフラという)31が形成されている。また、[11-20]方向に沿うオリフラ31を1stオリフラとして、[1-100]方向に沿う2ndオリフラ32が形成される場合もある。このウェハ30を図6Aの紙面下方から見た場合、図6Bに示すようにウェハ30の主面が[11-20]方向に対してオフ角を有して傾斜しており、主面に対する法線が[0001]方向に対してオフ角相当傾斜した状態となっている。このため、[11-20]方向に沿うオリフラ31の平坦部が設置台20の傾斜方向と略平行となるように試料21を設置台20に配置すれば、JFET部3を構成するSiCの結晶軸をイオン注入の方向とほぼ一致させられる。
従来のように、ウェハの主面の法線方向とイオン注入方向が一致するようにしてイオン注入が行われる場合、図7Aに示すようなイオン注入になる。すなわち、図中一点鎖線で示したウェハの主面40に対して結晶軸の方向がオフ角分ずれているため、結晶軸の方向に対してイオン注入方向がオフ角だけ傾いた状態でのイオン注入となる。このため、イオンが深く注入される前にSiCを構成する格子間原子と衝突し、イオンが横方向に拡がる原因となる。これに対し、ウェハの主面40の法線方向に対してイオン注入方向がオフ角程度傾斜するようにしてイオン注入が行われる場合、図7Bに示すように、結晶軸の方向とイオン注入方向がほぼ一致した状態でのイオン注入となる。このため、チャネリングさせることが可能となり、イオンがSiCを構成する格子間原子とできるだけ衝突しないようにして深くまで注入され、横方向に拡がることが抑制される。なお、ここでは、図7Bに示すように、イオン注入方向は変化させずに、主面40がイオン注入方向の垂直面に対して傾斜するようにウェハを設置したが、図7Cに示すように、イオン注入方向を変化させてチャネリングする条件としても良い。
シミュレーションにより、加速エネルギーを変えてAlをSiCに対してイオン注入した場合の横方向の拡がり方について確認したところ、図8A~図8Eに示す結果が得られた。図8A~図8Dは、加速エネルギーを500eV、1000eV、2000eV、3000eVに変えて、ウェハの主面の法線方向とイオン注入方向が一致するようにしてイオン注入した場合(以下、チャネリング無し状態という)でのシミュレーションである。図7Eは、本実施形態のようにチャネリング有り状態でのシミュレーションであり、加速エネルギーを3000eVとした場合を示している。シミュレーションでは、マスクを配置して注入位置を限定した上でSiCに対してAlのイオン注入を行っている。図8A~図8Eのいずれの場合も、ドーズ量については2.5×1015cm-2としている。各図の縦軸Xは、イオン注入を行った表面からの深さを示し、横軸Yは、イオン注入の横拡がり量を示している。また、イオン注入後の不純物濃度については、各図の右側に記載した通りハッチングの濃淡で示した大小関係となっている。
図8A~図8Dから分かるように、チャネリング無し状態でのイオン注入では、Alイオンが横方向に拡がっており、加速エネルギーを増加させて深くまで注入しようとするほど、より横方向の拡がり量が大きくなっている。これは、イオンが深く注入される前にSiCを構成する格子間原子と衝突し、イオンが横方向に拡がるためである。
一方、図8Eから分かるように、チャネリング有りの状態でのイオン注入では、Alイオンが横方向に拡がっているものの、チャネリング無し状態として同じ加速エネルギーでイオン注入した場合と比較すると、横方向の拡がり量が小さくなっている。
このことからも、チャネリングする条件でイオン注入が行われるようにすることで、イオン注入層の横方向の拡がりを抑制できていると言える。そして、本実施形態のように、チャネリングする条件で電界ブロック層4を形成すれば、電界ブロック層4をほぼ一定幅で形成することが可能となる。
なお、イオン注入方向とJFET部3を構成するSiCの結晶軸の方向が一致しているのが好ましいが、少なくともイオン注入方向と結晶軸の方向との成す角度がオフ角より小さくなっていれば、注入されるイオンが横方向に拡散することが抑制される。シミュレーションによれば、オフ角が4°の場合、結晶軸の方向がイオン注入方向に対して±2°以内になっていればチャネリングによってイオンの横方向の拡がりを抑制できることを確認している。好ましくは、結晶軸の方向がイオン注入方向に対して±1.5°以内になっていると、よりイオンの横方向の拡がりを抑制する効果が得られ、±1°以内になっていると更にその効果が得られる。
〔図4Cに示す工程〕
引き続き、図示しないCVD装置を用いて、JFET部3および電界ブロック層4の上にn型SiCをエピタキシャル成長させることで、n型電流分散層6を形成する。
引き続き、図示しないCVD装置を用いて、JFET部3および電界ブロック層4の上にn型SiCをエピタキシャル成長させることで、n型電流分散層6を形成する。
〔図4Dに示す工程〕
さらに、n型電流分散層6の上にp型ベース領域7およびn+型ソース領域8をエピタキシャル成長させる。
さらに、n型電流分散層6の上にp型ベース領域7およびn+型ソース領域8をエピタキシャル成長させる。
〔図4Eに示す工程〕
n+型ソース領域8の上にp型連結層9と対応する位置を開口させた図示しないマスクを形成する。そして、そのマスクを用いてRIE(Reactive Ion Etching)等の異方性エッチングを行うことで、n+型ソース領域8、p型ベース領域7およびn型電流分散層6を順に除去し、JFET部3および電界ブロック層4に達するディープトレンチ9aを形成する。そして、マスクを除去する。
n+型ソース領域8の上にp型連結層9と対応する位置を開口させた図示しないマスクを形成する。そして、そのマスクを用いてRIE(Reactive Ion Etching)等の異方性エッチングを行うことで、n+型ソース領域8、p型ベース領域7およびn型電流分散層6を順に除去し、JFET部3および電界ブロック層4に達するディープトレンチ9aを形成する。そして、マスクを除去する。
〔図4Fに示す工程〕
図示しないCVD装置を用いて、ディープトレンチ9a内を埋め込むようにp型SiCをエピタキシャル成長させる。そして、エッチバックによりディープトレンチ9a内にのみp型SiCを残すことでp型連結層9を形成する。
図示しないCVD装置を用いて、ディープトレンチ9a内を埋め込むようにp型SiCをエピタキシャル成長させる。そして、エッチバックによりディープトレンチ9a内にのみp型SiCを残すことでp型連結層9を形成する。
〔図4Gに示す工程〕
n+型ソース領域8などの上に図示しないマスクを形成したのち、マスクのうちのゲートトレンチ10の形成予定領域を開口させる。そして、マスクを用いてRIE等の異方性エッチングを行うことで、ゲートトレンチ10を形成する。
n+型ソース領域8などの上に図示しないマスクを形成したのち、マスクのうちのゲートトレンチ10の形成予定領域を開口させる。そして、マスクを用いてRIE等の異方性エッチングを行うことで、ゲートトレンチ10を形成する。
その後、マスクを除去してから例えば熱酸化を行うことによって、ゲート絶縁膜11を形成し、ゲート絶縁膜11によってゲートトレンチ10の内壁面上およびn+型ソース領域8の表面上を覆う。そして、p型不純物もしくはn型不純物がドープされたPoly-Siをデポジションした後、これをエッチバックし、少なくともゲートトレンチ10内にPoly-Siを残すことでゲート電極12を形成する。これにより、トレンチゲート構造が完成する。
この後の工程については図示しないが、以下のような工程を行う。すなわち、ゲート電極12およびゲート絶縁膜11の表面を覆うように、例えば酸化膜などによって構成される層間絶縁膜13を形成する。また、図示しないマスクを用いて層間絶縁膜13にn+型ソース領域8およびp型連結層9を露出させるコンタクトホールを形成する。そして、層間絶縁膜13の表面上に例えば複数の金属の積層構造により構成される電極材料を形成したのち、電極材料をパターニングすることでソース電極14を形成する。さらに、n+型基板1の裏面側にドレイン電極15を形成する。このようにして、本実施形態にかかるSiC半導体装置が完成する。
以上説明したように、本実施形態のSiC半導体装置では、JFET部3に対して電界ブロック層4をイオン注入によって形成する際に、JFET部3の表面に対して[0001]方向に向かうように傾斜させてイオン注入が行われるようにしている。具体的には、オフ角程度傾斜するようなイオン注入が行われるようにしている。これにより、チャネリングする条件でイオン注入が行われるようにでき、イオン注入層の横方向の拡がりを抑制できるため、電界ブロック層4をほぼ一定幅で形成することが可能となる。これにより、飽和電流抑制層を備えた構造において、電界ブロック層4が横方向に拡がってしまうことによるJFET部3の幅の縮小化を抑制することが可能になる。したがって、JFET部3の幅が縮小されることによるオン抵抗の増加を抑制することが可能となる。
(第1実施形態の変形例)
(1)上記第1実施形態では、電界ブロック層4をイオン注入層で構成するように、つまりJFET部3を形成してからp型不純物をイオン注入することで電界ブロック層4を形成するようにした。これに対して、JFET部3をイオン注入層で構成するように、つまり電界ブロック層4をn-型層2の上にエピタキシャル成長させたのち、n型不純物をイオン注入することでJFET部3を形成しても良い。
(1)上記第1実施形態では、電界ブロック層4をイオン注入層で構成するように、つまりJFET部3を形成してからp型不純物をイオン注入することで電界ブロック層4を形成するようにした。これに対して、JFET部3をイオン注入層で構成するように、つまり電界ブロック層4をn-型層2の上にエピタキシャル成長させたのち、n型不純物をイオン注入することでJFET部3を形成しても良い。
その場合、エピタキシャル成長させた電界ブロック層4はn+型基板1の結晶性を引き継ぎ、オフ角を有したものとなる。このため、電界ブロック層4を構成するSiCの結晶軸がイオン注入方向とほぼ一致するようにしてイオン注入が行われるようにする。例えば、第1実施形態で説明したように、イオン注入装置の設置台20の表面がイオン注入方向に対する垂直面ではなく、垂直面に対してオフ角程度傾斜した面となるようにしておき、そこにウェハ状の試料21を搭載すれば良い。
このように電界ブロック層4を先に形成しておき、JFET部3をイオン注入によって形成するような構造とすることもできる。この場合には、JFET部3の幅がほぼ一定となるようにできるため、JFET部3の幅が下方位置で拡がってしまうことによる電界ブロック層4の幅の縮小化を抑制することが可能になる。したがって、電界ブロック層4からJFET部3側への空乏層の伸び量が足りないためにピンチオフしなくなって飽和電流が増加してしまうことなどを抑制することが可能となる。
(2)第1実施形態では、一方向を長手方向とするJFET部3および電界ブロック層4の長手方向とトレンチゲート構造の長手方向が同方向となるようにしたが、これらが異なる方向、つまり交差する方向となっていても良い。また、JFET部3および電界ブロック層4の長手方向がオフ方向に沿う方向となるようにしたが、JFET部3および電界ブロック層4の配列方向がオフ方向に沿う方向となるようにしても良い。その場合でも、イオン注入がチャネリングする条件で行われるようにすることで、第1実施形態で示した効果を得ることができる。
(第2実施形態)
第2実施形態について説明する。本実施形態は、第1実施形態に対してSJ構造を備えたものであり、その他については第1実施形態と同様であるため、第1実施形態と異なる部分についてのみ説明する。
第2実施形態について説明する。本実施形態は、第1実施形態に対してSJ構造を備えたものであり、その他については第1実施形態と同様であるため、第1実施形態と異なる部分についてのみ説明する。
図9に示すように、n-型層2の上にSJ構造を構成するn型ピラー50とp型ピラー51とが形成されている。n型ピラー50とp型ピラー51は、共に、Y方向に延設され、X方向において交互に繰り返し並べられて配置されている。つまり、n+型基板1の主表面に対する法線方向から見て、n型ピラー50とp型ピラー51は、それぞれ複数の短冊状、換言すればストライプ状とされ、それぞれが交互に並べられたレイアウトとされている。n型ピラー50およびp型ピラー51の幅および不純物濃度はチャージバランスが取られた設定とされている。
そして、SJ構造の上にJFET部3および電界ブロック層4で構成された飽和電流抑制層が形成され、さらに第1実施形態で説明した縦型MOSFETを構成する各部が形成されている。
このように、第1実施形態に対して、n-型層2と飽和電流抑制層との間にSJ構造を備えた構成としている。このようなSJ構造を備えることで、n型ピラー50およびp型ピラー51の間において空乏層を広げることができ、耐圧を確保できるため、n型ピラー50の不純物濃度を高くできて、オン抵抗を低減することが可能となる。
なお、SJ構造は、例えばn-型層2の上にn型ピラー50もしくはp型ピラー51のいずれかをエピタキシャル成長させたのち、他方をイオン注入することなどによって形成することができる。そして、SJ構造を構成するためのイオン注入の際にチャネリングする条件で行うことで、イオン注入によって形成する側の横方向の拡がりを抑制することができる。例えば、エピタキシャル成長させたn型ピラー50にp型ピラー51をイオン注入で形成した場合にp型ピラー51の下方部分が横方向に拡がることでキャリアの流路となるn型ピラー50の下方部分の幅を狭めてしまうことが抑制できる。このため、オン抵抗の増加を抑制することが可能となる。
(第2実施形態の変形例)
(1)第2実施形態のようにSJ構造を備える場合も、SJ構造を構成するn型ピラー50およびp型ピラー51の長手方向がオフ方向に沿う方向となるようにしても良い。その場合も、第1実施形態やその変形例で説明したような飽和電流抑制層を構成するためのイオン注入の際にチャネリングする条件で行いつつ、SJ構造を構成するためのイオン注入の際にチャネリングする条件で行うようにする。このようにすれば、SJ構造を形成する際に、n型ピラー50およびp型ピラー51の幅が深さ方向において一定となるようにできる。したがって、例えばp型ピラー51をイオン注入で形成した場合にp型ピラー51の下方部分が横方向に拡がることでキャリアの流路となるn型ピラー50の下方部分の幅を狭めてしまうことが抑制でき、オン抵抗の増加を抑制することが可能となる。
(1)第2実施形態のようにSJ構造を備える場合も、SJ構造を構成するn型ピラー50およびp型ピラー51の長手方向がオフ方向に沿う方向となるようにしても良い。その場合も、第1実施形態やその変形例で説明したような飽和電流抑制層を構成するためのイオン注入の際にチャネリングする条件で行いつつ、SJ構造を構成するためのイオン注入の際にチャネリングする条件で行うようにする。このようにすれば、SJ構造を形成する際に、n型ピラー50およびp型ピラー51の幅が深さ方向において一定となるようにできる。したがって、例えばp型ピラー51をイオン注入で形成した場合にp型ピラー51の下方部分が横方向に拡がることでキャリアの流路となるn型ピラー50の下方部分の幅を狭めてしまうことが抑制でき、オン抵抗の増加を抑制することが可能となる。
(2)第2実施形態において、SJ構造を構成するn型ピラー50およびp型ピラー51の長手方向は、飽和電流抑制層を構成するJFET部3および電界ブロック層4の長手方向と垂直な方向に限らない。つまり、垂直以外に交差する方向や同方向といった異なる方向であっても良い。同方向とする場合には、例えば、n型ピラー50とJFET部3のピッチを合わせ、n型ピラー50の上方にJFET部3が配置されるようにする。また、p型ピラー51と電界ブロック層4のピッチを合わせ、p型ピラー51の上方に電界ブロック層4が形成されるようにする。n型ピラー50およびp型ピラー51の幅についてはSJ構造を構成するのに適したチャージバランスを考慮したものとし、JFET部3および電界ブロック層4の幅については飽和電流抑制層を構成するのに適したものとする。
このような構成とする場合、SJ構造についてはn型ピラー50とp型ピラー51のいずれか一方をエピタキシャル成長により形成し、他方をエピタキシャル成長させた方に対してイオン注入することで形成する。同様に、飽和電流抑制層についても、JFET部3と電界ブロック層4のいずれか一方をエピタキシャル成長により形成し、他方をエピタキシャル成長させた方に対してイオン注入することで形成する。その場合に、SJ構造を形成するためのイオン注入の際や飽和電流抑制層を形成するためのイオン注入の際に、チャネリングする条件で行うことで、第1実施形態の効果が得られると共に、上記した(1)で説明した効果も得られる。
なお、ここでは、n型ピラー50とJFET部3が繋がり、p型ピラー51と電界ブロック層4が繋がって形成される形態として説明しているため、n型ピラー50とJFET部3のピッチを合わせるようにしている。しかしながら、JFET部3が電界ブロック層4よりも下方まで形成されていて、電界ブロック層4とp型ピラー51が繋がらない構造になっている場合には、必ずしもn型ピラー50とJFET部3のピッチを合わせなくても良い。
(3)第2実施形態では、SJ構造と飽和電流抑制層の双方を備えた構造としているが、飽和電流抑制層を無くしてSJ構造のみを備える構造としても良い。その場合、n型ピラー50およびp型ピラー51の配列方向もしくは長手方向がオフ方向となるようにSJ構造を構成し、SJ構造を形成するためのイオン注入の際に、チャネリングする条件で行うことで、上記した(1)で説明した効果を得ることができる。
(他の実施形態)
本開示は、上記した実施形態に準拠して記述されたが、当該実施形態に限定されるものではなく、様々な変形例や均等範囲内の変形をも包含する。加えて、様々な組み合わせや形態、さらには、それらに一要素のみ、それ以上、あるいはそれ以下、を含む他の組み合わせや形態をも、本開示の範疇や思想範囲に入るものである。
本開示は、上記した実施形態に準拠して記述されたが、当該実施形態に限定されるものではなく、様々な変形例や均等範囲内の変形をも包含する。加えて、様々な組み合わせや形態、さらには、それらに一要素のみ、それ以上、あるいはそれ以下、を含む他の組み合わせや形態をも、本開示の範疇や思想範囲に入るものである。
(1)例えば、上記各実施形態では、飽和電流抑制層を有する構造やSJ構造を形成するためのイオン注入をチャネリングする条件で行う場合を例に挙げて説明した。しかしながら、これは一例を挙げたに過ぎず、オフ角を有するSiC基板に対してエピタキシャル成長膜で構成される一方の導電型の第1不純物層を形成し、第1不純物層に対して他方の導電型の第2不純物層をイオン注入層によって構成するものに本発明を適用できる。すなわち、オフ角を有することになる第1不純物層に対して第2不純物層をイオン注入によって形成する際に、オフ角相当傾斜させたチャネリングする条件でイオン注入を行うようにすれば良い。それにより、深さ方向に沿う境界線がSiC基板の主面の法線に対して[0001]方向に向かう方へオフ角程度傾斜した状態となった構造で第1不純物層と第2不純物層を形成できる。
そして、このようなチャネリングする条件で第2不純物層を形成することで、第2不純物層が下方位置において横方向に拡がることを抑制でき、第2不純物層の幅をほぼ一定にすることができて、デバイス特性を安定化することが可能となる。
(2)また、第1実施形態の変形例や第2実施形態の変形例においても、JFET部3が電界ブロック層4よりも深くなるような構造としても良い。つまり。電界ブロック層4を形成しておいてから、イオン注入によってJFET部3を形成するような製造方法とする場合においても、JFET部3を電界ブロック層4と同じ深さにすることもできるし、JFET部3が電界ブロック層4よりも深くなるようにすることもできる。
このように、JFET部3を電界ブロック層4よりも深くすると、電界ブロック層4からn-型層2側に2次元的に伸びる2次元空乏層の伸び量を抑制することが可能なる。つまり、電界ブロック層4側からn-型層2内に伸びる空乏層がJFET部3の下方に入り込むことを更に抑制できる。このため、JFET部3における電流の出口の狭窄を抑制することができ、低オン抵抗とすることが可能となる。
(3)また、上記各実施形態で示したSiC半導体装置を構成する各部の不純物濃度や厚み、幅等の各種寸法については一例を示したに過ぎない。さらに、結晶多形として4Hを例に挙げたが、他の結晶多形、例えば6H等のSiC基板を用いても良い。
(4)また、上記各実施形態では、第1導電型をn型、第2導電型をp型としたnチャネルタイプの縦型MOSFETを例に挙げて説明したが、各構成要素の導電型を反転させたpチャネルタイプの縦型MOSFETとしても良い。また、上記説明では、半導体素子として縦型MOSFETを例に挙げて説明したが、同様の構造のIGBTに対しても本発明を適用することができる。nチャネルタイプのIGBTの場合、上記各実施形態に対してn+型基板1の導電型をn型からp型に変更するだけであり、その他の構造や製造方法に関しては上記各実施形態と同様である。また、トレンチゲート構造を例に挙げたが、プレーナ型のMOSFETやIGBTであっても良いし、MOSFETやIGBT以外の素子であっても良い。
(5)なお、結晶の方位等を示す場合、本来ならば所望の数字の上にバー(-)を付すべきであるが、電子出願に基づく表現上の制限が存在するため、本明細書においては、所望の数字の前にバーを付すものとする。
1 n+型基板
2 n-型層
3 JFET部
4 電界ブロック層
20 設置台
21 試料
30 ウェハ
50 n型ピラー
51 p型ピラー
2 n-型層
3 JFET部
4 電界ブロック層
20 設置台
21 試料
30 ウェハ
50 n型ピラー
51 p型ピラー
Claims (8)
- 炭化珪素半導体装置であって、
主面が(0001)面に対して所定の傾斜角度で傾斜したオフ角を有する炭化珪素基板(1)と、
前記炭化珪素基板の上に形成されたエピタキシャル成長膜にて構成され、前記オフ角を有する第1導電型と第2導電型の一方の導電型とされた第1不純物層(3)と、
前記第1不純物層の所望位置に形成され、イオン注入層によって構成された第1導電型と第2導電型の他方の導電型とされた第2不純物層(4)と、を有し、
前記オフ角が設けられた方向をオフ方向として、
深さ方向に沿う前記第1不純物層と前記第2不純物層との境界線が前記主面の法線方向に対して[0001]方向に向かう方へ傾斜している、炭化珪素半導体装置。 - 前記境界線は、前記主面の法線方向に対する傾斜角度(θ)が前記オフ角±2°の範囲とされている、請求項1に記載の炭化珪素半導体装置。
- 前記オフ方向が[11-20]方向である、請求項1または2に記載の炭化珪素半導体装置。
- 反転型の半導体素子を有し、
第1または第2導電型とされた前記炭化珪素基板と、
前記炭化珪素基板の上に形成され、前記炭化珪素基板よりも低不純物濃度とされた第1導電型の炭化珪素のエピタキシャル成長膜で構成された第1導電型層(2)と、
前記第1導電型層の上に形成され、一方向を長手方向として複数本がストライプ状に並べられた第2導電型の炭化珪素からなる電界ブロック層(4)、および、前記一方向を長手方向として前記電界ブロック層と交互に複数本がストライプ状に並べられた部分を有する第1導電型の炭化珪素からなるJFET部(3)を有する飽和電流抑制層(3、4)と、
前記飽和電流抑制層の上に形成され、前記第1導電型層よりも第1導電型不純物濃度が高くされた第1導電型の炭化珪素からなる電流分散層(6)と、
前記電流分散層の上に形成された第2導電型の炭化珪素からなるベース領域(7)と、
前記ベース領域の上に形成され、前記第1導電型層よりも第1導電型不純物濃度が高くされた第1導電型の炭化珪素からなるソース領域(8)と、
前記ソース領域と前記電流分散層との間における前記ベース領域の表面に形成されたゲート絶縁膜(11)と、
前記ゲート絶縁膜の上に配置され、一方向を長手方向として形成されたゲート電極(12)と、
前記ゲート電極および前記ゲート絶縁膜を覆うと共にコンタクトホールが形成された層間絶縁膜(13)と、
前記コンタクトホールを通じて、前記ソース領域に電気的に接続されたソース電極(14)と、
前記炭化珪素基板の裏面側に形成されたドレイン電極(15)と、を含み、
前記JFET部および前記電界ブロック層のいずれか一方が前記第1不純物層で他方が前記第2不純物層であり、前記JFET部および前記電界ブロック層の長手方向もしくは配列方向が前記オフ方向に沿う方向とされている、請求項1ないし3のいずれか1つに記載の炭化珪素半導体装置。 - 前記第1導電型層と前記飽和電流抑制層との間に、一方向を長手方向として延設された第1導電型ピラー(50)と第2導電型ピラー(51)が交互に複数本ストライプ状に並べられることで構成されたスーパージャンクション構造(50、51)が備えられている、請求項4に記載の炭化珪素半導体装置。
- 反転型の半導体素子を有し、
第1または第2導電型とされた前記炭化珪素基板と、
前記炭化珪素基板の上に形成され、前記炭化珪素基板よりも低不純物濃度とされた第1導電型の炭化珪素のエピタキシャル成長膜で構成された第1導電型層(2)と、
前記第1導電型層の上に形成され、一方向を長手方向として延設された第1導電型ピラー(50)と第2導電型ピラー(51)が交互に複数本ストライプ状に並べられることで構成されたスーパージャンクション構造(50、51)と、
前記スーパージャンクション構造の上に形成され、前記第1導電型層よりも第1導電型不純物濃度が高くされた第1導電型の炭化珪素からなる電流分散層(6)と、
前記電流分散層の上に形成された第2導電型の炭化珪素からなるベース領域(7)と、
前記ベース領域の上に形成され、前記第1導電型層よりも第1導電型不純物濃度が高くされた第1導電型の炭化珪素からなるソース領域(8)と、
前記ソース領域と前記電流分散層との間における前記ベース領域の表面に形成されたゲート絶縁膜(11)と、
前記ゲート絶縁膜の上に配置され、一方向を長手方向として形成されたゲート電極(12)と、
前記ゲート電極および前記ゲート絶縁膜を覆うと共にコンタクトホールが形成された層間絶縁膜(13)と、
前記コンタクトホールを通じて、前記ソース領域に電気的に接続されたソース電極(14)と、
前記炭化珪素基板の裏面側に形成されたドレイン電極(15)と、を含み、
前記第1導電型ピラーおよび前記第2導電型ピラーのいずれか一方が前記第1不純物層で他方が前記第2不純物層であり、前記第1導電型ピラーおよび前記第2導電型ピラーの配列方向もしくは長手方向が前記オフ方向に沿う方向とされている、請求項1ないし3のいずれか1つに記載の炭化珪素半導体装置。 - 炭化珪素半導体装置の製造方法であって、
主面が(0001)面に対して所定の傾斜角度で傾斜したオフ角を有する炭化珪素基板(1)を用意することと、
前記炭化珪素基板の上にエピタキシャル成長により、前記オフ角を引き継いだ第1不純物層(3)を形成することと、
前記第1不純物層の所望位置に、イオン注入により第2不純物層(4)を形成することと、を含み、
前記オフ角が設けられた方向をオフ方向として、
前記第2不純物層を形成することでは、前記イオン注入を前記主面の法線方向に対して[0001]方向に向かう方へ傾斜させてチャネリングする条件で行う、炭化珪素半導体装置の製造方法。 - 前記第2不純物層を形成することでは、前記主面の法線方向に対するイオン注入方向の傾斜角度(θ)が前記オフ角±2°の範囲となるようにして前記イオン注入を行う、請求項7に記載の炭化珪素半導体装置の製造方法。
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