CN107293579A - 一种具有低导通压降的超结igbt - Google Patents
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Abstract
本发明提供了一种超结IGBT（Insulated Gate Bipolar Transistor，绝缘栅双极型晶体管）器件，其耐压层中第二导电类型的半导体区不与基区直接接触，且所述耐压层中第二导电类型的半导体区通过一个或一个以上同向串联的二极管与发射极相连接。在正向导通时，所述二极管导通，所述耐压层中第二导电类型的半导体区的电位抬高，这样可以抑制少数载流子被耐压层中第二导电类型的半导体区收集，从而提高载流子在耐压区中的存储效果。与传统超结IGBT器件相比，本发明的超结IGBT器件可以获得更低的导通压降。
Description
技术领域
本发明属于半导体器件，特别是半导体功率器件。
背景技术
绝缘栅双极型晶体管（Insulated Gate Bipolar Transistor, IGBT）是一种应用广泛的功率器件。超结是n柱区/p柱区交替排列的耐压结构，它可以使n柱区与p柱区在较高的掺杂浓度情形下仍可获得较高的击穿电压。当超结应用到IGBT中时（即超结IGBT），在关断过程中，n柱区/p柱区形成的pn结可以快速耗尽，因而超结IGBT可获得比传统IGBT更快的关断速度（或更低的关断功耗）。然而，由于n柱区/p柱区形成的pn结的面积很大，从p型集电区注入到n柱区的少子空穴很容易被p柱区收集，进入p型基区，并流入发射极，因而少子空穴在耐压区中的存储效果比较弱，这会增加导通压降。
发明内容
本发明的目的在于提供一种超结绝缘栅双极型晶体管器件，相比于传统超结IGBT，本发明提供的超结IGBT器件在耐压区中的少数载流子存储效应更强，导通压降更低。
本发明提供一种超结绝缘栅双极型晶体管器件，其元胞结构包括：耐压层（由31和41构成），与所述耐压层（由31和41构成）的一面相接触的集电结构（由10和20构成），与所述耐压层（由31和41构成）的另一面相接触的第二导电类型的基区50，与所述基区50至少有部分接触的重掺杂的第一导电类型的发射区51，与所述发射区51、所述基区50以及所述耐压层（由31和41构成）均接触的用于控制器件导通与关断的栅极结构（由52和60构成），覆盖于所述集电结构（由10和20构成）的导体1形成的集电极C，覆盖于与所述发射区51的导体2形成的发射极E，覆盖于所述用于控制器件导通与关断的栅极结构（由52和60构成）的导体3形成的栅极G，其特征在于：
所述集电结构（由10和20构成）由至少一个第二导电类型的集电区10与至少一个第一导电类型的缓冲区20构成，所述缓冲区20与所述耐压层（由31和41构成）相接触，所述集电区10与所述集电极C直接接触；
所述耐压层（由31和41构成）由至少一个第一导电类型的半导体区31与至少一个第二导电类型的半导体区41构成，所述耐压层中的第一导电类型的半导体区31与所述耐压层中的第二导电类型的半导体区41相互接触，其形成的接触面垂直或近似垂直于所述缓冲区20和所述基区50和/或所述栅极结构（由52和60构成）；
所述耐压层（由31和41构成）与所述缓冲区20可以是直接接触，也可以是通过一个第一导电类型的辅助层21间接接触；
所述耐压层中的第一导电类型的半导体区31与所述耐压层中的第二导电类型的半导体区41可以是直接接触，也可以是通过一个薄的绝缘介质层62间接接触；
所述用于控制器件导通与关断的栅极结构（由52和60构成）包括至少一个绝缘介质层60和至少一个导体区52，所述绝缘介质层60与所述发射区51、所述基区50以及所述耐压层（由31和41构成）均直接接触；所述导体区52与所述绝缘介质层60直接接触，并通过所述绝缘介质层60与其它半导体区相隔离，所述导体区52与所述栅极G直接接触；所述用于控制器件导通与关断的栅极结构（由52和60构成）可以是平面型栅极结构，也可以是槽型栅极结构；
所述耐压层中的第二导电类型的半导体区41不与所述基区50直接接触，而是通过一个用于隔离的槽型栅极结构（由52和60构成）或一个用于隔离的绝缘介质区61或绝缘介质层62间接接触；所述用于隔离的槽型栅极结构（由52和60构成）可以与所述控制器件导通与关断的栅极结构（由52和60构成）是同一个栅极结构；
所述用于隔离的槽型栅极结构（由52和60构成）包括至少一个绝缘介质层60和至少一个导体区52或半导体区52，所述绝缘介质层60与所述基区50以及所述耐压层（由31和41构成）均直接接触，而与所述发射区51可以直接接触也可以不直接接触；所述导体区或半导体区52与所述绝缘介质层60直接接触，并通过所述绝缘介质层60与其它半导体区相隔离，所述导体区或半导体区52与所述栅极G可以直接接触也可以不直接接触；
所述绝缘介质层60、62或绝缘介质区61是由绝缘介质材料构成，所述栅极结构（由52和60构成）中的导体区52是由重掺杂的多晶半导体材料或/和金属材料或/和其它导体材料构成；所述栅极结构（由52和60构成）中的半导体区52是由多晶半导体材料构成；
所述耐压层中的第二导电类型的半导体区41与所述发射极E之间通过一个二极管70或一个以上同向串联的二极管相连接；所述耐压层中的第二导电类型的半导体区41与发射极E之间的二极管70的正向导通方向和所述基区50与所述发射区51构成的PN结的正向导通方向相同；
所述第一导电类型为N型时，所述的第二导电类型为P型；所述第一导电类型为P型时，所述的第二导电类型为N型。
进一步，所述超结绝缘栅双极型晶体管器件的元胞形状可以是条形、六角形、矩形等形状，所述耐压层中的第一导电类型的半导体区31和第二导电类型的半导体区41的排列方式可以是条形、六角形、圆形、矩形等方式；
所述第一导电类型为N型时，所述耐压层中的第一导电类型的半导体区31中的有效施主杂质总电荷与所述耐压层中的第二导电类型的半导体区41中的有效受主杂质总电荷相对差别不超过80%；所述第一导电类型为P型时，所述耐压层中的第一导电类型的半导体区31中的有效受主杂质总电荷与所述耐压层中的第二导电类型的半导体区41中的有效施主杂质总电荷相对差别不超过80%；
所述耐压层中的第二导电类型的半导体区41与发射极E之间的二极管70可以是集成在芯片内部的二极管，也可以是外接的二极管；所述二极管70可以是PN二极管，可以是肖特基二极管，也可以是PN-肖特基复合型二极管，还可以是其它类型的二极管；所述集成在芯片内部的二极管可以制作在元胞区，也可以制作在元胞区之外的区域。
进一步，所述耐压层中的第二导电类型的半导体区41中有一个较重掺杂的第二导电类型的半导体区42；所述较重掺杂的第二导电类型的半导体区42不与所述基区50直接接触，而是通过一个用于隔离的槽型栅极结构（由52和60构成）或一个用于隔离的绝缘介质区61或绝缘介质层62间接接触；所述较重掺杂的第二导电类型的半导体区42与所述发射极E之间通过一个二极管70或一个同向串联的二极管相连接；所述较重掺杂的第二导电类型的半导体区42与发射极E之间的二极管70的正向导通方向和所述基区50与所述发射区51构成的PN结的正向导通方向相同。
进一步，所述耐压层中的第一导电类型的半导体区31中间有一个轻掺杂的第一导电类型的漂移区32；所述耐压层中的第一导电类型的半导体区31以及所述漂移区32的底部均与所述缓冲区20或所述辅助层21直接接触；所述辅助层21的掺杂浓度可以与所述漂移区32的掺杂浓度相同，也可以不同；所述耐压层中的第二导电类型的半导体区41的底部可以与所述缓冲区20或所述辅助层21直接接触，也可以被所述耐压层中的第一导电类型的半导体区31包围。
进一步，所述耐压层中的第二导电类型的半导体区41与发射极E之间的二极管70是制作在所述耐压层中的第二导电类型的半导体区41中的肖特基二极管；所述耐压层中的第二导电类型的半导体区41上覆盖有一个导体形成肖特基接触电极4，所述肖特基接触电极4通过导线与所述发射极E相连接。
进一步，所述耐压层中的第二导电类型的半导体区41与发射极E之间的二极管70是制作在所述耐压层中的第二导电类型的半导体区41中的PN二极管；所述耐压层中的第二导电类型的半导体区41至少有部分与一个轻掺杂的第一导电类型的半导体区43直接接触；所述轻掺杂的第一导电类型的半导体区43上覆盖有一个导体形成肖特基接触电极5，所述肖特基接触电极5通过导线与所述发射极E相连接。
进一步，所述耐压层中的第二导电类型的半导体区41与发射极E之间的二极管70是制作在所述用于隔离的槽型栅极结构（由52和60构成）中的PN二极管；所述槽型栅极结构中的半导体区52由至少一个第一导电类型的多晶半导体区53、56和至少一个第二导电类型的多晶半导体区54、55构成，所述第一导电类型的多晶半导体区53、56至少部分与所述第二导电类型的多晶半导体区54、55直接接触；
所述第一导电类型的多晶半导体区53、56上覆盖有一个导体2形成欧姆接触电极，所述第一导电类型的多晶半导体区53、56上的欧姆接触电极2是所述制作在用于隔离的槽型栅极结构（由52和60构成）中的PN二极管的第一导电电极；所述第二导电类型的多晶半导体区54、55上覆盖有一个导体6形成欧姆接触电极，所述第二导电类型的多晶半导体区54、55上的欧姆接触电极6是所述制作在用于隔离的槽型栅极结构（由52和60构成）中的PN二极管的第二导电电极；
所述耐压层中的第二导电类型的半导体区41或所述较重掺杂的第二导电类型的半导体区42上覆盖有一个导体6形成欧姆接触电极，所述欧姆接触电极6通过导线与所述制作在用于隔离的槽型栅极结构（由52和60构成）中的PN二极管的第二导电电极6相连接；所述发射极E与所述制作在用于隔离的槽型栅极结构（由52和60构成）中的PN二极管的第一导电电极2相连接。
进一步，所述耐压层中的第二导电类型的半导体区41与发射极E之间的二极管70是制作在所述用于隔离的槽型栅极结构（由52和60构成）中的肖特基二极管；所述槽型栅极结构中的半导体区52由至少一个第一导电类型的多晶半导体区53和至少一个轻掺杂的第一导电类型的多晶半导体区57构成，或是由至少一个第二导电类型的多晶半导体区55和至少一个轻掺杂的第二导电类型的多晶半导体区58构成；所述第一导电类型的多晶半导体区53至少部分与所述轻掺杂的第一导电类型的多晶半导体区57直接接触；所述第二导电类型的多晶半导体区55至少部分与所述轻掺杂的第二导电类型的多晶半导体区58直接接触；
当所述槽型栅极结构（由52和60构成）中的半导体区52由至少一个第一导电类型的多晶半导体区53和至少一个轻掺杂的第一导电类型的多晶半导体区57构成时，所述第一导电类型的多晶半导体区53上覆盖有一个导体2形成欧姆接触电极，所述第一导电类型的多晶半导体区上的欧姆接触电极2是所述制作在用于隔离的槽型栅极结构（由52和60构成）中的肖特基二极管的第一导电电极；所述轻掺杂的第一导电类型的多晶半导体区57上覆盖有一个导体7形成肖特基接触电极，所述轻掺杂的第一导电类型的多晶半导体区57上的肖特基接触电极7是所述制作在用于隔离的槽型栅极结构（由52和60构成）中的肖特基二极管的第二导电电极；
当所述槽型栅极结构（由52和60构成）中的半导体区52由至少一个第二导电类型的多晶半导体区55和至少一个轻掺杂的第二导电类型的多晶半导体区58构成时，所述第二导电类型的多晶半导体区55上覆盖有一个导体6形成欧姆接触电极，所述第二导电类型的多晶半导体区55上的欧姆接触电极6是所述制作在用于隔离的槽型栅极结构（由52和60构成）中的肖特基二极管的第二导电电极；所述轻掺杂的第二导电类型的多晶半导体区58上覆盖有一个导体8形成肖特基接触电极，所述轻掺杂的第二导电类型的多晶半导体区58上的肖特基接触电极8是所述制作在用于隔离的槽型栅极结构（由52和60构成）中的肖特基二极管的第一导电电极；
所述耐压层中的第二导电类型的半导体区41或所述较重掺杂的第二导电类型的半导体区42上覆盖有一个导体6形成欧姆接触电极，所述欧姆接触电极6通过导线与所述制作在用于隔离的槽型栅极结构（由52和60构成）中的肖特基二极管的第二导电电极6、7相连接；所述发射极E与所述制作在用于隔离的槽型栅极结构（由52和60构成）中的肖特基二极管的第一导电电极2、8相连接。
进一步，所述耐压层中的第二导电类型的半导体区41与发射极E之间的二极管70是制作在一个第二导电类型的半导体区44中的肖特基二极管或PN二极管；所述第二导电类型的半导体区44通过所述用于隔离的槽型栅极结构（由52和60构成）或/和所述用于隔离的绝缘介质区61或绝缘介质层62与所述基区50以及所述耐压层中的第二导电类型的半导体区41相隔离；
所述二极管70是制作在一个第二导电类型的半导体区44中的肖特基二极管时，所述第二导电类型的半导体区44至少有部分与一个轻掺杂的第二导电类型的半导体区45直接接触；所述第二导电类型的半导体区44上覆盖有一个导体6形成欧姆接触电极，所述第二导电类型的半导体区41上的欧姆接触电极6是所述制作在一个第二导电类型的半导体区44中的肖特基二极管的第二导电电极；所述轻掺杂的第二导电类型的半导体区45上覆盖有一个导体14形成肖特基接触电极，所述轻掺杂的第二导电类型的半导体区45上的肖特基接触电极14是所述制作在一个第二导电类型的半导体区44中的肖特基二极管的第一导电电极；
所述二极管70是制作在一个第二导电类型的半导体区44中的PN二极管时，所述第二导电类型的半导体区44至少有部分与一个轻掺杂的第一导电类型的半导体区46直接接触；所述第二导电类型的半导体区44上覆盖有一个导体6形成欧姆接触电极，所述第二导电类型的半导体区44上的欧姆接触电极6是所述制作在一个第二导电类型的半导体区44中的PN二极管的第二导电电极；所述轻掺杂的第一导电类型的半导体区46上覆盖有一个导体15形成肖特基接触电极，所述轻掺杂的第一导电类型的半导体区46上的肖特基接触电极15是所述制作在一个第二导电类型的半导体区44中的PN二极管的第一导电电极；
所述耐压层中的第二导电类型的半导体区41或所述较重掺杂的第二导电类型的半导体区42上覆盖有一个导体6形成欧姆接触电极，所述欧姆接触电极6通过导线与所述制作在一个第二导电类型的半导体区44中的肖特基二极管或PN二极管的第二导电电极6相连接；所述发射极E与所述制作在一个第二导电类型的半导体区44中的肖特基二极管或PN二极管的第一导电电极14、15相连接。
进一步，所述耐压层中的第二导电类型的半导体区41与发射极E之间有一个以上同向串联的二极管；所述一个以上同向串联的二极管是由所述制作在耐压层中的第二导电类型的半导体区41中的肖特基二极管或PN二极管、所述制作在用于隔离的槽型栅极结构（由52和60构成）中的肖特基二极管或PN二极管、所述制作在一个第二导电类型的半导体区44中的肖特基二极管或PN二极管中的至少一种二极管组成。
附图说明
图1(a): 传统槽栅超结IGBT结构示意图；
图1(b): 传统槽栅半超结IGBT结构示意图；
图2: 本发明的一种槽栅超结IGBT，其p柱区与基区之间通过一个槽型栅极结构相隔离，且p柱区与发射极之间通过一个二极管相连接；
图3: 本发明的一种槽栅半超结IGBT，其p柱区与基区之间通过一个槽型栅极结构相隔离，且p柱区与发射极之间通过一个二极管相连接；
图4(a): 本发明的又一种槽栅超结IGBT，其p柱区与基区之间通过一个绝缘介质区相隔离，且p柱区与发射极之间通过一个二极管相连接；
图4(b): 本发明的又一种槽栅半超结IGBT，其p柱区与基区之间通过一个绝缘介质区相隔离，且p柱区与发射极之间通过一个二极管相连接；
图5(a): 本发明的又一种槽栅超结IGBT，其p柱区与n柱区之间通过一个绝缘介质层相隔离，p柱区与基区之间通过一个槽型栅极结构相隔离，且p柱区与发射极之间通过一个二极管相连接；
图5(b): 本发明的又一种槽栅半超结IGBT，其p柱区与n柱区之间通过一个绝缘介质层相隔离，p柱区与基区之间通过一个槽型栅极结构相隔离，且p柱区与发射极之间通过一个二极管相连接；
图6(a): 本发明的又一种槽栅超结IGBT，其p柱区与n柱区及基区之间通过一个绝缘介质层相隔离，且p柱区与发射极之间通过一个二极管相连接；
图6(b): 本发明的又一种槽栅半超结IGBT，其p柱区与n柱区及基区之间通过一个绝缘介质层相隔离，且p柱区与发射极之间通过一个二极管相连接；
图7(a): 本发明的一种平面栅超结IGBT，其p柱区与基区之间通过一个绝缘介质区相隔离，且p柱区与发射极之间通过一个二极管相连接；
图7(b): 本发明的一种平面栅半超结IGBT，其p柱区与基区之间通过一个绝缘介质区相隔离，且p柱区与发射极之间通过一个二极管相连接；
图8(a): 本发明的又一种平面栅超结IGBT，其p柱区与n柱区及基区之间通过一个绝缘介质层相隔离，且p柱区与发射极之间通过一个二极管相连接；
图8(b): 本发明的又一种平面栅半超结IGBT，其p柱区与n柱区及基区之间通过一个绝缘介质层相隔离，且p柱区与发射极之间通过一个二极管相连接；
图9(a): 根据图2，本发明的又一种槽栅超结IGBT，其p柱区中有一个较重掺杂的p区；
图9(b): 根据图3，本发明的又一种槽栅半超结IGBT，其p柱区中有一个较重掺杂的p区；
图10(a): 根据图4(a)，本发明的又一种槽栅超结IGBT，其p柱区中有一个较重掺杂的p区；
图10(b): 根据图4(b)，本发明的又一种槽栅半超结IGBT，其p柱区中有一个较重掺杂的p区；
图11(a): 根据图6(a)，本发明的又一种槽栅超结IGBT，其p柱区中有一个较重掺杂的p区；
图11(b): 根据图6(b)，本发明的又一种槽栅半超结IGBT，其p柱区中有一个较重掺杂的p区；
图12(a): 根据图2，本发明的又一种槽栅超结IGBT，其n柱区中间有一个轻掺杂的n型漂移区；
图12(b): 根据图3，本发明的又一种槽栅半超结IGBT，其n柱区中间有一个轻掺杂的n型漂移区，且p柱区底部被n柱区包围；
图13(a): 根据图4(a)，本发明的又一种槽栅超结IGBT，其n柱区中间有一个轻掺杂的n型漂移区；
图13(b): 根据图4(b)，本发明的又一种槽栅半超结IGBT，其n柱区中间有一个轻掺杂的n型漂移区，且p柱区底部被n柱区包围；
图14(a): 根据图6(a)，本发明的又一种槽栅超结IGBT，其n柱区中间有一个轻掺杂的n型漂移区；
图14(b): 根据图6(b)，本发明的又一种槽栅半超结IGBT，其n柱区中间有一个轻掺杂的n型漂移区，且p柱区底部被n柱区包围；
图15(a): 根据图2，本发明的又一种槽栅超结IGBT，其p柱区与发射极之间的二极管是制作在p柱区中的肖特基二极管；
图15(b): 根据图3，本发明的又一种槽栅半超结IGBT，其p柱区与发射极之间的二极管是制作在p柱区中的肖特基二极管；
图16(a): 根据图4(a)，本发明的又一种槽栅超结IGBT，其p柱区与发射极之间的二极管是制作在p柱区中的肖特基二极管；
图16(b): 根据图4(b)，本发明的又一种槽栅半超结IGBT，其p柱区与发射极之间的二极管是制作在p柱区中的肖特基二极管；
图17(a): 根据图6(a)，本发明的又一种槽栅超结IGBT，其p柱区与发射极之间的二极管是制作在p柱区中的肖特基二极管；
图17(b): 根据图6(b)，本发明的又一种槽栅半超结IGBT，其p柱区与发射极之间的二极管是制作在p柱区中的肖特基二极管；
图18(a): 根据图2，本发明的又一种槽栅超结IGBT，其p柱区与发射极之间的二极管是制作在p柱区中的PN二极管；
图18(b): 根据图3，本发明的又一种槽栅半超结IGBT，其p柱区与发射极之间的二极管是制作在p柱区中的PN二极管；
图19(a): 根据图4(a)，本发明的又一种槽栅超结IGBT，其p柱区与发射极之间的二极管是制作在p柱区中的PN二极管；
图19(b): 根据图4(b)，本发明的又一种槽栅半超结IGBT，其p柱区与发射极之间的二极管是制作在p柱区中的PN二极管；
图20(a): 根据图6(a)，本发明的又一种槽栅超结IGBT，其p柱区与发射极之间的二极管是制作在p柱区中的PN二极管；
图20(b): 根据图6(b)，本发明的又一种槽栅半超结IGBT，其p柱区与发射极之间的二极管是制作在p柱区中的PN二极管；
图21(a): 根据图2，本发明的又一种槽栅超结IGBT，其p柱区与发射极之间的二极管是制作在一个槽型栅极结构中的PN二极管；
图21(b): 根据图3，本发明的又一种槽栅半超结IGBT，其p柱区与发射极之间的二极管是制作在一个槽型栅极结构中的PN二极管；
图22(a): 根据图2，本发明的又一种槽栅超结IGBT，其p柱区与发射极之间的二极管是制作在一个槽型栅极结构中的肖特基二极管；
图22(b): 根据图3，本发明的又一种槽栅半超结IGBT，其p柱区与发射极之间的二极管是制作在一个槽型栅极结构中的肖特基二极管；
图23(a): 根据图4(a)，本发明的又一种槽栅超结IGBT，其p柱区与发射极之间的二极管是制作在一个与基区及p柱区相隔离的p区中的肖特基二极管；
图23(b): 根据图4(b)，本发明的又一种槽栅半超结IGBT，其p柱区与发射极之间的二极管是制作在一个与基区及p柱区相隔离的p区中的PN二极管；
图24(a): 根据图6(a)，本发明的又一种槽栅超结IGBT，其p柱区与发射极之间的二极管是制作在一个与基区及p柱区相隔离的p区中的肖特基二极管；
图24(b): 根据图6(b)，本发明的又一种槽栅半超结IGBT，其p柱区与发射极之间的二极管是制作在一个与基区及p柱区相隔离的p区中的PN二极管；
图25(a): 根据图2，本发明的又一种槽栅超结IGBT，其p柱区与发射极之间有两个同向串联的二极管，一个是制作在p柱区的肖特基二极管，另一个是制作在槽型栅极结构中的PN二极管；
图25(b): 根据图3，本发明的又一种槽栅半超结IGBT，其p柱区与发射极之间有两个同向串联的二极管，一个是制作在p柱区的肖特基二极管，另一个是制作在槽型栅极结构中的PN二极管；
图26(a): 根据图4(a)，本发明的又一种槽栅超结IGBT，其p柱区与发射极之间有两个同向串联的二极管，一个是制作在p柱区的肖特基二极管，另一个是制作在槽型栅极结构中的PN二极管；
图26(b): 根据图4(b)，本发明的又一种槽栅半超结IGBT，其p柱区与发射极之间有两个同向串联的二极管，一个是制作在p柱区的肖特基二极管，另一个是制作在槽型栅极结构中的PN二极管；
图27: 图15(b)中本发明的半超结IGBT和图1(b)中传统半超结IGBT的I-V曲线；
图28: 图15(b)中本发明的半超结IGBT和图1(b)中传统半超结IGBT体内空穴浓度分布。
具体实施方式
下面结合附图对本发明进行详细的描述。
图1(a)给出的是传统槽栅超结IGBT结构示意图，图1(b)给出的是传统槽栅半超结IGBT结构示意图。半超结IGBT与超结IGBT的主要区别在于n柱区（n区31）及p柱区（p区41）与缓冲区（n区20）之间还有一个用于承受部分外加电压的辅助层（n-assist区21）。在图1(a)和图1(b)中，当栅极（G）上施加的电压超过阈值电压时，基区（p-base区50）在靠近栅介质（60）的表面会形成电子沟道（电子积累层），这个电子积累层将发射区（n+区51）与n柱区（n区31）连通；如果集电极（C）上施加一个正电压，体内会有一个从集电极（C）指向发射极（E）的电场，于是电子可以从发射极（E）进入发射区（n+区51），然后经过电子沟道进入n柱区（n区31），再进入缓冲区（n区20）；当集电极（C）上施加的正电压超过PN结的导通电压时，大量的电子就可以进一步从缓冲区（n区20）进入集电区（p区10）并被集电极（C）收集形成电子电流；于是，也会有大量的空穴从集电极（C）进入集电区（p区10），再进入缓冲区（n区20）、n柱区（n区31）；由于基区（p-base区50）以及p柱区（p区41）与n柱区（n区31）形成的PN结为反偏结，p柱区（p区41）与n柱区（n区31）形成的PN结的面积很大，因而进入n柱区（n区31）的空穴就很容易被p柱区（p区41）收集，再进入基区（p-base区51），最后被发射极（E）收集形成空穴电流。由于空穴很容易被p柱区（p区41）收集，因而在n柱区（n区31）中靠近p柱区（p区41）附近的空穴浓度会比较低，同样位置的电子浓度也会相应比较低，于是这一部分区域上的电压降比较高。本发明的主要目的是为了增强少数载流子在靠近p柱区（p区41）附近的存储效果，从而降低超结IGBT的导通压降。
本发明的技术适用于超结和半超结IGBT中的任何一种，也适用于平面栅和槽栅IGBT中的任何一种。
在图2中，p柱区（p区41）与基区（p-base区50）并不直接接触，而是通过一个槽型栅极结构（由52和60构成）与基区（p-base区50）相隔离，发射极E也并不与p柱区（p区41）直接连接，而通过一个或一个以上的同向串联的二极管（70）相连接。该二极管（70）可以集成与芯片内部，也可以外接，可以是PN二极管、肖特基二极管、PN-肖特基复合型二极管（例如Junction Barrier Schottky二极管、Merged PiN Schottky 二极管）等。由于p柱区（p区41）与基区（p-base区50）相隔离，因而空穴进入p柱区（p区41）之后并不能直接进入基区（p-base区50），而是要进入p柱区（p区41）与发射极E之间的二极管形成二极管通路上的电流。于是，在正向导通时，p柱区（p区41）的电位会比基区（p-base区50）的电位高，比如高0.7V。由于p柱区（p区41）电位比较高，甚至高于n柱区（n区31）的电位，进入n柱区（n区31）的空穴就不太容易被p柱区（p区41）收集，空穴及电子在靠近p柱区（p区41）附近的存储效果就得到增强，超结IGBT的导通压降也就得以降低。
在图3中，与图2的结构的主要区别在于，缓冲区（n区20）与n柱区（n区31）及p柱区（p区41）之间有一个辅助层（n-assist区21），辅助层（n-assist区21）可以承受一部分外加电压。需补充说明的是，辅助层（n-assist区21）与n柱区（n区31）的掺杂浓度可以相同，也可以不同，辅助层（n-assist区21）的厚度可以小于n柱区（n区31）的厚度，也可以与n柱区（n区31）的厚度相当。
在图4(a)中，与图2的结构的主要区别在于，p柱区（p区41）与基区（p-base区50）之间不是通过一个槽型栅极结构（由52和60构成）相隔离，而是通过一个绝缘介质区（61）相隔离。
在图4(b)中，与图4(a)的结构的主要区别在于，缓冲区（n区20）与n柱区（n区31）及p柱区（p区41）之间有一个辅助层（n-assist区21）。
在图5(a)中，与图2的结构的主要区别在于，p柱区（p区41）与n柱区（n区31）之间不是直接接触，而是通过一个绝缘介质层（62）间接接触。需补充说明的是，绝缘介质层（62）可以避免p柱区（p区41）与n柱区（n区31）在高温工艺过程中的杂质扩散补偿，而且也能够抑制空穴进入p柱区（p区41）。
在图5(b)中，与图5(a)的结构的主要区别在于，缓冲区（n区20）与n柱区（n区31）及p柱区（p区41）之间有一个辅助层（n-assist区21）。
在图6(a)中，与5(a)的结构的主要区别在于，p柱区（p区41）与基区（p-base区50）之间不是通过一个槽型栅极结构（由52和60构成）相隔离，而是通过一个绝缘介质层（62）相隔离。
在图6(b)中，与图6(a)的结构的主要区别在于，缓冲区（n区20）与n柱区（n区31）及p柱区（p区41）之间有一个辅助层（n-assist区21）。
在图7(a)中，与4(a)的结构的主要区别在于，用于控制器件导通与关断的栅极结构采用的不是槽型栅极结构而是平面型栅极结构。
在图7(b)中，与图7(a)的结构的主要区别在于，缓冲区（n区20）与n柱区（n区31）及p柱区（p区41）之间有一个辅助层（n-assist区21），而且元胞中的基区（p-base区50）不是分布在n柱区（n区31）顶部的两侧，而是只分布在n柱区（n区31）顶部的一侧。需补充说明的是，当n柱区（n区31）比较窄而又要保证JFET区（两个基区之间的n柱区）有足够的宽度，那就可以只在n柱区（n区31）顶部的一侧制作基区（p-base区50）。
在图8(a)中，与6(a)的结构的主要区别在于，用于控制器件导通与关断的栅极结构采用的不是槽型栅极结构而是平面型栅极结构。
在图8(b)中，与图8(a)的结构的主要区别在于，缓冲区（n区20）与n柱区（n区31）及p柱区（p区41）之间有一个辅助层（n-assist区21），而且元胞中的基区（p-base区50）不再分布在n柱区（n区31）顶部的两侧，而是只分布在n柱区（n区31）顶部的一侧。
在图9(a)中，与2的结构的主要区别在于，p柱区（p区41）中有一个较重掺杂的p型区（p+区42）。需补充说明的是，较重掺杂的p型区（p+区42）通常不耐压，其底部平面和基区（p-base区50）底部平面可以近似看为等势面。对于图2和图3结构，在某些设计下可能会在基区（p-base区50）与p柱区（p区41）接触面的底角处发生电场集中效应，图9(a)中采用较重掺杂的p型区（p+区42）的主要目的是削弱这种电场集中效应。
在图9(b)中，与图9(a)的结构的主要区别在于，缓冲区（n区20）与n柱区（n区31）及p柱区（p区41）之间有一个辅助层（n-assist区21）。
在图10(a)中，与4(a)的结构的主要区别在于，p柱区（p区41）中有一个较重掺杂的p型区（p+区42）。
在图10(b)中，与图10(a)的结构的主要区别在于，缓冲区（n区20）与n柱区（n区31）及p柱区（p区41）之间有一个辅助层（n-assist区21）。
在图11(a)中，与6(a)的结构的主要区别在于，p柱区（p区41）中有一个较重掺杂的p型区（p+区42）。
在图11(b)中，与图11(a)的结构的主要区别在于，缓冲区（n区20）与n柱区（n区31）及p柱区（p区41）之间有一个辅助层（n-assist区21）。
在图12(a)中，与图2的结构的主要区别在于，其n柱区（n区31）中间有一个轻掺杂的n型漂移区（n-区32）。需补充说明的是，n型漂移区（n-区32）的掺杂浓度通常远小于n柱区（n区31）的掺杂浓度，形成该结构中的n柱区（n区31）的工艺可以是在一个以轻掺杂的n型漂移区（n-区32）为衬底材料上做深槽刻蚀和深槽侧墙离子注入。通常用这种工艺制作出来的n柱区（n区31）会有比较小的宽度和比较高的掺杂浓度。
在图12(b)中，与图12(a)的结构的主要区别在于，耐压层（由n区31和p区41构成）以及轻掺杂的n型漂移区（n-区32）与缓冲区（n区20）之间有一个辅助层（n-assist区21），而且p柱区（p区41）底部被n柱区（n区31）包围。需补充说明的是，在特别情形下，辅助层（n-assist区21）的掺杂浓度可以与轻掺杂的n型漂移区（n-区32）的掺杂浓度相同，这时辅助层（n-assist区21）实质上与轻掺杂的n型漂移区（n-区32）是同一块区域。
在图13(a)中，与图4(a)的结构的主要区别在于，其n柱区（n区31）中间有一个轻掺杂的n型漂移区（n-区32）。
在图13(b)中，与图13(a)的结构的主要区别在于，耐压层（由n区31和p区41构成）以及轻掺杂的n型漂移区（n-区32）与缓冲区（n区20）之间有一个辅助层（n-assist区21），而且p柱区（p区41）底部被n柱区（n区31）包围。
在图14(a)中，与图6(a)的结构的主要区别在于，其n柱区（n区31）中间有一个轻掺杂的n型漂移区（n-区32）。
在图14(b)中，与图14(a)的结构的主要区别在于，耐压层（由n区31和p区41构成）以及轻掺杂的n型漂移区（n-区32）与缓冲区（n区20）之间有一个辅助层（n-assist区21），而且p柱区（p区41）底部被n柱区（n区31）包围。
在图15(a)中，根据图2的结构给出了一种二极管集成在元胞区的方法，其中二极管是制作在p柱区（p区41）中的肖特基二极管。
在图15(b)中，与图15(a)的结构的主要区别在于，缓冲区（n区20）与n柱区（n区31）及p柱区（p区41）之间有一个辅助层（n-assist区21）。
在图16(a)中，根据图4(a)的结构给出了一种二极管集成在元胞区的方法，其中二极管是制作在p柱区（p区41）中的肖特基二极管。
在图16(b)中，与图16(a)的结构的主要区别在于，缓冲区（n区20）与n柱区（n区31）及p柱区（p区41）之间有一个辅助层（n-assist区21）。
在图17(a)中，根据图6(a)的结构给出了一种二极管集成在元胞区的方法，其中二极管是制作在p柱区（p区41）中的肖特基二极管。
在图17(b)中，与图17(a)的结构的主要区别在于，缓冲区（n区20）与n柱区（n区31）及p柱区（p区41）之间有一个辅助层（n-assist区21）。
在图18(a)中，根据图2的结构给出了一种二极管集成在元胞区的方法，其中二极管是制作在p柱区（p区41）中的PN二极管。需补充说明的是，当轻掺杂的n型区（n-区43）穿通或接近穿通时，该PN二极管可以导通。另外，当轻掺杂的n型区（n-区43）的有效施主杂质总数远小于p柱区（p区41）的有效受主杂质总数时，n型区（n-区43）几乎不会向p柱区（p区41）注入电子，因而不会有寄生的PNPN晶闸管效应。
在图18(b)中，与图18(a)的结构的主要区别在于，缓冲区（n区20）与n柱区（n区31）及p柱区（p区41）之间有一个辅助层（n-assist区21）。
在图19(a)中，根据图4(a)的结构给出了一种二极管集成在元胞区的方法，其中二极管是制作在p柱区（p区41）中的PN二极管。
在图19(b)中，与图19(a)的结构的主要区别在于，缓冲区（n区20）与n柱区（n区31）及p柱区（p区41）之间有一个辅助层（n-assist区21）。
在图20(a)中，根据图6(a)的结构给出了一种二极管集成在元胞区的方法，其中二极管是制作在p柱区（p区41）中的PN二极管。
在图20(b)中，与图20(a)的结构的主要区别在于，缓冲区（n区20）与n柱区（n区31）及p柱区（p区41）之间有一个辅助层（n-assist区21）。
在图21(a)中，根据图2的结构给出了一种二极管集成在元胞区的方法，其中二极管是制作在一个槽型栅极结构中的PN二极管。
在图21(b)中，与图21(a)的结构的主要区别在于，缓冲区（n区20）与n柱区（n区31）及p柱区（p区41）之间有一个辅助层（n-assist区21）。另外，图21(b)中的PN二极管是p区（55）包围n区（56），而图21(a)中的PN二极管是n区（53）包围p区（54）。需补充说明的是，制作槽型栅极结构中的PN二极管的工艺可以与槽栅工艺兼容。当槽栅工艺中填充的是n-poly时，只需要再做一次p型重掺杂的离子注入就可以形成PN二极管，即图21(a)所示的结构。当槽栅工艺中填充的是p-poly时，则只需要再做一次n型重掺杂的离子注入就可以形成PN二极管，即图21(b)所示的结构。
在图22(a)中，根据图2的结构给出了一种二极管集成在元胞区的方法，其中二极管是制作在一个槽型栅极结构中的肖特基二极管。
在图22(b)中，与图22(a)的结构的主要区别在于，缓冲区（n区20）与n柱区（n区31）及p柱区（p区41）之间有一个辅助层（n-assist区21）。另外，图22(b)中的肖特基二极管是主要以空穴导电的肖特基二极管，而图22(a)中的肖特基二极管是主要以电子导电的肖特基二极管。
在图23(a)中，根据图4(a)的结构给出了一种二极管集成在元胞区的方法，其中二极管是制作在一个与基区（p-base区50）及p柱区（p区41）均相隔离的p区（44）中的肖特基二极管。
在图23(b)中，与图23(a)的结构的主要区别在于，缓冲区（n区20）与n柱区（n区31）及p柱区（p区41）之间有一个辅助层（n-assist区21）。另外，图23(b)中的二极管是PN二极管，而图23(a)中的肖特基二极管是主要以空穴导电的肖特基二极管。
在图24(a)中，根据图6(a)的结构给出了一种二极管集成在元胞区的方法，其中二极管是制作在一个与基区（p-base区50）及p柱区（p区41）均相隔离的p区（44）中的肖特基二极管。
在图24(b)中，与图24(a)的结构的主要区别在于，缓冲区（n区20）与n柱区（n区31）及p柱区（p区41）之间有一个辅助层（n-assist区21）。另外，图24(b)中的二极管是PN二极管，而图24(a)中的肖特基二极管是主要以空穴导电的肖特基二极管。
在图25(a)中，根据图2的结构给出了一种有两个同向串联的二极管集成在元胞区的方法，其中一个二极管是制作在基区（p-base区50）中的肖特基二极管，另一个二极管是制作在一个槽型栅极结构中的PN二极管。
在图25(b)中，与图25(a)的结构的主要区别在于，缓冲区（n区20）与n柱区（n区31）及p柱区（p区41）之间有一个辅助层（n-assist区21）。另外，图25(b)中的PN二极管是p区（55）包围n区（56），而图25(a)中的PN二极管是n区（53）包围p区（54）。
在图26(a)中，根据图4(a)的结构给出了一种有两个同向串联的二极管集成在元胞区的方法，其中一个二极管是制作在基区（p-base区50）中的肖特基二极管，另一个二极管是制作在一个与基区（p-base区50）及p柱区（p区41）均相隔离的p区（44）中的肖特基二极管。
在图26(b)中，与图26(a)的结构的主要区别在于，缓冲区（n区20）与n柱区（n区31）及p柱区（p区41）之间有一个辅助层（n-assist区21）。另外，图26(b)中二极管是PN二极管，而图26(a)中的肖特基二极管是主要以空穴导电的肖特基二极管。
为了说明本发明的超结IGBT相对于传统超结IGBT（图1(a)和图1(b)）的优越性，这里以图15(b)中的槽栅半超结IGBT结构为例与图1(b)中的传统槽栅半超结IGBT做数值仿真计算的对比。数值仿真采用的是MEDICI仿真软件。仿真中的设置如下，图1(b)和图15(b)结构采用的都是Si材料，仿真采用的是半个元胞（图15(b)和图1(b)的中心对称轴的右边部分），电子和空穴的少子寿命均为5 μs，半个元胞的宽度是8 μm，导体区52采用的是n-poly，其厚度为2.4 μm，绝缘层60采用的是SiO2，其厚度为0.1μm，基区（p-base区50）的厚度和掺杂浓度分别为1.8μm和3×1017 cm-3，发射区（n+区51）的宽度、厚度和掺杂浓度分别为0.8μm、0.8μm和2×1019 cm-3，n柱区及p柱区的厚度和掺杂浓度均分别为85.7 μm和3×1015 cm-3，辅助层（n-assist区21）的厚度和掺杂浓度分布为5μm和3×1015 cm-3，缓冲区（n区20）的厚度和掺杂浓度分别为2μm和2×1016 cm-3，集电区（p区10）的厚度和掺杂浓度分别为1μm和4×1018 cm-3。图1(b)中的基区（p-base区50）的宽度是6 μm，导体区52的宽度是1.9 μm；图15(b)中的基区（p-base区50）的宽度是2 μm，导体区52的宽度是3.8 μm。仿真得到，图1(b)中的传统槽栅半超结IGBT的击穿电压为1265 V，图15(b)中本发明的槽栅半超结IGBT的击穿电压为1225 V，两者几乎相等。
图27给出的是图15(b)中本发明的半超结槽栅IGBT和图1(b)中的传统半超结槽栅IGBT的正向导通I-V曲线，两者施加的栅压均为15 V。从图中可以得到，在100 A/cm2下，图15(b)中本发明的半超结槽栅IGBT的导通压降为1.04V，比图1(b)中传统半超结槽栅IGBT的导通压降（1.42 V）低约0.38V，这是一个不小的改进。
图28给出的是图15(b)中本发明的半超结槽栅IGBT和图1(b)中的传统半超结槽栅IGBT在导通电压为1V情形下分别沿着x = 1μm和x = 3μm（n柱区与p柱区界面坐标是x = 4μm）上的空穴浓度分布。从图中可以看出，图15(b)中本发明的半超结IGBT的载流子在n柱区中的存储效果明显比图1(b)中的传统半超结IGBT中的存储效果更强，这也是图15(b)中本发明的半超结IGBT具有比图1(b)中的传统IGBT更低导通压降的原因。
以上对本发明做了许多实施例说明，其所述的N型半导体材料可看作是第一导电类型的半导体材料，而P型半导体材料可看作是第二导电类型的半导体材料。显然，根据本发明的原理，实施例中的N型与P型均可以相互对调而不影响本发明的内容。对于熟悉本领域的技术人员而言，还可以在本发明的思想下得到其它许多实施例而不超出本发明的权利要求。
Claims (10)
1.一种超结绝缘栅双极型晶体管器件，其元胞结构包括：耐压层，与所述耐压层的一面相接触的集电结构，与所述耐压层的另一面相接触的第二导电类型的基区，与所述基区至少有部分接触的重掺杂的第一导电类型的发射区，与所述发射区、所述基区以及所述耐压层均接触的用于控制器件导通与关断的栅极结构，覆盖于所述集电结构的导体形成的集电极，覆盖于与所述发射区及所述基区的导体形成的发射极，覆盖于所述用于控制器件导通与关断的栅极结构的导体形成的栅极，其特征在于：
所述集电结构由至少一个第二导电类型的集电区与至少一个第一导电类型的缓冲区构成，所述缓冲区与所述耐压层相接触，所述集电区与所述集电极直接接触；
所述耐压层由至少一个第一导电类型的半导体区与至少一个第二导电类型的半导体区构成，所述耐压层中的第一导电类型的半导体区与所述耐压层中的第二导电类型的半导体区相互接触，其形成的接触面垂直或近似垂直于所述缓冲区和所述基区和/或所述栅极结构；
所述耐压层与所述缓冲区可以是直接接触，也可以是通过一个第一导电类型的辅助层间接接触；
所述耐压层中的第一导电类型的半导体区与所述耐压层中的第二导电类型的半导体区可以是直接接触，也可以是通过一个薄的绝缘介质层间接接触；
所述用于控制器件导通与关断的栅极结构包括至少一个绝缘介质层和至少一个导体区，所述绝缘介质层与所述发射区、所述基区以及所述耐压层均直接接触；所述导体区与所述绝缘介质层直接接触，并通过所述绝缘介质层与其它半导体区相隔离，所述导体区与所述栅极直接接触；所述用于控制器件导通与关断的栅极结构可以是平面型栅极结构，也可以是槽型栅极结构；
所述耐压层中的第二导电类型的半导体区不与所述基区直接接触，而是通过一个用于隔离的槽型栅极结构或一个用于隔离的绝缘介质区或绝缘介质层间接接触；所述用于隔离的槽型栅极结构可以与所述控制器件导通与关断的栅极结构是同一个栅极结构；
所述用于隔离的槽型栅极结构包括至少一个绝缘介质层和至少一个导体区或半导体区，所述绝缘介质层与所述基区以及所述耐压层均直接接触，而与所述发射区可以直接接触也可以不直接接触；所述导体区或半导体区与所述绝缘介质层直接接触，并通过所述绝缘介质层与其它半导体区相隔离，所述导体区或半导体区与所述栅极可以直接接触也可以不直接接触；
所述绝缘介质层或绝缘介质区是由绝缘介质材料构成，所述栅极结构中的导体区是由重掺杂的多晶半导体材料或/和金属材料或/和其它导体材料构成；所述栅极结构中的半导体区是由多晶半导体材料构成；
所述耐压层中的第二导电类型的半导体区与所述发射极之间通过一个二极管或一个以上同向串联的二极管相连接；所述耐压层中的第二导电类型的半导体区与发射极之间的二极管的正向导通方向和所述基区与所述发射区构成的PN结的正向导通方向相同；
所述第一导电类型为N型时，所述的第二导电类型为P型；所述第一导电类型为P型时，所述的第二导电类型为N型。
2.如权利要求1所述的一种超结绝缘栅双极型晶体管器件，其特征在于：
所述超结绝缘栅双极型晶体管器件的元胞形状可以是条形、六角形、矩形等形状，所述耐压层中的第一导电类型的半导体区和第二导电类型的半导体区的排列方式可以是条形、六角形、圆形、矩形等方式；
所述第一导电类型为N型时，所述耐压层中的第一导电类型的半导体区中的有效施主杂质总电荷与所述耐压层中的第二导电类型的半导体区中的有效受主杂质总电荷相对差别不超过80%；所述第一导电类型为P型时，所述耐压层中的第一导电类型的半导体区中的有效受主杂质总电荷与所述耐压层中的第二导电类型的半导体区中的有效施主杂质总电荷相对差别不超过80%；
所述耐压层中的第二导电类型的半导体区与发射极之间的二极管可以是集成在芯片内部的二极管，也可以是外接的二极管；所述二极管可以是PN二极管，可以是肖特基二极管，也可以是PN-肖特基复合型二极管，还可以是其它类型的二极管；所述集成在芯片内部的二极管可以制作在元胞区，也可以制作在元胞区之外的区域。
3.如权利要求1所述的一种超结绝缘栅双极型晶体管器件，其特征在于：
所述耐压层中的第二导电类型的半导体区中有一个较重掺杂的第二导电类型的半导体区；所述较重掺杂的第二导电类型的半导体区不与所述基区直接接触，而是通过一个用于隔离的槽型栅极结构或一个用于隔离的绝缘介质区或绝缘介质层间接接触；所述较重掺杂的第二导电类型的半导体区与所述发射极之间通过一个二极管或一个同向串联的二极管相连接；所述较重掺杂的第二导电类型的半导体区与发射极之间的二极管的正向导通方向和所述基区与所述发射区构成的PN结的正向导通方向相同。
4.如权利要求1所述的一种超结绝缘栅双极型晶体管器件，其特征在于：
所述耐压层中的第一导电类型的半导体区中间有一个轻掺杂的第一导电类型的漂移区；所述耐压层中的第一导电类型的半导体区以及所述漂移区的底部均与所述缓冲区或所述辅助层直接接触；所述辅助层的掺杂浓度可以与所述漂移区的掺杂浓度相同，也可以不同；所述耐压层中的第二导电类型的半导体区的底部可以与所述缓冲区或所述辅助层直接接触，也可以被所述耐压层中的第一导电类型的半导体区包围。
5.如权利要求1所述的一种超结绝缘栅双极型晶体管器件，其特征在于：
所述耐压层中的第二导电类型的半导体区与发射极之间的二极管是制作在所述耐压层中的第二导电类型的半导体区中的肖特基二极管；所述耐压层中的第二导电类型的半导体区上覆盖有一个导体形成肖特基接触电极，所述肖特基接触电极通过导线与所述发射极相连接。
6.如权利要求1所述的一种超结绝缘栅双极型晶体管器件，其特征在于：
所述耐压层中的第二导电类型的半导体区与发射极之间的二极管是制作在所述耐压层中的第二导电类型的半导体区中的PN二极管；所述耐压层中的第二导电类型的半导体区至少有部分与一个轻掺杂的第一导电类型的半导体区直接接触；所述轻掺杂的第一导电类型的半导体区上覆盖有一个导体形成肖特基接触电极，所述肖特基接触电极通过导线与所述发射极相连接。
7.如权利要求1和3中任一项所述的一种超结绝缘栅双极型晶体管器件，其特征在于：
所述耐压层中的第二导电类型的半导体区与发射极之间的二极管是制作在所述用于隔离的槽型栅极结构中的PN二极管；所述槽型栅极结构中的半导体区由至少一个第一导电类型的多晶半导体区和至少一个第二导电类型的多晶半导体区构成，所述第一导电类型的多晶半导体区至少部分与所述第二导电类型的多晶半导体区直接接触；
所述第一导电类型的多晶半导体区上覆盖有一个导体形成欧姆接触电极，所述第一导电类型的多晶半导体区上的欧姆接触电极是所述制作在用于隔离的槽型栅极结构中的PN二极管的第一导电电极；所述第二导电类型的多晶半导体区上覆盖有一个导体形成欧姆接触电极，所述第二导电类型的多晶半导体区上的欧姆接触电极是所述制作在用于隔离的槽型栅极结构中的PN二极管的第二导电电极；
所述耐压层中的第二导电类型的半导体区或所述较重掺杂的第二导电类型的半导体区上覆盖有一个导体形成欧姆接触电极，所述欧姆接触电极通过导线与所述制作在用于隔离的槽型栅极结构中的PN二极管的第二导电电极相连接；所述发射极与所述制作在用于隔离的槽型栅极结构中的PN二极管的第一导电电极相连接。
8.如权利要求1和3中任一项所述的一种超结绝缘栅双极型晶体管器件，其特征在于：
所述耐压层中的第二导电类型的半导体区与发射极之间的二极管是制作在所述用于隔离的槽型栅极结构中的肖特基二极管；所述槽型栅极结构中的半导体区由至少一个第一导电类型的多晶半导体区和至少一个轻掺杂的第一导电类型的多晶半导体区构成，或是由至少一个第二导电类型的多晶半导体区和至少一个轻掺杂的第二导电类型的多晶半导体区构成；所述第一导电类型的多晶半导体区至少部分与所述轻掺杂的第一导电类型的多晶半导体区直接接触；所述第二导电类型的多晶半导体区至少部分与所述轻掺杂的第二导电类型的多晶半导体区直接接触；
当所述槽型栅极结构中的半导体区由至少一个第一导电类型的多晶半导体区和至少一个轻掺杂的第一导电类型的多晶半导体区构成时，所述第一导电类型的多晶半导体区上覆盖有一个导体形成欧姆接触电极，所述第一导电类型的多晶半导体区上的欧姆接触电极是所述制作在用于隔离的槽型栅极结构中的肖特基二极管的第一导电电极；所述轻掺杂的第一导电类型的多晶半导体区上覆盖有一个导体形成肖特基接触电极，所述轻掺杂的第一导电类型的多晶半导体区上的肖特基接触电极是所述制作在用于隔离的槽型栅极结构中的肖特基二极管的第二导电电极；
当所述槽型栅极结构中的半导体区由至少一个第二导电类型的多晶半导体区和至少一个轻掺杂的第二导电类型的多晶半导体区构成时，所述第二导电类型的多晶半导体区上覆盖有一个导体形成欧姆接触电极，所述第二导电类型的多晶半导体区上的欧姆接触电极是所述制作在用于隔离的槽型栅极结构中的肖特基二极管的第二导电电极；所述轻掺杂的第二导电类型的多晶半导体区上覆盖有一个导体形成肖特基接触电极，所述轻掺杂的第二导电类型的多晶半导体区上的肖特基接触电极是所述制作在用于隔离的槽型栅极结构中的肖特基二极管的第一导电电极；
所述耐压层中的第二导电类型的半导体区或所述较重掺杂的第二导电类型的半导体区上覆盖有一个导体形成欧姆接触电极，所述欧姆接触电极通过导线与所述制作在用于隔离的槽型栅极结构中的肖特基二极管的第二导电电极相连接；所述发射极与所述制作在用于隔离的槽型栅极结构中的肖特基二极管的第一导电电极相连接。
9.如权利要求1和3中任一项所述的一种超结绝缘栅双极型晶体管器件，其特征在于：
所述耐压层中的第二导电类型的半导体区与发射极之间的二极管是制作在一个第二导电类型的半导体区中的肖特基二极管或PN二极管；所述第二导电类型的半导体区通过所述用于隔离的槽型栅极结构或/和所述用于隔离的绝缘介质区或绝缘介质层与所述基区以及所述耐压层中的第二导电类型的半导体区相隔离；
所述二极管是制作在一个第二导电类型的半导体区中的肖特基二极管时，所述第二导电类型的半导体区至少有部分与一个轻掺杂的第二导电类型的半导体区直接接触；所述第二导电类型的半导体区上覆盖有一个导体形成欧姆接触电极，所述第二导电类型的半导体区上的欧姆接触电极是所述制作在一个第二导电类型的半导体区中的肖特基二极管的第二导电电极；所述轻掺杂的第二导电类型的半导体区上覆盖有一个导体形成肖特基接触电极，所述轻掺杂的第二导电类型的半导体区上的肖特基接触电极是所述制作在一个第二导电类型的半导体区中的肖特基二极管的第一导电电极；
所述二极管是制作在一个第二导电类型的半导体区中的PN二极管时，所述第二导电类型的半导体区至少有部分与一个轻掺杂的第一导电类型的半导体区直接接触；所述第二导电类型的半导体区上覆盖有一个导体形成欧姆接触电极，所述第二导电类型的半导体区上的欧姆接触电极是所述制作在一个第二导电类型的半导体区中的PN二极管的第二导电电极；所述轻掺杂的第一导电类型的半导体区上覆盖有一个导体形成肖特基接触电极，所述轻掺杂的第一导电类型的半导体区上的肖特基接触电极是所述制作在一个第二导电类型的半导体区中的PN二极管的第一导电电极；
所述耐压层中的第二导电类型的半导体区或所述较重掺杂的第二导电类型的半导体区上覆盖有一个导体形成欧姆接触电极，所述欧姆接触电极通过导线与所述制作在一个第二导电类型的半导体区中的肖特基二极管或PN二极管的第二导电电极相连接；所述发射极与所述制作在一个第二导电类型的半导体区中的肖特基二极管或PN二极管的第一导电电极相连接。
10.如权利要求1-9中任一项所述的一种超结绝缘栅双极型晶体管器件，其特征在于：
所述耐压层中的第二导电类型的半导体区与发射极之间有一个以上同向串联的二极管；所述一个以上同向串联的二极管是由所述制作在耐压层中的第二导电类型的半导体区中的肖特基二极管或PN二极管、所述制作在用于隔离的槽型栅极结构中的肖特基二极管或PN二极管、所述制作在一个第二导电类型的半导体区中的肖特基二极管或PN二极管中的至少一种二极管组成。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
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| SE01 | Entry into force of request for substantive examination | ||
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| GR01 | Patent grant | ||
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