CN105374877B - 半导体器件及半导体器件的制造方法 - Google Patents

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Abstract

本发明提供一种半导体器件，使半导体器件(纵型的功率MOSFET)的特性提高。在将形成有半导体元件的单元区域(CR)包围的周边区域(PER)中设置具有角部的螺旋状的p型柱区域(PC3)。在将形成有半导体元件的单元区域(CR)包围的周边区域(PER)的外延层上形成将单元区域(CR)螺旋状地包围、且具有构成角部的第1侧面和第2侧面的沟槽，在该沟槽埋入外延层。像这样，通过将p型柱区域(PC3)(n型柱区域)螺旋状地配置，而能够避免基于过热点的耐压裕度的降低。另外，由于维持了p型柱区域(PC3)(n型柱区域)的连续性，所以电场朝向外周部被阶段地缓和，耐压得以提高。

Description

半导体器件及半导体器件的制造方法
技术领域
本发明涉及半导体器件及半导体器件的制造方法，例如，能够合适地使用于功率半导体器件及其制造方法中。
背景技术
在作为功率半导体器件的纵型功率MOSFET中，为了维持耐压并抑制导通电阻，正在研究超结构造的采用。
例如，在专利文献1中，公开有在单元区域及周边区域采用超结构造的半导体器件。并且，上述周边区域具有螺旋区域。
现有技术文献
专利文献
专利文献1：美国专利申请公开第2013/0200499号说明书
发明内容
本发明人从事采用了超结构造的纵型功率MOSFET的研究开发，正锐意研究其性能的提高。在该过程中明确了：为了使采用了超结构造的纵型功率MOSFET的性能提高，关于其构造和制造方法存在进一步改进的余地。
其他课题和新特征将从本说明书的记述及附图得以明确。
如下，简单地说明本申请公开的实施方式之中具有代表性的方案的概要。
本申请所公开的一实施方式所示的半导体器件通过具有角部的螺旋状的凸柱包围形成有半导体元件的单元区域。
本申请所公开的一实施方式所示的半导体器件的制造方法具有如下工序：在将形成有半导体元件的单元区域包围的周边区域的第1导电类型的半导体层上，形成螺旋状地包围第1区域的沟槽，该沟槽具有构成角部的第1侧面和第2侧面，在该沟槽中埋入第2导电类型的半导体。
发明效果
根据本申请所公开的以下所示的代表性实施方式所示的半导体器件，能够使半导体器件的特性提高。
根据本申请所公开的以下所示的代表性的实施方式所示的半导体器件的制造方法，能够制造特性良好的半导体器件。
附图说明
图1是示意性地表示实施方式1的半导体器件(半导体芯片)的构成的俯视图。
图2是表示实施方式1的半导体器件的构成的剖视图。
图3是表示实施方式1的半导体器件的p型柱区域的构成的俯视图。
图4是表示实施方式1的半导体器件的制造工序的剖视图。
图5是表示实施方式1的半导体器件的制造工序的剖视图，是接着图4表示制造工序的剖视图。
图6是表示实施方式1的半导体器件的制造工序的剖视图，是接着图5表示制造工序的剖视图。
图7是表示实施方式1的半导体器件的制造工序的俯视图。
图8是表示实施方式1的半导体器件的制造工序的剖视图，是接着图6表示制造工序的剖视图。
图9是表示实施方式1的半导体器件的制造工序的剖视图，是接着图8表示制造工序的剖视图。
图10是表示实施方式1的半导体器件的制造工序的俯视图。
图11是表示实施方式1的半导体器件的制造工序的剖视图，是接着图9表示制造工序的剖视图。
图12是表示实施方式1的半导体器件的制造工序的剖视图，是接着图11表示制造工序的剖视图。
图13是表示实施方式1的半导体器件的制造工序的俯视图。
图14是表示实施方式1的半导体器件的制造工序的剖视图，是接着图12表示制造工序的剖视图。
图15是表示实施方式1的半导体器件的制造工序的剖视图，是接着图14表示制造工序的剖视图。
图16是表示实施方式1的半导体器件的制造工序的俯视图。
图17是表示实施方式1的半导体器件的制造工序的剖视图，是接着图15表示制造工序的剖视图。
图18的(A)及(B)是表示比较例1及比较例2的半导体器件的构成的俯视图。
图19是表示比较例3的半导体器件的构成的俯视图。
图20的(A)及(B)是表示比较例3的半导体器件的构成的俯视图。
图21是表示实施方式1的半导体器件及比较例的耐压和浓度的关系的曲线图。
图22是示意性地表示周边区域的距中间区域的距离与耐压的关系的曲线图。
图23是表示实施方式2的应用例1的半导体器件的构成的俯视图。
图24的(A)及(B)是用于说明实施方式2的应用例2的半导体器件的构成的俯视图。
图25是表示实施方式2的应用例3的半导体器件的构成的俯视图。
图26的(A)是用于说明实施方式2的应用例4的半导体器件的构成的俯视图，(B)是表示实施方式2的应用例4的半导体器件的耐压与浓度的关系的曲线图。
图27是用于说明实施方式2的应用例5的半导体器件的构成的俯视图。
图28是用于说明实施方式2的应用例6的半导体器件的构成的俯视图。
图29是用于说明实施方式2的应用例6的半导体器件的构成的俯视图。
图30的(A)及(B)是用于说明实施方式2的应用例6的半导体器件的构成的剖视图。
图31是用于说明实施方式2的应用例6的半导体器件的构成的剖视图。
附图标记说明
1S 半导体衬底
BC 主体接触区域
Ca 角部
Cb 点
CH 沟道区域
CR 单元区域
DC 虚设p型柱区域
DE 漏电极
DT1 沟槽
DT3 沟槽
EP 外延层
EPI 外延层
EPS 外延层
FFP 场板电极(field plate electrode)
GE 栅电极
GOX 栅极绝缘膜
GPE 栅极引出电极
GPU 栅极引出部
IL 层间绝缘膜
NC1 n型柱区域
NC3 n型柱区域
PAS 表面保护膜
PC1 p型柱区域
PC3 p型柱区域
PER 周边区域
PF1 导体膜
PR 光致抗蚀剂膜
S 起点
SE 源电极
SPE 源极引出电极
SPR 源极引出区域
SR 源极区域
TR 中间区域
具体实施方式
在以下的实施方式中，为了方便，在有需要时，分成多个章节或实施方式进行说明，除了特别明示的情况，它们彼此并不是没有关系的，存在一方是另一方的一部分或者全部的变形例、应用例、详细说明、补充说明等的关系。另外，在以下的实施方式中，言及要素的数等(包含个数、数值、量、范围等)的情况，除了特别明示的情况及原理上明确限定为特定数的情况等，也可以不限定于该特定数，既可以是特定数以上也可以是以下。
而且，在以下的实施方式中，其构成要素(也包含要素步骤等)除了特别明示的情况及原理上被认为是明确必须的情况等，并不一定是必须的。相同地，在以下的实施方式中，言及构成要素等的形状、位置关系等时，除了特别明示的情况及原理上认为明显不是这样的情况等，也包含实际上与该形状等近似或者类似等的情况。这种情况，对于上述数等(包含个数、数值、量、范围等)也是相同的。
以下，基于附图详细说明实施方式。此外，在用于说明实施方式的所有图中，对具有相同功能的部件标注相同或者相关的附图标记，省略其重复的说明。另外，在存在多个类似的部件(部位)的情况下，存在对总称的附图标记追加记号而表示个别或者特定的部位的情况。另外，在以下的实施方式中，除了特别需要时以外，原则上不重复进行同一或相同的部分的说明。
另外，在实施方式中使用的附图中，存在即使是剖视图，为了容易观察附图而省略阴影线的情况。另外，还存在即使是俯视图，为了容易观察附图而标注阴影线的情况。
另外，在剖视图及俯视图中，各部位的大小与实际器件不对应，为了使附图易于理解，存在相对大地显示特定部位的情况。另外，在剖视图与俯视图对应的情况下，也存在为了使附图易于理解而相对大地显示特定部位的情况。
(实施方式1)
[构造说明]
图1是示意性地表示本实施方式的半导体器件(半导体芯片)的构成的俯视图。图2是表示本实施方式的半导体器件的构成的剖视图。图2所示的截面与例如图1的A-A部对应。本实施方式的半导体器件(半导体元件)为纵型的功率MOSFET(Metal OxideSemiconductor Field Effect Transistor:金属氧化物半导体场效应管)。MOSFET有时也被称为MISFET(Metal Insulator Semiconductor Field Effect Transistor:金属绝缘半导体场效应晶体管)。图3是表示本实施方式的半导体器件的p型柱区域的构成的俯视图。
如图1所示那样，本实施方式的半导体器件(半导体芯片)的从上表面观察的俯视下的形状为矩形形状。另外，本实施方式的半导体器件具有单元区域CR、中间区域TR、周边区域(termination部，也称为终端部)PER。单元区域CR配置于大致矩形的半导体器件的中央部，中间区域TR以包围单元区域CR的外侧的方式配置，周边区域PER以包围中间区域TR的方式配置。以下，参照图2说明各区域中的半导体器件的构成。
(1)单元区域CR的构造
如图2所示那样，在单元区域CR中形成有功率MOSFET。该功率MOSFET形成于半导体衬底1S上的外延层EPS的主表面。外延层EPS由多个p型柱(column)区域(p型凸柱(pillar)，也称为凸柱)PC1和多个n型柱区域(n型凸柱，也称为凸柱)NC1构成。p型柱区域PC1与n型柱区域NC1在X方向上交替地配置。将像这样的p型柱区域PC1和n型柱区域NC1周期性地配置的构造称为超结(Super junction)构造。如图3所示那样，p型柱区域PC1的从上表面观察的俯视下的形状为线状(在Y方向上具有长边的矩形形状)。
例如，在此，分别将p型柱区域PC1的宽度(X方向的尺寸)、长度(Y方向的尺寸)及深度(Z方向的尺寸)与n型柱区域NC1的宽度(X方向的尺寸)、长度(Y方向的尺寸)及深度(Z方向的尺寸)设计成相同。
n型柱区域NC1为例如柱形形状，由导入有磷(P)或者砷(As)等n型杂质的半导体区域(外延层)构成。n型柱区域NC1的n型杂质浓度为例如3.0×1015/cm3。通过n型柱区域NC1和半导体衬底1S构成功率MOSFET的漏极区域。n型柱区域NC1由两个p型柱区域PC1夹持。多个n型柱区域NC1分别隔开p型柱区域PC1的宽度(X方向的尺寸)而配置。
p型柱区域PC1为例如柱形形状，由导入有硼(B)等p型杂质的半导体区域构成。p型柱区域PC1的p型杂质浓度为例如3.0×1015/cm3。p型柱区域PC1由两个n型柱区域NC1夹持。多个p型柱区域PC1分别隔开n型柱区域NC1的宽度(X方向的尺寸)而配置。
在像这样的p型柱区域PC1和n型柱区域NC1周期性地配置而成的构造体(外延层EPS)的主表面形成有功率MOSFET。
功率MOSFET具有在n型柱区域NC1上隔着栅极绝缘膜GOX而配置的栅电极GE。作为栅极绝缘膜GOX，例如，可以使用氧化硅膜。另外，作为栅极绝缘膜GOX，除了氧化硅膜以外，也可以使用例如介电常数比氧化硅膜高的高介电常数膜等。另外，作为栅电极GE，例如可以使用多晶硅膜。
在栅电极GE的两侧的p型柱区域PC1的上部配置有沟道区域CH。以被该沟道区域CH包围于内的方式配置有源极区域SR。沟道区域CH由例如导入有硼(B)等p型杂质的半导体区域构成，源极区域SR由例如导入有磷(P)或砷(As)等n型杂质的半导体区域构成。如上述那样，通过n型柱区域NC1和半导体衬底1S构成功率MOSFET的漏极区域。
在功率MOSFET的栅电极GE上施加了电位的情况下，经由形成于沟道区域CH的反转层，载流子(电子)从源极区域SR流动至漏极区域(n型柱区域NC1，半导体衬底1S)。换言之，电流从漏极区域(n型柱区域NC1、半导体衬底1S)经由形成于沟道区域CH的反转层而流动至源极区域SR。
以在Y方向上延伸的栅电极GE、其下方的n型柱区域NC1、及其两侧的源极区域SR为单位单元，使它们反复配置。多个单位单元并联连接，形成一个功率MOSFET。
另外，在源极区域SR的中央部分形成有从外延层EPS的上表面到达至沟道区域CH的主体接触区域BC。该主体接触区域BC由例如导入有硼(B)等p型杂质的半导体区域构成。该主体接触区域BC的杂质浓度比沟道区域CH的杂质浓度高。
栅电极GE的上表面及两侧的侧壁被层间绝缘膜IL覆盖。作为层间绝缘膜IL，例如可以使用氧化硅膜。主体接触区域BC及其两侧的源极区域SR上的层间绝缘膜IL被除去而形成接触孔。在该接触孔及层间绝缘膜IL上配置有源电极SE。作为源电极SE，例如，能够使用由钛钨膜构成的阻挡导体膜与在其上部的由铝膜构成的主导体膜这两者的层叠膜。
由此，源电极SE与源极区域SR电连接，并且经由主体接触区域BC也与沟道区域CH电连接。该主体接触区域BC具有确保与源电极SE之间的欧姆接触的功能，由于存在该主体接触区域BC，从而源极区域SR与沟道区域CH以相同电位电连接。
由此，能够抑制将源极区域SR作为发射极区域，将沟道区域CH作为基极区域，并且将n型柱区域NC1作为集电极区域的寄生npn双极型晶体管的导通动作。即，源极区域SR与沟道区域CH以相同电位电连接，意味着在寄生npn双极型晶体管的发射极区域与基极区域之间没有产生电位差，由此，能够抑制寄生npn双极型晶体管的导通动作。
在源电极SE上，以将源电极SE局部覆盖的方式配置有表面保护膜PAS。作为表面保护膜PAS，例如可以使用氧化硅膜。源电极SE的一部分区域从表面保护膜PAS露出。另外，在半导体衬底1S的背面(与形成有外延层EPS的主表面相反侧的面)配置有由金属膜构成的漏电极DE。
(2)中间区域TR的构造
如图2所示那样，在中间区域TR形成有栅极引出部GPU、栅极引出电极GPE、源极引出区域SPR及源极引出电极SPE。
栅极引出部GPU及栅极引出电极GPE配置在半导体衬底1S上的外延层EPS上。源极引出区域SPR配置于外延层EPS的上部。
在该中间区域TR中，也周期性地配置有p型柱区域PC1和n型柱区域NC1。换言之，如图3所示那样，在交替地配置有线状的p型柱区域PC1和线状的n型柱区域NC1的矩形区域之中，中央部的单元区域CR的外周区域成为中间区域TR。因此，沿着中间区域TR的在Y方向上延伸的边(图3的左右的边)，交替地配置有线状的p型柱区域PC1和线状的n型柱区域NC1。另外，沿着中间区域TR的在X方向上延伸的边(图3的上下的边)交替地配置有从单元区域CR延伸的线状的p型柱区域PC1和线状的n型柱区域NC1的各自的端部。
像这样，中间区域TR中的p型柱区域PC1和n型柱区域NC1周期性地配置而成的构造体(外延层EPS)是与单元区域CR中的p型柱区域PC1和n型柱区域NC1周期性地配置而成的构造体(外延层EPS)相同的构成。
栅极引出部GPU隔着栅极绝缘膜GOX配置于外延层EPS。在该栅极引出部GPU的下方也配置有沟道区域CH。并且，以覆盖该栅极引出部GPU的上表面及两侧的侧壁的方式配置有层间绝缘膜IL，在该层间绝缘膜IL的一部分形成有使栅极引出部GPU的上表面的一部分露出的开口部。另外，作为栅极引出部GPU，与栅电极GE相同地，例如能够使用多晶硅膜。
然后，在包含开口部的层间绝缘膜IL上配置有栅极引出电极GPE。作为栅极引出电极GPE，与源电极SE相同地，例如能够使用由钛钨膜构成的阻挡导体膜与在其上部的由铝膜构成的主导体膜这两者的层叠膜。
在此，栅极引出部GPU与多个栅电极GE电连接，施加于栅极引出电极GPE的栅极电压经由栅极引出部GPU分别施加于多个栅电极GE。
在外延层EPS的上部形成有从单元区域CR延伸的沟道区域CH。以被该沟道区域CH包围于内的方式配置有源极引出区域SPR。源极引出区域SPR与源极区域SR相同地，由例如导入有磷(P)或砷(As)等n型杂质的半导体区域构成。
以覆盖上述沟道区域CH上的方式，在外延层EPS的上表面上配置有层间绝缘膜IL，在该层间绝缘膜IL上，以使源极引出区域SPR露出的方式形成有开口部。
并且，在包含开口部的层间绝缘膜IL上配置有源极引出电极SPE。作为源极引出电极SPE，与源电极SE相同地，例如能够使用由钛钨膜构成的阻挡导体膜和在其上部的由铝膜构成的主导体膜这两者的层叠膜。
在中间区域TR中，也以将栅极引出电极GPE及源极引出电极SPE局部覆盖的方式配置有由氧化硅膜构成的表面保护膜PAS，栅极引出电极GPE的一部分区域及源极引出电极SPE的一部分区域从表面保护膜PAS露出。
(3)周边区域PER的构造
如图2所示那样，在周边区域PER形成有场板电极(也称为电极、虚设电极)FFP。
场板电极FFP配置于半导体衬底1S上的外延层EPS上。
在该周边区域PER中，也周期性地配置有p型柱区域PC3和n型柱区域NC3。其中，在周边区域PER中，配置有螺旋状的p型柱区域PC3和螺旋状的n型柱区域NC3。螺旋状为一笔画成的图形。
即，如图3所示那样，p型柱区域PC3从划分出中间区域TR的矩形形状的区域的角部(起点、原点)Ca以包围中间区域TR的方式配置有第1周p型柱，以与该第1周的p型柱连续，且包围第1周的p型柱的方式配置有第2周p型柱。而且，以与该第2周p型柱连续，包围第2周p型柱的方式，配置有第3周p型柱。像这样，以包围第n-1周的p型柱的方式配置有第n周p型柱，中间区域TR由n周螺旋状的p型柱包围。在图3中，示出了从第1周至第9周的p型柱(n＝9)。
第n-1周柱与第n周p型柱之间的间隔是固定的，例如，p型柱区域PC3之间的间隔与n型柱区域NC3的宽度(X方向的尺寸)对应。p型柱区域PC3之中，第n-1周p型柱与第n周p型柱之间成为n型柱区域NC3。因此，n型柱区域NC3也将角部Ca与第2周的p型柱之间的点Cb作为起点，以包围第1周的p型柱的方式，沿第1周p型柱配置有第1周n型柱，与该第1周n型柱连续，以包围第2周p型柱的方式，沿第2周p型柱配置有第2周的n型柱。而且，与该第2周的n型柱连续，以包围第3周p型柱的方式，沿第3周p型柱配置有第3周n型柱。像这样以包围第n周p型柱的方式，沿第n周p型柱配置第n周n型柱。在图3中，示出了从第1周至第8周的n型柱(n＝8)。
例如，在此，将p型柱区域PC3的宽度及深度(Z方向的尺寸)与n型柱区域NC3的宽度及深度(Z方向的尺寸)设计为相同。另外，分别将p型柱区域PC3的宽度及深度(Z方向的尺寸)和n型柱区域NC3的宽度及深度(Z方向的尺寸)与p型柱区域PC1的宽度(X方向的尺寸)及深度(Z方向的尺寸)和n型柱区域NC1的宽度(X方向的尺寸)及深度(Z方向的尺寸)设计成相同。
n型柱区域NC3为螺旋状的柱形形状，由导入有磷(P)或者砷(As)等n型杂质的半导体区域(外延层)构成。n型柱区域NC3的n型杂质浓度为例如3.0×1015/cm3。
p型柱区域PC3为螺旋状的柱形形状，由导入有硼(B)等p型杂质的半导体区域构成。p型柱区域PC1的p型杂质浓度为例如3.0×1015/cm3。
像这样，即使采用由螺旋状的p型柱区域PC3和n型柱区域NC3将中间区域TR包围的构造体(外延层EPS)，也成为在X方向及Y方向上交替地周期性地配置p型柱区域PC3和n型柱区域NC3。
在像这样的通过螺旋状的p型柱区域PC3和n型柱区域NC3而将周边区域PER包围的构造体(外延层EPS)上形成有场板电极FFP(图2)。作为场板电极FFP，与栅电极GE相同地，例如可以使用多晶硅膜。场板电极FFP上通过层间绝缘膜IL覆盖。在层间绝缘膜IL上配置有由氧化硅膜构成的表面保护膜PAS。像这样，通过设置场板电极FFP，能够缓和电场集中，使耐压提高。
场板电极FFP例如配置在p型柱区域PC3与n型柱区域NC3的边界的上方，与p型柱区域PC3和n型柱区域NC3相同地螺旋状地配置(参照图28)。
通过在上述那样的p型柱区域(PC1)和n型柱区域(NC1)周期性地配置而成的构造体(超结构造)的主表面上配置功率MOSFET，能够在确保高耐压的同时减少导通电阻。
例如，在不采用超结构造，而在n型的外延层的主表面配置有功率MOSFET的情况下，降低外延层的杂质浓度，使形成于外延层的耗尽层延伸，从而有确保耐压的需要。
由此，为了实现高耐压，需要增厚低杂质浓度的外延层的厚度。另一方面，当增厚低杂质浓度的外延层时，功率MOSFET的导通电阻变高。即，在功率MOSFET中，耐压的提高和导通电阻的降低具有此消彼长(trade off)的关系。
与此相对的，在p型柱区域(PC1)和n型柱区域(NC1)周期性地配置而成的构造体(超结构造)的主表面配置了功率MOSFET的情况下，耗尽层从p型柱区域(PC1)与n型柱区域(NC1)之间的边界区域，即从沿纵向(Z方向)延伸的pn结开始，沿横向延伸。因此，在超结构造的功率MOSFET中，即使为了降低导通电阻而提高成为电流通路的n型柱区域NC1的杂质浓度，也由于耗尽层从沿纵向(Z方向)延伸的pn结横向扩展，所以能够确保耐压。
像这样，由于采用p型柱区域(PC1)和n型柱区域(NC1)周期性地配置的构造，所以能够在确保高耐压的同时降低导通电阻。
另外，不仅是单元区域CR，在中间区域TR及周边区域PER中，也周期性地配置p型柱区域(PC1、PC3)和n型柱区域(NC1、NC3)，由此，能够以包围单元区域CR的方式使耗尽层扩展，所以能够使耐压进一步提高。
并且，在本实施方式中，由于将周边区域PER的p型柱区域PC3和n型柱区域NC3螺旋状地配置，所以如随后详细地说明那样，能够缓和电场集中，并使耐压提高。
此外，形成于单元区域CR、中间区域TR及周边区域PER的部件不限于上述，也可以配置其他部件。例如，除了周边区域PER的p型柱区域PC3以外，也可以设置保护环等。
[制法说明]
接着，参照图4～图17说明本实施方式的半导体器件的制造方法，并且使本实施方式的半导体器件的构成更明确。图4～图17是表示本实施方式的半导体器件的制造工序的剖视图或者俯视图。本实施方式的半导体器件使用被称为所谓“沟槽填充(trench-fill)法”的方法制造。在本实施方式的半导体器件中，单元区域CR及中间区域TR的pn结的耐压为例如600V～650V左右，周边区域PER的pn结的耐压为700V～750V左右。
首先，如图4所示那样，准备在主表面(表面、上表面)上形成有由n型半导体层构成的外延层EPI的半导体衬底1S。例如半导体衬底1S通过将磷(P)或者砷(As)等n型杂质导入到单结晶硅中而形成。另外，外延层EPI的n型杂质浓度为例如3.4×1015/cm3左右，外延层EPI的厚度为例如40μm～50μm左右。
接着，如图5所示那样，在外延层EPI上形成光致抗蚀剂膜PR，进行曝光、显影。由此，在外延层EPI上的n型柱区域(NC1、NC3)的形成区域形成有光致抗蚀剂膜PR。即，在单元区域CR及中间区域TR形成有线状的光致抗蚀剂膜PR，在周边区域PER形成有螺旋状的光致抗蚀剂膜PR。换言之，p型柱区域(PC1、PC3)的形成区域处的外延层EPI露出。即，在单元区域CR及中间区域TR中形成有线状的外延层EPI的露出部，在周边区域PER中形成有螺旋状的外延层EPI的露出部。此外，单元区域CR(包含中间区域TR)与周边区域PER的曝光(标线片的转印)既可以进行一次，也可以按每个区域独立地进行。
接着，将光致抗蚀剂膜PR作为掩模而蚀刻外延层EPI。由此，p型柱区域(PC1、PC3)的形成区域处的外延层EPI被除去，形成沟槽(也称为Trench，DT1、DT3)。接着，如图6所示那样，通过灰化(ashing)等除去光致抗蚀剂膜PR。像这样，将如下工序称为图案化：将通过曝光、显影而加工成所希望的形状的光致抗蚀剂膜，或者硬掩模膜等作为掩模进行蚀刻，从而将下层的膜加工成所希望的形状。
在此，如图6及图7所示那样，将形成于单元区域CR及中间区域TR的外延层EPI的沟槽作为DT1，将形成于周边区域PER的外延层EPI的沟槽作为DT3。沟槽DT1为线状，沟槽DT3为螺旋状(图7)。
例如，沟槽DT1的宽度(X方向的尺寸)及深度(Z方向的尺寸)分别为2～5μm、40～60μm左右。并且，残留于沟槽DT1间的外延层EPI成为线状的n型柱区域NC1。例如，n型柱区域NC1的宽度(X方向的尺寸)及深度(Z方向的尺寸)分别为2～5μm、40～60μm左右。
另外，沟槽DT3的宽度及深度(Z方向的尺寸)分别为2～5μm、40～60μm左右。并且，残存于沟槽DT3间的外延层EPI成为螺旋状的n型柱区域NC3。例如，n型柱区域NC3的宽度及深度(Z方向的尺寸)分别为2～5μm、40～60μm左右。
接着，如图8所示那样，通过埋入外延生长法，在沟槽DT1、DT3的内部及外延层EPI上形成p型的外延层EP。即，使外延层EP从沟槽DT1、DT3的底面、侧壁(侧面)生长，埋入沟槽DT1、DT3的内部。此时，外延层EP也在位于沟槽间的外延层EPI上及沟槽DT1、DT3被埋入后的上部生长。在此，由于沟槽DT3为螺旋状，所以外延层EP从在X方向上延伸的侧面和在Y方向上延伸的侧面的双方生长，但由于沟槽DT3为具有角部的螺旋状，所以能够精度良好地埋入外延层EP。详细后述(参照图19、图20)。
接着，如图9所示那样，通过使用CMP(Chemical Mechanical Polishing:化学机械研磨)法等将沟槽DT1、DT3上部的外延层EP除去，而在沟槽DT1、DT3的内部埋入外延层EP。由此，形成线状的p型柱区域PC1和螺旋状的p型柱区域PC3。另外，换言之，形成由多个p型柱区域PC1、p型柱区域PC3、多个n型柱区域NC1及n型柱区域NC3构成的外延层EPS。
通过以上的工序，在单元区域CR及中间区域TR中，形成线状的p型柱区域PC1和线状的n型柱区域NC1沿X方向交替地周期性地配置而成的构造体，在周边区域PER中，形成包围中间区域TR的由螺旋状的p型柱区域PC3和n型柱区域NC3构成的构造体(图10)。
接着，在外延层EPS的主表面形成功率MOSFET、栅极引出部GPU、栅极引出电极GPE、源极引出区域SPR、源极引出电极SPE及场板电极FFP等。
例如，如图11所示那样，使用光刻法技术及蚀刻技术，形成在沟道区域CH的形成区域具有开口部的掩模膜。接着，将该掩模膜作为掩模，注入杂质离子，从而形成沟道区域CH。例如，作为杂质离子，注入硼(B)等p型杂质离子。由此，能够形成成为沟道区域CH的p型半导体区域。
接着，除去上述掩模膜，在外延层EPS上形成栅极绝缘膜GOX，进一步在该栅极绝缘膜GOX上形成导体膜PF1。例如，对外延层EPS的表面进行热氧化，从而形成作为栅极绝缘膜GOX的氧化硅膜。接着，在氧化硅膜上使用CVD法等而堆积多晶硅膜。作为栅极绝缘膜GOX，也可以代替上述氧化硅膜，使用氧化铪膜等介电常数比氧化硅膜高的高介电常数膜。另外，也可以通过CVD法等形成栅极绝缘膜GOX。
接着，如图12所示那样，在n型柱区域NC1上形成栅电极GE。另外，在中间区域TR形成栅极引出部GPU。另外，在螺旋状的p型柱区域PC3与n型柱区域NC3的pn结上形成场板电极FFP。例如，在导体膜PF1上形成覆盖栅电极GE的形成区域、栅极引出部GPU的形成区域及场板电极FFP的形成区域的光致抗蚀剂膜，将该光致抗蚀剂膜作为掩模，来蚀刻导体膜PF1。由此，能够形成栅电极GE及场板电极FFP。例如，如图13所示那样，栅电极GE与n型柱区域NC1相同地形成为线状，栅极引出部GPU以与多个栅电极GE电连接的方式形成。另外，场板电极FFP形成为螺旋状。
接着，如图14所示那样，形成源极区域SR及源极引出区域SPR。例如，由光致抗蚀剂膜覆盖周边区域PER及中间区域TR的除了源极引出区域SPR的形成区域以外的区域，将该光致抗蚀剂膜及单元区域CR的栅电极GE作为掩模，注入n型杂质离子。例如，作为杂质离子，注入磷(P)或者砷(As)等n型杂质离子。由此，能够在单元区域CR的栅电极GE间形成成为源极区域SR的n型半导体区域。另外，能够在中间区域TR形成成为源极引出区域SPR的n型半导体区域。形成于单元区域CR的多个源极区域SR与形成于中间区域TR的源极引出区域SPR电连接。
接着，形成覆盖栅电极GE、栅极引出部GPU及场板电极FFP的层间绝缘膜IL。例如，在栅电极GE等之上通过CVD法堆积氧化硅膜。接着，在层间绝缘膜IL上形成在主体接触区域BC的形成区域、栅极引出部GPU上及源极引出区域SPR上具有开口部的光致抗蚀剂膜。接着，将该光致抗蚀剂膜作为掩模，通过蚀刻位于单元区域CR的相邻栅电极GE间的源极区域SR上的层间绝缘膜IL而形成开口部。此时，以开口部的底部比外延层EPS的表面低的方式进行过蚀刻。由此，源极区域SR从开口部的底部的侧壁露出。另外，通过蚀刻中间区域TR的栅极引出部GPU上及源极引出区域SPR的层间绝缘膜IL而形成开口部。
接着，形成覆盖中间区域TR及周边区域PER的光致抗蚀剂膜，将该光致抗蚀剂膜及层间绝缘膜IL作为掩模而注入杂质离子，从而形成主体接触区域BC。例如，作为杂质离子，注入硼(B)等p型杂质离子。由此，能够形成成为主体接触区域BC的p型半导体区域。主体接触区域BC位于源极区域SR的中央部，其底部到达沟道区域CH。并且，主体接触区域BC的杂质浓度比沟道区域CH的杂质浓度高。
接着，如图15所示那样，形成源电极SE、栅极引出电极GPE及源极引出电极SPE。例如，在包含主体接触区域BC、栅极引出部GPU及源极引出区域SPR上的层间绝缘膜IL上形成金属膜。例如，通过溅射法等形成由钛钨膜与其上部的铝膜构成的层叠膜。接着，将金属膜图案化，从而形成源电极SE、栅极引出电极GPE及源极引出电极SPE。单元区域CR的源电极SE与源极区域SR和主体接触区域BC电连接。中间区域TR的栅极引出电极GPE与栅极引出部GPU电连接。另外，中间区域TR的源极引出电极SPE与源极引出区域SPR电连接。
接着，如图16及图17所示那样，以覆盖源电极SE、栅极引出电极GPE及源极引出电极SPE的方式形成表面保护膜PAS。然后，将表面保护膜PAS图案化，从而使源电极SE的一部分区域、栅极引出电极GPE的一部分区域、源极引出电极SPE的一部分区域露出。该露出部成为外部连接区域(例如，栅极焊盘、源极焊盘)。
接着，从与半导体衬底1S的主表面相反侧的背面研磨半导体衬底1S，将半导体衬底1S薄膜化之后，在半导体衬底1S的背面形成漏电极DE(参照图17)。例如，将半导体衬底1S的背面侧作为上表面，通过溅射法或者蒸镀法形成金属膜。由此，能够形成由金属膜构成的漏电极DE。
通过以上的工序，能够形成本实施方式的半导体器件。
如本实施方式那样，使用沟槽填充法，在形成有p型柱区域(PC1、PC3)及n型柱区域(NC1、NC3)的情况下，能够缩小p型柱区域(PC1、PC3)与n型柱区域(NC1、NC3)之间的间隔，能够降低导通电阻，确保耐压。
即，为了降低导通电阻，希望提高作为电流通路的n型柱区域的n型杂质浓度。然而，当提高n型柱区域的n型杂质浓度时，耗尽层向n型柱区域的延伸变小。因此，为了使n型柱区域整体耗尽化，需要将n型柱区域的宽度变窄。通过沟槽填充法，能够容易地应对p型柱区域(PC1、PC3)及n型柱区域(NC1、NC3)的精细化。尤其是，即使是反复形成深宽比为12以上的精细的沟槽的情况，也能够精度良好地埋入沟槽，能够形成n型或者p型的柱区域。深宽比是指沟槽的深度/宽度。
另一方面，作为形成n型或者p型的柱区域的方法，具有多层外延法(multiepitaxial)。在该方法中，反复进行基于外延生长法的n型层的形成和基于离子注入法的p型层的形成，形成由多层n型层构成的n型柱区域和由多层p型层构成的p型柱区域。在这种情况下，由于通过离子注入的杂质离子沿横向扩散，所以难以将p型柱区域与n型柱区域之间的间隔形成得窄且均匀。尤其是，在p型柱区域的深宽比大的情况下，由于深位置处的横向上的扩散变大，所以将p型柱区域与n型柱区域之间的间隔形成得窄且均匀变得越来越困难。
像这样，根据“沟槽填充法”，与“多层外延法”相比较，能够将p型柱区域与n型柱区域之间的间隔进一步变窄(例如，使p型的柱区域的深宽比为12以上)。由此，能够降低导通电阻，使耐压提高。另外，根据“沟槽填充法”，与“多层外延法”相比在生产率方面也是有优势的。
以上，根据通过构造说明及制法说明而进行了详细的说明的本实施方式的半导体器件，由于将周边区域PER的p型柱区域PC3和n型柱区域NC3螺旋状地配置，所以能够缓和电场集中，使耐压提高。
图18的(A)及(B)是表示比较例1及比较例2的半导体器件的构成的俯视图。
在图18的(A)所示的比较例1中，在周边区域PER中，p型柱区域PC3及n型柱区域NC3配置为在X方向上延伸的线状或者在Y方向上延伸的线状。p型柱区域PC3之间成为n型柱区域NC3。
根据这样的p型柱区域PC3的布局，产生在X方向上延伸的线状的p型柱区域PC3与在Y方向上延伸的线状的p型柱区域PC3的接近位置(角落部、接缝)。确认出电场容易集中在像这样的位置，容易形成过热点(hot spot)。这是由于认为在上述位置中，从pn结沿横向延伸的耗尽层容易成为不均匀。尤其是，在设计阶段的不一致或产生了基于制造偏差的尺寸变动的情况下，存在p型柱区域PC3间变得更宽而引起耐压裕度(margin)降低的可能性。
在如图18的(B)所示的比较例2中，在周边区域PER中，多层地形成有包围中间区域TR的p型柱区域PC3。p型柱区域PC3之间成为n型柱区域NC3。根据这样的p型柱区域PC3的布局，由于成为将p型柱区域PC3的接近位置(角落部，接缝)连接起来的形状，所以能够避免基于过热点的耐压裕度的降低。然而，由于通过单独的p型柱区域PC3而将中间区域TR包围，且各周的p型柱闭合(n型柱也相同)，所以具有各周的柱的电位差变大的趋势(参照图22)，在局部地施加了高电位的情况下，例如，具有因比设计值低的值而产生故障(breakdown)等导致耐压裕度降低的可能性。
另外，如图19所示那样，在包围中间区域TR的p型柱区域PC3中，也能够将其角部圆弧化而配置。图19及图20是表示比较例3的半导体器件的构成的俯视图。
如图19所示那样，在将p型柱区域PC3的角部圆弧化的情况下，在圆弧化的位置，容易产生外延层EP的埋入不良。即，沟槽DT3具有在X方向上延伸的侧面和在Y方向上延伸的侧面。如图20所示那样，该侧面为面(100)或者面(110)。例如，如图20的(A)所示那样，在将由使面(100)露出的侧面构成的角部圆弧化的情况下，面(110)在圆弧化的位置露出。另外，如图20的(B)所示那样，在将由使面(110)露出的侧面构成的角部圆弧化的情况下，面(100)在圆弧化的位置露出。像这样，在通过外延生长法(结晶生长法)从具有不同的面方位的侧面使外延层EP生长的情况下，基于面方位而使生长速度不同。因此，在圆弧化的位置生长速度变小的情况下，产生埋入不良，相反的，在生长速度变大的情况下，在生长面与沟槽DT3的侧壁之间的接合部中，产生位移等的缺陷。
与此相对的，在本实施方式中，由于将沟槽DT3设为具有角部的螺旋状(参照图7)，使在X方向上延伸的侧面和在Y方向上延伸的侧面由例如面(100)或者面(110)构成，所以能够使外延层EP的埋入特性提高。换言之，由于在X方向上延伸的侧面及在Y方向上延伸的侧面与面(100)或者面(110)对应，所以能够使外延层EP的埋入特性提高。
在此，与面(100)或者面(110)对应的侧面称为使用描绘成面(110)或者面(110)的标线片的图案而形成的侧面。在这种情况下，与标线片的图案对应地，在X方向上延伸的侧面及在Y方向上延伸的侧面成为面(100)或面(110)。其中，在现实中，由蚀刻偏移等导致的蚀刻后的沟槽DT3的侧面能够由大致面(100)或者大致面(110)构成。换言之，也存在包含面(100)或者面(110)以外的面的情况。本实施方式并没有排除像这样包含面(100)或者面(110)以外的面的情况。
图21是表示本实施方式的半导体器件及比较例的耐压和浓度的关系的曲线图。横轴表示p型柱区域的浓度(Pepi浓度)，纵轴表示耐压(BVDSS、pn结的耐压)。3.4E+15表示3.4×1015。
在图21所示的曲线图中，(a)是比较例1的半导体器件(参照图18的(A))，(b)是本实施方式的半导体器件(参照图2、图3)，(c)是比较例2的半导体器件(参照图18的(B))，(d)是本实施方式的半导体器件，示出没有形成场板电极的半导体器件的情况。
关于(a)～(d)的曲线图，耐压的峰值(最高值)，在曲线(a)中是660V，在曲线(b)是680V，在曲线(c)是670V左右。像这样，能够确认出在本实施方式中与比较例1、2的情况相比，耐压提高。尤其是，在低浓度侧的耐压提高。
另外，曲线(b)与曲线(a)和曲线(c)相比较，峰值附近的曲率小。即，耐压的降低程度小。这是表示即使在p型柱区域的浓度由于制造偏差等变化的情况下，也能够在大范围的浓度区域维持高耐压。例如，在曲线(a)中，对于耐压600V，只有0.6×1015cm-3左右的浓度裕度(margin)，在曲线(b)中，具有0.9×1015cm-3左右的浓度裕度。
另外，从曲线(b)与曲线(c)的比较得知，关于p型柱区域，与设为“多个环状构造”相比，设为“螺旋构造”的特性更好。即，与曲线(c)相比较，曲线(b)的耐压的峰值(最高值)也提高，或者，峰值附近的曲率变小。
这能够研究得出：通过将p型柱区域PC3(n型柱区域NC3)设为螺旋状地配置，维持了p型柱区域PC3(n型柱区域NC3)的连续性，所以电场朝向外周部阶段地缓和，进一步提高了耐压。图22是示意性地表示周边区域PER的距中间区域TR侧的距离D与耐压BVds之间的关系的曲线图。研究出在将p型柱区域PC3螺旋状地配置的本实施方式的情况下，距离D与耐压BVds之间的关系如实线所示那样成为直线，与之相对，研究出在配置了多个环状的p型柱区域的比较例2的情况下，每个环状的p型柱区域均产生电位差，成为虚线表示那样的阶梯状的曲线。这样，通过螺旋状地配置p型柱区域PC3，电场朝向外周部阶段地被缓和，耐压进一步提高。
另外，关于p型柱区域，与设为“多个环状构造”相比，设为“螺旋构造”能够缓和在埋入外延层EP时的内部应力。例如，在通过外延层EP埋入“多个环状构造”的沟槽的情况下，会担心生长层在角部碰撞，层中的应力变高。与此相对的，在通过外延层EP埋入“螺旋构造”的沟槽的情况下，由于沟槽连续地连接，换言之，沟槽没有封闭，所以层中的应力被缓和。因此，与设为“多个环状构造”相比，设为“螺旋构造”能够使外延层EP的埋入特性提高。
另外，从曲线(b)与曲线(d)的比较得知，在不具有场板电极的情况下，耐压降低。如上述那样，场板电极是实现了电场缓和的作用的电极，所以通过电场缓和，耐压提高。另外，得知浓度裕度提高。从这一点来看也支持上述研究(考察)的正确性。另外，关于曲线(d)以外的曲线(a)～(c)均为具有场板电极的情况下的数据。
像这样，在本实施方式中，由于将周边区域PER的p型柱区域和n型柱区域螺旋状地配置，所以能够缓和电场集中，使耐压提高。另外，能够使浓度裕度提高。
(实施方式2)
在本实施方式中，关于各种应用例进行说明。另外，对与实施方式1等相同的部位标注相同或者相关的附图标记，省略其重复说明。
(应用例1)
在实施方式1(图3)中，在单元区域CR及中间区域TR配置线状的p型柱区域PC1，在周边区域PER配置螺旋状的p型柱区域PC3，也可以将中间区域TR的p型柱区域设为螺旋状。
图23是表示本实施方式的应用例1的半导体器件的构成的俯视图。除了中间区域TR的p型柱区域及n型柱区域的构成以外，与实施方式1是相同的。
如图23所示那样，在本应用例中，在单元区域CR中，交替地配置有线状的p型柱区域PC1和线状的n型柱区域NC1。并且，在中间区域TR及周边区域PER中，配置有螺旋状的p型柱区域PC3和螺旋状的n型柱区域NC3。
具体地说，如图23所示那样，在中间区域TR中，从划分出单元区域CR的矩形形状的区域的角部以包围单元区域CR的方式配置有第1周的p型柱，与该第1周的p型柱连续，以包围第1周的p型柱的方式配置有第2周p型柱。像这样，在图23中，在中间区域TR配置有第1周及第2周的p型柱。
并且，在周边区域PER中，以与上述第2周的p型柱连续，包围第2周的p型柱的方式配置有第3周的p型柱，以与该第3周的p型柱连续，包围第3周的p型柱的方式配置有第4周的p型柱。像这样，在图23中，在周边区域PER中配置有从第3周至第11周的p型柱。此外，p型柱区域PC3之间成为n型柱区域(NC3)。
另外，本应用例的半导体器件将形成沟槽(DT3)时所使用的标线片的图案以与上述p型柱区域PC1及p型柱区域PC3的形状对应的方式改变，能够通过与实施方式1相同的工序形成。
像这样，即使在中间区域TR配置螺旋状的p型柱区域PC3(n型柱区域NC3)，也能够起到与实施方式1相同的效果。
(应用例2)
在实施方式1(图3)中，将划分出中间区域TR的矩形形状的区域的角部(Ca)作为起点，以从此开始包围中间区域TR的方式配置第1周的p型柱，也可以改变起点。在本应用例中，除了螺旋状的p型柱区域PC3的起点S以外，与实施方式1相同。
图24是用于说明本实施方式的应用例2的半导体器件的构成的俯视图。在图24的(A)中，与实施方式1相同地将角部作为起点。具体地说，将划分出单元区域CR的矩形形状的区域的角部作为起点S，以从此开始包围单元区域CR的方式配置第1周的p型柱。此外，由于中间区域TR既可以作为单元区域CR的一部分，另外，也可以作为周边区域PER的一部分，所以在此省略其显示(关于图25～图29也是相同的)。
与此相对的，在图24的(B)中，不将角部设为起点，将起点S以与矩形形状的单元区域CR的在Y方向上延伸的边(图24的(B)中的上方的边)的中途的位置对应的方式配置。换言之，将起点S以与单元区域CR的最外部的p型柱区域PC1的中途的位置对应的方式配置。
像这样，通过使起点S从单元区域CR的角部错开(远离)，能够将过热点产生的位置和破坏位置引导至影响更小的位置。
在角部，与直线部相比较，从pn结沿横向延伸的耗尽层容易变不均匀。因此，认为与直线部相比角部耐压低。另外，认为在角部，在现实中产生了过热点或破坏的情况下，容易成为致命的不良。
因此，通过使螺旋状的p型柱区域PC3的起点S从单元区域CR的角部错开(远离)，即使在施加了设想以外的过电压的情况下，也能够将击穿时的破坏位置向更稳定的位置引导，能够减少致命的不良的产生。当然，在本应用例中，也能够起到与实施方式1相同的效果。
另外，本应用例的半导体器件将形成沟槽DT3时所使用的标线片的图案以与上述p型柱区域PC3的形状对应的方式改变，能够通过与实施方式1相同的工序形成。
另外，在本实施方式中，将矩形形状的单元区域CR的在Y方向上延伸的第1边(图24的(B)中的上方的边)的中途的位置作为起点S，但也可以将第2边以后的边的中途的位置作为起点。
(应用例3)
在应用例2(图24)中，使p型柱区域PC3的起点S从单元区域CR的角部错开，但也可以在通过使起点S错开而形成的区域中形成虚设p型柱区域DC。在本应用例中，除了虚设p型柱区域DC以外，与应用例2是相同的。
图25表示本实施方式的应用例3的半导体器件的构成的俯视图。如图25所示那样，在本应用例中，与应用例2的情况相同，在周边区域中，将从划分出单元区域CR的矩形形状的区域的角部错开的位置作为起点S，以包围单元区域CR的方式配置有第1周p型柱，与该第1周的p型柱连续，以包围第1周的p型柱的方式配置有第2周的p型柱。在这种情况下，第1周的p型柱的第1边从矩形形状的单元区域CR的在Y方向上延伸的边(图25中的上方的边)的中途向Y方向延伸。另外，第1周的p型柱的第2边沿着矩形形状的单元区域CR的在X方向上延伸的边(图25中的右方的边)延伸。另外，第1周的p型柱的第3边沿着矩形形状的单元区域CR的在Y方向上延伸的边(图25中的下方的边)延伸。另外，第1周的p型柱的第4边沿着矩形形状的单元区域CR的在Y方向上延伸的边(图25中的左方的边)延伸。因此，第1周的p型柱的第1边比第3边短。
另外，在本应用例中，在从矩形形状的单元区域CR的角部到p型柱区域PC3的起点S之间，设置有虚设p型柱区域DC。p型柱区域PC3的起点S位于矩形形状的单元区域CR的在Y方向上延伸的边(图24的(A)中的上方的边)的中途。
像这样，通过设置虚设p型柱区域DC，耗尽层也从通过虚设p型柱区域DC形成的pn结沿横向延伸。由此，能够使在虚设p型柱区域DC的附近的耐压提高。当然，在本应用例中，也能够起到与实施方式1相同的效果。
另外，本应用例的半导体器件将在形成沟槽(DT3)时所使用的标线片的图案以与上述p型柱区域PC3的形状对应的方式改变，能够通过与实施方式1相同的工序形成。
(应用例4)
在实施方式1(图3)中，将周边区域PER的p型柱区域PC3设为螺旋状，使第n-1周的p型柱与第n周的p型柱之间的间隔均匀，也可以改变第n-1周的p型柱与第n周的p型柱之间的间隔。在本应用例中，除了p型柱区域PC3的第n-1周的p型柱与第n周的p型柱之间的间隔以外，与实施方式1相同。
图26的(A)是用于说明本实施方式的应用例4的半导体器件的构成的俯视图。图26的(B)是表示本实施方式的应用例4的半导体器件的耐压与浓度的关系的曲线图。横轴表示p型柱区域的浓度(Pepi浓度)，纵轴表示耐压(BVDSS，pn结的耐压)。
图26的(A)所示的p型柱区域PC3为螺旋状，第n-1周的p型柱与第n周的p型柱之间的间隔(a、e、i)不同。在此，具有a＜e＜i的关系。
具体来说，p型柱区域PC3从划分出单元区域CR的矩形形状的区域的角部(起点)以包围单元区域CR的方式配置有第1周的p型柱，与该第1周的p型柱连续，以包围第1周的p型柱的方式配置有第2周的p型柱。并且，第1周的p型柱与第2周的p型柱之间的间隔为a，是均匀的。另外，在图26的(A)中，具有a＝b＝c＝d的关系。
进而，与上述第2周的p型柱连续，以包围第2周的p型柱的方式配置有第3周的p型柱。并且，第2周的p型柱与第3周的p型柱之间的间隔为e，是均匀的。另外，在图26的(A)中，具有e＝f＝g＝h的关系。
进而，与上述第3周的p型柱连续，以包围第3周的p型柱的方式配置有第4周的p型柱。并且，第3周的p型柱与第4周的p型柱之间的间隔为i，是均匀的。另外，在图26的(A)中，具有i＝j＝k＝l的关系。
像这样，关于第1周～第n周的p型柱，也可以以按柱的周次使柱之间的间隔变大的方式配置。
像这样，通过将第1周～第n周的p型柱间隔(节距)设为可变，能够按周边区域PER的位置平衡性良好地调整耐压。另外，能够平衡性良好地调整单元区域CR与周边区域PER的耐压。例如，在单元区域CR的内部或在靠近单元区域CR的周边区域PER的内侧，缩小p型柱间距，并随着从单元区域CR离开而增大p型柱间距，由此能够平衡性良好地调整耐压。
另外，在本应用例中，关于第n-1周的p型柱与第n周的p型柱之间的间隔(a、e、i)，说明了a＜e＜i的情况，但例如，也可以设为a＝e＜i，或者设为a＞e＞i。
另外，当然，在本应用例中，也能够起到与实施方式1相同的效果。
另外，本应用例的半导体器件将在形成沟槽(DT3)时所使用的标线片的图案以与上述p型柱区域的形状对应的方式改变，能够通过与实施方式1相同的工序形成。
如图26的(B)所示那样，通过改变第n-1周的p型柱与第n周的p型柱之间的间隔，能够平衡性良好地调整周边区域PER的耐压。曲线(a)表示单元区域的耐压平衡。p型柱区域与n型柱区域的宽度之比(P/N)为5/6。曲线(b)表示周边区域的耐压平衡。p型柱区域与n型柱区域的宽度之比(P/N)为5/6。曲线(c)表示周边区域的耐压平衡。p型柱区域与n型柱区域的宽度之比(P/N)为5/6、5.9、5.8、5.7。
(应用例5)
在应用例4(图26的(A))中，关于第1周～第n周的p型柱，按柱的周次改变柱间的间隔，也可以将各周的p型柱的角部作为起点而改变间隔。
图27是用于说明本实施方式的应用例5的半导体器件的构成的俯视图。图27所示的p型柱区域PC3为螺旋状，在周边区域中，将划分出单元区域CR的矩形形状的区域的角部作为起点，以包围单元区域CR的方式配置有第1周的p型柱，与该第1周的p型柱连续，以包围第1周的p型柱的方式配置有第2周的p型柱。并且，第1周的p型柱的第1边沿着矩形形状的单元区域CR的在Y方向上延伸的边(图27中的上方的边)在Y方向上延伸，第2边沿着矩形形状的单元区域CR的在X方向上延伸的边(图27中的右方的边)延伸。另外，第3边沿着矩形形状的单元区域CR的在Y方向上延伸的边(图27中的下方的边)延伸，第4边沿着矩形形状的单元区域CR的在X方向上延伸的边(图27中的左方的边)延伸。并且，第2周的p型柱的第1边沿第1周的p型柱的第1边在Y方向上延伸。第2周的p型柱的第1边与第1周的p型柱的第1边之间的间隔为a。另外，第2周的p型柱的第2边沿着第1周的p型柱的第2边在X方向上延伸。第2周的p型柱的第2边与第1周的p型柱的第2边之间的间隔为b，具有b＞a的关系。另外，第2周的p型柱的第3边沿着第1周的p型柱的第3边在Y方向上延伸。第2周的p型柱的第3边与第1周的p型柱的第3边之间的间隔为c，具有c＞b＞a的关系。另外，第2周的p型柱的第4边沿着第1周的p型柱的第4边在X方向上延伸。第2周的p型柱的第4边与第1周的p型柱的第4边之间的间隔为d，具有d＞c＞b＞a的关系。
像这样，也可以将各周的p型柱的角部作为起点，改变各周的p型柱的对应的边的间隔。像这样，通过将p型柱间隔(节距)设为可变，能够按周边区域PER的位置平衡性良好地调整耐压。另外，能够平衡良好地调整单元区域CR与周边区域PER的耐压。
另外，在本应用例中，关于p型柱间隔(节距，a～h)，说明了间隔依次变大的例子(a＜b＜c＜d＜e＜f＜g＜h)，但例如，也可以设为a＝b＜c＝d＜e＝f＜g＝h，或者设为a＞b＞c＞d＞e＞f＞g＞h。
另外，当然，在本应用例中，也能够起到与实施方式1相同的效果。
另外，本应用例的半导体器件将形成沟槽(DT3)时所使用的标线片的图案以与上述p型柱区域的形状对应的方式改变，能够通过与实施方式1相同的工序形成。
(应用例6)
在本应用例中，关于场板电极FFP的形状进行说明。图28～图31是用于说明本实施方式的应用例6的半导体器件的构成的俯视图或者剖视图。在实施方式1中，将场板电极FFP配置在p型柱区域PC3与n型柱区域NC3的边界的上方。即，如图28所示那样，将场板电极FFP配置在p型柱区域PC3的与单元区域CR侧相反侧的端部的上方。在这种情况下，场板电极FFP与p型柱区域PC3相同地螺旋状地配置。
与此相对，在图29中，将场板电极FFP沿p型柱区域PC3的与单元区域CR侧相反侧的端部配置，还在各周的p型柱的角部(起点)按周次将场板电极FFP连接，构成为环状。像这样，也可以多层地形成场板电极FFP。
另外，在实施方式1中，如图30的(A)所示那样，将场板电极FFP配置在p型柱区域PC3的与单元区域CR侧相反侧的端部的上方(也参照图2)。
与此相对，如图30的(B)所示那样，也可以将场板电极FFP配置在p型柱区域PC3的靠近单元区域CR侧的端部的上方。
另外，如图31所示那样，也可以将场板电极FFP的配置位置按各周的p型柱改变。例如，也可以将场板电极FFP以位于第m周的p型柱的与单元区域CR侧相反侧的端部的上方的方式配置，以位于第m+2周的p型柱的单元区域CR侧的端部的上方的方式配置。另外，并不必要配置在各周的p型柱上，例如，也可以每隔一周配置场板电极FFP。
以上，基于实施方式具体地说明通过本发明人完成的发明，本发明不限定于上述实施方式，自不必说，在不脱离其主旨的范围能够各种改变。
例如，也可以将应用例1～5的构成适当组合而用于实施方式1。例如，也可以组合设置了虚设p型柱区域DC的应用例3的构成和按各周改变p型柱的间隔的应用例4的构成并用于实施方式1。

Claims (17)

1.一种半导体器件，具有：
半导体层，其为第2导电类型，具有第1区域和包围所述第1区域的第2区域；
形成于所述第1区域的所述半导体层中的多个第1凸柱和多个第2凸柱，所述第1凸柱为第1导电类型，所述第2凸柱为导电类型与所述第1导电类型相反的第2导电类型；
半导体元件，其形成于所述第1区域的所述半导体层的上方；以及
形成于所述第2区域的所述半导体层中的第3凸柱及第4凸柱，所述第3凸柱为所述第1导电类型，所述第4凸柱为所述第2导电类型，
所述第1凸柱与所述第2凸柱交替地配置，
所述第3凸柱配置为螺旋状地包围所述第1区域，
所述第4凸柱配置于螺旋状的所述第3凸柱之间，且配置为螺旋状地包围所述第1区域，
所述第1凸柱配置于形成于所述半导体层中的第1沟槽中，
所述第3凸柱配置于形成于所述半导体层中的第2沟槽中，
所述螺旋状的第3凸柱的第1周具有角部，构成角部的第1侧面及第2侧面与面(100)或者面(110)对应，
所述第3凸柱及所述第4凸柱在俯视下将矩形形状的所述第1区域以螺旋状的方式至少包围2周以上而成矩形形状，
第1周沿所述矩形形状的所述第1区域的各边配置，
第2周沿所述第1周的各边配置，
所述第3凸柱的起点配置于所述矩形形状的第1边的中途的位置。
2.根据权利要求1所述的半导体器件，其中，
具有位于从所述矩形形状的所述第1区域的角部至所述第3凸柱的起点之间的第5凸柱。
3.根据权利要求1所述的半导体器件，其中，
所述第3凸柱及所述第4凸柱在俯视下将矩形形状的所述第1区域以螺旋状的方式至少包围3周以上而成矩形形状，
第3周沿所述第2周的各边配置，
所述第1周与所述第2周之间的间隔和所述第2周与所述第3周之间的间隔不同。
4.根据权利要求3所述的半导体器件，其中，
所述第1周与所述第2周之间的间隔比所述第2周与所述第3周之间的间隔小。
5.根据权利要求1所述的半导体器件，其中，
所述第1周的第1边与所述第2周的第1边之间的间隔和所述第1周的第2边与所述第2周的第2边之间的间隔不同。
6.根据权利要求5所述的半导体器件，其中，
所述第1周的第1边与所述第2周的第1边之间的间隔比所述第1周的第2边与所述第2周的第2边之间的间隔小。
7.根据权利要求1所述的半导体器件，其中，
关于所述第2沟槽，所述第2沟槽的深度/宽度即深宽比为12以上。
8.根据权利要求1所述的半导体器件，其中，
关于所述第1沟槽，所述第1沟槽的深度/宽度即深宽比为12以上，
关于所述第2沟槽，所述第2沟槽的深度/宽度即深宽比为12以上。
9.根据权利要求1所述的半导体器件，其中，
具有形成于所述第2区域的所述半导体层上的电极。
10.根据权利要求9所述的半导体器件，其中，
所述电极沿所述螺旋状的第3凸柱配置成螺旋状。
11.根据权利要求9所述的半导体器件，其中，
所述电极沿所述螺旋状的第3凸柱配置成环状。
12.根据权利要求1所述的半导体器件，其中，
所述半导体元件具有：
栅电极，其隔着栅极绝缘膜而形成于所述第2凸柱上；
所述第1导电类型的半导体区域，其形成于所述第2凸柱的相邻的所述第1凸柱的上部；
源极区域，其形成于所述半导体区域的上部。
13.一种半导体器件的制造方法，具有：
(a)工序，在第1导电类型的半导体层的第1区域中形成多个第1沟槽，在所述半导体层的包围所述第1区域的第2区域中形成以螺旋状的方式包围所述第1区域的第2沟槽；以及
(b)工序，通过在所述第1沟槽及第2沟槽中埋入导电类型与所述第1导电类型相反的第2导电类型的半导体，从而：
(b1)在所述第1沟槽中形成第1凸柱，并且，形成所述第1凸柱间的由所述半导体层形成的第2凸柱，
(b2)在所述第2沟槽中形成第3凸柱，并且，形成螺旋状的所述第3凸柱之间的由所述半导体层构成的第4凸柱，所述第3凸柱及所述第4凸柱在俯视下将矩形形状的所述第1区域以螺旋状的方式至少包围2周以上而成矩形形状，第1周沿所述矩形形状的所述第1区域的各边配置，第2周沿所述第1周的各边配置，所述第3凸柱的起点配置于所述矩形形状的第1边的中途的位置，
所述(a)工序是形成具有由第1侧面和第2侧面构成的角部的所述第2沟槽的工序，
所述(b2)工序是通过结晶生长，将所述半导体埋入所述第2沟槽的工序。
14.根据权利要求13所述的半导体器件的制造方法，其中，
所述第1侧面及所述第2侧面与面(100)或者面(110)对应。
15.根据权利要求13所述的半导体器件的制造方法，其中，
所述第2沟槽在俯视下将矩形形状的所述第1区域以螺旋状的方式至少包围3周以上而成矩形形状，
第3周沿所述第2周的各边配置。
16.根据权利要求13所述的半导体器件的制造方法，其中，
关于所述第1沟槽，所述第1沟槽的深度/宽度即深宽比为12以上，
关于所述第2沟槽，所述第2沟槽的深度/宽度即深宽比为12以上。
17.根据权利要求13所述的半导体器件的制造方法，其中，
在所述(b)工序之后，具有(c)工序，
在(c)工序中，在所述第1区域形成半导体元件，
所述(c)工序具有：
(c1)工序，在所述第2凸柱上隔着栅极绝缘膜形成栅电极，
(c2)工序，在所述第2凸柱的相邻的所述第1凸柱上形成所述第1导电类型的半导体区域，
(c3)工序，在所述半导体区域的上部形成源极区域。
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