TWI659534B - 半導體裝置及半導體裝置之製造方法 - Google Patents

半導體裝置及半導體裝置之製造方法 Download PDF

Info

Publication number
TWI659534B
TWI659534B TW104119302A TW104119302A TWI659534B TW I659534 B TWI659534 B TW I659534B TW 104119302 A TW104119302 A TW 104119302A TW 104119302 A TW104119302 A TW 104119302A TW I659534 B TWI659534 B TW I659534B
Authority
TW
Taiwan
Prior art keywords
region
semiconductor device
type column
circle
pillar
Prior art date
Application number
TW104119302A
Other languages
English (en)
Other versions
TW201607028A (zh
Inventor
安孫子雄哉
市村昭雄
五十嵐俊昭
白井康裕
Original Assignee
日商瑞薩電子股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 日商瑞薩電子股份有限公司 filed Critical 日商瑞薩電子股份有限公司
Publication of TW201607028A publication Critical patent/TW201607028A/zh
Application granted granted Critical
Publication of TWI659534B publication Critical patent/TWI659534B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7827—Vertical transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/063—Reduced surface field [RESURF] pn-junction structures
    • H01L29/0634—Multiple reduced surface field (multi-RESURF) structures, e.g. double RESURF, charge compensation, cool, superjunction (SJ), 3D-RESURF, composite buffer (CB) structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/04—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes
    • H01L29/045—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes by their particular orientation of crystalline planes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66666—Vertical transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/66727—Vertical DMOS transistors, i.e. VDMOS transistors with a step of recessing the source electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7811—Vertical DMOS transistors, i.e. VDMOS transistors with an edge termination structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0638—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for preventing surface leakage due to surface inversion layer, e.g. with channel stopper
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0692—Surface layout
    • H01L29/0696—Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402—Field plates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41766—Source or drain electrodes for field effect devices with at least part of the source or drain electrode having contact below the semiconductor surface, e.g. the source or drain electrode formed at least partially in a groove or with inclusions of conductor inside the semiconductor

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Chemical & Material Sciences (AREA)
  • Manufacturing & Machinery (AREA)
  • Composite Materials (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

本發明之課題在於提高半導體裝置(縱型之功率MOSFET)之特性。
於包圍形成有半導體元件之單元區域CR之周邊區域PER，設置有具有角部之螺旋狀之p型列區域PC3。於包圍形成有半導體元件之單元區域CR之周邊區域PER之磊晶層，形成有以螺旋狀包圍單元區域CR、且具有構成角部之第1側面與第2側面之凹槽，且以磊晶層埋入該凹槽。如此，藉由以螺旋狀配置p型列區域PC3(n型列區域)，可避免由熱點所致之耐電壓容限之下降。又，由於p型列區域PC3(n型列區域)之連續性獲得維持，故向外周部階段性地緩和電場而提高耐電壓。

Description

半導體裝置及半導體裝置之製造方法
本發明係關於一種半導體裝置及半導體裝置之製造方法，例如，可較佳地利用於功率半導體裝置及其製造方法。
於功率半導體裝置即縱型功率MOSFET(Metal Oxide Semiconductor Field Effect Transistor，金屬氧化物半導體場效電晶體)中，為了一面維持耐電壓一面抑制導通電阻而研究採用超級接面構造。
例如，於專利文獻1中，揭示有於單元區域及周邊區域採用超級接面構造之半導體裝置。而且，上述周邊區域包含螺旋區域。
[先前技術文獻] [專利文獻]
[專利文獻1]美國專利申請案公開第2013/0200499號說明書
本發明者從事採用超級接面構造之縱型功率MOSFET之研究開發，且對其性能之提高進行銳意研究。於該過程中判明，為了提高採用超級接面構造之縱型功率MOSFET之性能，關於其構造與製造方法有進一步改善之餘地。
其他問題與新穎特徵可自本說明書之記述及附圖明確。
於本案揭示之實施形態中，若將有代表性者之概要簡單說明， 則為如下所述。
於本案中揭示之一實施形態所示之半導體裝置以具有角部之螺旋狀之柱包圍形成有半導體元件的單元區域。
於本案中揭示之一實施形態所示之半導體裝置之製造方法包含如下步驟，即於包圍形成有半導體元件之單元區域之周邊區域之第1導電型的半導體層形成以螺旋狀包圍第1區域、且具有構成角部之第1側面與第2側面之凹槽，且以第2導電型之半導體埋入該凹槽。
根據於本案中揭示之以下所示之代表性之實施形態所示之半導體裝置，可使半導體裝置之特性提高。
根據於本案中揭示之以下所示之代表性之實施形態所示之半導體裝置之製造方法，可製造特性良好之半導體裝置。
100‧‧‧面
110‧‧‧面
a~1‧‧‧間隔
1S‧‧‧半導體基板
BC‧‧‧主體接觸區域
Ca‧‧‧角部
Cb‧‧‧點
CH‧‧‧通道區域
CR‧‧‧單元區域
DC‧‧‧虛設p型列區域
DE‧‧‧汲極電極
DT1‧‧‧凹槽
DT3‧‧‧凹槽
EP‧‧‧磊晶層
EPI‧‧‧磊晶層
EPS‧‧‧磊晶層
FFP‧‧‧場板電極
GE‧‧‧閘極電極
GOX‧‧‧閘極絕緣膜
GPE‧‧‧閘極引出電極
GPU‧‧‧閘極引出部
IL‧‧‧層間絕緣膜
NC1‧‧‧n型列區域
NC3‧‧‧n型列區域
PAS‧‧‧表面保護膜
PC1‧‧‧p型列區域
PC3‧‧‧p型列區域
PER‧‧‧周邊區域
PF1‧‧‧導體膜
PR‧‧‧光阻膜
S‧‧‧起點
SE‧‧‧源極電極
SPE‧‧‧源極引出電極
SPR‧‧‧源極引出區域
SR‧‧‧源極區域
TR‧‧‧中間區域
圖1係模式性表示實施形態1之半導體裝置(半導體晶片)之構成之俯視圖。
圖2係表示實施形態1之半導體裝置之構成之剖視圖。
圖3係表示實施形態1之半導體裝置之p型列區域之構成之俯視圖。
圖4係表示實施形態1之半導體裝置之製造步驟之剖視圖。
圖5係表示實施形態1之半導體裝置之製造步驟之剖視圖，且係表示繼圖4後之製造步驟之剖視圖。
圖6係表示實施形態1之半導體裝置之製造步驟之剖視圖，且係表示繼圖5後之製造步驟之剖視圖。
圖7係表示實施形態1之半導體裝置之製造步驟之俯視圖。
圖8係表示實施形態1之半導體裝置之製造步驟之剖視圖，且係表示繼圖6後之製造步驟之剖視圖。
圖9係表示實施形態1之半導體裝置之製造步驟之剖視圖，且係表示繼圖8之製造步驟之剖視圖。
圖10係表示實施形態1之半導體裝置之製造步驟之俯視圖。
圖11係表示實施形態1之半導體裝置之製造步驟之剖視圖，且係表示繼圖9後之製造步驟之剖視圖。
圖12係表示實施形態1之半導體裝置之製造步驟之剖視圖，且係表示繼圖11後之製造步驟之剖視圖。
圖13係表示實施形態1之半導體裝置之製造步驟之俯視圖。
圖14係表示實施形態1之半導體裝置之製造步驟之剖視圖，且係表示繼圖12後之製造步驟之剖視圖。
圖15係表示實施形態1之半導體裝置製造步驟之剖視圖，且係表示繼圖14後之製造步驟之剖視圖。
圖16係表示實施形態1之半導體裝置之裝置步驟之俯視圖。
圖17係表示實施形態1之半導體裝置之製造步驟之剖視圖，且係表示繼圖15後之製造步驟之剖視圖。
圖18(A)及(B)係表示比較例1及比較例2之半導體裝置之構成之俯視圖。
圖19係表示比較例3之半導體裝置之構成之俯視圖。
圖20(A)及(B)係表示比較例3之半導體裝置之構成之俯視圖。
圖21係表示實施形態1之半導體裝置及比較例之耐電壓與濃度之關係之曲線圖。
圖22係模式性表示周邊區域之自中間區域之距離與耐電壓之關係之曲線圖。
圖23係表示實施形態2之應用例1之半導體裝置之構成之俯視圖。
圖24(A)及(B)係用以說明實施形態2之應用例2之半導體裝置之構 成之俯視圖。
圖25係表示實施形態2之應用例3之半導體裝置之構成之俯視圖。
圖26(A)係用以說明實施形態2之應用例4之半導體裝置之構成之俯視圖，(B)係表示實施形態2之應用例4之半導體裝置之耐電壓與濃度之關係之曲線圖。
圖27係用以說明實施形態2之應用例5之半導體裝置之構成之俯視圖。
圖28係用以說明實施形態2之應用例6之半導體裝置之構成之俯視圖。
圖29係用以說明實施形態2之應用例6之半導體裝置之構成之俯視圖。
圖30(A)及(B)係用以說明實施形態2之應用例6之半導體裝置之構成之剖視圖。
圖31係用以說明實施形態2之應用例6之半導體裝置之構成之剖視圖。
於以下之實施形態中，為方便起見而於有必要時，分割為複數個部分或實施形態進行說明，但除特別明示之情形以外，該等並非為相互無關係者，處於一方為另一方之一部分或者全部之變化例、應用例、詳細說明、補充說明等之關係。又，於以下之實施形態中，於言及要素之數等(包含個數、數值、量、範圍等)之情形時，除特別明示之情形及原理上明確限定於特定數之情形等以外，並非為限定於該特定數者，既可為特定數以上，亦可為特定數以下。
進而，於以下之實施形態中，該構成要素(亦包含要素步驟等)除特別明示之情形及原理上明確必需之情形以外，並非為必需者。同 樣，於以下之實施形態中，於言及構成要素等之形狀、位置關係等時，除特別明示之情形及原理上明確並非如此之情形以外，實際上亦包含近似或類似於該形狀等者。此情況對於上述數等(包含個數、數值、量、範圍等)亦相同。
以下，基於圖式詳細說明實施形態。再者，於用以說明實施形態之所有圖中，對具有同一功能之構件標註同一或關聯之符號，且省略其重複之說明。又，於存在複數個類似之構件(部位)之情形時，存在對總稱之符號追加記號而表示個別或特定之部位之情形。又，於以下之實施形態中，除特別必要時以外原則上不重複同一或同樣之部分之說明。
又，於在實施形態中使用之圖式中，即便於剖視圖中為了使圖式易懂而亦存在省略陰影線之情形。又，即便於俯視圖中為了使圖式易懂而亦存在附加陰影線之情形。
又，於剖視圖及俯視圖中，各部位之大小並非對應於實際元件者，為了使圖式易懂，存在將特定之部位相對較大地表示之情形。又，即便於剖視圖與俯視圖對應之情形時，為了使圖式易懂，亦存在將特定之部位相對較大地表示之情形。
(實施形態1)
[構造說明]
圖1係模式性表示本實施形態之半導體裝置(半導體晶片)之構成之俯視圖。圖2係表示本實施形態之半導體裝置之構成之剖視圖。圖2所示之剖面係例如與圖1之A-A部對應。本實施形態之半導體裝置(半導體元件)係縱型之功率MOSFET(Metal Oxide Semiconductor Field Effect Transistor)。MOSFET有時亦稱為MISFET(Metal Insulator Semiconductor Field Effect Transistor，金屬絕緣體半導體場效應電晶體)。圖3係表示本實施形態之半導體裝置之p型列區域之構成之俯視 圖。
如圖1所示，本實施形態之半導體裝置(半導體晶片)之自上表面俯視之形狀係矩形狀。而且，本實施形態之半導體裝置包含單元區域CR、中間區域TR、周邊區域(亦稱為終止部、終端部)PER。單元區域CR係配置於大致矩形狀之半導體裝置之中央部，中間區域TR係以包圍單元區域CR之外側之方式配置，周邊區域PER係以包圍中間區域TR之方式配置。以下，一面參照圖2一面說明各區域之半導體裝置之構成。
(1)單元區域CR之構造
如圖2所示，於單元區域CR形成有功率MOSFET。該功率MOSFET形成於半導體基板1S上之磊晶層EPS之主表面。磊晶層EPS包含複數個p型列區域(亦稱為p型柱、柱)PC1與複數個n型列區域(亦稱為n型柱、柱)NC1。p型列區域PC1與n型列區域NC1於X方向交替配置。將此種p型列區域PC1與n型列區域NC1週期性配置之構造稱為超級接面(Superjunction)構造。如圖3所示，自p型列區域PC1之上表面俯視之形狀係線狀(於Y方向具有長邊之矩形狀)。
例如，此處，p型列區域PC1之寬度(X方向之尺寸)、進深(Y方向之尺寸)及深度(Z方向之尺寸)、與n型列區域NC1之寬度(X方向之尺寸)、進深(Y方向之尺寸)及深度(Z方向之尺寸)分別設計為相同。
n型列區域NC1例如形成柱狀，包含導入有磷(P)或砷(As)等n型雜質之半導體區域(磊晶層)。n型列區域NC1之n型雜質濃度係例如3.0×1015/cm3。藉由n型列區域NC1與半導體基板1S而構成功率MOSFET之汲極區域。n型列區域NC1夾於兩個p型列區域PC1之間。複數個n型列區域NC1分別間隔p型列區域PC1之寬度(X方向之尺寸)而配置。
p型列區域PC1係例如形成柱狀，包含導入有硼(B)等p型雜質之 半導體區域。p型列區域PC1之p型雜質濃度係例如3.0×1015/cm3。p型列區域PC1夾於兩個n型列區域NC1之間。複數個p型列區域PC1分別間隔n型列區域NC1之寬度(X方向之尺寸)而配置。
於此種p型列區域PC1與n型列區域NC1週期性配置之構造體(磊晶層EPS)之主表面形成有功率MOSFET。
功率MOSFET具有隔著閘極絕緣膜GOX而配置於n型列區域NC1上之閘極電極GE。作為閘極絕緣膜GOX，可使用例如氧化矽膜。又，作為閘極絕緣膜GOX，除氧化矽膜以外，亦可使用例如介電常數高於氧化矽膜之高介電常數膜等。又，作為閘極電極GE，可使用例如多晶矽膜。
於閘極電極GE之兩側之p型列區域PC1之上部配置有通道區域CH。以內包於該通道區域CH之方式配置源極區域SR。通道區域CH係包含例如導入有硼(B)等p型雜質之半導體區域，源極區域SR係包含例如導入有磷(P)或砷(As)等n型雜質之半導體區域。如上所述般，藉由n型列區域NC1與半導體基板1S而構成功率MOSFET之汲極區域。
於對功率MOSFET之閘極電極GE施加電位之情形時，載子(電子)經由形成於通道區域CH之反轉層而自源極區域SR向汲極區域(n型列區域NC1、半導體基板1S)流動。換言之，電流經由形成於通道區域CH之反轉層而自汲極區域(n型列區域NC1、半導體基板1S)向源極區域SR流動。
將於Y方向延伸之閘極電極GE、該閘極電極GE下方之n型列區域NC1及該閘極電極GE兩側之源極區域SR設為單位單元，而將該等重複配置。複數個單位單元係並聯連接而形成一個功率MOSFET。
又，於源極區域SR之中央部分，形成有自磊晶層EPS之上表面至到達通道區域CH之主體接觸區域BC。該主體接觸區域BC係包含例如導入有硼(B)等p型雜質之半導體區域。該主體接觸區域BC之雜質濃 度係高於通道區域CH之雜質濃度。
閘極電極GE之上表面及兩側之側壁係藉由層間絕緣膜IL覆蓋。作為層間絕緣膜IL，可使用例如氧化矽膜。主體接觸區域BC及其兩側之源極區域SR上之層間絕緣膜IL被去除而形成接觸孔。於該接觸孔及層間絕緣膜IL上配置有源極電極SE。作為源極電極SE，可使用包含鎢鈦膜等之障壁導體膜與其上部之包含氧化鋁之主導電膜之積層膜。
藉此，源極電極SE電性連接於源極區域SR，並且經由主體接觸區域BC而亦與通道區域CH電性連接。該主體接觸區域BC具有確保與源極電極SE之歐姆接觸之功能，且藉由存在該主體接觸區域BC，而源極區域SR與通道區域CH以同電位電性連接。
因此，可抑制將源極區域SR設為發射極區域，將通道區域CH設為基極區域，且將n型列區域NC1設為集極區域之寄生npn雙極電晶體之導通動作。即，源極區域SR與通道區域CH以同電位電性連接，係指不於寄生npn雙極電晶體之發射極區域與基極區域之間產生電位差，藉此，可抑制寄生npn雙極電晶體之導通動作。
於源極電極SE上以部分性地覆蓋源極電極SE之方式配置有表面保護膜PAS。作為表面保護膜PAS，可使用例如氧化矽膜。源極電極SE之一部分區域自表面保護膜PAS露出。又，於半導體基板1S之背面(與形成有磊晶層EPS之主面為相反側之面)配置有包含金屬膜之汲極電極DE。
(2)中間區域TR之構造
如圖2所示，於中間區域TR形成有閘極引出部GPU、閘極引出電極GPE、源極引出區域SPR及源極引出電極SPE。
閘極引出部GPU及閘極引出電極GPE係配置於半導體基板1S上之磊晶層EPS上。源極引出區域SPR係配置於磊晶層EPS之上部。
即便於該中間區域TR中，亦週期性配置有p型列區域PC1與n型列區域NC1。換言之，如圖3所示，線狀之p型列區域PC1與線狀之n型列區域NC1交替配置之矩形狀區域中的中央部之單元區域CR之外周區域成為中間區域TR。因此，沿著中間區域TR之於Y方向延伸之邊(圖3之左右之邊)，線狀之p型列區域PC1與線狀之n邊列區域NC1交替配置。又，沿著中間區域TR之於X方向延伸之邊(圖3之上下之邊)，自單元區域CR延伸之線狀之p型列區域PC1與線狀之n型列區域NC1之各者之端部交替配置。
如此，中間區域TR中之p型列區域PC1及n型列區域NC1週期性配置之構造體(磊晶層EPS)，係與單元區域CR中之p型列區域PC1及n型列區域NC1週期性配置之構造體(磊晶層EPS)相同之構成。
閘極引出部GPU係隔著閘極絕緣膜GOX而配置於磊晶層EPS。於該閘極引出部GPU之下方亦配置有通道區域CH。而且，以覆蓋該閘極引出部GPU之上表面及兩側之側壁之方式配置有層間絕緣膜IL，於該層間絕緣膜IL之一部分形成有露出閘極引出部GPU之上表面之一部分之開口部。又，作為閘極引出部GPU，與閘極電極GE同樣，可使用例如多晶矽膜。
而且，於包含開口部內之層間絕緣膜IL上配置有閘極引出電極GPE。作為閘極引出電極GPE，與源極電極SE相同，可使用例如包含鎢鈦膜之障壁導體膜與其上部之包含氧化鋁之主導電膜之積層膜。
此處，閘極引出部GPU係與複數個閘極電極GE電性連接，施加於閘極引出電極GPE之閘極電壓經由閘極引出部GPU而分別施加於複數個閘極電極GE。
於磊晶層EPS之上部形成有自單元區域CR延伸之通道區域CH。源極引出區域SPR以內含於該通道區域CH之方式配置。源極引出區域SPR與源極區域SR相同，包含例如導入有磷(P)或砷(As)等n型雜質之 半導體區域。
以覆蓋上述通道區域CH之方式於磊晶層EPS之上表面上配置有層間絕緣膜IL，於該層間絕緣膜IL以露出源極引出區域SPR之方式形成有開口部。
而且，於包含開口部內之層間絕緣膜IL上配置有源極引出電極SPE。作為源極引出電極SPE，與源極電極SE相同，可使用例如包含鎢鈦膜之障壁導體膜與其上部之包含氧化鋁之主導電膜之積層膜。
即便於中間區域TR中，亦以部分性地覆蓋閘極引出電極GPE及源極引出電極SPE之方式配置有包含氧化矽膜之表面保護膜PAS，閘極引出電極GPE及源極引出電極SPE之一部分區域自表面保護膜PAS露出。
(3)周邊區域PER之構造
如圖2所示，於周邊區域PER形成有場板電極(亦稱為電極、虛設電極)FFP。
場板電極FFP係配置於半導體基板1S上之磊晶層EPS上。
於該周邊區域PER中，亦週期性配置有p型列區域PC3與n型列區域NC3。但是，於周邊區域PER中配置有螺旋狀之p型列區域PC3與螺旋狀之n型列區域NC3。螺旋狀係一筆寫成形狀。
即，如圖3所示，p型列區域PC3以自區劃中間區域TR之矩形狀之區域之角部(起點、始點)Ca包圍中間區域TR之方式配置第1圈之p型列，且與該第1圈之p型列連續地以包圍第1圈之p型列之方式配置第2圈之p型列。進而，與該第2圈之p型列連續地以包圍第2圈之p型列之方式配置第3圈之p型列。如此以包圍第n-1圈之p型列之方式配置第n圈之p型列。中間區域TR成為被n圈之螺旋狀之p型列包圍。於圖3中，表示有第1圈至第9圈之p型列(n=9)。
第n-1圈之列與第n圈之p型列之間隔係固定，例如，p型列區域 PC3間之間隔與n型列區域NC3之寬度(X方向之尺寸)對應。P型列區域PC3中第n-1圈之p型列與第n圈之p型列之間成為n型列區域NC3。因此，n型列區域NC3亦將角部Ca與第2圈之p型列間之點Cb作為起點，以包圍第1圈之p型列之方式沿著第1圈之p型列配置第1圈之n型列，與該第1圈之n型列連續地，以包圍第2圈之p型列之方式沿著第2圈之p型列配置第2圈之n型列。進而，與該第2圈之n型列連續地，以包圍第3圈之p型列之方式沿著第3圈之p型列配置第3圈之n型列。如此，以包圍第n圈之p型列之方式沿著第n圈之p型列配置第n圈之n型列。於圖3中，表示有自第1圈至第8圈之n型列(n=8)。
例如，此處，p型列區域PC3之寬度及深度(Z方向之尺寸)與n型列區域NC3之寬度及深度(Z方向之尺寸)設計為相同。又，p型列區域PC3之寬度及深度(Z方向之尺寸)、n型列區域NC3之寬度及深度(Z方向之尺寸)係設計為分別與p型列區域PC1之寬度(X方向之尺寸)及深度(Z方向之尺寸)、n型列區域NC1之寬度(X方向之尺寸)及深度(Z方向之尺寸)相同。
n型列區域NC3形成例如螺旋狀之柱狀，包含導入有磷(P)或砷(As)等n型雜質之半導體區域(磊晶層)。n型列區域NC3之n型雜質濃度係例如3.0×1015/cm3。
p型列區域PC3係形成例如螺旋狀之柱狀，包含導入有硼(B)等p型雜質之半導體區域。p型列區域PC1之p型雜質濃度係例如3.0×1015/cm3。
如此，作為以螺旋狀之p型列區域PC3與n型列區域NC3包圍中間區域TR之構造體(磊晶層EPS)，亦於X方向及Y方向上交替週期性地配置p型列區域PC3與n型列區域NC3。
於如此之以螺旋狀之p型列區域PC3與n型列區域NC3包圍周邊區域PER之構造體(磊晶層EPS)上形成有場板電極FFP(圖2)。作為場板電 極FFP，與閘極電極GE相同，可使用例如多晶矽膜。場板電極FFP上由層間絕緣膜IL覆蓋。於層間絕緣膜IL上配置有包含氧化矽膜之表面保護膜PAS。如此，藉由設置場板電極FFP，可緩和電場集中，提高耐電壓。
場板電極FFP係配置於例如p型列區域PC3與n型列區域NC3之邊界上方，且與p型列區域PC1及n型列區域NC1相同以螺旋狀配置(參照圖28)。
於如上所述之p型列區域(PC1)與n型列區域(NC1)週期性配置之構造體(超級接面構造)之主表面配置功率MOSFET，藉此可一面確保高耐電壓，一面降低導通電阻。
例如，於不採用超級接面構造，而於n型磊晶層之主表面配置功率MOSFET之情形時，必須藉由降低磊晶層之雜質濃度，使形成於磊晶層之空乏層延伸而確保耐電壓。
因此，為了實現高耐電壓，必須增厚低雜質濃度之磊晶層之厚度。另一方面，當增厚低雜質濃度之磊晶層時，功率MOSFET之導通電阻變高。即，於功率MOSFET中，耐電壓之提高與導通電阻之降低係取捨關係。
與此相對，於在p型列區域(PC1)與n型列區域(NC1)週期性配置之構造體(超級接面構造)之主表面配置功率MOSFET之情形時，空乏層自p型列區域(PC1)與n型列區域(NC1)之邊界區域，即自於縱向(Z方向)延伸之pn接面向橫向延伸。因此，於超級接面構造之功率MOSFET中，即便為了降低導通電阻而提高成為電流路徑之n型列區域NC1之雜質濃度，因空乏層自於縱向(Z方向)延伸之pn接面向橫向擴展，故而亦可確保耐電壓。
如此，藉由採用p型列區域(PC1)與n型列區域(NC1)週期性配置之構造，可一面確保高耐電壓，一面降低導通電阻。
又，並非僅於單元區域CR，即便於中間區域TR及周邊區域PER，藉由週期性配置p型列區域(PC1、PC3)與n型列區域(NC1、NC3)，而使空乏層以包圍單元區域CR之方式擴展，從而亦可進而使耐電壓提高。
而且，於本實施形態中，由於將周邊區域PER之p型列區域PC3與n型列區域NC3配置為螺旋狀，故如追加詳細說明般，可緩和電場集中，提高耐電壓。
再者，形成於單元區域CR、中間區域TR及周邊區域PER之構件不侷限於上述者，亦可配置其他構件。例如，除周邊區域PER之p型列區域PC3以外，亦可設置保護環等。
[製法說明]
其次，一面參照圖4~圖17，一面說明本實施形態之半導體裝置之製造方法，並且使本實施形態之半導體裝置之構成更明確。圖4~圖17係表示本實施形態之半導體裝置之製造步驟之剖視圖或俯視圖。本實施形態之半導體裝置使用稱為所謂「溝槽填充法」之方法而製造。於本實施形態之半導體裝置中，單元區域CR及中間區域TR之pn接面之耐電壓係例如600V~650V左右，周邊區域PER之pn接面之耐電壓係700V~750V左右。
首先，如圖4所示，準備於主面(正面、上表面)上形成有包含n型半導體層之磊晶層EPI之半導體基板1S。例如半導體基板1S係藉由將磷(P)或砷(As)等n型雜質導入至單晶矽而形成。又，磊晶層EPI之n型雜質濃度係例如3.4×1015/cm3左右，磊晶層EPI之厚度係例如40μm~50μm左右。
其次，如圖5所示，於磊晶層EPI形成光阻膜PR，且曝光、顯影。藉此，於磊晶層EPI上之n型列區域(NC1、NC3)之形成區域形成有光阻膜PR。即，於單元區域CR及中間區域TR形成有線狀之光阻膜 PR，於周邊區域PER形成有螺旋狀之光阻膜PR。換言之，p型列區域(PC1、PC3)之形成區域之磊晶層EPI露出。即，於單元區域CR及中間區域TR中，形成有線狀之磊晶層EPI之露出部，於周邊區域PER形成有螺旋狀之磊晶層EPI之露出部。再者，單元區域CR(包含中間區域TR)與周邊區域PER之曝光(中間掩膜之轉印)可一次進行，亦可針對每一區域個別地進行。
繼而，將光阻膜PR作為遮罩而蝕刻磊晶層EPI。藉此，去除p型列區域(PC1、PC3)之形成區域之磊晶層EPI而形成凹槽(亦稱為溝槽，DT1、DT3)。其次，如圖6所示，藉由灰化等而去除光阻膜PR。如此，將藉由設利用曝光、顯影加工成期望之形狀之光阻膜，或硬遮罩等為遮罩進行蝕刻而將下層之膜加工成期望之形狀的處理稱為圖案化。
此處，如圖6及圖7所示，將形成於單元區域CR及中間區域TR之磊晶層EPI之凹槽設置為DT1，將形成於周邊區域PER之磊晶層EPI之凹槽設置為DT3。凹槽DT1係線狀，凹槽DT3係螺旋狀(圖7)。
例如，凹槽DT1之寬度(X方向之尺寸)及深度(Z方向之尺寸)係分別為2~5μm、40~60μm左右。而且，殘存於凹槽DT1間之磊晶層EPI成為線狀之n型列區域NC1。例如，n型列區域NC1之寬度(X方向之尺寸)及深度(Z方向之尺寸)係分別為2~5μm、40~60μm左右。
又，凹槽DT3之寬度及深度(Z方向之尺寸)係分別為2~5μm、40~60μm左右。而且，殘存於凹槽DT3間之磊晶層EPI成為螺旋狀之n型列區域NC3。例如，n型列區域NC3之寬度及深度之寬度及深度(Z方向之尺寸)係分別為2~5μm、40~60μm左右。
其次，如圖8所示，藉由埋入式磊晶生長法而於凹槽DT1、DT3之內部及磊晶層EPI上形成p型之磊晶層EP。即，使磊晶層EP自凹槽DT1、DT3之底面、側壁(側面)生長，而埋入凹槽DT1、DT3之內部。 此時，磊晶層EP亦於位於凹槽間之磊晶層EPI上或凹槽DT1、DT3被埋入後之上部生長。此處，由於凹槽DT3係螺旋狀，故磊晶層EP自於X方向延伸之側面與於Y方向延伸之側面之兩者生長，但由於凹槽DT3係有角部之螺旋狀，故可精度較佳地埋入磊晶層EP。詳情將於後述(參照圖19、圖20)。
其次，如圖9所示，將凹槽DT1、DT3上部之磊晶層EP使用CMP(Chemical Mechanical Polishing，化學機械研磨)法等去除，藉此將磊晶層EP埋入於凹槽DT1、DT3之內部。藉此，形成線狀之p型列區域PC1與螺旋狀之p型列區域PC3。又，換言之，形成包含複數個p型列區域PC1、p型列區域PC3、複數個n型列區域NC1及n型列區域NC3之磊晶層EPS。
藉由以上步驟，於單元區域CR及中間區域TR中，形成線狀之p型列區域PC1與線狀之n型列區域NC1於X方向交替週期性配置之構造體，於周邊區域PER中，形成包含包圍中間區域TR之螺旋狀之p型列區域PC3與n型列區域NC3之構造體(圖10)。
其次，於磊晶層EPS之主表面形成功率MOSFET、閘極引出部GPU、閘極引出電極GPE、源極引出區域SPR、源極引出電極SPE及場板電極FFP。
例如，如圖11所示，使用光微影技術及蝕刻技術，於通道區域CH之形成區域形成具有開口部之遮罩膜。其次，將該遮罩膜作為遮罩，藉由注入雜質離子而形成通道區域CH。例如，注入硼(B)等p型雜質離子作為雜質離子。藉此，可形成成為通道區域CH之p型半導體區域。
其次，去除上述遮罩膜，於磊晶層EPS上形成閘極絕緣膜GOX，進而，於該閘極絕緣膜GOX上形成導體膜PF1。例如，藉由將磊晶層EPS之表面熱氧化，而形成氧化矽膜作為閘極絕緣膜GOX。其次，於 氧化矽膜上，使用CVD法等沈積多晶矽膜。作為閘極絕緣膜GOX，亦可代替上述氧化矽膜，而使用氧化鉿膜等介電常數較氧化矽膜高之高介電常數膜。又，亦可藉由CVD法等形成閘極絕緣膜GOX。
其次，如圖12所示，於n型列區域NC1上形成閘極電極GE。又，於中間區域TR形成閘極引出部GPU。又，於螺狀之p型列區域PC3與n型列區域NC3之pn接面上形成場板電極FFP。例如，於導體膜PF1上形成覆蓋閘極電極GE之形成區域、閘極引出部GPU之形成區域及場板電極FFP之形成區域之光阻膜，且將該光阻膜作為遮罩而蝕刻導體膜PF1。藉此，可形成閘極電極GE及場板電極FFP。例如，如圖13所示，閘極電極GE與n型列區域NC1相同形成為線狀，閘極引出部GPU以與複數個閘極電極GE電性連接之方式形成。又，場板電極FFP係形成為螺旋狀。
繼而，如圖14所示，形成源極區域SR及源極引出區域SPR。例如，以光阻膜覆蓋周邊區域PER及中間區域TR之除源極引出區域SPR之形成區域以外之區域，將該光阻膜及單元區域CR之閘極電極GE作為遮罩而注入n型雜質離子。例如，注入磷(P)或砷(As)等n型雜質離子作為雜質離子。藉此，可於單元區域CR之閘極電極GE間形成成為源極區域SR之n型半導體區域。又，可於中間區域TR形成成為源極引出區域SPR之n型半導體區域。形成於單元區域CR之複數個源極區域SR與形成於中間區域TR之源極引出區域SPR電性連接。
其次，形成覆蓋閘極電極GE、閘極引出部GPU及場板電極FFP之層間絕緣膜IL。例如，於閘極電極GE等上，藉由CVD法而沈積氧化矽膜。繼而，於層間絕緣膜IL上，形成於主體接觸區域BC之形成區域、閘極引出部GPU上及源極引出區域SPR上具有開口部之光阻膜。其次，將該光阻膜作為遮罩，藉由蝕刻位於單元區域CR之相鄰之閘極電極GE間之源極區域SR上之層間絕緣膜IL而形成開口部。此時， 以使開口部之底部低於磊晶層EPS之表面之方式進行過度蝕刻。藉此，源極區域SR自開口部之底部之側壁露出。又，藉由蝕刻中間區域TR之閘極引出部GPU上及源極引出區域SPR之層間絕緣膜IL而形成開口部。
其次，形成覆蓋中間區域TR及周邊區域PER之光阻膜，藉由將該光阻膜及層間絕緣膜IL作為遮罩注入雜質，而形成主體接觸區域BC。例如，注入硼(B)等p型雜質離子作為雜質離子。藉此，可形成成為主體接觸區域BC之p型半導體區域。主體接觸區域BC位於源極區域SR之中央部，其底部到達通道區域CH。而且，主體接觸區域BC之雜質濃度高於通道區域CH之雜質濃度。
其次，如圖15所示，形成源極電極SE、閘極引出電極GPE及源極引出電極SPE。例如，於包含主體接觸區域BC、閘極引出部GPU及源極引出區域SPR上之層間絕緣膜IL形成金屬膜。例如，藉由濺鍍法等形成鎢鈦膜與其上部之氧化鋁之積層膜。其次，藉由使金屬膜圖案化而形成源極電極SE、閘極引出電極GPE及源極引出電極SPE。單元區域CR之源極電極SE係與源極區域SR及主體接觸區域BC電性連接。中間區域TR之閘極引出電極GPE與閘極引出部GPU電性連接。又，中間區域TR之源極引出電極SPE與源極引出區域SPR電性連接。
其次，如圖16及圖17所示，以覆蓋源極電極SE、閘極引出電極GPE及源極引出電極SPE之方式形成表面保護膜PAS。而且，藉由使表面保護膜PAS圖案化，而使源極電極SE之一部分區域、閘極引出電極GPE之一部分區域、源極引出電極SPE之一部分區域露出。該露出部成為外部連接區域(例如閘極墊、源極墊)。
其次，自半導體基板1S之與主面為相反側之背面磨削半導體基板1S而將半導體基板1S薄膜化後，於半導體基板1S之背面形成汲極電極DE(參照圖17)。例如，使半導體1S之背面側為上表面，藉由濺鍍 法或蒸鍍法而形成金屬膜。藉此，可形成包含金屬膜之汲極電極DE。
藉由以上步驟，可形成本實施形態之半導體裝置。
於如本實施形態般，使用溝槽填充法形成p型列區域(PC1、PC3)及n型列區域(NC1、NC3)之情形時，可使p型列區域(PC1、PC3)與n型列區域(NC1、NC3)之間隔變窄而降低導通電阻，從而可確保耐電壓。
即，為了降低導通電阻，較佳為提高電路通路即n型列區域之n型雜質濃度。然而，當提高n型列區域之n型雜質濃度時，空乏層向n型列區域之延伸變小。因此，為了使n型列區域全體空乏化，而必須使n型列區域之寬度變窄。根據溝槽填充法，可容易對應p型列區域(PC1、PC3)及n型列區域(NC1、NC3)之微細化。尤其，即便於反覆形成縱橫比為12以上之微細之凹槽之情形時，亦可精度較佳地埋入凹槽，可形成n型或p型列區域。縱橫比係指凹槽之深度/寬度。
另一方面，作為形成n型或p型之列區域之方法有多磊晶法。於該方法中，反覆進行利用磊晶生長法形成n型層與利用離子注入法形成p型層，而形成包含多層n型層之n型列區域與包含多層p型層之p型列區域。於該情形時，由於離子注入之雜質離子向橫向擴散，故難以使p型列區域與n型列區域之間隔狹窄且均勻。尤其，於p型列區域之縱橫比較大之情形時，由於在較深位置上之橫向之擴散變大，故愈加難以使p型列區域與n型列區域之間隔變窄且均勻。
如此，根據「溝槽填充法」，與「多磊晶法」比較，可使p型列區域與n型列區域之間隔更窄(例如，使p型列區域之縱橫比為12以上)。藉此，可降低導通電阻，提高耐電壓。又，根據「溝槽填充法」，於工作量上亦較「多磊晶法」更有利。
以上，根據透過構造說明及製法說明詳細說明之本實施形態之 半導體裝置，由於將周邊區域PER之p型列區域PC3與n型列區域NC3配置為螺旋狀，故可緩和電場集中，提高耐電壓。
圖18(A)及(B)係表示比較例1及比較例2之半導體裝置之構成之俯視圖。
於圖18(A)所示之比較例1中，於周邊區域PER，p型列區域PC3及n型列區域(NC3)配置為於X方向延伸之線狀或於Y方向延伸之線狀。P型列區域PC3間成為n型列區域(NC3)。
根據此種p型列區域PC3之佈局，產生有於X方向延伸之線狀之p型列區域PC3與於Y方向延伸之線狀之p型列區域PC3之接近部位(角部、接縫)。如此，確認到於此種部位易集中電場而易於成為熱點。可認為其原因在於，於上述部位，自pn接面向橫向延伸之空乏層易變得不均勻。尤其，於產生由設計階段之不匹配或製造不均所致之尺寸變動之情形時，p型列區域PC3間變得更寬，有可能引起耐電壓容限之下降。
於圖18(B)所示之比較例2中，於周邊區域PER，包圍中間區域TR之p型列區域PC3形成為多層。P型列區域PC3間成為n型列區域(NC3)。根據此種p型列區域PC3之佈局，由於成為連接p型列區域PC3之接近部位(角部、接縫)之形狀，故可避免由熱點所致之耐電壓容限之下降。然而，由於以個別之p型列區域PC3包圍中間區域TR，且各圈之p型列閉合(n型列亦相同)，故各圈之列之電位差有變大之傾向(參照圖22)，於局部地施加高電位之情形時，例如有於低於設計值之值產生崩潰等耐電壓容限下降之虞。
又，如圖19所示，於包圍中間區域TR之p型列區域PC3，亦可使其角部圓弧化而配置。圖19及圖20係表示比較例3之半導體裝置之構成之俯視圖。
如圖19所示，於使p型列區域PC3之角部圓弧化之情形時，於圓 弧化之部位，易產生磊晶層EP之埋入不良。即，凹槽DT3具有於X方向延伸之側面、及於Y方向延伸之側面。如圖20所示，該側面係(100)面或(110)面。例如，如圖20(A)所示，於使由(100)面露出之側面構成之角部圓弧化之情形時，於經圓弧化之部位，(110)面露出。又，如圖20(B)所示，於使由(110)面露出之側面構成之角部圓弧化之情形時，於經圓弧化之部位，(100)面露出。如此，於自具有不同面方位之側面藉由磊晶生長法(結晶生長法)使磊晶層EP生長之情形時，生長速度根據面方位而不同。因此，於經圓弧化之部位，於生長速度變小之情形時產生埋入不良，反之，於生長速度變大之情形時，於生長面與凹槽DT3之側壁之接合部產生錯位等缺陷。
與此相對，於本實施形態中，將凹槽DT3設置為具有角部之螺旋狀(參照圖7)，由於以例如(100)面或(110)面構成於X方向延伸之側面與於Y方向延伸之側面，故可提高磊晶層EP之埋入特性。換言之，於X方向延伸之側面及於Y方向延伸之側面與(100)面或(110)面對應，故而可提高磊晶層EP之埋入特性。
此處，與(100)面或(110)面對應之側面係指使用以成為(100)面或(110)面之方式描繪之光罩的圖案而形成之側面。該情形時，與光罩之圖案對應，於X方向延伸之側面及於Y方向延伸之側面成為(100)面或(110)面。然而，實際上，由於蝕刻偏移等導致蝕刻後之凹槽DT3之側面由大致(100)面或大致(110)面構成。換言之，亦有包含除(100)面或(110)面以外之面之情形。本實施形態不排除如此般之包含除(100)面或(110)面以外之面之情形。
圖21係表示本實施形態之半導體裝置及比較例之耐電壓與濃度之關係之曲線圖。橫軸表示p型列區域之濃度(Pepi濃度)，縱軸表示耐電壓(BVDSS、pn接面之耐電壓)。3.4E+15係表示3.4×1015。
圖21所示之曲線圖中，(a)係比較例1之半導體裝置(參照圖 18(A))，(b)係本實施形態之半導體裝置(參照圖2、圖3)，(c)係比較例2之半導體裝置(參照圖18(B))，(d)係本實施形態之半導體裝置，且表示未形成場板電極之半導體裝置之情形。
關於(a)~(d)曲線圖，耐電壓之峰值(最高值)於曲線圖(a)中為660V，於曲線圖(b)中為680V，於曲線圖(c)中為670V左右。如此，可知於本實施形態中，較之比較例1、2之情形，可提高耐電壓。尤其，提高於低濃度側之耐電壓。
又，曲線圖(b)與曲線圖(a)或曲線圖(c)比較，峰值附近之曲率較小。即，耐電壓之下降程度較小。其表示即便於p型列區域之濃度因製造不均等而變化之情形時，亦可於較寬之濃度區域維持高耐電壓。例如，於曲線圖(a)中，相對於耐電壓600V而僅有0.6×1015cm-3左右之濃度容限，與此相對，於曲線圖(b)中，相對於耐電壓600V而具有0.9×1015cm-3左右之濃度容限。
又，自曲線圖(b)與曲線圖(c)之比較可知，關於p型列區域，較之設為“複數個環狀構造”，而設為“螺旋構造”之特性更佳。即，曲線圖(b)即便與曲線圖(c)比較，耐電壓之峰值(最高值)亦提高，又，峰值附近之曲率亦變小。
可認為此原因在於，藉由將p型列區域PC3(n型列區域NC3)配置為螺旋狀而維持p型列區域PC3(n型列區域NC3)之連續性，故而電場向外周部階段性地緩和，耐電壓進一步提高。圖22係模式性表示周邊區域PER之自中間區域TR側之距離D與耐電壓BVds之關係之曲線圖。於將p型列區域PC3配置為螺旋狀之本實施形態之情形時，認為如以實線表示般成為直線性之曲線，與此相對，於配置有複數個環狀之p型列區域之比較例2之情形時，認為於每一環狀之p型列區域產生電位差而成為如以虛線表示之階梯狀之曲線。如此，藉由將p型列區域PC3配置為螺旋狀，可階段性地向外周部緩和電場，耐電壓進一步提 高。
又，關於p型列區域，較之設為“複數個環狀構造”，而設為“螺旋構造”更能緩和磊晶層EP之埋入時之內部應力。例如，於藉由磊晶層EP埋入“複數個環狀構造”之凹槽之情形時，於角部生長層碰撞而有層中之應力變高之虞。與此相對，於藉由磊晶層EP埋入“螺旋構造”之凹槽之情形時，由於凹槽連續地連接，換言之，由於凹槽不閉塞，故層中之應力緩和。因此，較之設為“複數個環狀構造”，而設為“螺旋構造”更能提高磊晶層EP之埋入特性。
又，自曲線圖(b)與曲線圖(d)之比較可知，於不具有場板電極之情形時，耐電壓下降。如上所述，由於場板電極發揮緩和電場之作用，故可知藉由電場緩和而耐電壓提高。又，可知濃度容限提高。自該點亦支持上述考察之正當性。再者，關於除曲線圖(d)以外之曲線圖(a)~(c)，任一者均為具有場板電極之情形之資料。
如此，於本實施形態中，由於將周邊區域RER之p型列區域與n型列區域配置為螺旋狀，故可緩和電場集中而提高耐電壓。又，可提高濃度容限。
(實施形態2)
於本實施形態中，對各種各樣之應用例進行說明。再者，於與實施形態1等相同之部位標註相同或關聯之符號，且省略其重複之說明。
(應用例1)
於實施形態1(圖3)中，於單元區域CR及中間區域TR配置線狀之p型列區域PC1，且於周邊區域PER配置螺旋狀之p型列區域PC3，但亦可使中間區域TR之p型列區域為螺旋狀。
圖23係表示本實施形態之應用例1之半導體裝置之構成之俯視圖。除中間區域TR之p型列區域及n型列區域之構成以外，與實施形 態1相同。
如圖23所示，於本應用例中，於單元區域CR交替配置有線狀之p型列區域PC1與線狀之n型列區域NC1。而且，於中間區域TR及周邊區域PER配置有螺旋狀之p型列區域PC3、及螺旋狀之n型列區域NC3。
具體而言，如圖23所示，於中間區域TR，以自區劃單元區域CR之矩形狀區域之角部包圍單元區域CR之方式配置第1圈之p型列，且與該第1圈之p型列連續地，以包圍第1圈之p型列之方式配置第2圈之p型列。如此，於圖23中，於中間區域TR配置有第1圈及第2圈之p型列。
而且，於周邊區域PER中，與上述第2圈之p型列連續地，以包圍第2圈之p型列之方式配置第3圈之p型列，且與該第3圈之p型列連續地，以包圍第3圈之p型列之方式配置第4圈之p型列。如此，於圖23中，於周邊區域PER配置有自第3圈至第11圈之p型列。再者，p型列區域PC3間成為n型列區域(NC3)。
又，本應用例之半導體裝置可將形成凹槽(DT3)時使用之光罩之圖案以與上述p型列區域PC1及p型列區域PC3之形狀對應之方式變更，且以與實施形態1相同之步驟形成。
如此，即便於中間區域TR配置螺旋狀之p型列區域PC3(n型列區域NC3)，亦可發揮與實施形態1相同之效果。
(應用例2)
於實施形態1(圖3)中，將區劃中間區域TR之矩形狀區域之角部(Ca)作為起點，以自此處包圍中間區域TR之方式配置第1圈之p型列，但亦可變更起點。於本應用例中，除螺旋狀之p型列區域PC3之起點S以外，與實施形態1相同。
圖24係用以說明本實施形態之應用例2之半導體裝置之構成之俯 視圖。於24(A)中，與實施形態1相同，將角部設為起點。具體而言，將區劃單元區域CR之矩形狀區域之角部設為起點S，自此處以包圍單元區域CR之方式配置第1圈之p型列。再者，中間區域TR亦可設為單元區域CR之一部分，又，亦可設為周邊區域PER之一部分，故而此處省略其表示(關於圖25~圖29亦相同)。
與此相對，於圖24(B)中，不以角部為起點，而以與矩形狀之單元區域CR之於Y方向延伸之邊(圖24(B)中之上邊)的中途位置對應之方式配置起點S。換言之，以與單元區域CR之最外部之p型列區域PC1的中途位置對應之方式配置起點S。
如此，藉由使起點S自單元區域CR之角部偏移(遠離)，可將產生熱點之部位或破壞部位誘導至影響更少之部位。
於角部中，與直線部比較，自pn接面朝橫向延伸之空乏層容易變得不均勻。因此，認為角部較直線部耐電壓更低。又，於角部中，於實際上產生熱點或破壞之情形時，容易成為致命之不良。
因此，藉由使螺旋狀之p型列區域PC3之起點S自單元區域CR之角部偏移(遠離)，即便於被施加設定以外之過電壓時之情形時，亦可將降伏時之破壞部位誘導至穩定之部位，從而可減少致命不良之發生。當然，即便於本應用例中，亦可發揮與實施形態1同樣之效果。
再者，本應用例之半導體裝置可將形成凹槽(DT3)時使用之光罩之圖案以與上述p型列區域PC3之形狀對應之方式變更，且以與實施形態1相同之步驟形成。
又，於本實施形態中，將矩形狀之單元區域CR之於Y方向延伸之第1邊(圖24(B)中之上邊)的中途位置設為起點S，亦可將第2邊以後之邊之中途位置設為起點。
(應用例3)
於應用例2(圖24)中，使p型列區域PC3之起點S自單元區域CR之 角部偏移，但亦可於藉由使起點S偏移而形成之區域形成虛設p型列區域DC。於本應用例中，除虛設p型列區域DC以外，與應用例2相同。
圖25係表示本實施形態之應用例3之半導體裝置之構成之俯視圖。如圖25所示，即便於本應用例中，亦與應用例2之情形相同，於周邊區域中，將自區劃單元區域CR之矩形狀區域之角部偏移之位置設為起點S，以包圍單元區域CR之方式配置第1圈之p型列，與該第1圈之p型列連續，以包圍第1圈之p型列之方式配置第2圈之p型列。該情形時，第1圈之p型列之第1邊自矩形狀之單元區域CR之於Y方向延伸之邊(圖25中之上邊)的中途向Y方向延伸。又，第1圈之p型列之第2邊沿著矩形狀之單元區域CR之於X方向延伸之邊(圖25中之右邊)延伸。又，第1圈之p型列之第3邊沿著矩形狀之單元區域CR之於Y方向延伸之邊(圖25中為下邊)而延伸。又，第1圈之p型列之第4邊沿著矩形狀之單元區域CR之於Y方向延伸之邊(圖25中之左邊)延伸。因此，第1圈之p型列之第1邊短於第3邊。
而且，於本應用例中，於自矩形狀之單元區域CR之角部至位於矩形狀的單元區域CR之於Y方向延伸之邊(圖24(A)中之上邊)之中途的p型列區域PC3之起點S為止之間，設置有虛設p型列區域DC。
如此，藉由設置虛設p型列區域DC，空乏層亦自藉由虛設p型列區域DC形成之pn接面向橫向延伸。藉此，可提高虛設p型列區域DC附近之耐電壓。當然，即便於本應用例中，亦可發揮與實施形態1相同之效果。
再者，本應用例之半導體裝置可將於形成凹槽(DT3)時使用之光罩之圖案以與上述p型列區域PC3之形狀對應之方式變更，且以與實施形態1相同之步驟形成。
(應用例4)
於實施形態1(圖3)中，將周邊區域PER之p型列區域PC3設為螺旋 狀，且使第n-1圈之p型列與第n圈之p型列之間隔均勻，但亦可變更第n-1圈之p型列與第n圈之p型列之間隔。於本應用例中，除p型列區域PC3之第n-1圈之p型列與第n圈之p型列之間隔以外，與實施形態1相同。
圖26(A)係用以說明本實施形態之應用例4之半導體裝置之構成之俯視圖，圖26(B)係表示本實施形態之應用例4之半導體裝置之耐電壓與濃度之關係之曲線圖。橫軸表示p型列區域之濃度(Pepi濃度)，縱軸表示耐電壓(BVDSS、pn接面之耐電壓)。
圖26(A)所示之p型列區域PC3係螺旋狀，但第n-1圈之p型列與第n圈之p型列之間隔(a、e、i)不同。此處，處於a<e<i之關係。
具體而言，p型列區域PC3以自區劃單元區域CR之矩形狀之區域之角部(起點)包圍單元區域CR之方式配置第1圈之p型列，與該第1圈之p型列連續地，以包圍第1圈之p型列之方式配置第2圈之p型列。而且，第1圈之p型列與第2圈之p型列之間隔為a而變得均勻。再者，於圖26(A)中，處於a=b=c=d之關係。
進而，與上述第2圈之p型列連續地，以包圍第2圈之p型列之方式配置第3圈之p型列。而且，第2圈之p型列與第3圈之p型列之間隔為e而變得均勻。再者，於圖26(A)中，處於e=f=g=h之關係。
進而，與上述第3圈之p型列連續地，以包圍第3圈之p型列之方式配置第4圈之p型列。而且，第3圈之p型列與第4圈之p型列之間隔為i而變得均勻。再者，於圖26(A)中，處於i=j=k=l之關係。
如此，關於第1圈~第n圈之p型列，亦能以於列之每一圈使列間之間隔變大之方式配置。
如此，藉由使第1圈~第n圈之p型列間隔(間距)為可變化，而可於周邊區域PER之每一位置平衡性佳地調整耐電壓。又，可平衡性佳地調整單元區域CR與周邊區域PER之耐電壓。例如，於單元區域CR 之內部或接近單元區域CR之周邊區域PER之內側使p型列間距較小，且隨著自單元區域CR離開而使p型列間距變大，藉此可平衡性地佳調整耐電壓。
再者，於本應用例中，對第n-1圈之p型列與第n圈之p型列之間隔(a、e、i)說明了a<e<i之情形，但例如亦可設為a=e<i，或設為a>e>i。
又，當然，即便於本應用例中，亦可發揮與實施形態1相同之效果。
又，本應用例之半導體裝置可將形成凹槽(DT3)時使用之光罩之圖案以與上述p型列區域之形狀對應之方式變更，且以與實施形態1相同之步驟形成。
如圖26(B)所示，藉由改變第n-1圈之p型列與第n圈之p型列之間隔，而可平衡性佳地調整周邊區域PER之耐電壓。曲線圖(a)表示單元區域之耐電壓平衡。p型列區域與n型列區域之寬度之比(P/N)係5/6。曲線圖(b)表示周邊區域之耐電壓。p型列區域與n型列區域之寬度之比(P/N)係5/6。曲線圖(c)表示周邊區域之耐電壓平衡。p型列區域與n型列區域之寬度比(P/N)係5/6、5.9、5.8、5.7。
(應用例5)
於應用例4(圖26(A))中，對第1圈~第n圈之p型列，於列之每一圈變更列間之間隔，但亦可設各圈之p型列之角部為起點而變更間隔。
圖27係用以說明本實施形態之應用例5之半導體裝置之構成之俯視圖。圖27所示之p型列區域PC3係螺旋狀，於周邊區域中，以區劃單元區域CR之矩形狀之區域之角部為起點，以包圍單元區域CR之方式配置第1圈之p型列，與該第1圈之p型列連續地，以包圍第1圈之p型列之方式配置第2圈之p型列。而且，第1圈之p型列之第1邊沿著矩形 狀之單元區域CR之於Y方向延伸之邊(圖27中之上邊)向Y方向延伸，第2邊沿著矩形狀之單元區域CR之於X方向延伸之邊(圖27中之右邊)延伸。又，第3邊沿著矩形狀之單元區域CR之於Y方向延伸之邊(圖27中為下邊)延伸，第4邊沿著矩形狀之單元區域CR之於X方向延伸之邊(圖27中為左邊)延伸。而且，第2圈之p型列之第1邊沿著第1圈之p型列之第1邊向Y方向延伸。第2圈之p型列之第1邊與第1圈之p型列之第1邊之間隔係a。又，第2圈之p型列之第2邊沿著第1圈之p型列之第2邊向X方向延伸。第2圈之p型列之第2邊與第1圈之p型列之第2邊之間隔係b，關係為b>a。又，第2圈之p型列之第3邊沿著第1圈之p型列之第3邊向Y方向延伸。第2圈之p型列之第3邊與第1圈之p型列之第3邊之間隔係c。關係為c>b>a。又，第2圈之p型列之第4邊沿著與第1圈之p型列之第4邊向X方向延伸。第2圈之p型列之第4邊與第1圈之p型列之第4邊之間隔係d。關係為d>c>b>a。
如此，亦可將各圈之p型列之角部設為起點而變更各圈之p型列對應之邊之間隔。如此，藉由使p型列間隔(間距)為可變化，而可於周邊區域PER之每一位置平衡性佳地調整耐電壓。又，可平衡性佳地調整單元區域CR與周邊區域PER之耐電壓。
再者，於本應用例中，對p型列間隔(間距，a~h)說明了間隔依次變大之例(a<b<c<d<e<f<g<h)，但例如亦可設為a=b<c=d<e=f<g=h或a>b>c>d>e>f>g>h。
又，當然，即便於本應用例中，亦可發揮與實施形態1相同之效果。
又，本應用例之半導體裝置可將形成凹槽(DT3)時使用之光罩之圖案以與上述p型列區域之形狀對應之方式變更，且以與實施形態1相同之步驟形成。
(應用例6)
於本應用例中，對場板電極FFP之形狀進行說明。圖28~圖31係用以說明本實施形態之應用例6之半導體裝置之構成之俯視圖或剖視圖。於實施形態1，將場板電極FFP配置於p型列區域PC3與n型列區域NC3之邊界之上方。即，如圖28所示，將場板電極FFP配置於p型列區域PC3之與單元區域CR側為相反側之端部之上方。該情形時，場板電極FFP與p型列區域PC3相同配置為螺旋狀。
與此相對，於圖29中，將場板電極FFP沿著p型列區域PC3之與單元區域CR側為相反側之端部配置，但可使場板電極FFP於各圈之p型列之角部(起點)於每一圈連接而形成為環狀。如此，亦可將場板電極FFP形成為多層。
又，於實施形態1中，如圖30(A)所示，將場板電極FFP配置於p型列區域PC3之與單元區域CR側為相反側之端部上方(亦參照圖2)。
與此相對，亦可如圖30(B)所示，將場板電極FFP配置於p型列區域PC3之單元區域CR側之端部之上方。
又，如圖31所示，亦可使場板電極FFP之配置位置於每一圈之p型列變化。例如，將場板電極FFP以位於第m圈之p型列之與單元區域CR側為相反側之端部上方之方式配置，亦能以位於第m+2圈之p型列之單元區域CR側之端部上方之方式配置。又，並非必須配置於各圈之p型列上，例如，亦可每次隔一圈地配置場板電極FFP。
以上，基於實施形態對藉由本發明者完成之發明具體進行說明，但本發明並非限定於上述實施形態，可於不脫離其主旨之範圍內進行各種變更。
例如，亦可適當組合應用例1~5之構成而應用於實施形態1。例如，亦可將設置虛設p型列區域DC之應用例3之構成與於每一圈變更p型列的間隔之應用例4之構成進行組合而應用於實施形態1。

Claims (20)

  1. 一種半導體裝置，其包含：半導體層，其具有第1區域與包圍上述第1區域之第2區域；第1導電型之複數個第1柱及與上述第1導電型為相反導電型之第2導電型之複數個第2柱，其等形成於上述第1區域之上述半導體層中；半導體元件，其形成於上述第1區域之上述半導體層之上方；及上述第1導電型之第3柱及上述第2導電型之第4柱，其等形成於上述第2區域之上述半導體層中；且上述第1柱與上述第2柱係交替配置，上述第3柱係以螺旋狀包圍上述第1區域之方式配置，上述第4柱配置於上述螺旋狀之第3柱間，以螺旋狀包圍上述第1區域之方式配置，上述第1柱係配置於形成於上述半導體層中之第1凹槽中，上述第3柱係配置於形成於上述半導體層中之第2凹槽中，上述螺旋狀之第3柱之第1圈具有角部，構成角部之第1側面及第2側面與(100)面或(110)面對應。
  2. 如請求項1之半導體裝置，其中上述第3柱及上述第4柱以矩形狀且至少2圈以上螺旋狀包圍俯視圖下矩形狀之上述第1區域，且第1圈係沿著上述矩形狀之上述第1區域之各邊配置，第2圈係沿著上述第1圈之各邊配置。
  3. 如請求項2之半導體裝置，其中上述第3柱之起點係配置於上述矩形狀之上述第1區域之角部。
  4. 如請求項2之半導體裝置，其中上述第3柱之起點係配置於上述矩形狀之第1邊之中途位置。
  5. 如請求項4之半導體裝置，其具有位於自上述矩形狀之上述第1區域之角部至上述第3柱之起點為止之間的第5柱。
  6. 如請求項1之半導體裝置，其中上述第3柱及第4柱係以矩形狀且至少3圈以上螺旋狀包圍俯視下矩形狀之上述第1區域，且第1圈係沿著上述矩形狀之上述第1區域之各邊配置，第2圈係沿著上述第1圈之各邊配置，第3圈係沿著上述第2圈之各邊配置，上述第1圈和上述第2圈之間隔，與上述第2圈和上述第3圈之間隔不同。
  7. 如請求項6之半導體裝置，其中上述第1圈與上述第2圈之間隔小於上述第2圈與上述第3圈之間隔。
  8. 如請求項1之半導體裝置，其中上述第3柱及上述第4柱以矩形狀且至少2圈以上螺旋狀包圍俯視圖下矩形狀之上述第1區域，且第1圈係沿著上述矩形狀之上述第1區域之各邊配置，第2圈係沿著上述第1圈之各邊配置，且上述第1圈之第1邊和上述第2圈之第1邊之間隔，與上述第1圈之第2邊和上述第2圈之第2邊之間隔不同。
  9. 如請求項8之半導體裝置，其中上述第1圈之第1邊與上述第2圈之第1邊之間隔，小於上述第1圈之第2邊與上述第2圈之第2邊之間隔。
  10. 如請求項1之半導體裝置，其中關於上述第2凹槽，上述第2凹槽之深度/寬度即縱橫比係12以上。
  11. 如請求項1之半導體裝置，其中關於上述第1凹槽，上述第1凹槽之深度/寬度即縱橫比係12以上，關於上述第2凹槽，上述第2凹槽之深度/寬度即縱橫比係12以上。
  12. 如請求項1之半導體裝置，其具有形成於上述第2區域之上述半導體層上之電極。
  13. 如請求項12之半導體裝置，其中上述電極係沿著上述螺旋狀之第3柱配置為螺旋狀。
  14. 如請求項12之半導體裝置，其中上述電極係沿著上述螺旋狀之第3柱配置為環狀。
  15. 如請求項1之半導體裝置，其中上述半導體元件包含：閘極電極，其隔著閘極絕緣膜而形成於上述第2柱上；上述第1導電型之半導體區域，其形成於上述第2柱臨近之上述第1柱之上部；及源極區域，其形成於上述半導體區域之上部。
  16. 一種半導體裝置之製造方法，其包含以下步驟：(a)於第1導電型之半導體層之第1區域形成複數個第1凹槽，且於包圍上述半導體層之上述第1區域之第2區域形成以螺旋狀包圍上述第1區域之第2凹槽；(b)於上述第1凹槽及第2凹槽中埋入與上述第1導電型為相反導電型之第2導電型之半導體，藉此：(b1)於上述第1凹槽中形成第1柱，並且形成上述第1柱間之包含上述半導體層之第2柱；(b2)於上述第2凹槽中形成第3柱，並且形成上述螺旋狀之第3柱間之包含上述半導體層之第4柱；且上述(a)步驟係形成具有包含第1側面與第2側面之角部之上述第2凹槽之步驟，上述(b2)步驟係藉由結晶生長而將上述半導體埋入於上述第2凹槽之步驟。
  17. 如請求項16之半導體裝置之製造方法，其中上述第1側面及上述第2側面與(100)面或(110)面對應。
  18. 如請求項16之半導體裝置之製造方法，其中上述第2凹槽以矩形狀且至少3圈以上螺旋狀包圍俯視下矩形狀之上述第1區域，且第1圈係沿著上述矩形狀之上述第1區域之各邊配置，第2圈係沿著上述第1圈之各邊配置，第3圈係沿著上述第2圈之各邊配置。
  19. 如請求項16之半導體裝置之製造方法，其中上述第1凹槽係上述第1凹槽之深度/寬度即縱橫比為12以上，上述第2凹槽係上述第2凹槽之深度/寬度即縱橫比為12以上。
  20. 如請求項16之半導體裝置之製造方法，其中於(b)步驟之後，具有(c)於上述第1區域形成半導體元件之步驟，且上述(c)步驟包含：(c1)隔著閘極絕緣膜而於上述第2柱上形成閘極電極之步驟；(c2)於上述第2柱臨近之上述第1柱形成上述第1導電型之半導體區域之步驟；(c3)於上述半導體區域之上部形成源極區域之步驟。
TW104119302A 2014-08-13 2015-06-15 半導體裝置及半導體裝置之製造方法 TWI659534B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2014164951A JP6375176B2 (ja) 2014-08-13 2014-08-13 半導体装置および半導体装置の製造方法
JP2014-164951 2014-08-13

Publications (2)

Publication Number Publication Date
TW201607028A TW201607028A (zh) 2016-02-16
TWI659534B true TWI659534B (zh) 2019-05-11

Family

ID=53800899

Family Applications (1)

Application Number Title Priority Date Filing Date
TW104119302A TWI659534B (zh) 2014-08-13 2015-06-15 半導體裝置及半導體裝置之製造方法

Country Status (6)

Country Link
US (1) US9530838B2 (zh)
EP (1) EP2985791A1 (zh)
JP (1) JP6375176B2 (zh)
KR (1) KR20160020368A (zh)
CN (2) CN105374877B (zh)
TW (1) TWI659534B (zh)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9614043B2 (en) 2012-02-09 2017-04-04 Vishay-Siliconix MOSFET termination trench
US9842911B2 (en) 2012-05-30 2017-12-12 Vishay-Siliconix Adaptive charge balanced edge termination
US9887259B2 (en) 2014-06-23 2018-02-06 Vishay-Siliconix Modulated super junction power MOSFET devices
JP6375176B2 (ja) * 2014-08-13 2018-08-15 ルネサスエレクトロニクス株式会社 半導体装置および半導体装置の製造方法
CN106575666B (zh) 2014-08-19 2021-08-06 维西埃-硅化物公司 超结金属氧化物半导体场效应晶体管
JP2017117882A (ja) * 2015-12-22 2017-06-29 ルネサスエレクトロニクス株式会社 半導体装置及びその製造方法
DE102016115759B4 (de) * 2016-08-25 2018-06-28 Infineon Technologies Austria Ag Verfahren zum herstellen einer superjunction-halbleitervorrichtung und superjunction-halbleitervorrichtung
US10643006B2 (en) * 2017-06-14 2020-05-05 International Business Machines Corporation Semiconductor chip including integrated security circuit

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7019364B1 (en) * 1999-08-31 2006-03-28 Kabushiki Kaisha Toshiba Semiconductor substrate having pillars within a closed empty space
US20080315343A1 (en) * 2007-02-13 2008-12-25 Kabushiki Kaisha Toshiba Semiconductor device
US8106447B2 (en) * 2008-08-08 2012-01-31 Sony Corporation Semiconductor device and method of manufacturing the same

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3117023B2 (ja) * 1991-05-07 2000-12-11 富士電機株式会社 プレーナ型半導体装置及びその製造方法
JP4274771B2 (ja) * 2002-10-04 2009-06-10 新電元工業株式会社 半導体装置
JP4851738B2 (ja) * 2005-06-29 2012-01-11 新電元工業株式会社 半導体装置
JP4945594B2 (ja) * 2009-03-16 2012-06-06 株式会社東芝 電力用半導体装置
JP5543758B2 (ja) * 2009-11-19 2014-07-09 ルネサスエレクトロニクス株式会社 半導体装置
WO2012020290A2 (en) * 2010-07-26 2012-02-16 Stmicroelectronics S.R.L. Process for filling deep trenches in a semiconductor material body, and semiconductor device resulting from the same process
JP6009731B2 (ja) * 2010-10-21 2016-10-19 富士電機株式会社 半導体装置
JP2012186374A (ja) * 2011-03-07 2012-09-27 Renesas Electronics Corp 半導体装置、及びその製造方法
JP5641995B2 (ja) * 2011-03-23 2014-12-17 株式会社東芝 半導体素子
US8786010B2 (en) * 2011-04-27 2014-07-22 Fairchild Semiconductor Corporation Superjunction structures for power devices and methods of manufacture
CN103828054B (zh) * 2011-09-27 2018-02-02 株式会社电装 半导体器件
US20130200499A1 (en) * 2012-02-03 2013-08-08 Inergy Technology Inc. Semiconductor device
JP2014003200A (ja) * 2012-06-20 2014-01-09 Renesas Electronics Corp 縦型パワーｍｏｓｆｅｔおよび半導体装置
JP6375176B2 (ja) * 2014-08-13 2018-08-15 ルネサスエレクトロニクス株式会社 半導体装置および半導体装置の製造方法
CN204243047U (zh) * 2014-11-03 2015-04-01 吉林华微电子股份有限公司 沟槽超级结半导体器件的正交超级结拐角终端
JP6534813B2 (ja) * 2015-01-08 2019-06-26 ルネサスエレクトロニクス株式会社 半導体装置および半導体装置の製造方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7019364B1 (en) * 1999-08-31 2006-03-28 Kabushiki Kaisha Toshiba Semiconductor substrate having pillars within a closed empty space
US20080315343A1 (en) * 2007-02-13 2008-12-25 Kabushiki Kaisha Toshiba Semiconductor device
US8106447B2 (en) * 2008-08-08 2012-01-31 Sony Corporation Semiconductor device and method of manufacturing the same

Also Published As

Publication number Publication date
JP2016042497A (ja) 2016-03-31
KR20160020368A (ko) 2016-02-23
CN105374877B (zh) 2020-09-11
US20160049466A1 (en) 2016-02-18
TW201607028A (zh) 2016-02-16
US9530838B2 (en) 2016-12-27
JP6375176B2 (ja) 2018-08-15
EP2985791A1 (en) 2016-02-17
CN105374877A (zh) 2016-03-02
CN205081123U (zh) 2016-03-09

Similar Documents

Publication Publication Date Title
TWI659534B (zh) 半導體裝置及半導體裝置之製造方法
JP6534813B2 (ja) 半導体装置および半導体装置の製造方法
TW201607038A (zh) 半導體裝置及其製造方法
JP2006196518A (ja) 半導体装置およびその製造方法
JP2007103902A (ja) 半導体装置
TWI802811B (zh) 半導體裝置
US10141397B2 (en) Semiconductor device and method of manufacturing the same
JP2019117859A (ja) 半導体装置
CN107808861B (zh) 半导体装置以及制造半导体装置的方法
JP7288827B2 (ja) 半導体装置の製造方法
JP2017188590A (ja) 半導体装置およびその製造方法
JP5641995B2 (ja) 半導体素子
TW201838039A (zh) 半導體裝置
TWI760453B (zh) 半導體裝置之製造方法
JP2021111752A (ja) 半導体装置及びその製造方法
US10217857B2 (en) Super junction MOSFET and method of manufacturing the same
JP6552667B2 (ja) 半導体装置の製造方法
JP2010182756A (ja) 半導体装置および半導体装置の製造方法