JP2010182756A - 半導体装置および半導体装置の製造方法 - Google Patents

Abstract

【課題】ボディ領域を形成するために必要十分な時間の熱処理によりガードリング領域を形成することができる、半導体装置および半導体装置の製造方法を提供する。
【解決手段】ゲートトレンチ５のＹ方向の一方側には、Ｐ型のボディ領域１１が形成され、このボディ領域１１の表層部には、Ｎ^＋型のソース領域１３が形成されている。一方、ゲートトレンチ５のＹ方向の他方側には、ガードリングトレンチ１５が形成されている。ガードリングトレンチ１５は、ゲートトレンチ５と間隔を空けて、半導体層３をその表面から深さ方向の途中まで掘り下がっている。ガードリングトレンチ１５の周囲には、Ｐ型のガードリング領域１２が形成されている。ガードリング領域１２は、ガードリングトレンチ１５の周囲に形成されている。
【選択図】図２

Description

本発明は、ＶＤＭＩＳＦＥＴ（Vertical Double diffused Metal Insulator Semiconductor Field Effect Transistor）を備える半導体装置およびその製造方法に関する。

ＶＤＭＯＳＦＥＴ（Vertical Double diffused Metal Oxide Semiconductor Field Effect Transistor）の微細化に有効な構造として、トレンチゲート構造が一般に知られている。
図１０は、トレンチゲート構造を採用したＶＤＭＯＳＦＥＴを備える半導体装置の模式的な断面図である。

半導体装置１０１は、Ｎ^＋＋型の半導体基板１０２を備えている。半導体基板１０２上には、半導体層１０３が積層されている。半導体層１０３の基層部は、半導体基板１０２よりもＮ型不純物濃度が低いＮ^＋型のドリフト領域１０４となっている。半導体層１０３には、互いに平行に延びる複数のトレンチ１０５が形成されている。トレンチ１０５の底部は、ドリフト領域１０４に達している。トレンチ１０５内には、ＳｉＯ_２からなるゲート絶縁膜１０６を介して、ゲート電極１０７が埋設されている。

半導体層１０３の表層部において、トレンチ１０５の一方側には、Ｐ型のボディ領域１０８が形成されている。ボディ領域１０８の深さは、トレンチ１０５の深さよりも小さくドリフト領域１０４とボディ領域１０８との界面は、トレンチ１０５の底面よりも半導体層１０３の表面側に位置している。ボディ領域１０８の表層部には、Ｎ型のソース領域１０９と、このソース領域１０９を厚さ方向に貫通するＰ型のコンタクト領域１１０とが形成されている。

また、半導体層１０３の表層部において、トレンチ１０５の他方側には、Ｐ型のガードリング領域１１１が形成されている。ガードリング領域１１１の深さは、トレンチ１０５の深さよりも大きく、ガードリング領域１１１の底部は、トレンチ１０５の下方に回り込んでいる。
半導体層１０３上には、層間絶縁膜１１２が形成されている。層間絶縁膜１１２上には、ソース電極１１３が形成されている。ソース電極１１３は、層間絶縁膜１１２に選択的に形成されたコンタクトホールを介して、ソース領域１０９、コンタクト領域１１０およびガードリング領域１１１に接続されている。

一方、半導体基板１０２の裏面（半導体層１０３が形成されている側と反対側の面）には、ドレイン電極１１４が形成されている。
ソース電極１１３が接地され、ドレイン電極１１４に正電圧が印加された状態で、ゲート電極１０７の電位（ゲート電圧）が制御されることにより、ボディ領域１０８におけるゲート絶縁膜１０６との界面近傍にチャネルが形成されて、ドリフト領域１０４とソース領域１０９との間に電流が流れる。

この半導体装置１０１では、ガードリング領域１１１が形成されているので、ソース電極とドレイン電極１１４との間（ソース−ドレイン間）にＶＤＭＯＳＦＥＴの定格値を超える電圧が印加されたときに、トレンチ１０５の底部付近ではなく、ガードリング領域１１１の底部付近に最も高い電界が生じ、そのガードリング領域１１１の底部付近でアバランシェ降伏が起こる。アバランシェ降伏で発生したホールは、ガードリング領域１１１を介してソース電極１１３へ排出される。これにより、ドリフト領域１０４、ボディ領域１０８およびソース領域１０９からなる寄生ＮＰＮトランジスタのターンオンを防止することができる。その結果、ＶＤＭＯＳＦＥＴのアバランシェ耐量の向上を図ることができる。

特開２００７−１４９７３６号公報

ボディ領域１０８およびガードリング領域１１１は、半導体層１０３にＰ型不純物が注入された後、そのＰ型不純物を拡散させることにより形成される。ガードリング領域１１１の形成時には、Ｐ型不純物をトレンチ１０５の底面よりも深い位置まで拡散させるために、ボディ領域１０８の形成時よりも長時間の熱処理を行わなければならない。
そのため、図１０に示す半導体装置１０１は、その製造に時間がかかるという問題を有している。また、長時間の熱処理により、トレンチ１０５の周囲に結晶欠陥を生じるおそれがある。さらに、長時間の熱処理により、半導体基板１０２から半導体層１０３にＮ型不純物が拡散し、半導体層１０３のＮ^＋型を有する部分の厚さが小さくなり、ゲート電極１０７とドレイン電極１１４との間の耐圧（ゲート−ドレイン間耐圧）およびソース電極とドレイン電極１１４との間の耐圧（ソース−ドレイン間耐圧）が低下するおそれがある。

本発明の目的は、ボディ領域を形成するために必要十分な時間の熱処理によりガードリング領域を形成することができる、半導体装置および半導体装置の製造方法を提供することである。

前記の目的を達成するための請求項１記載の半導体装置は、半導体層と、前記半導体層の基層部に形成された第１導電型のドリフト領域と、前記半導体層をその表面から掘り下がり、底部がドリフト領域に達するゲートトレンチと、前記ゲートトレンチの内面に形成されたゲート絶縁膜と、前記ゲートトレンチ内に前記ゲート絶縁膜を介して埋設されたゲート電極と、前記ゲートトレンチの一方側において、前記半導体層の表面と前記ドリフト領域との間に形成された第２導電型のボディ領域と、前記ボディ領域の表層部に形成された第１導電型のソース領域と、前記ゲートトレンチの前記一方側と反対の他方側において、前記ゲートトレンチと間隔を空けて、前記半導体層をその表面から深さ方向の途中まで掘り下がったガードリングトレンチと、前記ガードリングトレンチの周囲に形成され、前記ドリフト領域との界面が前記ゲートトレンチの底面よりも前記半導体層の基層側に位置する第２導電型のガードリング領域と、前記半導体層上に形成され、前記ソース領域および前記ガードリング領域と電気的に接続されたソースメタルとを含む。

この半導体装置では、半導体層の基層部に、第１導電型のドリフト領域が形成されている。半導体層には、ゲートトレンチがその表面からドリフト領域に達する深さまで掘り下がっている。ゲートトレンチ内には、ゲート絶縁膜を介して、ゲート電極が埋設されている。ゲートトレンチの一方側には、第２導電型のボディ領域が形成され、このボディ領域の表層部には、第１導電型のソース領域が形成されている。一方、ゲートトレンチの他方側には、第２導電型のガードリング領域が形成されている。半導体層上には、ソースメタルが形成されている。ソースメタルは、ソース領域およびガードリング領域と電気的に接続されている。

ガードリング領域とドリフト領域との界面は、ゲートトレンチの底面よりも半導体層の基層側に位置している。そのため、ソース領域とドリフト領域との間に過大な電圧が印加されると、ガードリング領域の最深部付近に最も高い電界が生じ、そのガードリング領域の最深部付近でアバランシェ降伏が起こる。アバランシェ降伏により発生した電荷は、ガードリング領域からソースメタルを介して排出される。これにより、電荷がボディ領域に流れこむことを防止でき、ドリフト領域、ボディ領域およびソース領域からなる寄生トランジスタのターンオンを防止できる。その結果、前記の構造からなるＶＤＭＩＳＦＥＴのアバランシェ耐量の向上を図ることができる。

そして、半導体層には、ガードリングトレンチが形成され、ガードリング領域は、そのガードリングトレンチの周囲に形成されている。ガードリングトレンチの形成後、半導体層にゲートトレンチの一方側の表面およびガードリングトレンチの内面から第２導電型の不純物をドーピングし、その不純物を拡散させるための熱処理を行うことにより、ボディ領域およびガードリング領域を形成することができる。このとき、ゲートトレンチの他方側では、ゲートトレンチの一方側よりもガードリングトレンチの深さの分、不純物が半導体層の深い位置まで拡散する。そのため、ボディ領域を形成するために必要十分な時間の熱処理によって、その最深部がゲートトレンチの底部よりも深い位置に達するガードリング領域を形成することができる。

すなわち、ガードリング領域を形成するために、ボディ領域を形成するために必要十分な時間よりも長時間の熱処理を行う必要がない。よって、半導体装置の製造に要する時間を短縮することができる。また、長時間の熱処理による種々の問題（ゲートトレンチの周囲における結晶欠陥の発生、ゲート−ドレイン間耐圧の低下など）を回避することができる。さらに、ガードリング領域の形成のための不純物の拡散距離が短くてよいので、ガードリング領域の不純物濃度を高濃度に維持することができる。その結果、ガードリング領域の抵抗値を低く抑えることができ、ＶＤＭＩＳＦＥＴのアバランシェ耐量の一層の向上を図ることができる。

請求項２に記載のように、ガードリングトレンチ内がソースメタルにより埋め尽くされていてもよい。これにより、ソースメタルとガードリング領域とが比較的広い接触面積で確実に接続される。
請求項３に記載のように、ガードリングトレンチの内面とガードリング領域との間に、ガードリング領域よりも第２導電型の不純物を高濃度に含むガードリングコンタクト領域が形成されていることが好ましい。ガードリングコンタクト領域を介して、ソースメタルとガードリング領域との良好な電気接続を達成することができる。

請求項４に記載のように、ガードリングトレンチの深さは、ゲートトレンチの深さ以下であることが好ましい。これにより、ガードリング領域がゲートトレンチを回り込んでボディ領域と接続されることを防止できる。
請求項５に記載のように、ゲートトレンチは、ストライプ状をなす複数の第１平行部を有し、ボディ領域およびガードリング領域は、第１平行部が延びる方向と直交する方向に交互に形成され、第１平行部は、ボディ領域とガードリング領域との間を延びていてもよい。

さらに、請求項６に記載のように、ゲートトレンチは、第１平行部と直交する方向に延び、第１平行部とともに格子状をなす複数の第２平行部をさらに有し、ボディ領域およびガードリング領域は、第２平行部により分断されていてもよい。これにより、ゲート電極へのゲート電圧の印加時に、ボディ領域における第１平行部および第２平行部の近傍にチャネルが形成される。そのため、ＶＤＭＩＳＦＥＴのチャネル領域の面積の増大を図ることができる。その結果、オン抵抗の低減を図ることができる。

請求項７に記載の半導体装置の製造方法は、第１導電型の半導体層にその表面から深さ方向の途中まで掘り下がったゲートトレンチを形成する工程と、前記ゲートトレンチの内面に絶縁膜を形成する工程と、前記絶縁膜の形成後、前記半導体層上に前記ゲートトレンチ内を埋め尽くすようにゲート電極の材料を堆積させる工程と、前記ゲート電極の材料のエッチバックにより、前記ゲートトレンチ内に埋設されたゲート電極を形成する工程と、前記ゲートトレンチの側方において、前記ゲートトレンチと間隔を空けて、前記半導体層にその表面から深さ方向の途中まで掘り下がったガードリングトレンチを形成する工程と、前記半導体層の表面から第２導電型の不純物をドーピングして、前記ゲートトレンチに対して前記ガードリングトレンチと反対側にボディ領域を形成するとともに、前記ガードリングトレンチの周囲にガードリング領域を形成する工程とを含む。

この製造方法によれば、ガードリングトレンチの形成後、半導体層にその表面（ガードリングトレンチの内面を含む。）から第２導電型の不純物がドーピングされることにより、ゲートトレンチに対してガードリングトレンチと反対側に、ボディ領域が形成されるとともに、ガードリングトレンチの周囲に、ガードリング領域が形成される。このとき、ゲートトレンチに対してガードリングトレンチが形成されている側では、その反対側よりもガードリングトレンチの深さの分、不純物が半導体層の深い位置まで拡散する。そのため、ボディ領域を形成するために必要十分な時間の熱処理によって、その最深部がゲートトレンチの底部よりも深い位置に達するガードリング領域を形成することができる。

図１は、本発明の第１実施形態に係る半導体装置の模式的な平面図である。 図２は、図１に示す半導体装置の切断線II−IIにおける断面図である。 図３は、図１に示す半導体装置の切断線III−IIIにおける断面図である。 図４Ａは、図１〜３に示す半導体装置の製造方法を説明するための模式的な断面図である。 図４Ｂは、図４Ａの次の工程を示す模式的な断面図である。 図４Ｃは、図４Ｂの次の工程を示す模式的な断面図である。 図４Ｄは、図４Ｃの次の工程を示す模式的な断面図である。 図４Ｅは、図４Ｄの次の工程を示す模式的な断面図である。 図４Ｆは、図４Ｅの次の工程を示す模式的な断面図である。 図４Ｇは、図４Ｆの次の工程を示す模式的な断面図である。 図４Ｈは、図４Ｇの次の工程を示す模式的な断面図である。 図５は、本発明の第２実施形態に係る半導体装置の模式的な平面図である。 図６は、本発明の第３実施形態に係る半導体装置の模式的な平面図である。 図７は、本発明の第４実施形態に係る半導体装置の模式的な平面図である。 図８は、本発明の第５実施形態に係る半導体装置の模式的な断面図である。 図９は、本発明の第６実施形態に係る半導体装置の模式的な平面図である。 従来の半導体装置の模式的な断面図である。

以下では、本発明の実施の形態を、添付図面を参照して詳細に説明する。
図１は、本発明の第１実施形態に係る半導体装置の模式的な平面図である。図２は、図１に示す半導体装置の切断線II−IIにおける断面図である。図３は、図１に示す半導体装置の切断線III−IIIにおける断面図である。
半導体装置１は、図２，３に示すように、後述するドリフト領域４よりもＮ型不純物を高濃度に含むＮ^＋＋型の半導体基板２を備えている。半導体基板２は、たとえば、シリコン基板からなる。

半導体基板２上には、半導体層３が積層されている。半導体層３は、たとえば、シリコンからなる。半導体層３の表面には、図示しないが、環状のフィールド酸化膜が形成されている。フィールド酸化膜は、たとえば、ＬＯＣＯＳ（Local Oxidation of Silicon）法により形成されるシリコン酸化膜である。フィールド酸化膜に囲まれる領域とフィールド酸化膜の外側の領域とは、フィールド酸化膜によって絶縁分離されている。フィールド酸化膜に囲まれる領域には、複数のＶＤＭＯＳＦＥＴが形成されている。

半導体層３の基層部は、半導体基板２よりもＮ型不純物を低濃度に含むＮ^＋型のドリフト領域４となっている。
半導体層３には、ゲートトレンチ５が形成されている。ゲートトレンチ５は、図１に示すように、平面視において、互いに平行をなして所定方向（以下、この方向を「Ｘ方向という。）に延びる複数の第１平行部６と、Ｘ方向と直交する方向（以下、この方向を「Ｙ方向」という。）に延び、各第１平行部６の一端および他端をそれぞれ連結する連結部７とを有している。言い換えれば、ゲートトレンチ５は、Ｙ方向に延び、Ｘ方向に間隔を空けて配置される２つの連結部７と、これらの連結部７に両端が連結され、Ｙ方向に間隔を空けたストライプ状をなす複数の第１平行部６とを有している。また、ゲートトレンチ５は、各連結部７からＸ方向に延びる２つ（合計４つ）の引出部８とを有している。そして、ゲートトレンチ５の第１平行部６、連結部７および引出部８は、図２，３に示すように、半導体層３をその表面から掘り下がり、その底部がドリフト領域４に達している。

ゲートトレンチ５の内面には、ゲート絶縁膜９が形成されている。ゲート絶縁膜９は、たとえば、ＳｉＯ_２（酸化シリコン）からなる。
ゲートトレンチ５内には、ゲート絶縁膜９を介して、ゲート電極１０が埋設されている。ゲート電極１０は、たとえば、ドープトポリシリコン（たとえば、Ｎ型不純物がドーピングされたポリシリコン）からなる。ゲート電極１０の表面は、半導体層３の表面とほぼ面一をなしている。

半導体層３のドリフト領域４よりも表面側の部分（表層部）は、ゲートトレンチ５により、ストライプ状に区画されている。そして、半導体層３の表層部には、Ｐ型のボディ領域１１およびガードリング領域１２がゲートトレンチ５の第１平行部６を挟んで交互に形成されている。すなわち、半導体層３の表層部には、１つの第１平行部６に着目したときに、第１平行部６のＹ方向の一方側に、Ｐ型のボディ領域１１が形成され、その他方側に、Ｐ型のガードリング領域１２が形成されている。

ボディ領域１１は、第１平行部６のＹ方向の一方側において、半導体層３の表面とドリフト領域４との間の全域に形成されている。ボディ領域１１とドリフト領域４との界面は、ゲートトレンチ５の底面よりも半導体層３の表面側に位置している。
ボディ領域１１の表層部には、図２に示すように、Ｎ^＋型のソース領域１３およびボディ領域１１よりもＰ型不純物を高濃度に含むＰ^＋型のボディコンタクト領域１４が形成されている。ソース領域１３は、ボディ領域１１の表層部におけるボディコンタクト領域１４を除く全域に形成されている。ボディコンタクト領域１４は、ゲートトレンチ５の第１平行部６に対してＹ方向に間隔を空けて、Ｘ方向に一定間隔で複数形成されている。

第１平行部６のＹ方向の他方側、つまり第１平行部６に対してボディ領域１１と反対側において、半導体層３には、複数のガードリングトレンチ１５が半導体層３の表面から掘り下がって形成されている。ガードリングトレンチ１５は、平面視略四角形状をなし、Ｘ方向に一定間隔で形成され、たとえば、Ｙ方向に隣り合うボディコンタクト領域１４の間に配置されている。ガードリングトレンチ１５の深さは、ゲートトレンチ５の深さ以下、好ましくは、ゲートトレンチ５の深さよりも小さい。

そして、ガードリング領域１２は、ガードリングトレンチ１５の周囲に形成されている。ガードリング領域１２は、ボディ領域１１よりも深く形成され、ガードリング領域１２とドリフト領域４との界面は、ゲートトレンチ５の底面よりも半導体基板２側に位置している。
また、ガードリング領域１２とガードリングトレンチ１５の内面およびこれに連続する半導体層３の表面との間には、ガードリング領域１２よりもＰ型不純物を高濃度に含むＰ^＋型のガードリングコンタクト領域１６が形成されている。

半導体層３上には、層間絶縁膜１７が形成されている。層間絶縁膜１７は、たとえば、ＢＰＳＧ（Boron Phospho Silicate Glass）からなる。
層間絶縁膜１７上には、図１〜３に示すように、ソースメタル１８が形成されている。ソースメタル１８は、層間絶縁膜１７に選択的に形成されたコンタクトホール１９に入り込み、ソース領域１３およびボディコンタクト領域１４に接続されている。また、ソースメタル１８は、コンタクトホール１９を介して、ガードリングトレンチ１５内に入り込み、ガードリングトレンチ１５内を埋め尽くしている。これにより、ソースメタル１８は、ガードリングコンタクト領域１６に接続され、ガードリングコンタクト領域１６を介してガードリング領域１２と電気的に接続されている。

層間絶縁膜１７上にはさらに、図１，３に示すように、ゲートメタル２０が形成されている。ゲートメタル２０は、層間絶縁膜１７に選択的に形成されたコンタクトホール２１を介して、ゲート電極１０における引出部８に埋設された部分と接続されている。
一方、図２，３に示すように、半導体基板２の裏面（半導体層３が形成されている側と反対側の面）には、ドレインメタル２２がその全域に形成されている。

ソースメタル１８が接地され、ドレインメタル２２に適当な大きさの正電圧が印加された状態で、ゲートメタル２０の電位（ゲート電圧）が制御されることにより、ボディ領域１１におけるゲート絶縁膜９との界面近傍にチャネルが形成されて、ドリフト領域４とソース領域１３との間に電流が流れる。
前述したように、ガードリング領域１２とドリフト領域４との界面は、ゲートトレンチ５の底面よりも半導体基板２側に位置している。そのため、ソース領域１３とドリフト領域４との間（ソースメタル１８とドレインメタル２２との間）にＶＤＭＯＳＦＥＴの定格値を超える過大な電圧が印加されると、ガードリング領域１２の最深部付近に最も高い電界が生じ、そのガードリング領域１２の最深部付近でアバランシェ降伏が起こる。アバランシェ降伏により発生したホールは、ガードリング領域１２からソースメタル１８を介して排出される。これにより、ホールがボディ領域１１に流れこむことを防止でき、ドリフト領域４、ボディ領域１１およびソース領域１３からなる寄生トランジスタのターンオンを防止できる。その結果、ＶＤＭＯＳＦＥＴのアバランシェ耐量の向上を図ることができる。

そして、ガードリング領域１２は、ガードリングトレンチ１５の周囲に形成されている。後述するように、ガードリングトレンチ１５の形成後、半導体層３にその表面（ガードリングトレンチ１５の内面を含む。）からＰ型不純物をドーピングし、そのＰ型不純物を拡散させるための熱処理を行うことにより、ボディ領域１１およびガードリング領域１２を形成することができる。このとき、ゲートトレンチ５に対してガードリングトレンチ１５が形成されている側では、その反対側よりもガードリングトレンチ１５の深さの分、Ｐ型不純物が半導体層３の深い位置まで拡散する。そのため、ボディ領域１１を形成するために必要十分な時間の熱処理によって、その最深部がゲートトレンチ５の底部よりも深い位置に達するガードリング領域１２を形成することができる。

すなわち、ガードリング領域１２を形成するために、ボディ領域１１を形成するために必要十分な時間よりも長時間の熱処理を行う必要がない。よって、半導体装置の製造に要する時間を短縮することができる。また、長時間の熱処理による種々の問題（ゲートトレンチ５の周囲における結晶欠陥の発生、ゲート−ドレイン間耐圧の低下など）を回避することができる。さらに、ガードリング領域１２の形成のためのＰ型不純物の拡散距離が短くてよいので、ガードリング領域１２の不純物濃度を高濃度に維持することができる。その結果、ガードリング領域１２の抵抗値を低く抑えることができ、ＶＤＭＯＳＦＥＴのアバランシェ耐量の一層の向上を図ることができる。

また、ガードリングトレンチ１５内がソースメタル１８により埋め尽くされている。これにより、ソースメタル１８とガードリング領域１２とを比較的広い接触面積で確実に接続することができる。
さらに、ガードリング領域１２とガードリングトレンチ１５の内面との間に、Ｐ^＋型のガードリングコンタクト領域１６が形成されているので、ガードリングコンタクト領域１６を介して、ソースメタル１８とガードリング領域１２との良好な電気接続を達成することができる。

また、ガードリングトレンチ１５の深さがゲートトレンチ５の深さよりも小さいので、ガードリング領域１２がゲートトレンチ５を回り込んでボディ領域１１と接続されることを防止できる。
図４Ａ〜４Ｈは、図１〜３に示す半導体装置の製造工程を順に示す模式的な断面図である。図４Ａ〜４Ｈの切断面は、図２の切断面と同じである。

半導体装置１の製造工程では、まず、エピタキシャル成長法により、半導体基板２（図２参照）上に、半導体層３が形成される。次に、ＬＯＣＯＳ法などの素子分離法により、半導体層３の表面にフィールド酸化膜が形成される。その後、フォトリソグラフィにより、半導体層３上に、レジストパターン（図示せず）が形成される。そして、そのレジストパターンをマスクとする半導体層３のエッチングにより、図４Ａに示すように、半導体層３にゲートトレンチ５が形成される。ゲートトレンチ５の形成後、半導体層３上のレジストパターンは除去される。

次いで、図４Ｂに示すように、熱酸化法により、ゲートトレンチ５の内面を含む半導体層３の表面に、酸化膜４１が形成される。
その後、図４Ｃに示すように、ＣＶＤ（Chemical Vapor Deposition：化学気相成長）法により、酸化膜４１上に、ゲートトレンチ５内を埋め尽くすように、ドープトポリシリコン４２が堆積される。

そして、酸化膜４１上のドープトポリシリコン４２のエッチバックにより、ゲートトレンチ５外に堆積したドープトポリシリコン４２が除去される。このとき、ゲートトレンチ５外の酸化膜４１もドープトポリシリコン４２とともに除去される。これにより、図４Ｄに示すように、ゲートトレンチ５内に、酸化膜４１およびドープトポリシリコン４２が残り、その残った酸化膜４１からなるゲート絶縁膜９およびドープトポリシリコン４２からなるゲート電極１０が得られる。

その後、フォトリソグラフィにより、半導体層３上に、レジストパターン（図示せず）が形成される。そして、そのレジストパターンをマスクとする半導体層３のエッチングにより、図４Ｅに示すように、半導体層３にガードリングトレンチ１５が形成される。ガードリングトレンチ１５の形成後、半導体層３上のレジストパターンは除去される。
次いで、イオン注入法により、ガードリングトレンチ１５の内面を含む半導体層３の表面から半導体層３の表層部に、Ｐ型不純物（たとえば、ボロン）が注入される。Ｐ型不純物の注入角度は、たとえば、７°であり、Ｐ型不純物は、ガードリングトレンチ１５の側面からも半導体層３に注入される。その後、半導体層３に注入されたＰ型不純物を拡散（ドライブイン）させるための熱処理が行われる。このＰ型不純物の拡散により、図４Ｆに示すように、半導体層３に、ボディ領域１１およびガードリング領域１２が形成される。

その後、イオン注入法により、ボディ領域１１の表層部に、Ｎ型不純物（たとえば、ヒ素）が注入される。さらに、イオン注入法により、ガードリング領域１２の表面（ガードリングトレンチ１５の内面およびこれに連続する半導体層３の表面）およびボディ領域１１の局所に、Ｐ型不純物が注入される。そして、Ｎ型不純物およびＰ型不純物を拡散させるための熱処理が行われる。これにより、図４Ｇに示すように、ソース領域１３、ボディコンタクト領域１４およびガードリングコンタクト領域１６が形成される。

この後、図４Ｈに示すように、ＣＶＤ法により、半導体層３上に、層間絶縁膜１７が堆積される。そして、フォトリソグラフィおよびエッチングにより、層間絶縁膜１７に、コンタクトホール１９，２１が形成される。その後、ソースメタル１８、ゲートメタル２０およびドレインメタル２２が形成されて、図２に示す構造が得られる。
このように、ガードリングトレンチ１５の形成後、半導体層３にその表面（ガードリングトレンチ１５の内面を含む。）からＰ型不純物がドーピングされることにより、ゲートトレンチ５に対してガードリングトレンチ１５と反対側に、ボディ領域１１が形成されるとともに、ガードリングトレンチ１５の周囲に、ガードリング領域１２が形成される。このとき、ゲートトレンチ５に対してガードリングトレンチ１５が形成されている側では、その反対側よりもガードリングトレンチ１５の深さの分、Ｐ型不純物が半導体層３の深い位置まで拡散する。そのため、ボディ領域１１を形成するために必要十分な時間の熱処理によって、その最深部がゲートトレンチ５の底部よりも深い位置に達するガードリング領域１２を形成することができる。

図５は、本発明の第２実施形態に係る半導体装置の模式的な平面図である。図５において、図１に示す各部に相当する部分には、それらの各部に付した参照符号と同一の参照符号を付している。そして、以下では、図５に示す構造について、図１に示す構造との相違点のみを説明し、同一の参照符号を付した各部の説明を省略する。
図５に示す半導体装置５１では、ゲートトレンチ５は、各連結部７からＸ方向に延びる２つ（合計４つ）の引出部８に加えて、Ｙ方向の両端の各第１平行部６からＹ方向に延びる２つ（合計４つ）の引出部５２を有している。ゲート電極１０における各引出部８，５２に埋設された部分には、コンタクトホール２１を介して、ゲートメタル２０が接続されている。

図１に示す半導体装置１では、ゲートメタル２０がゲート電極１０に４箇所で接続されている。これに対し、図５に示す半導体装置５１では、ゲートメタル２０がゲート電極１０に８箇所で接続されている。そのため、半導体装置５１の構造では、半導体装置１の構造と比較して、ゲート電極１０の各部の電位を同一電位に精度よく安定させることができる。

図６は、本発明の第３実施形態に係る半導体装置の模式的な平面図である。図６において、図１に示す各部に相当する部分には、それらの各部に付した参照符号と同一の参照符号を付している。そして、以下では、図６に示す構造について、図１に示す構造との相違点のみを説明し、同一の参照符号を付した各部の説明を省略する。
図６に示す半導体装置６１では、ゲートトレンチ５は、Ｙ方向に延びる第２平行部６２を有している。第２平行部６２は、複数の第１平行部６とともに格子状をなしている。そして、第１平行部６のＹ方向の一方側に形成されるボディ領域１１および他方側に形成されるガードリング領域１２は、第２平行部６２により、それぞれ２つの部分に分断されている。そして、各ガードリング領域１２には、Ｘ方向に延びる平面視略長方形状の１つのガードリングトレンチ１５が形成されている。

図６に示す半導体装置６１の構造では、ゲート電極１０へのゲート電圧の印加時に、ボディ領域１１における第１平行部６および第２平行部６２の近傍にチャネルが形成される。そのため、チャネル領域の面積の増大を図ることができる。その結果、ＶＤＭＯＳＦＥＴのオン抵抗の低減を図ることができる。
図７は、本発明の第４実施形態に係る半導体装置の模式的な平面図である。図７において、図６に示す各部に相当する部分には、それらの各部に付した参照符号と同一の参照符号を付している。そして、以下では、図７に示す構造について、図６に示す構造との相違点のみを説明し、同一の参照符号を付した各部の説明を省略する。

図７に示す半導体装置７１では、複数の第２平行部６２を有している。これにより、第１平行部６のＹ方向の一方側に形成されるボディ領域１１および他方側に形成されるガードリング領域１２は、複数の第２平行部６２により、それぞれ第２平行部６２の数よりも１つ多い数の部分に分断されている。そして、各ボディ領域１１には、１つのボディコンタクト領域１４が形成されている。また、各ガードリング領域１２には、Ｘ方向に延びる平面視略長方形状の１つのガードリングトレンチ１５が形成されている。

図７に示す構造により、チャネル領域の面積の一層の増大を図ることができるので、ＶＤＭＯＳＦＥＴのオン抵抗のさらなる低減を図ることができる。
図８は、本発明の第５実施形態に係る半導体装置の模式的な断面図である。図８の切断面は、図２の切断面と同じである。図８において、図２に示す各部に相当する部分には、それらの各部に付した参照符号と同一の参照符号を付している。そして、以下では、図８に示す構造について、図２に示す構造との相違点のみを説明し、同一の参照符号を付した各部の説明を省略する。

図２に示す半導体装置１では、ガードリングトレンチ１５内にソースメタル１８が入り込み、ソースメタル１８がガードリングコンタクト領域１６と直接に接続されている。これに対し、図８に示す半導体装置８１では、ガードリングトレンチ１５内にドープトポリシリコンからなる埋設体８２が埋設されている。埋設体８２は、ガードリングトレンチ１５外の半導体層３の表面とほぼ面一をなしている。そして、ソースメタル１８は、層間絶縁膜１７に形成されたコンタクトホール１９を介して、ソース領域１３、ボディコンタクト領域１４および埋設体８２に接続されている。これにより、ソースメタル１８は、埋設体８２およびガードリングコンタクト領域１６を介して、ガードリング領域１２と電気的に接続されている。

この構造によっても、図２に示す構造と同様な効果を奏することができる。
そして、図８に示す構造は、図４Ｇに示す工程の後、半導体層３上に、埋設体８２の材料であるドープトポリシリコンをガードリングトレンチ１５を埋め尽くすように堆積させ、ガードリングトレンチ１５外からドープトポリシリコンを除去した後、図４Ｈに示す工程を行うことにより形成することができる。

図９は、本発明の第６実施形態に係る半導体装置の模式的な平面図である。図９において、図１に示す各部に相当する部分には、それらの各部に付した参照符号と同一の参照符号を付している。そして、以下では、図９に示す構造について、図１に示す構造との相違点のみを説明し、同一の参照符号を付した各部の説明を省略する。
図１に示す半導体装置１では、第１並行部６に対してボディ領域１１と反対側において、半導体層３に、複数のガードリングトレンチ１５がＸ方向に一定間隔で形成されている。これに対し、図９に示す半導体装置９１では、第１並行部６に対してボディ領域１１と反対側において、半導体層３に、Ｘ方向に延びる平面視略長方形状の１つのガードリングトレンチ１５が形成されている。

この構造によっても、図１に示す構造と同様な効果を奏することができる。
以上、本発明のいくつかの実施形態を説明したが、本発明は、さらに他の形態で実施することもできる。
たとえば、半導体装置１，５１，６１，７１，８１，９１において、各半導体部分の導電型（Ｐ型、Ｎ型）を反転した構造が採用されてもよい。

また、ゲート絶縁膜９は、ＳｉＯ_２以外の絶縁材料で形成されてもよい。すなわち、本発明は、ＶＤＭＯＳＦＥＴに限らず、ゲート絶縁膜の材料としてＳｉＯ_２以外の絶縁材料を採用したＶＤＭＩＳＦＥＴを備える半導体装置およびその製造方法に適用することができる。
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。

１ 半導体装置
３ 半導体層
５ ゲートトレンチ
６ 第１平行部
９ ゲート絶縁膜
１０ ゲート電極
１１ ボディ領域
１２ ガードリング領域
１３ ソース領域
１５ ガードリングトレンチ
１６ ガードリングコンタクト領域
１８ ソースメタル
４１ 酸化膜（絶縁膜）
４２ ドープトポリシリコン（ゲート電極の材料）
５１ 半導体装置
６１ 半導体装置
６２ 第２平行部
７１ 半導体装置
８１ 半導体装置
９１ 半導体装置

Claims (7)

1. 半導体層と、
   前記半導体層の基層部に形成された第１導電型のドリフト領域と、
   前記半導体層をその表面から掘り下がり、底部がドリフト領域に達するゲートトレンチと、
   前記ゲートトレンチの内面に形成されたゲート絶縁膜と、
   前記ゲートトレンチ内に前記ゲート絶縁膜を介して埋設されたゲート電極と、
   前記ゲートトレンチの一方側において、前記半導体層の表面と前記ドリフト領域との間に形成された第２導電型のボディ領域と、
   前記ボディ領域の表層部に形成された第１導電型のソース領域と、
   前記ゲートトレンチの前記一方側と反対の他方側において、前記ゲートトレンチと間隔を空けて、前記半導体層をその表面から深さ方向の途中まで掘り下がったガードリングトレンチと、
   前記ガードリングトレンチの周囲に形成され、前記ドリフト領域との界面が前記ゲートトレンチの底面よりも前記半導体層の基層側に位置する第２導電型のガードリング領域と、
   前記半導体層上に形成され、前記ソース領域および前記ガードリング領域と電気的に接続されたソースメタルとを含む、半導体装置。
2. 前記ガードリングトレンチ内が前記ソースメタルにより埋め尽くされている、請求項１に記載の半導体装置。
3. 前記ガードリングトレンチの内面と前記ガードリング領域との間に形成され、前記ガードリング領域よりも第２導電型の不純物を高濃度に有するガードリングコンタクト領域をさらに含む、請求項１または２に記載の半導体装置。
4. 前記ガードリングトレンチの深さが前記ゲートトレンチの深さ以下である、請求項１〜３のいずれか一項に記載の半導体装置。
5. 前記ゲートトレンチは、ストライプ状をなす複数の第１平行部を有し、
   前記ボディ領域および前記ガードリング領域は、前記第１平行部が延びる方向と直交する方向に交互に形成され、
   前記第１平行部は、前記ボディ領域と前記ガードリング領域との間を延びている、請求項１〜４のいずれか一項に記載の半導体装置。
6. 前記ゲートトレンチは、前記第１平行部と直交する方向に延び、前記第１平行部とともに格子状をなす複数の第２平行部をさらに有し、
   前記ボディ領域および前記ガードリング領域は、前記第２平行部により分断されている、請求項５に記載の半導体装置。
7. 第１導電型の半導体層にその表面から深さ方向の途中まで掘り下がったゲートトレンチを形成する工程と、
   前記ゲートトレンチの内面に絶縁膜を形成する工程と、
   前記絶縁膜の形成後、前記半導体層上に前記ゲートトレンチ内を埋め尽くすようにゲート電極の材料を堆積させる工程と、
   前記ゲート電極の材料のエッチバックにより、前記ゲートトレンチ内に埋設されたゲート電極を形成する工程と、
   前記ゲートトレンチの側方において、前記ゲートトレンチと間隔を空けて、前記半導体層にその表面から深さ方向の途中まで掘り下がったガードリングトレンチを形成する工程と、
   前記半導体層の表面から第２導電型の不純物をドーピングして、前記ゲートトレンチに対して前記ガードリングトレンチと反対側にボディ領域を形成するとともに、前記ガードリングトレンチの周囲にガードリング領域を形成する工程とを含む、半導体装置の製造方法。

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