JP2019117859A - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP2019117859A
JP2019117859A JP2017251068A JP2017251068A JP2019117859A JP 2019117859 A JP2019117859 A JP 2019117859A JP 2017251068 A JP2017251068 A JP 2017251068A JP 2017251068 A JP2017251068 A JP 2017251068A JP 2019117859 A JP2019117859 A JP 2019117859A
Authority
JP
Japan
Prior art keywords
trench
region
semiconductor device
type semiconductor
drift layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2017251068A
Other languages
English (en)
Other versions
JP6910944B2 (ja
Inventor
酒井　敦
Atsushi Sakai
敦 酒井
克己 永久
Katsumi Nagahisa
克己 永久
聡司 江口
Soji Eguchi
聡司 江口
信夫 町田
Nobuo Machida
信夫 町田
耕一 新井
Koichi Arai
耕一 新井
岡本　康宏
Yasuhiro Okamoto
康宏 岡本
賢一 久田
Kenichi Hisada
賢一 久田
泰典 山下
Taisuke Yamashita
泰典 山下
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Electronics Corp
Original Assignee
Renesas Electronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Electronics Corp filed Critical Renesas Electronics Corp
Priority to JP2017251068A priority Critical patent/JP6910944B2/ja
Priority to US16/192,480 priority patent/US20190198663A1/en
Priority to CN202311759387.4A priority patent/CN117525150A/zh
Priority to CN201811654142.4A priority patent/CN110010687B/zh
Publication of JP2019117859A publication Critical patent/JP2019117859A/ja
Priority to US17/216,136 priority patent/US20210217888A1/en
Application granted granted Critical
Publication of JP6910944B2 publication Critical patent/JP6910944B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66053—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide
    • H01L29/66068—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
    • H01L29/0623—Buried supplementary region, e.g. buried guard ring
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0692—Surface layout
    • H01L29/0696—Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H01L29/0852—Source or drain regions of field-effect devices of field-effect transistors with insulated gate of DMOS transistors
    • H01L29/0856—Source regions
    • H01L29/0865—Disposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
    • H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/66727—Vertical DMOS transistors, i.e. VDMOS transistors with a step of recessing the source electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/66734—Vertical DMOS transistors, i.e. VDMOS transistors with a step of recessing the gate electrode, e.g. to form a trench gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/1608—Silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41766—Source or drain electrodes for field effect devices with at least part of the source or drain electrode having contact below the semiconductor surface, e.g. the source or drain electrode formed at least partially in a groove or with inclusions of conductor inside the semiconductor

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

【課題】半導体装置の特性の向上を図る。【解決手段】トレンチＴＲの下方のドリフト層ＤＲ中に、ドリフト層ＤＲと逆導電型の不純物を有するｐ型半導体領域ＰＲＴを設け、さらに、平面視においてトレンチＴＲの形成領域と距離Ｌだけ離間して形成された、ドリフト層ＤＲと逆導電型の不純物を有するｐ型半導体領域ＰＲＳを設ける。そして、ｐ型半導体領域ＰＲＳを、Ｙ方向（図面の奥行き方向）に、間隔ＳＰをおいて配置される複数の領域（ＰＲＳａ〜ＰＲＳｃ）で構成する。このように、ｐ型半導体領域ＰＲＳ、ＰＲＴを設け、さらに、ｐ型半導体領域ＰＲＳを、隙間ＳＰを開けて配置することで、ゲート絶縁膜ＧＩの耐圧を維持しつつ、面積で規格化したオン抵抗を低減することができる。【選択図】図１

Description

本発明は、半導体装置に関し、特に、炭化珪素（ＳｉＣ）を用いた半導体装置に好適に利用できるものである。
トランジスタを有する半導体装置において、ＳｉＣ基板を用いた半導体装置が検討されている。例えば、パワートランジスタにおいて、ＳｉＣ基板を用いた場合、ＳｉＣは珪素（Ｓｉ）に比べてバンドギャップが大きいため、耐圧が大きくなる。
例えば、特許文献１には、オフ状態の際に、印加電圧の増加に比例して空乏層がｐ型ベース層からドレイン電極側に広がり、この空乏層がｐ型埋込み層に到達したとき、パンチスルー現象により、ｐ型埋込み層が当該空乏層中の電界強度を固定してその上昇を抑止することが開示されている。そして、このときの電界強度の最大値を越える電界強度の限界値をもつ範囲でｎ型ベース層のキャリア密度を増加させて面積で規格化したオン抵抗を低下させることにより、高耐圧であってもオン状態での電圧降下を低下させる技術が開示されている。
また、特許文献２には、外縁部に、素子構造および終端構造の両方を設け、これにより、耐圧を高めつつ、ＭＯＳＦＥＴの大きさを小さくする技術が開示されている。そして、このＭＯＳＦＥＴは、エピタキシャル膜の下側範囲と上側範囲との間の界面に部分的に設けられた緩和領域を有する。
特開平９−１９１１０９号公報 特開２０１４−１３８０２６号公報
本発明者は、炭化珪素（ＳｉＣ）を用いた半導体装置の研究開発に従事しており、半導体装置の特性向上について、鋭意検討している。
前述したように、ＳｉＣは珪素（Ｓｉ）に比べてバンドギャップが大きいため、耐圧を大きくすることができる。しかしながら、ＳｉＣを用いた半導体装置であるＭＩＳＦＥＴにおいて、ＳｉＣの耐圧が大きくなるに従い、ゲート絶縁膜の耐圧が問題となる。即ち、ＳｉＣの破壊が起きる前にゲート絶縁膜が破壊するという問題が生じ得る。
このため、後述するように、ゲート絶縁膜の近傍に、電界緩和層を配置し、ゲート絶縁膜の近傍の電界を緩和することにより、ゲート絶縁膜の耐圧の向上を図ることができる。しかしながら、この電界緩和層は、電流パスを狭めてしまうため、面積で規格化したオン抵抗が増加してしまう。即ち、ゲート絶縁膜の耐圧の向上と面積で規格化したオン抵抗の低減がトレードオフの関係となる。
そこで、ゲート絶縁膜の耐圧を向上しつつ、面積で規格化したオン抵抗の低減が図れる半導体装置（ＭＩＳＦＥＴ）の構成の検討が望まれる。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される実施の形態のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
本願において開示される一実施の形態に示される半導体装置は、ドリフト層と、チャネル層と、ソース領域と、チャネル層を貫通して、ドリフト層に達し、ソース領域と接するトレンチと、トレンチの内壁に形成されたゲート絶縁膜と、トレンチを埋め込むゲート電極とを有する。そして、トレンチの下方のドリフト層中に、平面視においてトレンチの形成領域と重なる位置に形成された、ドリフト層と逆導電型の不純物を有する第１半導体領域を有し、トレンチの下方のドリフト層中に、平面視においてトレンチの形成領域と離間して形成された、ドリフト層と逆導電型の不純物を有する第２半導体領域を有する。そして、第２半導体領域は、第１方向に、第２間隔をおいて配置される複数の第２領域よりなる。
本願において開示される一実施の形態に示される半導体装置は、ドリフト層と、チャネル層と、ソース領域と、チャネル層を貫通して、ドリフト層に達し、ソース領域と接するトレンチと、トレンチの内壁に形成されたゲート絶縁膜と、トレンチを埋め込むゲート電極とを有する。そして、トレンチの下方のドリフト層中に、平面視においてトレンチの形成領域と重なる位置に形成された、ドリフト層と逆導電型の不純物を有する第１半導体領域を有し、トレンチの下方のドリフト層中に、平面視においてトレンチの形成領域と離間して形成された、ドリフト層と逆導電型の不純物を有する第２半導体領域を有する。そして、第１半導体領域は、第１方向に、第１間隔をおいて配置される複数の第１領域よりなる。
本願において開示される一実施の形態に示される半導体装置は、ドリフト層と、チャネル層と、ソース領域と、チャネル層を貫通して、ドリフト層に達し、ソース領域と接するトレンチと、トレンチの内壁に形成されたゲート絶縁膜と、トレンチを埋め込むゲート電極とを有する。そして、トレンチの下方のドリフト層中に、平面視においてトレンチの形成領域と重なる位置に形成された、ドリフト層と逆導電型の不純物を有する第１半導体領域を有し、トレンチの下方のドリフト層中に、平面視においてトレンチの形成領域と離間して形成された、ドリフト層と逆導電型の不純物を有する第２半導体領域を有する。そして、第１半導体領域は、第２半導体領域より深い位置に形成されている。
本願において開示される、以下に示す代表的な実施の形態に示される半導体装置によれば、半導体装置の特性を向上させることができる。
実施の形態１の半導体装置の構成を示す断面図である。 実施の形態１の半導体装置の構成を示す平面図である。 実施の形態１の半導体装置の構成を示す平面図である。 実施の形態１の半導体装置の製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す平面図である。 実施の形態１の半導体装置の製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図である。 実施の形態１の半導体装置の他の製造工程を示す断面図である。 実施の形態１の半導体装置の他の製造工程を示す断面図である。 比較例１の半導体装置の構成を示す平面図である。 比較例２の半導体装置の構成を示す平面図である。 実施の形態１の半導体装置の構成を示す平面図である 比較例１、２および実施の形態１の半導体装置の耐圧と面積で規格化したオン抵抗の関係を示すグラフである。 比較例１、２および実施の形態１の半導体装置においてほぼ同じ耐圧となる場合に、面積で規格化したオン抵抗を比較したグラフである。 実施の形態２の応用例１の半導体装置の構成を示す平面図である。 実施の形態２の応用例２の半導体装置の構成を示す平面図である。 実施の形態２の応用例３の半導体装置の構成を示す平面図である。 実施の形態２の応用例４の半導体装置の構成を示す平面図である。 実施の形態３の半導体装置の構成を示す断面図である。 実施の形態３の半導体装置の構成を示す平面図である。 実施の形態３の半導体装置の製造工程を示す断面図である。 実施の形態３の半導体装置の製造工程を示す断面図である。 実施の形態３の半導体装置の製造工程を示す断面図である。 実施の形態３の半導体装置の製造工程を示す断面図である。 実施の形態３の半導体装置の製造工程を示す断面図である。 実施の形態３の半導体装置の他の製造工程を示す断面図である。 比較例１、２および実施の形態３の半導体装置の耐圧と面積で規格化したオン抵抗の関係を示すグラフである。 実施の形態４の変形例１の半導体装置の構成を示す平面図である。 実施の形態４の変形例２の半導体装置の構成を示す平面図である。 実施の形態４の変形例３の半導体装置の構成を示す平面図である。 実施の形態４の変形例４の半導体装置の構成を示す平面図である。 実施の形態４の変形例５の半導体装置の構成を示す平面図である。 実施の形態４の変形例６の半導体装置の構成を示す平面図である。 実施の形態４の変形例７の半導体装置の構成を示す平面図である。 実施の形態４の変形例８の半導体装置の構成を示す平面図である。
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、応用例、詳細説明、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数等（個数、数値、量、範囲等を含む）についても同様である。
以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一または関連する符号を付し、その繰り返しの説明は省略する。また、複数の類似の部材（部位）が存在する場合には、総称の符号に記号を追加し個別または特定の部位を示す場合がある。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。
また、断面図および平面図において、各部位の大きさは実デバイスと対応するものではなく、図面を分かりやすくするため、特定の部位を相対的に大きく表示する場合がある。また、断面図と平面図が対応する場合においても、図面を分かりやすくするため、特定の部位を相対的に大きく表示する場合がある。
（実施の形態１）
[構造説明]
以下、図面を参照しながら本実施の形態の半導体装置について詳細に説明する。
図１は、本実施の形態の半導体装置の構成を示す断面図である。図２、図３は、本実施の形態の半導体装置の構成を示す平面図である。図１等に示す半導体装置は、トレンチゲート型のパワートランジスタである。
図１（ａ）に示すように、本実施の形態の半導体装置は、ＳｉＣ基板１Ｓの表面（第１面）側に設けられたドリフト層（ドレイン領域）ＤＲと、ドリフト層ＤＲ上に設けられたチャネル層ＣＨと、チャネル層ＣＨ上に設けられたソース領域ＳＲとを有する。ドリフト層ＤＲは、ｎ型半導体領域、チャネル層ＣＨは、ｐ型半導体領域、ソース領域ＳＲは、ｎ型半導体領域よりなる。これらの半導体領域は、ＳｉＣよりなり、ｐ型半導体領域は、ｐ型不純物を、ｎ型半導体領域は、ｎ型不純物を有する。また、これらの半導体領域は、後述するように、ｎ型またはｐ型のエピタキシャル層で構成することができる。
そして、本実施の形態の半導体装置においては、ソース領域ＳＲとチャネル層ＣＨとを貫通し、ドリフト層ＤＲまで達するトレンチＴＲ内にゲート絶縁膜ＧＩを介して配置されたゲート電極ＧＥを有する。
また、トレンチＴＲと接するソース領域ＳＲの一端部とは反対側の他端部には、チャネル層ＣＨに達するコンタクトホール（Ｃ１、Ｃ２）が設けられている。ここで、コンタクトホール（Ｃ１、Ｃ２）について、幅の大きい部分をコンタクトホールＣ２とし、幅の小さいコンタクトホールをＣ１とする場合がある。そして、このコンタクトホール（Ｃ１、Ｃ２）の底面には、ボディコンタクト領域ＢＣが形成されている。このボディコンタクト領域ＢＣは、チャネル層ＣＨよりも不純物濃度の高いｐ型半導体領域からなり、ソース電極ＳＥとチャネル層ＣＨとのオーミックコンタクトを確保するために形成する。
また、ゲート電極ＧＥ上には、層間絶縁膜ＩＬ１が設けられている。層間絶縁膜ＩＬ１は、酸化シリコン膜などの絶縁膜よりなる。そして、この層間絶縁膜ＩＬ１上およびコンタクトホール（Ｃ１、Ｃ２）の内部には、ソース電極ＳＥが設けられている。ソース電極ＳＥは、導電性膜よりなる。なお、ソース電極ＳＥのうち、コンタクトホール（Ｃ１、Ｃ２）の内部に位置する部分をプラグ（ビア）と、層間絶縁膜ＩＬ１上に延在する部分を配線とみなす場合がある。このソース電極ＳＥは、ボディコンタクト領域ＢＣとソース領域ＳＲに、電気的に接続されている。ソース電極ＳＥ上には、絶縁膜よりなる表面保護膜ＰＡＳが形成されている。なお、ＳｉＣ基板１Ｓの裏面（第２面）側には、ドレイン電極ＤＥが形成されている。
ここで、本実施の形態においては、ドリフト層ＤＲが第１ドリフトエピ層ＥＰ１とこの上の第２ドリフトエピ層ＥＰ２との積層部で構成され、第１ドリフトエピ層ＥＰ１と第２ドリフトエピ層ＥＰ２との境界部に、埋め込み層であるｐ型半導体領域（ＰＲＳ、ＰＲＴ）が設けられている。このｐ型半導体領域（ＰＲＳ、ＰＲＴ、電界緩和層）は、トレンチＴＲの底面より深い位置であって、ドリフト層ＤＲと逆導電型の不純物を有し、ドリフト層ＤＲの途中に位置する。このように、ｐ型半導体領域（ＰＲＳ、ＰＲＴ）を設けることにより、ゲート絶縁膜ＧＩの耐圧を向上させることができる。
図１（ａ）に示すように、第１ドリフトエピ層ＥＰ１と第２ドリフトエピ層ＥＰ２との境界部のｐ型半導体領域（ＰＲＳ、ＰＲＴ）のうち、トレンチＴＲの下方に位置するｐ型半導体領域を“ＰＲＴ”と、ボディコンタクト領域ＢＣ（即ち、トレンチＴＲの脇）の下方に位置するｐ型半導体領域を“ＰＲＳ”とする。
ｐ型半導体領域ＰＲＴは、トレンチＴＲの下方のドリフト層ＤＲ中に、平面視においてトレンチの形成領域と重なる位置に形成され、ドリフト層ＤＲと逆導電型の不純物を有する。また、ｐ型半導体領域ＰＲＳは、トレンチＴＲの下方のドリフト層ＤＲ中に、平面視においてトレンチの形成領域と距離Ｌだけ離間して形成され、ドリフト層ＤＲと逆導電型の不純物を有する。
そして、後述するように、ｐ型半導体領域ＰＲＳは、トレンチＴＲに沿って、所定の間隔（ＳＰ）をおいて配置される複数の領域（ＰＲＳａ〜ＰＲＳｄ）よりなる。別の言い方をすれば、ｐ型半導体領域ＰＲＳは、トレンチＴＲ（ゲート電極ＧＥ）の延在方向に配置されるもののその一部が間引かれて配置されている。ｐ型半導体領域ＰＲＳが間引かれた領域が、隙間ＳＰとなり、隙間ＳＰ間が、残存する個別の領域（個別の半導体領域、ＰＲＳａ〜ＰＲＳｄ）となる（図２、図３参照）。
このように、ｐ型半導体領域ＰＲＳを間引くことで、電流経路（電流パス）を確保することができ、面積で規格化したオン抵抗を低減することができる。
そして、図１に示すトランジスタは、後述するように、平面視において繰り返し配置されている（図２、図３参照）。このため、図１に示すトランジスタを“単位トランジスタ（ユニットセル）ＵＣ”と呼ぶ場合がある。“単位トランジスタ（ユニットセル）ＵＣ”は、繰り返しの最小単位である。
図２、図３は、本実施の形態の半導体装置の構成を示す平面図であり、図１（ａ）は、例えば、図２のＡ−Ａ断面部に対応し、図１（ｂ）は、例えば、図２のＢ−Ｂ断面部に対応する。また、図２に示す領域ＵＣは、例えば、図３（ｂ）に示す領域ＵＣに対応する。図３（ｂ）のセル領域ＣＡには、単位トランジスタ（ユニットセル）ＵＣがアレイ状に配置されている。図３（ｂ）は、１つのチップ領域を示す。また、図３（ａ）は、３×３＝９個の領域ＵＣに対応する。
図２に示すように、ゲート電極ＧＥの平面形状は、Ｙ方向に長辺を有する矩形状である。トレンチＴＲの平面形状は、Ｙ方向に長辺を有する矩形状である。トレンチＴＲの両側には、ソース領域ＳＲが配置されている。ソース領域ＳＲの平面形状は、Ｙ方向に長辺を有する矩形状である。そして、ソース領域ＳＲの外側にはボディコンタクト領域ＢＣが配置されている。ボディコンタクト領域ＢＣの平面形状は、Ｙ方向に長辺を有する矩形状である。
単位トランジスタＵＣは、図３（ａ）に示すように、Ｘ方向、Ｙ方向に繰り返し配置されている。
ソース電極ＳＥは、図１および図３（ｂ）に示すように、ゲート電極ＧＥの上方に延在するように広がって配置されている。また、図１に示す断面には表示されていないが、ゲート電極ＧＥの端部上には、図示しないコンタクトホール（プラグ、ビア）を介して、図３（ｂ）に示すゲート線ＧＬやゲートパッドＧＰＤが配置されている。ゲート線ＧＬやゲートパッドＧＰＤは、ソース電極ＳＥと同層の導電性膜で構成することができる。
そして、前述したように、ｐ型半導体領域（ＰＲＳ、ＰＲＴ）は、トレンチＴＲやゲート電極ＧＥと同様に、Ｙ方向（図１においては、図面の奥行き方向）に延在している。そして、図３（ａ）に示すように、ｐ型半導体領域ＰＲＳは、Ｙ方向に、所定の間隔（ＳＰ）をおいて配置される複数の領域（ＰＲＳａ〜ＰＲＳｄ）よりなる。なお、図１（ｂ）は、上記隙間ＳＰ部の断面に対応する。
＜動作＞
本実施の形態の半導体装置（トランジスタ）において、ゲート電極ＧＥにしきい値電圧以上のゲート電圧を印加すると、トレンチＴＲの側面と接するチャネル層（ｐ型半導体領域）ＣＨに反転層（ｎ型半導体領域）が形成される。そして、ソース領域ＳＲとドリフト層ＤＲとは、反転層で電気的に接続されることになり、ソース領域ＳＲとドリフト層ＤＲとの間に電位差がある場合、ソース領域ＳＲから反転層を通ってドリフト層ＤＲに電子が流れる。言い換えれば、ドリフト層ＤＲから反転層を通ってソース領域ＳＲに電流が流れる。このように、トランジスタを、オンさせることができる。
一方、ゲート電極ＧＥにしきい値電圧よりも小さな電圧を印加すると、チャネル層ＣＨに形成されていた反転層が消失し、ソース領域ＳＲとドリフト層ＤＲとが非導通となる。このように、トランジスタを、オフさせることができる。
以上のようにして、トランジスタのゲート電極ＧＥに印加するゲート電圧を変化させることにより、トランジスタのオン／オフ動作を行なう。
［製法説明］
次いで、図４〜図１６を参照しながら、本実施の形態の半導体装置の製造方法を説明するとともに、当該半導体装置の構成をより明確にする。図４〜図１６は、本実施の形態の半導体装置の製造工程を示す断面図または平面図である。
まず、図４に示すように、第１ドリフトエピ層ＥＰ１が形成されたＳｉＣ基板（ＳｉＣからなる半導体基板、ウエハ）１Ｓを用意する。
このＳｉＣ基板１Ｓ上へのエピタキシャル層の形成方法に制限はないが、次のようにして形成することができる。例えば、ＳｉＣ基板１Ｓ上に、窒素（Ｎ）またはリン（Ｐ）などのｎ型不純物を導入しながらＳｉＣよりなるエピタキシャル層（ｎ型エピタキシャル層）を成長させることにより、第１ドリフトエピ層ＥＰ１を形成する。
次いで、図５、図６に示すように、ｐ型半導体領域（ＰＲＳ、ＰＲＴ）を形成する。例えば、フォトリソグラフィ技術およびエッチング技術を用いて、第１ドリフトエピ層ＥＰ１上に、ｐ型半導体領域（ＰＲＳ、ＰＲＴ）の形成領域に開口部を有するマスク膜ＭＫを形成する。マスク膜ＭＫとしては、例えば、酸化シリコン膜を用いることができる。
次いで、上記マスク膜ＭＫをマスクとして、第１ドリフトエピ層ＥＰ１の表面部に、アルミニウム（Ａｌ）またはボロン（Ｂ）などのｐ型不純物イオン注入することにより、ｐ型半導体領域（ＰＲＳ、ＰＲＴ）を形成する。
このｐ型半導体領域（ＰＲＳ、ＰＲＴ）は、図６に示すように、Ｙ方向に延在し、ｐ型半導体領域ＰＲＳは、Ｙ方向に隙間ＳＰを開けて配置される。別の言い方をすれば、ユニットセルＵＣにおいて、ｐ型半導体領域ＰＲＳのＹ方向の中央部に隙間ＳＰを設けている。
次いで、図７に示すように、第２ドリフトエピ層ＥＰ２を形成する。例えば、第１ドリフトエピ層ＥＰ１およびｐ型半導体領域（ＰＲＳ、ＰＲＴ）上に、窒素（Ｎ）またはリン（Ｐ）などのｎ型不純物を導入しながらＳｉＣよりなるエピタキシャル層（ｎ型エピタキシャル層）を成長させることにより、第２ドリフトエピ層ＥＰ２を形成する。これにより、第１ドリフトエピ層ＥＰ１と、第２ドリフトエピ層ＥＰ２との積層体よりなるドリフト層ＤＲが形成される。そして、このドリフト層ＤＲの内部には、ｐ型半導体領域（ＰＲＳ、ＰＲＴ）が設けられることとなる。具体的には、第１ドリフトエピ層ＥＰ１と第２ドリフトエピ層ＥＰ２との境界部近傍にｐ型半導体領域（ＰＲＳ、ＰＲＴ）が設けられる。
次いで、図８に示すように、チャネル層ＣＨとなるｐ型エピタキシャル層ＰＥＰと、ソース領域ＳＲとなるｎ型エピタキシャル層ＮＥＰを形成する。例えば、ドリフト層ＤＲ上に、ｐ型不純物を導入しながらＳｉＣよりなるエピタキシャル層（ｐ型エピタキシャル層）を成長させることにより、ｐ型エピタキシャル層（チャネル層ＣＨ）ＰＥＰを形成し、続いて、ｎ型不純物を導入しながらＳｉＣよりなるエピタキシャル層（ｎ型エピタキシャル層）を成長させることにより、ｎ型エピタキシャル層（ソース領域ＳＲ）ＮＥＰを形成する。なお、ｎ型エピタキシャル層ＮＥＰ、ｐ型エピタキシャル層ＰＥＰに対応する半導体領域を、イオン注入法により形成してもよい。
次いで、図９に示すように、ｎ型エピタキシャル層（ソース領域ＳＲ）ＮＥＰおよびｐ型エピタキシャル層（チャネル層ＣＨ）ＰＥＰを貫通し、第２ドリフトエピ層ＥＰ２まで達するトレンチＴＲを形成する。
例えば、フォトリソグラフィ技術およびエッチング技術を用いて、ｎ型エピタキシャル層（ソース領域ＳＲ）ＮＥＰ上に、トレンチＴＲの形成領域に開口部を有するハードマスク（図示せず）を形成する。次いで、このハードマスク（図示せず）をマスクとして、ｎ型エピタキシャル層（ソース領域ＳＲ）ＮＥＰ、ｐ型エピタキシャル層（チャネル層ＣＨ）ＰＥＰおよび第２ドリフトエピ層ＥＰ２の上部をエッチングすることにより、トレンチＴＲを形成する。次いで、ハードマスク（図示せず）を除去する。このトレンチＴＲの側面には、下から第２ドリフトエピ層ＥＰ２、ｐ型エピタキシャル層（チャネル層ＣＨ）ＰＥＰおよびｎ型エピタキシャル層（ソース領域ＳＲ）ＮＥＰが順に露出している。また、このトレンチＴＲの底面には、第２ドリフトエピ層ＥＰ２が露出している。ここで、ｐ型半導体領域（ＰＲＳ、ＰＲＴ）は、トレンチＴＲの底面より深い位置にある。
次いで、図１０に示すように、トレンチＴＲの両側のｎ型エピタキシャル層（ソース領域ＳＲ）ＮＥＰ中に、それぞれコンタクトホールＣ１を形成する。
例えば、フォトリソグラフィ技術およびエッチング技術を用いて、ｎ型エピタキシャル層（ソース領域ＳＲ）ＮＥＰ上に、コンタクトホールＣ１の形成領域に開口部を有するハードマスク（図示せず）を形成する。次いで、このハードマスク（図示せず）をマスクとして、ｎ型エピタキシャル層（ソース領域ＳＲ）ＮＥＰおよびｐ型エピタキシャル層（チャネル層ＣＨ）ＰＥＰの上部をエッチングすることにより、コンタクトホールＣ１を形成する。このコンタクトホールＣ１の底面には、ｐ型エピタキシャル層（チャネル層ＣＨ）ＰＥＰが露出している。
次いで、図１１に示すように、コンタクトホールＣ１の底面の下に、ボディコンタクト領域ＢＣを形成し、さらに、トレンチＴＲ、コンタクトホールＣ１内を含むｎ型エピタキシャル層（ソース領域ＳＲ）ＮＥＰ上に、ゲート絶縁膜ＧＩを形成する。
例えば、上記ハードマスク（図示せず）をマスクとして、コンタクトホールＣ１の底面に露出したｐ型エピタキシャル層ＰＥＰ（チャネル層ＣＨ）中に、ｐ型不純物をイオン注入することにより、ボディコンタクト領域ＢＣを形成する。このボディコンタクト領域ＢＣのｐ型不純物の濃度は、ｐ型エピタキシャル層ＰＥＰ（チャネル層ＣＨ）のｐ型不純物の濃度より、高い。次いで、ハードマスク（図示せず）を除去する。
次いで、例えば、トレンチＴＲ、コンタクトホールＣ１内を含むｎ型エピタキシャル層（ソース領域ＳＲ）ＮＥＰ上に、ゲート絶縁膜ＧＩとして酸化シリコン膜をＡＬＤ（Atomic Layer Deposition）法などにより形成する。トレンチＴＲ内に露出したエピタキシャル層を熱酸化することにより、ゲート絶縁膜ＧＩを形成してもよい。また、ゲート絶縁膜ＧＩとしては、酸化シリコン膜の他、酸化アルミニウムや酸化ハフニウム膜などの酸化シリコン膜よりも誘電率の高い高誘電率膜を用いてもよい。
次いで、図１２に示すように、ゲート絶縁膜ＧＩ上に配置され、トレンチＴＲを埋め込む形状のゲート電極ＧＥを形成する。例えば、ゲート電極ＧＥ用の導電性膜として、多結晶シリコン膜をＣＶＤ（Chemical Vapor Deposition）法などにより堆積する。次いで、導電性膜上に、ゲート電極ＧＥの形成領域を覆うフォトレジスト膜（図示せず）を形成し、このフォトレジスト膜をマスクとして、導電性膜をエッチングする。これにより、ゲート電極ＧＥを形成する。このエッチングの際、ゲート電極ＧＥの両側に露出したゲート絶縁膜ＧＩをエッチングしてもよい。
次いで、図１３に示すように、ゲート電極ＧＥを覆う層間絶縁膜ＩＬ１を形成し、コンタクトホールＣ２を形成する。
例えば、コンタクトホールＣ１の底面から露出するボディコンタクト領域ＢＣ、ｎ型エピタキシャル層（ソース領域ＳＲ）ＮＥＰおよびゲート電極ＧＥ上に、層間絶縁膜ＩＬ１として、酸化シリコン膜をＣＶＤ法により堆積する。次いで、層間絶縁膜ＩＬ１上に、ボディコンタクト領域ＢＣおよびその両側のソース領域ＳＲの一部上に開口部を有するフォトレジスト膜（図示せず）を形成する。次いで、このフォトレジスト膜をマスクとして、層間絶縁膜ＩＬ１をエッチングすることにより、コンタクトホールＣ２を形成する。このコンタクトホールＣ２の下方にはコンタクトホールＣ１が位置する。このコンタクトホール（Ｃ１、Ｃ２）の下方には、ボディコンタクト領域ＢＣおよびその両側のソース領域ＳＲの一部が露出する。なお、図１３に示す断面には示されない、ゲート電極ＧＥ上の層間絶縁膜ＩＬ１を除去し、ゲート電極ＧＥ上においてもコンタクトホール（図示せず）を形成する。
次いで、図１４に示すように、ソース電極ＳＥを形成する。例えば、コンタクトホール（Ｃ１、Ｃ２）の内部および層間絶縁膜ＩＬ１上に、バリアメタル膜（図示せず）として、ＴｉＮ膜をスパッタリング法などにより形成する。次いで、バリアメタル膜（図示せず）上に、導電性膜として、Ａｌ膜をスパッタリング法などにより形成する。次いで、バリアメタル膜（図示せず）と導電性膜（Ａｌ膜）との積層膜をパターニングすることにより、ソース電極ＳＥを形成する。この際、図１４の断面に表れない、ゲート線ＧＬやゲートパッドＧＰＤが形成される（図３（ｂ）参照）。なお、ボディコンタクト領域ＢＣ上（コンタクトホールＣ１の内壁）に、シリサイド膜を形成した後、ソース電極ＳＥ等を形成してもよい。
次いで、図１５に示すように、ソース電極ＳＥ、ゲート線ＧＬ、ゲートパッドＧＰＤを覆うように表面保護膜ＰＡＳを形成する。例えば、ソース電極ＳＥ等の上に、表面保護膜ＰＡＳとして、酸化シリコン膜をＣＶＤ法などを用いて堆積する。そして、表面保護膜ＰＡＳをパターニングすることにより、ソース電極ＳＥの一部領域と、ゲートパッドＧＰＤの一部領域とを露出させる。この露出部が、外部接続領域（パッド）となる。
次いで、ＳｉＣ基板１Ｓの主面と反対側である裏面（第２面）を上面とし、ＳｉＣ基板１Ｓの裏面を研削し、ＳｉＣ基板１Ｓを薄膜化する。
次いで、図１６に示すように、ＳｉＣ基板１Ｓの裏面に、ドレイン電極ＤＥを形成する。例えば、ＳｉＣ基板１Ｓの裏面側を上面とし、金属膜を形成する。例えば、Ｔｉ膜、Ｎｉ膜、Ａｕ膜を順次スパッタリング法により形成する。これにより、金属膜よりなるドレイン電極ＤＥを形成することができる。なお、金属膜とＳｉＣ基板１Ｓとの間にシリサイド膜を形成してもよい。この後、複数のチップ領域を有するＳｉＣ基板（ウエハ）１Ｓをチップ領域ごとに切り出す。
以上の工程により、本実施の形態の半導体装置を形成することができる。
なお、上記工程においては、第１ドリフトエピ層ＥＰ１と第２ドリフトエピ層ＥＰ２との積層体によりドリフト層ＤＲを構成したが、図１７および図１８に示すように、ドリフト層ＤＲを単層のエピ層ＥＰとし、その内部に、深いイオン注入によりｐ型半導体領域（ＰＲＳ、ＰＲＴ）を設けてもよい。図１７および図１８は、本実施の形態の半導体装置の他の製造工程を示す断面図である。
このように、本実施の形態によれば、ｐ型半導体領域（ＰＲＳ、ＰＲＴ）を設け、さらに、ｐ型半導体領域ＰＲＳを、Ｙ方向に隙間ＳＰを開けて配置することで、ゲート絶縁膜ＧＩの耐圧を維持しつつ、面積で規格化したオン抵抗を低減することができる。なお、“面積で規格化したオン抵抗”とは、電流、電圧で算出される抵抗にデバイス面積を掛け合わせたものである。
図１９は、比較例１の半導体装置の構成を示す平面図である。また、図２０は、比較例２の半導体装置の構成を示す平面図である。なお、比較例１、２においては、ｐ型半導体領域（ＰＲＳまたはＰＲＴ）の形成領域以外の構成は、実施の形態１（図１、図２）の場合と同様である。よって、比較例１、２の構成については、実施の形態１（図１、図２）の場合と異なる部位について詳細に説明する。
比較例１においては、図１９に示すように、トレンチＴＲの下方のｐ型半導体領域ＰＲＴを設けず、ボディコンタクト領域ＢＣの下方に位置するｐ型半導体領域ＰＲＳを設けている。そして、ｐ型半導体領域ＰＲＳは、Ｙ方向に延在するライン状に設けられ、隙間ＳＰが配置されていない。
また、比較例２においては、図２０に示すように、トレンチＴＲの下方のｐ型半導体領域ＰＲＴを設け、さらに、ボディコンタクト領域ＢＣの下方に位置するｐ型半導体領域ＰＲＳを設けている。そして、ｐ型半導体領域ＰＲＴ、ＰＲＳは、それぞれＹ方向に延在するライン状に設けられ、隙間ＳＰが配置されていない。
これに対し、本実施の形態（図１、図２）においては、図２１に示すように、トレンチＴＲの下方のｐ型半導体領域ＰＲＴを設け、さらに、ボディコンタクト領域ＢＣの下方に位置するｐ型半導体領域ＰＲＳを設けている。そして、このｐ型半導体領域ＰＲＳは、Ｙ方向に隙間ＳＰを開けて配置されている。
図２２は、比較例１、２および本実施の形態の半導体装置の耐圧と面積で規格化したオン抵抗の関係を示すグラフである。横軸は、耐圧（ＢＶｏｆｆ、［ａ．ｕ．］）を示し、縦軸は、面積で規格化したオン抵抗（Ｒｏｎ，ｓｐ、［ａ．ｕ．］）を示す。グラフ（ａ）は比較例２の場合、グラフ（ｂ）は比較例１の場合、グラフ（ｃ）は本実施の形態の場合を示す。なお、本実施の形態の一例として、ｐ型半導体領域ＰＲＴのＹ方向の長さ（Ｌｃ）は、１．６〜２．０μｍ、隙間ＳＰのＹ方向の長さ（Ｌｄ）は、０．３〜０．５μｍとした。さらに、ｐ型半導体領域ＰＲＴとｐ型半導体領域ＰＲＳとの間隔（Ｌｅ）は、１．０〜1．４μｍとし、ｐ型半導体領域ＰＲＴとｐ型半導体領域ＰＲＳのｐ型不純物の濃度は、２×１０１８〜７×１０１８ｃｍ−３とした。また、比較例１の一例として、ｐ型半導体領域ＰＲＳ間の間隔（Ｌａ）は、２．０〜２．６μｍ、比較例２の一例として、ｐ型半導体領域ＰＲＴとｐ型半導体領域ＰＲＳとの間隔（Ｌｂ）は、１．０〜1．４μｍとした。
図２２に示すように、グラフの右下の領域、即ち、図中の矢印の方向に向かうにしたがって高性能（high performance）である。別の言い方をすれば、例えば、破線で囲んだ領域は、高耐圧、低オン抵抗である。図２２から分かるように、比較例１（グラフ（ｂ））や比較例２（グラフ（ａ））においては、上記数値をどのように調整しても、破線で囲んだ領域の高耐圧、低オン抵抗を満たすことはできなかった。これに対し、本実施の形態（グラフ（ｃ））においては、破線で囲んだ領域の高耐圧、低オン抵抗を満たすことができた。また、グラフ（ｃ）は、グラフ（ａ）、（ｂ）と比較し、図中の矢印の方向にシフトする傾向にあり、本実施の形態においては、耐圧を維持しつつ、面積で規格化したオン抵抗を低減することができることが分かる。
また、図２３は、比較例１、２および本実施の形態の半導体装置においてほぼ同じ耐圧となる場合に、面積で規格化したオン抵抗を比較したグラフである。
このように、本実施の形態の半導体装置においては、耐圧を維持しつつ、面積で規格化したオン抵抗を低減することができる。
（実施の形態２）
本実施の形態においては、実施の形態１の応用例について説明する。
（応用例１）
実施の形態１（図２）においては、ｐ型半導体領域ＰＲＳの一部を間引いたが、ｐ型半導体領域ＰＲＴの一部を間引いてもよい。別の言い方をすれば、実施の形態１（図２）においては、ｐ型半導体領域ＰＲＳを、Ｙ方向に隙間ＳＰを開けて配置したが、ｐ型半導体領域ＰＲＴを、Ｙ方向に隙間ＳＰを開けて配置してもよい。
図２４は、本応用例の半導体装置の構成を示す平面図である。本応用例において、ｐ型半導体領域（ＰＲＳ、ＰＲＴ）の形成領域以外は、実施の形態１（図１、図２等）と同様である。
本応用例においては、ｐ型半導体領域ＰＲＴは、トレンチＴＲの下方のドリフト層ＤＲ中に、平面視においてトレンチの形成領域と重なる位置に形成され、ドリフト層ＤＲと逆導電型の不純物を有する。また、ｐ型半導体領域ＰＲＳは、トレンチＴＲの下方のドリフト層ＤＲ中に、平面視においてトレンチの形成領域と距離Ｌだけ離間して形成され、ドリフト層ＤＲと逆導電型の不純物を有する。
そして、ｐ型半導体領域ＰＲＴは、トレンチＴＲに沿って、所定の間隔（ＳＰ）をおいて配置される。別の言い方をすれば、ｐ型半導体領域ＰＲＴは、トレンチＴＲ（ゲート電極ＧＥ）の延在方向に配置されるもののその一部が間引かれて配置されている。ｐ型半導体領域ＰＲＴが間引かれた領域が、隙間ＳＰとなり、隙間ＳＰ間が、残存する個別の領域（個別の半導体領域ＰＲＴａ〜ＰＲＴｄ）となる（図２７参照）。
また、別の言い方をすれば、ユニットセルＵＣにおいて、ｐ型半導体領域ＰＲＴのＹ方向の中央部に隙間ＳＰを設けている（図２４）。
（応用例２）
実施の形態１（図２）および上記応用例１（図２４）においては、ｐ型半導体領域（ＰＲＳ、ＰＲＴ）のいずれか一方に、隙間ＳＰを設けたが、ｐ型半導体領域（ＰＲＳ、ＰＲＴ）の双方に、隙間ＳＰＳ、ＳＰＴを設けてもよい。この場合、ｐ型半導体領域ＰＲＳの隙間ＳＰＳと、ｐ型半導体領域ＰＲＴの隙間ＳＰＴとが、Ｙ方向において重ならないように配置することが好ましい。
図２５は、本応用例の半導体装置の構成を示す平面図である。本応用例において、ｐ型半導体領域（ＰＲＳ、ＰＲＴ）の形成領域以外は、実施の形態１（図１、図２等）と同様である。
本応用例においては、ｐ型半導体領域ＰＲＴは、トレンチＴＲの下方のドリフト層ＤＲ中に、平面視においてトレンチの形成領域と重なる位置に形成され、ドリフト層ＤＲと逆導電型の不純物を有する。また、ｐ型半導体領域ＰＲＳは、トレンチＴＲの下方のドリフト層ＤＲ中に、平面視においてトレンチの形成領域と距離Ｌだけ離間して形成され、ドリフト層ＤＲと逆導電型の不純物を有する。
そして、ｐ型半導体領域ＰＲＳは、トレンチＴＲに沿って、所定の間隔（ＳＰＳ）をおいて配置される複数の領域（ＰＲＳａ〜ＰＲＳｃ）よりなる。別の言い方をすれば、ｐ型半導体領域ＰＲＳは、トレンチＴＲ（ゲート電極ＧＥ）の延在方向に配置されるもののその一部が間引かれて配置されている。ｐ型半導体領域ＰＲＳが間引かれた領域が、隙間ＳＰＳとなり、隙間ＳＰＳ間が、残存する個別の領域（個別の半導体領域ＰＲＳａ〜ＰＲＳｃ）となる（図２７参照）。
また、ｐ型半導体領域ＰＲＴは、トレンチＴＲに沿って、所定の間隔（ＳＰＴ）をおいて配置される複数の領域（ＰＲＴａ〜ＰＲＴｄ）よりなる。別の言い方をすれば、ｐ型半導体領域ＰＲＴは、トレンチＴＲ（ゲート電極ＧＥ）の延在方向に配置されるもののその一部が間引かれて配置されている。ｐ型半導体領域ＰＲＴが間引かれた領域が、隙間ＳＰＴとなり、隙間ＳＰＴ間が、残存する個別の領域（個別の半導体領域ＰＲＴａ〜ＰＲＴｄ）となる（図２７参照）。
また、別の言い方をすれば、ユニットセルＵＣにおいて、ｐ型半導体領域ＰＲＴのＹ方向の中央部に隙間ＳＰＴを設けて、ｐ型半導体領域ＰＲＳのＹ方向の両端部に隙間ＳＰＳを設けている（図２５）。
このように、ｐ型半導体領域ＰＲＴの隙間ＳＰＴに対応する位置に、ｐ型半導体領域ＰＲＳを配置（このような配置を、千鳥配置という場合がある）する。別の言い方をすれば、ｐ型半導体領域ＰＲＴが間引かれた領域（隙間ＳＰＴ）のＹ方向の位置においては、上記個別の領域（個別の半導体領域ＰＲＳａ〜ＰＲＳｃ）が存在する（図２７参照）。これにより、ゲート絶縁膜（ＧＩ）に局所的に高電界が印加されることを防止することができ、本実施の形態の半導体装置の耐圧を効率的に向上させることができる。
（応用例３）
上記応用例２（図２５）においては、ｐ型半導体領域（ＰＲＳ、ＰＲＴ）の双方に、隙間ＳＰＳ、ＳＰＴを設け、ｐ型半導体領域（ＰＲＳ、ＰＲＴ）の領域を細分化したが、これらの領域（パターン）を接続部ＣＲにより接続してもよい。
図２６は、本応用例の半導体装置の構成を示す平面図である。本応用例において、ｐ型半導体領域（ＰＲＳ、ＰＲＴ）および接続部ＣＲ以外は、実施の形態１（図１、図２等）と同様である。
本応用例のユニットセルＵＣにおいて、ｐ型半導体領域ＰＲＴのＹ方向の中央部に隙間ＳＰを設けている。別の言い方をすれば、ｐ型半導体領域ＰＲＴは、図２５のユニットセルＵＣにおいて、第１部ＰＲＴａと、第２部ＰＲＴｂとを有する。第１部ＰＲＴａと、第２部ＰＲＴｂとの間が、隙間ＳＰとなる。
また、本応用例のユニットセルＵＣにおいて、ｐ型半導体領域ＰＲＳ１、ＰＲＳ２は、それぞれＹ方向に延在し、図２５のユニットセルＵＣにおいて、ｐ型半導体領域ＰＲＳ１、ＰＲＳ２のＹ方向の両端部に隙間ＳＰ１ａ、ＳＰ１ｂ、ＳＰ２ａ、ＳＰ２ｂを設けている。
具体的には、ｐ型半導体領域ＰＲＳ１は、図２６のユニットセルＵＣにおいて、Ｙ方向の中央部に配置され、その両端に、第１隙間ＳＰ１ａと、第２隙間ＳＰ１ｂとを有する。また、ｐ型半導体領域ＰＲＳ２は、図２６のユニットセルＵＣにおいて、Ｙ方向の中央部に配置され、その両端に、第１隙間ＳＰ２ａと、第２隙間ＳＰ２ｂとを有する。
そして、ｐ型半導体領域ＰＲＳ１と、第１部ＰＲＴａとは、Ｘ方向に延在する接続部（半導体領域）ＣＲにより接続され、ｐ型半導体領域ＰＲＳ２と、第３部ＰＲＴｂとは、Ｘ方向に延在する接続部ＣＲにより接続されている。これらの接続部は、ｐ型半導体領域よりなる。
このように、各パターン（ｐ型半導体領域ＰＲＳ１、ＰＲＳ２、第１部ＰＲＴａ、第２部ＰＲＴｂ）を接続部ＣＲにより電気的に接続することにより、各領域（各パターン）の電位が不安定になることを防止することができる。
特に、各領域（各パターン）を接続部ＣＲにより電気的に接続しつつ、接地電位（ＧＮＤ）などの所定の電位に固定することにより、各領域（各パターン）の電位変動を抑制し、ダイナミック動作時の安定性を向上させることができる。
上記応用例１〜３においても、実施の形態１で詳細に説明したように、ゲート絶縁膜ＧＩの耐圧を維持しつつ、面積で規格化したオン抵抗を低減することができる。
なお、上記応用例１〜３の半導体装置は、ｐ型半導体領域（ＰＲＳ、ＰＲＴ）を形成する際の不純物の注入領域が異なるだけで、実施の形態１の場合と同様にして形成することができる。
（応用例４）
本応用例においては、セル領域（ＣＡ）の最外周のユニットセルにおいては、ｐ型半導体領域（ＰＲＳ、ＰＲＴ）に隙間ＳＰを設けない構成とする。
図２７は、本応用例の半導体装置の構成を示す平面図である。本応用例において、セル領域（ＣＡ）の最外周のユニットセルＵＣｅ以外は、上記応用例２（図２５）と同様である。
図２７に示すように、セル領域（ＣＡ）の最外周のユニットセルＵＣｅにおいては、ｐ型半導体領域（ＰＲＳ、ＰＲＴ）がそれぞれＹ方向に延在するライン状に形成されている。
このように、最外周のユニットセルＵＣｅにおいては、耐圧を高く維持することが好ましく、また、オン電流の寄与が少ない領域であるため、隙間（ＳＰＳ、ＳＰＴ）を設けない構成とすることで、オン電流の低下を抑制しつつ、耐圧を高く維持することができる。
なお、本応用例の半導体装置は、ｐ型半導体領域（ＰＲＳ、ＰＲＴ）を形成する際の不純物の注入領域が異なるだけで、実施の形態１の場合と同様にして形成することができる。
また、本応用例においては、セル領域（ＣＡ）の内部に設けられるユニットセルＵＣを、上記応用例２（図２５）と同様としたが、これに代えて、実施の形態１（図２）、応用例１（図２４）、応用例３（図２６）としてもよい。
（実施の形態３）
本実施の形態においては、ｐ型半導体領域（ＰＲＳ、ＰＲＴ）の形成高さを変える。このような構成により、ゲート絶縁膜ＧＩの耐圧を維持しつつ、面積で規格化したオン抵抗を低減することができる。
[構造説明]
以下、図面を参照しながら本実施の形態の半導体装置について詳細に説明する。なお、本実施の形態の半導体装置においては、ドリフト層（ｐ型半導体領域（ＰＲＳ、ＰＲＴ）を含む）ＤＲの構成以外は、実施の形態１と同様であるため、実施の形態１と対応する部位には同様の符号を付け、その詳細な説明を省略する。
図２８は、本実施の形態の半導体装置の構成を示す断面図である。図２９は、本実施の形態の半導体装置の構成を示す平面図である。図２８は、図２９のＡ−Ａ断面部に対応する。図２８等に示す半導体装置は、トレンチゲート型のパワートランジスタである。
図２８に示すように、本実施の形態の半導体装置は、ＳｉＣ基板１Ｓの表面（第１面）側に設けられたドリフト層（ドレイン領域）ＤＲと、ドリフト層ＤＲ上に設けられたチャネル層ＣＨと、チャネル層ＣＨ上に設けられたソース領域ＳＲとを有する。ドリフト層ＤＲは、ｎ型半導体領域、チャネル層ＣＨは、ｐ型半導体領域、ソース領域ＳＲは、ｎ型半導体領域よりなる。これらの半導体領域は、ＳｉＣよりなり、ｐ型半導体領域は、ｐ型不純物を、ｎ型半導体領域は、ｎ型不純物を有する。また、これらの半導体領域は、後述するように、ｎ型またはｐ型のエピタキシャル層で構成することができる。
そして、本実施の形態の半導体装置においては、ソース領域ＳＲとチャネル層ＣＨとを貫通し、ドリフト層ＤＲまで達するトレンチＴＲ内にゲート絶縁膜ＧＩを介して配置されたゲート電極ＧＥを有する。このゲート電極ＧＥは、トレンチＴＲ内を埋め込むとともに、平面視において、ソース領域ＳＲ上の一部と重なるように延在しており（図２９参照）、その断面が“Ｔ字状”である。
また、トレンチＴＲと接するソース領域ＳＲの一端部とは反対側の他端部には、チャネル層ＣＨに達するコンタクトホール（Ｃ１、Ｃ２）が設けられている。ここで、コンタクトホール（Ｃ１、Ｃ２）について、幅の大きい部分をコンタクトホールＣ２とし、幅の小さいコンタクトホールをＣ１とする。そして、このコンタクトホール（Ｃ１、Ｃ２）の底面には、ボディコンタクト領域ＢＣが形成されている。このボディコンタクト領域ＢＣは、チャネル層ＣＨよりも不純物濃度の高いｐ型半導体領域からなり、ソース電極ＳＥとチャネル層ＣＨとのオーミックコンタクトを確保するために形成する。
また、ゲート電極ＧＥ上には、層間絶縁膜ＩＬ１が設けられている。層間絶縁膜ＩＬ１は、酸化シリコン膜などの絶縁膜よりなる。そして、この層間絶縁膜ＩＬ１上およびコンタクトホール（Ｃ１、Ｃ２）の内部には、ソース電極ＳＥが設けられている。ソース電極ＳＥは、導電性膜よりなる。なお、ソース電極ＳＥのうち、コンタクトホール（Ｃ１、Ｃ２）の内部に位置する部分をプラグ（ビア）と、層間絶縁膜ＩＬ１上に延在する部分を配線とみなす場合がある。このソース電極ＳＥは、ボディコンタクト領域ＢＣとソース領域ＳＲに、電気的に接続されている。ソース電極ＳＥ上には、絶縁膜よりなる表面保護膜ＰＡＳが形成されている。なお、ＳｉＣ基板１Ｓの裏面（第２面）側には、ドレイン電極ＤＥが形成されている。
ここで、本実施の形態においては、ドリフト層ＤＲが第１ドリフトエピ層ＥＰ１と、この上の第２ドリフトエピ層ＥＰ２と、この上の第３ドリフトエピ層ＥＰ３との積層部で構成されている。そして、第１ドリフトエピ層ＥＰ１と第２ドリフトエピ層ＥＰ２との境界部に、埋め込み層であるｐ型半導体領域ＰＲＴが設けられ、第２ドリフトエピ層ＥＰ２と第３ドリフトエピ層ＥＰ３との境界部に、埋め込み層であるｐ型半導体領域ＰＲＳが設けられている。
即ち、ｐ型半導体領域ＰＲＴは、ｐ型半導体領域ＰＲＳより深い位置に配置されている。そして、これらのｐ型半導体領域（ＰＲＳ、ＰＲＴ）は、トレンチＴＲやゲート電極ＧＥと同様に、Ｙ方向（図２８においては、図面の奥行き方向）に、ライン状に延在している（図２９）。
このように、ｐ型半導体領域（ＰＲＳ、ＰＲＴ）を設けることにより、ゲート絶縁膜ＧＩの耐圧を向上させることができる。また、ｐ型半導体領域ＰＲＴを、ｐ型半導体領域ＰＲＳより深い位置に配置することで、電流経路（電流パス）を確保することができ、面積で規格化したオン抵抗を低減することができる。特に、面積で規格化したオン抵抗の増加につながる電流経路（電流パス）の阻害要因は、トレンチＴＲの下方のｐ型半導体領域ＰＲＴの方が、ｐ型半導体領域ＰＲＳより大きいため、ｐ型半導体領域ＰＲＴを深く配置することが好ましい。
＜動作＞
本実施の形態の半導体装置（トランジスタ）の動作については、実施の形態１の場合とほぼ同じである。
［製法説明］
次いで、図３０〜図３４を参照しながら、本実施の形態の半導体装置の製造方法を説明するとともに、当該半導体装置の構成をより明確にする。図３０〜図３４は、本実施の形態の半導体装置の製造工程を示す断面図である。
まず、図３０に示す、第１ドリフトエピ層ＥＰ１が形成されたＳｉＣ基板１Ｓを用意する。
このＳｉＣ基板１Ｓ上へのエピタキシャル層の形成方法に制限はないが、次のようにして形成することができる。例えば、ＳｉＣ基板１Ｓ上に、窒素（Ｎ）またはリン（Ｐ）などのｎ型不純物を導入しながらＳｉＣよりなるエピタキシャル層（ｎ型エピタキシャル層）を成長させることにより、第１ドリフトエピ層ＥＰ１を形成する。
次いで、ｐ型半導体領域ＰＲＴを形成する。例えば、フォトリソグラフィ技術およびエッチング技術を用いて、第１ドリフトエピ層ＥＰ１上に、ｐ型半導体領域ＰＲＴの形成領域に開口部を有するマスク膜ＭＫ１を形成する。マスク膜ＭＫ１としては、例えば、酸化シリコン膜を用いることができる。
次いで、上記マスク膜ＭＫ１をマスクとして、第１ドリフトエピ層ＥＰ１の表面部に、アルミニウム（Ａｌ）またはボロン（Ｂ）などのｐ型不純物イオン注入することにより、ｐ型半導体領域ＰＲＴを形成する。
このｐ型半導体領域ＰＲＴは、Ｙ方向にライン状に延在している（図２９参照）。別の言い方をすれば、ユニットセルＵＣにおいて、Ｙ方向にライン状に延在している（図２９参照）。次いで、マスク膜ＭＫ１を除去する。
次いで、図３１に示すように、第２ドリフトエピ層ＥＰ２を形成し、さらに、ｐ型半導体領域ＰＲＳを形成する。例えば、第１ドリフトエピ層ＥＰ１およびｐ型半導体領域ＰＲＴ上に、窒素（Ｎ）またはリン（Ｐ）などのｎ型不純物を導入しながらＳｉＣよりなるエピタキシャル層（ｎ型エピタキシャル層）を成長させることにより、第２ドリフトエピ層ＥＰ２を形成する。
次いで、例えば、フォトリソグラフィ技術およびエッチング技術を用いて、第２ドリフトエピ層ＥＰ２上に、ｐ型半導体領域ＰＲＳの形成領域に開口部を有するマスク膜ＭＫ２を形成する。マスク膜ＭＫ２としては、例えば、酸化シリコン膜を用いることができる。
次いで、上記マスク膜ＭＫ２をマスクとして、第２ドリフトエピ層ＥＰ２の表面部に、アルミニウム（Ａｌ）またはボロン（Ｂ）などのｐ型不純物イオン注入することにより、ｐ型半導体領域ＰＲＳを形成する。
このｐ型半導体領域ＰＲＳは、Ｙ方向にライン状に延在している（図２９参照）。別の言い方をすれば、ユニットセルＵＣにおいて、Ｙ方向にライン状に延在している（図２９参照）。次いで、マスク膜ＭＫ２を除去する。
次いで、図３２に示すように、第３ドリフトエピ層ＥＰ３を形成する。例えば、第２ドリフトエピ層ＥＰ２およびｐ型半導体領域ＰＲＳ上に、窒素（Ｎ）またはリン（Ｐ）などのｎ型不純物を導入しながらＳｉＣよりなるエピタキシャル層（ｎ型エピタキシャル層）を成長させることにより、第３ドリフトエピ層ＥＰ３を形成する。これにより、第１ドリフトエピ層ＥＰ１と、第２ドリフトエピ層ＥＰ２と、第３ドリフトエピ層ＥＰ３との積層体よりなるドリフト層ＤＲが形成される。そして、このドリフト層ＤＲの内部には、ｐ型半導体領域（ＰＲＳ、ＰＲＴ）が設けられることとなる。具体的には、第１ドリフトエピ層ＥＰ１と第２ドリフトエピ層ＥＰ２との境界部近傍にｐ型半導体領域ＰＲＴが設けられ、第２ドリフトエピ層ＥＰ２と第３ドリフトエピ層ＥＰ３との境界部近傍にｐ型半導体領域ＰＲＳが設けられる。
次いで、チャネル層ＣＨとなるｐ型エピタキシャル層ＰＥＰと、ソース領域ＳＲとなるｎ型エピタキシャル層ＮＥＰを、実施の形態１の場合と同様にして形成する。
次いで、図３３に示すように、ｎ型エピタキシャル層（ソース領域ＳＲ）ＮＥＰおよびｐ型エピタキシャル層（チャネル層ＣＨ）ＰＥＰを貫通し、第３ドリフトエピ層ＥＰ３まで達するトレンチＴＲを形成する。
例えば、フォトリソグラフィ技術およびエッチング技術を用いて、ｎ型エピタキシャル層（ソース領域ＳＲ）ＮＥＰ上に、トレンチＴＲの形成領域に開口部を有するハードマスク（図示せず）を形成する。次いで、このハードマスク（図示せず）をマスクとして、ｎ型エピタキシャル層（ソース領域ＳＲ）ＮＥＰ、ｐ型エピタキシャル層（チャネル層ＣＨ）ＰＥＰおよび第３ドリフトエピ層ＥＰ３の上部をエッチングすることにより、トレンチＴＲを形成する。次いで、ハードマスク（図示せず）を除去する。このトレンチＴＲの側面には、下から第３ドリフトエピ層ＥＰ３、ｐ型エピタキシャル層（チャネル層ＣＨ）ＰＥＰおよびｎ型エピタキシャル層（ソース領域ＳＲ）ＮＥＰが順に露出している。また、このトレンチＴＲの底面には、第３ドリフトエピ層ＥＰ３が露出している。ここで、ｐ型半導体領域ＰＲＳは、トレンチＴＲの底面より深い位置にあり、ｐ型半導体領域ＰＲＴは、ｐ型半導体領域ＰＲＳより深い位置にある。
次いで、図３４に示すように、トレンチＴＲの両側のｎ型エピタキシャル層（ソース領域ＳＲ）ＮＥＰ中に、それぞれコンタクトホールＣ１を形成し、コンタクトホールＣ１の底面の下に、ボディコンタクト領域ＢＣを形成する。コンタクトホールＣ１およびボディコンタクト領域ＢＣは、実施の形態１の場合と同様にして形成することができる。
次いで、例えば、トレンチＴＲ内に、ゲート絶縁膜ＧＩを介してゲート電極ＧＥを形成する。ゲート絶縁膜ＧＩおよびゲート電極ＧＥは、実施の形態１の場合と同様にして形成することができる。
この後、実施の形態１と同様にして、ソース電極ＳＥや、ゲート線ＧＬやゲートパッドＧＰＤを形成する（図２８、図３（ｂ）参照）。次いで、実施の形態１と同様にして、ソース電極ＳＥ、ゲート線ＧＬ、ゲートパッドＧＰＤを覆うように表面保護膜ＰＡＳを形成し、ＳｉＣ基板１Ｓを薄膜化した後、ドレイン電極ＤＥを形成する。
以上の工程により、本実施の形態の半導体装置を形成することができる。
なお、上記工程においては、第１ドリフトエピ層ＥＰ１、第２ドリフトエピ層ＥＰ２および第３ドリフトエピ層ＥＰ３の積層体によりドリフト層ＤＲを構成したが、図３５に示すように、ドリフト層ＤＲを単層のエピ層ＥＰとし、その内部に、深いイオン注入によりｐ型半導体領域（ＰＲＳ、ＰＲＴ）を設けてもよい。図３５は、本実施の形態の半導体装置の他の製造工程を示す断面図である。
このように、本実施の形態によれば、ｐ型半導体領域（ＰＲＳ、ＰＲＴ）を設け、さらに、ｐ型半導体領域（ＰＲＳ、ＰＲＴ）の形成高さを変えて配置することで、ゲート絶縁膜ＧＩの耐圧を維持しつつ、面積で規格化したオン抵抗を低減することができる。
図３６は、比較例１、２および本実施の形態の半導体装置の耐圧と面積で規格化したオン抵抗の関係を示すグラフである。横軸は、耐圧（ＢＶｏｆｆ、［ａ．ｕ．］）を示し、縦軸は、面積で規格化したオン抵抗（Ｒｏｎ，ｓｐ、［ａ．ｕ．］）を示す。グラフ（ａ）は実施の形態１で説明した比較例２の場合、グラフ（ｂ）は実施の形態１で説明した比較例１の場合、グラフ（ｄ）は本実施の形態の場合を示す。
図３６に示すように、グラフの右下の領域、即ち、図中の矢印の方向に向かうにしたがって高性能（high performance）である。別の言い方をすれば、例えば、破線で囲んだ領域は、高耐圧、低オン抵抗である。図３６から分かるように、比較例１（グラフ（ｂ））や比較例２（グラフ（ａ））においては、上記数値をどのように調整しても、破線で囲んだ領域の高耐圧、低オン抵抗を満たすことはできなかった。これに対し、本実施の形態（グラフ（ｄ））においては、破線で囲んだ領域の高耐圧、低オン抵抗を満たすことができた。また、グラフ（ｄ）は、グラフ（ａ）、（ｂ）と比較し、図中の矢印の方向にシフトする傾向にあり、本実施の形態においては、耐圧を維持しつつ、面積で規格化したオン抵抗を低減することができることが分かる。
このように、本実施の形態の半導体装置においては、耐圧を維持しつつ、面積で規格化したオン抵抗を低減することができる。
なお、本実施の形態においては、図２９に示したように、ｐ型半導体領域（ＰＲＳ、ＰＲＴ）をそれぞれＹ方向に延在するライン状に形成したが、ｐ型半導体領域（ＰＲＳ、ＰＲＴ）に隙間ＳＰを設けてもよい。
即ち、ｐ型半導体領域ＰＲＳとＰＲＴに高低差を付けつつ、ｐ型半導体領域ＰＲＳに隙間ＳＰを設けてもよい（図２参照）。また、ｐ型半導体領域ＰＲＳとＰＲＴに高低差を付けつつ、ｐ型半導体領域ＰＲＴに隙間ＳＰを設けてもよい（図２４参照）。また、ｐ型半導体領域ＰＲＳとＰＲＴに高低差を付けつつ、ｐ型半導体領域ＰＲＳ、ＰＲＴにそれぞれ隙間ＳＰを設けてもよい（図２５参照）。
（実施の形態４）
本実施の形態においては、変形例について説明する。
（変形例１）
実施の形態２の応用例１（図２４）においては、トレンチＴＲ（ゲート電極ＧＥ）を、Ｙ方向にライン状に配置したが、トレンチＴＲ（ゲート電極ＧＥ）をＹ方向およびＸ方向に延在させ、交差部を有するように配置してもよい。
図３７は、本実施の形態の変形例１の半導体装置の構成を示す平面図である。本変形例において、トレンチＴＲ（ゲート電極ＧＥ）およびｐ型半導体領域（ＰＲＳ、ＰＲＴ）の形成領域以外は、実施の形態１（図１、図２等）と同様である。
本変形例においては、トレンチＴＲ（ゲート電極ＧＥ）において、Ｙ方向に延在する部分と、Ｘ方向に延在する部分とを有する。そして、Ｙ方向に延在する部分に対し、Ｘ方向に延在する部分が互い違いに配置されている。
そして、ｐ型半導体領域ＰＲＴは、トレンチＴＲ（ゲート電極ＧＥ）の延在方向に配置されるもののその一部が間引かれて配置されている。ｐ型半導体領域ＰＲＴが間引かれた領域が、隙間ＳＰとなる。
但し、ｐ型半導体領域ＰＲＴは、トレンチＴＲ（ゲート電極ＧＥ）の交差部の下方には、必ず配置されている。別の言い方をすれば、トレンチＴＲ（ゲート電極ＧＥ）の交差部の下方には、隙間ＳＰは配置されない。
ｐ型半導体領域ＰＲＳは、トレンチＴＲ（ゲート電極ＧＥ）のうち、Ｘ方向に延在する部分の両側に配置されている。ｐ型半導体領域ＰＲＳの平面形状は、矩形状である。
（変形例２）
実施の形態２の応用例１（図２４）においては、トレンチＴＲ（ゲート電極ＧＥ）を、Ｙ方向にライン状に配置したが、トレンチＴＲ（ゲート電極ＧＥ）をＹ方向およびＸ方向に延在させ、交差部を有するように配置してもよい。
図３８は、本実施の形態の変形例２の半導体装置の構成を示す平面図である。本変形例において、トレンチＴＲ（ゲート電極ＧＥ）およびｐ型半導体領域（ＰＲＳ、ＰＲＴ）の形成領域以外は、実施の形態１（図１、図２等）と同様である。
本変形例においては、トレンチＴＲ（ゲート電極ＧＥ）において、Ｙ方向に延在する部分と、Ｘ方向に延在する部分とを有する。Ｙ方向に延在する部分と、Ｘ方向に延在する部分は、十字に交差するように配置されている。
そして、ｐ型半導体領域ＰＲＴは、トレンチＴＲ（ゲート電極ＧＥ）の延在方向に配置されるもののその一部が間引かれて配置されている。ｐ型半導体領域ＰＲＴが間引かれた領域が、隙間ＳＰとなる。
但し、ｐ型半導体領域ＰＲＴは、トレンチＴＲ（ゲート電極ＧＥ）の交差部の下方には、必ず配置されている。別の言い方をすれば、トレンチＴＲ（ゲート電極ＧＥ）の交差部の下方には、隙間ＳＰは配置されない。
ｐ型半導体領域ＰＲＳは、トレンチＴＲ（ゲート電極ＧＥ）のうち、Ｘ方向に延在する部分の両側に配置されている。ｐ型半導体領域ＰＲＳの平面形状は、矩形状である。
（変形例３）
上記変形例１において、ｐ型半導体領域ＰＲＳに開口部ＯＡを設けてもよい（図３９）。別の言い方をすれば、ｐ型半導体領域ＰＲＳを環状の矩形としてもよい。図３９は、本実施の形態の変形例３の半導体装置の構成を示す平面図である。
（変形例４）
上記変形例２において、ｐ型半導体領域ＰＲＳに開口部ＯＡを設けてもよい（図４０）。別の言い方をすれば、ｐ型半導体領域ＰＲＳを環状の矩形としてもよい。図４０は、本実施の形態の変形例４の半導体装置の構成を示す平面図である。
（変形例５）
上記変形例１、２等においては、トレンチＴＲ（ゲート電極ＧＥ）のうち、Ｘ方向に延在する部分と、Ｙ方向に延在する部分とを９０度で交差させたが、トレンチＴＲ（ゲート電極ＧＥ）を多角形状としてもよい。
図４１は、本実施の形態の変形例５の半導体装置の構成を示す平面図である。図４１においては、トレンチＴＲ（ゲート電極ＧＥ）が、平面視において六角形状に配置されている。この場合は、トレンチＴＲ（ゲート電極ＧＥ）のうち、一の方向に延在する部分と、一の方向と交差する他の方向に延在する部分とが１２０度で交差することとなる。
このような場合も、ｐ型半導体領域ＰＲＴを、トレンチＴＲ（ゲート電極ＧＥ）の延在方向に配置し、その一部を間引いて、隙間ＳＰを設けてもよい。また、トレンチＴＲ（ゲート電極ＧＥ）の両側に配置されるｐ型半導体領域ＰＲＳの平面形状を、六角形状としてもよい。
（変形例６）
上記変形例５において、トレンチＴＲ（ゲート電極ＧＥ）のうち、第１の方向に延在する第１部分と、第１部分と１２０度で交差する第２部分と、第２部分と１２０度で交差する第３部分との交差部の下方に、ｐ型半導体領域ＰＲＴを配置してもよい。この場合において、ｐ型半導体領域ＰＲＴの平面形状を、例えば、三角形状としてもよい（図４２）。図４２は、本実施の形態の変形例６の半導体装置の構成を示す平面図である。
（変形例７）
上記変形例５において、ｐ型半導体領域ＰＲＳに開口部ＯＡを設けてもよい（図４３）。別の言い方をすれば、ｐ型半導体領域ＰＲＳを環状の六角形としてもよい。図４３は、本実施の形態の変形例７の半導体装置の構成を示す平面図である。
（変形例８）
上記変形例６において、ｐ型半導体領域ＰＲＳに開口部ＯＡを設けてもよい（図４４）。別の言い方をすれば、ｐ型半導体領域ＰＲＳを環状の六角形としてもよい。図４４は、本実施の形態の変形例８の半導体装置の構成を示す平面図である。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
例えば、上記実施の形態、応用例、変形例を適宜組み合わせた構成とすることができる。また、ｎ型のトランジスタをｐ型のトランジスタとしてもよい。
また、上記実施の形態においては、ＳｉＣよりなるトレンチゲート型のパワートランジスタを例に説明したが、上記実施の形態の構成をＳｉよりなるトレンチゲート型のパワートランジスタに適用してもよい。但し、前述したように、ＳｉＣは珪素（Ｓｉ）に比べてバンドギャップが大きいため、ＳｉＣ自体の耐圧が大きく確保できるものの、他の材料の構成部（ゲート絶縁膜など）の耐圧向上がより重要となる。このため、上記実施の形態は、ＳｉＣよりなるトレンチゲート型のパワートランジスタに適用して、より効果的である。
（付記１）
半導体基板上に形成されたドリフト層と、
前記ドリフト層上に形成されたチャネル層と、
前記チャネル層上に形成されたソース領域と、
前記チャネル層を貫通して、前記ドリフト層に達し、前記ソース領域と接するトレンチと、
前記トレンチの内壁に形成されたゲート絶縁膜と、
前記トレンチを埋め込むゲート電極と、
前記トレンチの下方の前記ドリフト層中に、平面視において前記トレンチの形成領域と重なる位置に形成された、前記ドリフト層と逆導電型の不純物を有する第１半導体領域と、
前記トレンチの下方の前記ドリフト層中に、平面視において前記トレンチの形成領域と離間して形成された、前記ドリフト層と逆導電型の不純物を有する第２半導体領域と、
を有し、
前記トレンチは、第１方向に延在する第１部と、前記第１方向と交差する第２方向に延在する第２部とを有し、
前記第１半導体領域および前記第２半導体領域は、前記トレンチの形成領域に沿って延在し、
前記第１半導体領域は、第１間隔をおいて配置される複数の第１領域よりなる、半導体装置。
（付記２）
付記１記載の半導体装置において、
前記第１部と、前記第２部との交差部を有し、
平面視において、前記交差部と重なるように前記第１領域が配置されている、半導体装置。
（付記３）
付記１記載の半導体装置において、
前記第２半導体領域は、第１間隔をおいて配置される複数の第１領域よりなり、
前記第２領域は開口部を有する、半導体装置。
（付記４）
付記２記載の半導体装置において、
前記交差部において、前記第１部と、前記第２部との交差角度は、９０度である、半導体装置。
（付記５）
付記２記載の半導体装置において、
前記交差部において、前記第１部と、前記第２部との交差角度は、１２０度である、半導体装置。
（付記６）
付記１記載の半導体装置において、
前記ドリフト層、前記チャネル層および前記ソース領域は、ＳｉＣよりなる、半導体装置。
（付記７）
（ａ）半導体基板上にドリフト層を形成する工程、
（ｂ）前記ドリフト層上にチャネル層を形成する工程、
（ｃ）前記チャネル層上にソース領域を形成する工程、
（ｄ）前記チャネル層を貫通して、前記ドリフト層に達し、前記ソース領域と接するトレンチを形成する工程、
（ｅ）前記トレンチの内壁にゲート絶縁膜を形成する工程、
（ｆ）前記ゲート絶縁膜上に、前記トレンチを埋め込むゲート電極を形成する工程、
を有し、
前記（ａ）工程は、
前記ドリフト層中に、平面視において前記トレンチの形成領域と重なる位置に形成された、前記ドリフト層と逆導電型の不純物を有する第１半導体領域と、
前記ドリフト層中に、平面視において前記トレンチの形成領域と離間して形成された、前記ドリフト層と逆導電型の不純物を有する第２半導体領域であって、前記トレンチの形成領域に沿って、第２間隔をおいて配置される複数の第２領域よりなる第２半導体領域と、
の形成工程を有する、半導体装置の製造方法。
（付記８）
付記７記載の半導体装置の製造方法において、
前記（ａ）工程は、
（ａ１）第１ドリフト層を形成した後、第１ドリフト層の表面部にイオン注入法により第１半導体領域および第２半導体領域を形成する工程、
（ａ２）前記第１ドリフト層上に第２ドリフト層を形成する工程、
を有する、半導体装置の製造方法。
（付記９）
付記７記載の半導体装置の製造方法において、
前記（ａ）工程は、
（ａ１）ドリフト層を形成した後、前記ドリフト層の途中にイオン注入法により第１半導体領域および第２半導体領域を形成する工程、を有する、半導体装置の製造方法。
（付記１０）
（ａ）半導体基板上にドリフト層を形成する工程、
（ｂ）前記ドリフト層上にチャネル層を形成する工程、
（ｃ）前記チャネル層上にソース領域を形成する工程、
（ｄ）前記チャネル層を貫通して、前記ドリフト層に達し、前記ソース領域と接するトレンチを形成する工程、
（ｅ）前記トレンチの内壁にゲート絶縁膜を形成する工程、
（ｆ）前記ゲート絶縁膜上に、前記トレンチを埋め込むゲート電極を形成する工程、
を有し、
前記（ａ）工程は、
前記ドリフト層中に、平面視において前記トレンチの形成領域と重なる位置に形成された、前記ドリフト層と逆導電型の不純物を有する第１半導体領域と、
前記ドリフト層中に、平面視において前記トレンチの形成領域と離間して形成された、前記ドリフト層と逆導電型の不純物を有する第２半導体領域であって、前記第１半導体領域より浅い位置に配置される前記第２半導体領域と、
の形成工程を有する、半導体装置の製造方法。
１Ｓ ＳｉＣ基板
ＢＣ ボディコンタクト領域
Ｃ１ コンタクトホール
Ｃ２ コンタクトホール
ＣＨ チャネル層
ＣＡ セル領域
ＣＲ 接続部
ＤＥ ドレイン電極
ＤＲ ドリフト層
ＥＰ エピ層（エピタキシャル層）
ＥＰ１ 第１ドリフトエピ層
ＥＰ２ 第２ドリフトエピ層
ＥＰ３ 第３ドリフトエピ層
ＧＥ ゲート電極
ＧＩ ゲート絶縁膜
ＧＬ ゲート線
ＧＰＤ ゲートパッド
ＩＬ１ 層間絶縁膜
Ｌ 距離
ＭＫ マスク膜
ＭＫ１ マスク膜
ＭＫ２ マスク膜
ＮＥＰ ｎ型エピタキシャル層
ＯＡ 開口部
ＰＡＳ 表面保護膜
ＰＥＰ ｐ型エピタキシャル層
ＰＲＳ ｐ型半導体領域
ＰＲＳ１ ｐ型半導体領域
ＰＲＳ２ ｐ型半導体領域
ＰＲＳａ〜ｄ 領域（ｐ型半導体領域）
ＰＲＴ ｐ型半導体領域
ＰＲＴａ〜ｄ 領域（ｐ型半導体領域）
ＳＥ ソース電極
ＳＰ 間隔（隙間）
ＳＰＳ ＰＲＳの間隔（隙間）
ＳＰＴ ＰＲＴの間隔（隙間）
ＳＰ１ａ 第１隙間
ＳＰ１ｂ 第２隙間
ＳＰ２ａ 第１隙間
ＳＰ２ｂ 第２隙間
ＳＲ ソース領域
ＴＲ トレンチ
ＵＣ 単位トランジスタ（ユニットセル）
ＵＣｅ 最外周のユニットセル

Claims (11)

  1. 半導体基板上に形成されたドリフト層と、
    前記ドリフト層上に形成されたチャネル層と、
    前記チャネル層上に形成されたソース領域と、
    前記チャネル層を貫通して、前記ドリフト層に達し、前記ソース領域と接するトレンチと、
    前記トレンチの内壁に形成されたゲート絶縁膜と、
    前記トレンチを埋め込むゲート電極と、
    前記トレンチの下方の前記ドリフト層中に、平面視において前記トレンチの形成領域と重なる位置に形成された、前記ドリフト層と逆導電型の不純物を有する第１半導体領域と、
    前記トレンチの下方の前記ドリフト層中に、平面視において前記トレンチの形成領域と離間して形成された、前記ドリフト層と逆導電型の不純物を有する第２半導体領域と、
    を有し、
    前記トレンチは、第１方向に延在し、
    前記第１半導体領域は、前記第１方向に延在し、
    前記第２半導体領域は、前記第１方向に、第２間隔をおいて配置される複数の第２領域よりなる、半導体装置。
  2. 請求項１記載の半導体装置において、
    前記第１半導体領域は、前記第１方向に、第１間隔をおいて配置される複数の第１領域よりなる、半導体装置。
  3. 請求項２記載の半導体装置において、
    前記複数の第２領域は、前記第１間隔に対応する位置に配置される、半導体装置。
  4. 請求項３記載の半導体装置において、
    前記複数の第１領域のいずれか１つと、前記複数の第２領域のいずれか１つとを接続する第３半導体領域を有する、半導体装置。
  5. 請求項４記載の半導体装置において、
    前記複数の第１領域および前記複数の第２領域の少なくとも１つには、所定の電位が印加される、半導体装置。
  6. 請求項１記載の半導体装置において、
    前記ドリフト層、前記チャネル層および前記ソース領域は、ＳｉＣよりなる、半導体装置。
  7. 半導体基板上に形成されたドリフト層と、
    前記ドリフト層上に形成されたチャネル層と、
    前記チャネル層上に形成されたソース領域と、
    前記チャネル層を貫通して、前記ドリフト層に達し、前記ソース領域と接するトレンチと、
    前記トレンチの内壁に形成されたゲート絶縁膜と、
    前記トレンチを埋め込むゲート電極と、
    前記トレンチの下方の前記ドリフト層中に、平面視において前記トレンチの形成領域と重なる位置に形成された、前記ドリフト層と逆導電型の不純物を有する第１半導体領域と、
    前記トレンチの下方の前記ドリフト層中に、平面視において前記トレンチの形成領域と離間して形成された、前記ドリフト層と逆導電型の不純物を有する第２半導体領域と、
    を有し、
    前記トレンチは、第１方向に延在し、
    前記第１半導体領域は、前記第１方向に、第１間隔をおいて配置される複数の第１領域よりなり、
    前記第２半導体領域は、前記第１方向に延在する、半導体装置。
  8. 半導体基板上に形成されたドリフト層と、
    前記ドリフト層上に形成されたチャネル層と、
    前記チャネル層上に形成されたソース領域と、
    前記チャネル層を貫通して、前記ドリフト層に達し、前記ソース領域と接するトレンチと、
    前記トレンチの内壁に形成されたゲート絶縁膜と、
    前記トレンチを埋め込むゲート電極と、
    前記トレンチの下方の前記ドリフト層中に、平面視において前記トレンチの形成領域と重なる位置に形成された、前記ドリフト層と逆導電型の不純物を有する第１半導体領域と、
    前記トレンチの下方の前記ドリフト層中に、平面視において前記トレンチの形成領域と離間して形成された、前記ドリフト層と逆導電型の不純物を有する第２半導体領域と、
    を有し、
    前記トレンチは、第１方向に延在し、
    前記第１半導体領域は、前記第２半導体領域より深い位置に形成されている、半導体装置。
  9. 請求項８記載の半導体装置において、
    前記第１半導体領域は、前記第１方向に、第１間隔をおいて配置される複数の第１領域よりなる、半導体装置。
  10. 請求項８記載の半導体装置において、
    前記第２半導体領域は、前記第１方向に、第２間隔をおいて配置される複数の第２領域よりなる、半導体装置。
  11. 請求項８記載の半導体装置において、
    前記ドリフト層、前記チャネル層および前記ソース領域は、ＳｉＣよりなる、半導体装置。
JP2017251068A 2017-12-27 2017-12-27 半導体装置 Active JP6910944B2 (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP2017251068A JP6910944B2 (ja) 2017-12-27 2017-12-27 半導体装置
US16/192,480 US20190198663A1 (en) 2017-12-27 2018-11-15 Semiconductor device
CN202311759387.4A CN117525150A (zh) 2017-12-27 2018-12-26 半导体器件
CN201811654142.4A CN110010687B (zh) 2017-12-27 2018-12-26 半导体器件
US17/216,136 US20210217888A1 (en) 2017-12-27 2021-03-29 Semiconductor device having a transistor

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2017251068A JP6910944B2 (ja) 2017-12-27 2017-12-27 半導体装置

Publications (2)

Publication Number Publication Date
JP2019117859A true JP2019117859A (ja) 2019-07-18
JP6910944B2 JP6910944B2 (ja) 2021-07-28

Family

ID=66951498

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2017251068A Active JP6910944B2 (ja) 2017-12-27 2017-12-27 半導体装置

Country Status (3)

Country Link
US (2) US20190198663A1 (ja)
JP (1) JP6910944B2 (ja)
CN (2) CN117525150A (ja)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7369601B2 (ja) * 2019-11-21 2023-10-26 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
US20220130998A1 (en) * 2020-10-28 2022-04-28 Cree, Inc. Power semiconductor devices including angled gate trenches
CN115643747A (zh) * 2021-07-19 2023-01-24 长鑫存储技术有限公司 半导体结构的制作方法及半导体结构
CN116230549B (zh) * 2023-04-27 2023-08-29 浙江大学 集成低势垒二极管的沟槽型绝缘栅场效应管及其制造方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005142243A (ja) * 2003-11-05 2005-06-02 Toyota Motor Corp 絶縁ゲート型半導体装置およびその製造方法
JP2009260064A (ja) * 2008-04-17 2009-11-05 Denso Corp 炭化珪素半導体装置
JP2010050161A (ja) * 2008-08-19 2010-03-04 Nec Electronics Corp 半導体装置

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4798119B2 (ja) * 2007-11-06 2011-10-19 株式会社デンソー 炭化珪素半導体装置およびその製造方法
JP2012169384A (ja) * 2011-02-11 2012-09-06 Denso Corp 炭化珪素半導体装置およびその製造方法
US9954054B2 (en) * 2014-06-30 2018-04-24 Sumitomo Electric Industries, Ltd. Silicon carbide semiconductor device and method for manufacturing the same
WO2016002769A1 (ja) * 2014-06-30 2016-01-07 国立研究開発法人産業技術総合研究所 炭化珪素半導体装置およびその製造方法
JP6367760B2 (ja) * 2015-06-11 2018-08-01 トヨタ自動車株式会社 絶縁ゲート型スイッチング装置とその製造方法
JP6741010B2 (ja) * 2015-09-09 2020-08-19 住友電気工業株式会社 炭化珪素半導体装置
JP6759563B2 (ja) * 2015-11-16 2020-09-23 富士電機株式会社 半導体装置および半導体装置の製造方法
JP6871058B2 (ja) * 2017-05-22 2021-05-12 株式会社東芝 半導体装置、インバータ回路、駆動装置、車両、及び、昇降機
JP7081087B2 (ja) * 2017-06-02 2022-06-07 富士電機株式会社 絶縁ゲート型半導体装置及びその製造方法
JP6988175B2 (ja) * 2017-06-09 2022-01-05 富士電機株式会社 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
JP7013735B2 (ja) * 2017-09-05 2022-02-01 富士電機株式会社 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
WO2019049572A1 (ja) * 2017-09-05 2019-03-14 富士電機株式会社 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
JP7039937B2 (ja) * 2017-11-07 2022-03-23 富士電機株式会社 半導体装置
JP7077171B2 (ja) * 2018-07-26 2022-05-30 株式会社東芝 半導体装置、インバータ回路、駆動装置、車両、及び、昇降機

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005142243A (ja) * 2003-11-05 2005-06-02 Toyota Motor Corp 絶縁ゲート型半導体装置およびその製造方法
JP2009260064A (ja) * 2008-04-17 2009-11-05 Denso Corp 炭化珪素半導体装置
JP2010050161A (ja) * 2008-08-19 2010-03-04 Nec Electronics Corp 半導体装置

Also Published As

Publication number Publication date
US20210217888A1 (en) 2021-07-15
CN117525150A (zh) 2024-02-06
CN110010687A (zh) 2019-07-12
CN110010687B (zh) 2024-01-05
US20190198663A1 (en) 2019-06-27
JP6910944B2 (ja) 2021-07-28

Similar Documents

Publication Publication Date Title
CN113178481B (zh) 半导体装置
JP5015488B2 (ja) 半導体装置
CN104380471B (zh) 碳化硅半导体装置及其制造方法
JP6534813B2 (ja) 半導体装置および半導体装置の製造方法
JP2008182054A (ja) 半導体装置
JP2006073740A (ja) 半導体装置及びその製造方法
EP1994566A1 (en) Insulated gate-type semiconductor device and manufacturing method thereof
JP2010040973A (ja) 半導体装置およびその製造方法
JP6910944B2 (ja) 半導体装置
JP2007189192A (ja) 半導体装置
KR20100019349A (ko) 반도체 장치 및 그 제조 방법
JP2012204529A (ja) 半導体装置及びその製造方法
JP6375176B2 (ja) 半導体装置および半導体装置の製造方法
JP2005136099A (ja) 半導体装置
JP2007042892A (ja) トレンチ型ｍｉｓｆｅｔ
CN115207085A (zh) 半导体装置
JP6792345B2 (ja) 半導体装置の製造方法
JP4867131B2 (ja) 半導体装置およびその製造方法
CN109417089A (zh) 碳化硅半导体装置及其制造方法
CN105932044B (zh) 半导体器件
US20230369414A1 (en) Semiconductor device and method of manufacturing the same
JP2008306022A (ja) 半導体装置
JP2006324432A (ja) 半導体装置およびその製造方法
KR102400895B1 (ko) 반도체 장치 및 그 제조 방법
WO2022118976A1 (ja) 超接合半導体装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20200513

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20210325

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20210406

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20210521

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20210615

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20210707

R150 Certificate of patent or registration of utility model

Ref document number: 6910944

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150