CN109417089A - 碳化硅半导体装置及其制造方法 - Google Patents

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Abstract

与相邻的p型保护环(21)彼此的间隔对应地设定p型保护环(21)的宽度，使得p型保护环(21)彼此的间隔越大则宽度越大。另外，使框状部(32)的宽度基本上与p型深层(5)的宽度相等，并使框状部(32)彼此的间隔与p型深层(5)彼此的间隔相等。由此，能够在单元部、连接部以及保护环部减小每单位面积的沟槽(5a、21a、30a)的形成面积的差。因此，在形成p型层(50)时，进入每单位面积的沟槽(5a、21a、30a)内的p型层(50)的量的差也变小，能够使p型层(50)的厚度均匀化。

Description

碳化硅半导体装置及其制造方法
关联申请的相互参照
本申请基于2016年7月5日提出的日本专利申请第2016－133676号并在此参照引用其记载内容。
技术领域
本发明涉及具有深层(deep layer)及保护环层的碳化硅(以下称为SiC)半导体装置及其制造方法。
背景技术
以往，SiC作为能得到较高的击穿场强的功率器件的原料而受到关注。作为SiC功率器件，例如提出了MOSFET、肖特基二极管等(例如参照专利文献1)。
在SiC功率器件中，具备形成MOSFET、肖特基二极管等功率元件的单元部、和将单元部的周围包围的保护环部。在单元部与保护环部之间，设有用于将它们之间连接的连接部。并且，在包括保护环部的外周区域，通过使半导体基板的表面为凹陷的凹部，从而在基板的厚度方向上，单元部及连接部成为以岛状突出的台面部。
现有技术文献
专利文献
专利文献1:日本特开2011－101036号公报
如上所述那样，在单元部与保护环部之间具备连接部，且在包括保护环部的外周区域形成凹部，使单元部及连接部为以岛状突出的台面部，在该情况下确认到有可能不再能得到作为功率器件所要求的耐压。
发明内容
本发明的目的在于，提供具备能够确保耐压的功率元件的SiC半导体装置及其制造方法。
在本发明的一个方面的SiC半导体装置，具有第一或第二导电型的基板、以及形成在基板的表面侧且杂质浓度低于基板的第一导电型的漂移层，在该结构下，除了单元部之外还形成有外周部，该外周部包含将该单元部的外周包围的保护环部以及位于保护环部与单元部之间的连接部。在单元部或单元部及连接部，具备第二导电型层，该第二导电型层配置在呈条状地形成于漂移层中的多个线状的第一沟槽内、且由第二导电型的外延膜构成。另外，在单元部，具备与第二导电型层电连接的第一电极、和形成在基板的背面侧的第二电极，并具备在第一电极与第二电极之间流通电流的纵型的半导体元件。在保护环部或保护环部及连接部，具备第二导电型环，该第二导电型环配置在从漂移层的表面形成并且做成将单元部包围的多个框形状的线状的第二沟槽内、且由第二导电型的外延膜构成。并且，第二导电型环中的位于外周侧的至少一部分成为保护环部所具备的保护环，第二导电型环随着从内周侧朝向外周侧而宽度增大，并且该第二导电型环彼此的间隔与宽度对应地增大。
根据这样的结构，能够在单元部、连接部及保护环部使每单位面积的沟槽的形成面积的差减小。因此，在形成第二导电型层时，进入到每单位面积的沟槽内的第二导电型层的量的差也变小。由此，能够使在单元部、连接部及保护环部之上形成的第二导电型层的厚度均匀。因此，在对第二导电型层进行回蚀时，能够抑制第二导电型层作为残渣而残留于保护环部。因此，能够得到具备能够确保耐压的半导体元件的SiC半导体装置。
附图说明
图1是将第一实施方式的SiC半导体装置的俯视布局示意性示出的图。
图2是图1的II－II截面图。
图3A是表示第一实施方式的SiC半导体装置的制造工序的截面图。
图3B是接续图3A表示SiC半导体装置的制造工序的截面图。
图3C是接续图3B表示SiC半导体装置的制造工序的截面图。
图3D是接续图3C表示SiC半导体装置的制造工序的截面图。
图3E是接续图3D表示SiC半导体装置的制造工序的截面图。
图3F是接续图3E表示SiC半导体装置的制造工序的截面图。
图3G是接续图3F表示SiC半导体装置的制造工序的截面图。
图3H是接续图3G表示SiC半导体装置的制造工序的截面图。
图4是本发明者进行研究而得到的SiC半导体装置的截面图。
图5A是本发明者进行研究而得到的SiC半导体装置的制造工序中的截面图。
图5B是接续图5A表示SiC半导体装置的制造工序的截面图。
图5C是接续图5B表示SiC半导体装置的制造工序的截面图。
图5D是接续图5C表示SiC半导体装置的制造工序的截面图。
图6A是作为参考例而增大了连接层的宽度的情况下的制造工序中的状态的截面图。
图6B是接续图6A表示SiC半导体装置的制造工序的截面图。
图6C是接续图6B表示SiC半导体装置的制造工序的截面图。
图6D是接续图6C表示SiC半导体装置的制造工序的截面图。
图7是第二实施方式的SiC半导体装置的截面图。
图8是将第三实施方式的SiC半导体装置的俯视布局示意性地示出的图。
图9是图7中的VIII－VIII截面图。
具体实施方式
以下参照附图对本发明的实施方式进行说明。此外，对于以下的各实施方式中彼此相同或等同的部分标记相同符号进行说明。
(第一实施方式)
对第一实施方式进行说明。这里，作为由半导体元件构成的功率元件，以形成有沟槽栅结构的反转型MOSFET的SiC半导体装置为例进行说明。
图1所示的SiC半导体装置构成为，具有形成沟槽栅结构的MOSFET的单元部和将该单元部包围的外周部。外周部构成为，具有保护环部和连接部，该连接部比保护环部靠内侧，即配置在单元部与保护环部之间。此外，图1虽然不是截面图，但是为了使图易于观察而局部地标示了影线。
如图2所示，SiC半导体装置利用含有SiC的n+型基板1而形成，在n+型基板1的主表面上依次外延生长了含有SiC的n-型漂移层2和p型基体(base)区域3、以及n+型源极区域4。
n+型基板1例如n型杂质浓度为1.0×1019/cm3，表面为(0001)Si面。n-型漂移层2例如n型杂质浓度为0.5～2.0×1016/cm3。
另外，p型基体区域3是形成沟道区域的部分，构成为，p型杂质浓度例如为2.0×1017/cm3左右，厚度为300nm。n+型源极区域4构成为，杂质浓度比n-型漂移层2高，表层部的n型杂质浓度例如为2.5×1018～1.0×1019/cm3，厚度为0.5μm左右。
在单元部，在n+型基板1的表面侧留有p型基体区域3及n+型源极区域4，在保护环部，贯通这些n+型源极区域4及p型基体区域3并到达n-型漂移层2而形成有凹部20。通过采用这样的结构而构成了台面结构。
另外，在单元部，贯通n+型源极区域4及p型基体区域3并到达n-型漂移层2而形成有p型深层5。p型深层5的p型杂质浓度比p型基体区域3高。具体而言，p型深层5至少在n-型漂移层2中等间隔地配置有多个，如图1所示，设置在彼此无交点而分离地配置的条状的沟槽5a内，由外延生长的p型的外延膜构成。此外，该沟槽5a相当于深沟槽，例如采用宽度为1μm以下且纵横比为2以上的深度。此外，关于图1所示的p型深层5、后述的沟槽栅结构以及连接层30等，虽然实际上设有图示的数量以上，但是为了简化而减少数量来进行记述。
例如，各p型深层5构成为，p型杂质浓度例如为1.0×1017～1.0×1019/cm3、宽度0.7μm、深度2.0μm左右。p型深层5如图1所示那样从单元部的一端到达另一端而形成。并且，与将与后述的沟槽栅结构相同的方向作为长度方向而延伸设置、且在比沟槽栅结构的两端更靠单元部的外侧延伸设置的后述的p型连接层30相连。
p型深层5的延伸设置方向是任意的，但是如果在＜11－20＞方向上延伸设置、且使沟槽5a中的构成长边的对置的两壁面为相同的(1－100)面，则埋入式外延时的生长在两壁面处相等。因此，能够形成均匀的膜质并且还能得到抑制埋入不良的效果。
另外，贯通p型基体区域3及n+型源极区域4且到达n-型漂移层2而形成有例如宽度0.8μm、深度1.0μm的栅极沟槽6。与该栅极沟槽6的侧面相接地配置有上述的p型基体区域3及n+型源极区域4。栅极沟槽6形成为以图2的纸面左右方向为宽度方向、以纸面垂直方向为长度方向、以纸面上下方向为深度方向的线状布局。另外，如图1所示，栅极沟槽6在p型深层5之间分别被夹有多个而配置，分别平行且等间隔地排列而形成条状。
将p型基体区域3中的位于栅极沟槽6的侧面的部分，作为在纵型MOSFET工作时将n+型源极区域4与n-型漂移层2之间连接的沟道区域，在包含沟道区域的栅极沟槽6的内壁面形成有栅极绝缘膜7。并且，在栅极绝缘膜7的表面形成了由掺杂Poly-Si(多晶硅)构成的栅极电极8，由这些栅极绝缘膜7及栅极电极8将栅极沟槽6内全部填埋。
另外，在n+型源极区域4及p型深层5的表面、栅极电极8的表面，隔着层间绝缘膜10形成有相当于第一电极的源极电极9、配置于电极焊盘部的栅极焊盘40。源极电极9及栅极焊盘40由多种金属、例如Ni/Al等构成。并且，多种金属中的至少与n型SiC、具体而言是n+型源极区域4、n型掺杂情况下的栅极电极8接触的部分由能够与n型SiC欧姆接触的金属构成。另外，多种金属中的至少与p型SiC、具体而言是p型深层5接触的部分由能够与p型SiC欧姆接触的金属构成。此外，这些源极电极9及栅极焊盘40形成在层间绝缘膜10上从而电绝缘。并且，通过形成于层间绝缘膜10的接触孔，源极电极9与n+型源极区域4及p型深层5电接触，栅极焊盘40与栅极电极8电接触。
进而，在n+型基板1的背面侧形成了与n+型基板1电连接的相当于第二电极的漏极电极11。通过这样的结构，构成了n沟道型的反转型的沟槽栅结构的MOSFET。并且，通过将这样的MOSFET配置多个单元而构成单元部。
另一方面，在保护环部，如上述那样，贯通n+型源极区域4及p型基体区域3并到达n-型漂移层2而形成有凹部20。因此，在远离单元部的位置，n+型源极区域4及p型基体区域3被除去，n-型漂移层2露出。并且，在n+型基板1的厚度方向上，比凹部20靠内侧的单元部及连接部成为呈岛状突出的台面部。
另外，在位于凹部20下方的n-型漂移层2的表层部，以包围单元部的方式设有多个p型保护环21。在图1中记载了五个p型保护环21。在本实施方式的情况下，p型保护环21呈四角被圆化了的四边形，也可以构成为圆形等其它框形状。p型保护环21配置在贯通n+型源极区域4及p型基体区域3而到达n-型漂移层2的沟槽21a内，由外延生长的p型的外延膜构成。此外，该沟槽21a相当于保护环沟槽。
p型保护环21在本实施方式中呈四角被圆化了的四边形。构成p型保护环21的各部采用与上述的p型深层5同样的结构。关于p型保护环21，上表面形状呈包围单元部及连接部的框形状的线状，宽度随着朝向外周而增大，在这两点上与呈直线状且形成为固定宽度的p型深层5不同，其它是相同的。另外，关于各p型保护环21的间隔，为了在更靠内周侧即单元部侧缓和电场集中而使等位线更朝向外周侧，p型保护环21的间隔在单元部侧较窄且随着朝向外周侧而增大。
在本实施方式的情况下，p型保护环21的宽度在最内周侧比p型深层5小，随着朝向外周侧而逐渐增大，在最外周侧比p型深层5的宽度大。同样地，关于相邻的p型保护环21彼此的间隔，在最内周侧小于p型深层5彼此的间隔，随着由此朝向外周侧而逐渐增大，在最外周侧大于p型深层5彼此的间隔。即，p型保护环21的宽度对应于相邻的p型保护环21彼此的间隔而设定，间隔越大则宽度越大。由此，使得各p型保护环21的宽度与到相邻的p型保护环21的间隔之比等于各p型深层5的宽度与p型深层5彼此的间隔之比。
此外，虽然没有图示，但是通过根据需要在p型保护环21的外周设置EQR结构，从而构成具备将单元部包围的外周耐压结构的保护环部。
进而，如在图1中用影线表示的那样，将从单元部到保护环部之间作为连接部，在连接部，在n-型漂移层2的表层部形成有p型连接层30。在本实施方式的情况下，如图1所示，以包围单元部的方式形成有连接部，进而以将连接部的外侧包围的方式，形成有多个如上述那样四角被圆化了的四边形的p型保护环21。p型连接层30构成为，具有直线状部31和框状部32，直线状部31与形成于单元部的p型深层5平行地排列有多个且配置为条状，框状部32以将p型深层5及直线状部31包围的方式排列有一个或多个而形成。
在单元部与框状部32之间的区域，为了不产生由于在n-型漂移层2内没有形成p型层而等位线过度突起的部位，在单元部与框状部32之间形成直线状部31。在与p型深层5的长度方向垂直的方向上的单元部与框状部32之间，多个直线状部31与p型深层5并行地排列配置。在p型深层5的长度方向上的单元部与框状部32之间，直线状部31形成为与p型深层5的顶端相连。这样，在单元部与框状部32之间配置直线状部31，使得直线状部31与框状部32之间的距离与p型深层5彼此的间隔相同或者比其小。
框状部32呈四角被圆化了的四边形，将单元部及直线状部31的周围包围。具体而言，框状部32与保护环部呈同心状配置。在本实施方式中设有多个框状部32。
由这些直线状部31和框状部32构成的各p型连接层30配置在贯通n+型源极区域4及p型基体区域3而到达n-型漂移层2的沟槽30a内，由外延生长的p型的外延膜构成。此外，该沟槽30a相当于连接沟槽，例如是宽度为1μm以下且纵横比为2以上的深度。p型连接层30由于与p型基体区域3接触而被固定于源极电位。
在本实施方式的情况下，关于p型连接层30中的直线状部31，是与p型深层5相同的宽度，且直线状部31彼此的间隔与p型深层5彼此的间隔相同。关于框状部32，在台面部的内周侧基本上是与p型深层5相同的宽度，在台面部的外缘侧是比p型深层5小的宽度。即，在p型连接层30，由于抑制框状部32的宽度变化是优选的，因此基本上是与p型深层5相同的宽度。虽然也能够使框状部32的宽度全部是与p型深层5相同的宽度，但是这里在台面部的外缘侧是与p型保护环21中的内周侧的p型保护环21相同的宽度。这是为了使得能够应对形成用于形成台面部的凹部20时的掩模偏移。
若发生掩模偏移，则凹部20的内周端的形成位置会偏移。例如，在图1的结构中，假设发生掩模偏移而凹部20的内周端的形成位置向纸面右侧偏移。该情况下，在纸面左侧，框状部32的一部分形成在成为台面部之外的凹部20内，在纸面右侧，p型保护环21的一部分不是形成在凹部20内而是形成在台面部内。若成为这样的结构，则框状部32的一部分成为与保护环同样的结构，因此优选是与p型保护环21中的内周侧的p型保护环相同的宽度。因此，如本实施方式这样，关于框状部32中的位于台面部的外缘侧的部分，成为与p型保护环21中的内周侧的p型保护环相同的宽度，从而还能够应对掩模偏移。
另外，使框状部32彼此的间隔或者框状部32与p型保护环21之间的间隔对应于框状部32的宽度而变化，宽度越宽则间隔越大。即，框状部32之中宽度与p型深层5相同的部分彼此的间隔与p型深层5彼此的间隔相同。另外，框状部32之中宽度与p型保护环21中内周侧的p型保护环相同的部分彼此的间隔，与p型保护环21中内周侧的p型保护环彼此的间隔相同。由此，使得各框状部32的宽度与到相邻的框状部32或p型保护环21的间隔之比，等于各p型深层5的宽度与p型深层5彼此的间隔之比。
此外，虽然这里将框状部32区别于p型保护环21而进行了说明，但可以说，由框状部32和p型保护环21构成了同心状的多个框形状的p型环。即，可以说，p型环中的比凹部20靠内周侧配置的部分构成了框状部32，在凹部20内形成的部分构成了p型保护环21。p型环在台面部的内周侧是与p型深层5相同的宽度，在比其靠外侧，随着从内周侧朝向外周侧而宽度增大，进而相邻的p型环彼此的间隔也增大。由此，各p型环的宽度与到相邻的p型环的间隔之比，等于各p型深层5的宽度与p型深层5彼此的间隔之比。并且，p型环中的位于台面部的边界的部分的宽度小于p型深层5的宽度，并且在该部分相邻的p型环彼此的间隔小于p型深层5彼此的间隔。此外，p型环中的最外周侧的宽度大于p型深层5的宽度，并且最外周侧的p型环与其内侧的下一个p型环之间的间隔大于p型深层5彼此的间隔。
通过形成这样的p型连接层30并且如上述那样设定p型连接层30彼此的间隔，能够抑制在p型连接层30中的直线状部31、框状部32之间等位线过度突起。由此，能够抑制在p型连接层30之间形成发生电场集中的部位，能够抑制耐压降低。
此外，在各直线状部31的长度方向的两端、即形成有直线状部31的沟槽30a的两端，直线状部31的上表面形状呈半圆形。也可以使沟槽30a的两端的上表面形状为四边形状，但存在由于先在角部形成n型层而n型化的情况。因此，通过使各直线状部31的两端的上表面形状为半圆形，能够消除形成n型层的部分。
另外，在连接部，也在n+型源极区域4的表面形成有层间绝缘膜10。上述的栅极焊盘40在连接部处形成于层间绝缘膜10之上。
这样，成为在单元部与保护环部之间具备连接部的结构，由于连接部由在宽度窄的沟槽30a内埋入的多个p型连接层30构成，因此p型连接层30不会厚度减薄或消失。反之，由于将p型连接层30分割为多个，因此具有在p型连接层30之间等位线突起的可能性。但是，通过如上述那样设定p型连接层30彼此的间隔，能够抑制等位线的过度突起，能够抑制耐压降低。
通过以上这样的结构，构成本实施方式的SiC半导体装置。在这样构成的SiC半导体装置中，在使MOSFET导通时，控制对栅极电极8的施加电压从而在位于栅极沟槽6的侧面的p型基体区域3的表面部形成沟道区域。由此，经由n+型源极区域4及n-型漂移层2，在源极电极9及漏极电极11之间流通电流。
另外，在MOSFET截止时，即使施加了高电压，也由于形成到比沟槽栅结构深的位置的p型深层5而抑制电场向栅极沟槽底部进入，缓和栅极沟槽底部的电场集中。由此，防止栅极绝缘膜7的破坏。
通过连接部，可抑制等位线的突起，使等位线朝向保护环部侧。
进而，在保护环部，利用p型保护环21，使等位线的间隔朝向外周方向扩展并结束，能够在保护环部也得到所希望的耐压。因此能够实现能够得到所希望的耐压的SiC半导体装置。
特别是，p型保护环21中的最内周侧与比其靠外侧的一个的p型保护环的间隔小于p型深层5彼此的间隔，并随着朝向外周侧增大而变得大于p型深层5彼此的间隔。因此，使得等位线结束的p型保护环21以外的部分、即等位线结束的n-型漂移层2的部分逐渐增大。因此，最终，能够使等位线不集中地结束、并且即使不更向外周侧扩展也使全部的等位线结束。因此，能够缩小保护环部的面积，能够缩小芯片面积以及降低产品成本。
接着，参照图3A～图3H对本实施方式的SiC半导体装置的制造方法进行说明。
〔图3A所示的工序〕
首先，作为半导体基板而准备n+型基板1。并且，在该n+型基板1的主表面上依次外延生长由SiC构成的n-型漂移层2、p型基体区域3以及n+型源极区域4。
〔图3B所示的工序〕
接下来，在n+型源极区域4的表面配置未图示的掩模，使掩模中的预定形成p型深层5、p型保护环21以及p型连接层30的区域开口。并且，使用掩模来进行RIE(ReactiveIonEtching；反应离子蚀刻)等各向异性蚀刻，从而形成沟槽5a、21a、30a。由此，分别以所希望的间隔形成沟槽5a、21a、30a。
〔图3C所示的工序〕
在将掩模除去之后，使p型层50成膜。此时，通过埋入式外延，在沟槽5a、21a、30a内埋入p型层50，由于以宽度窄的线状形成沟槽5a、21a、30a，因此能够在各沟槽5a、21a、30a内可靠地埋入p型层50。
此外，如上述那样，各p型保护环21的宽度与到相邻的p型保护环21的间隔之比等于各p型深层5的宽度与p型深层5彼此的间隔之比。另外，各框状部32的宽度与到相邻的框状部32或p型保护环21的间隔之比等于各p型深层5的宽度与p型深层5彼此的间隔之比。因此，在单元部、连接部及保护环部，每单位面积的沟槽5a、21a、30a的形成面积分别大致相等，进入每单位面积的沟槽5a、21a、30a内的p型层50的量也分别相等。由此，能够使在单元部、连接部及保护环部之上形成的p型层50的厚度均匀。
〔图3D所示的工序〕
通过干法蚀刻进行蚀刻，以将p型层50中的形成在比n+型源极区域4的表面靠上的部分去除。由此，形成p型深层5、p型保护环21以及p型连接层30。
此时，如上述那样，在单元部、连接部及保护环部之上形成的p型层50的厚度大致相等。因此，如果在回蚀时将单元部的p型层50除去，则有可能在连接部、保护环部也不残留残渣地将p型层50除去。因此，能够抑制如在保护环部之上p型层50的厚度比其它部分厚的情况那样、在保护环部p型层50作为残渣残留的情况。
〔图3E所示的工序〕
在n+型源极区域4等之上形成未图示的掩模之后，使掩模中的预定形成栅极沟槽6的区域开口。并且，利用掩模来进行RIE等各向异性蚀刻，从而形成栅极沟槽6。
进而，在将掩模除去之后，再次形成未图示的掩模，使掩模中的预定形成凹部20的区域开口。并且，利用掩模进行RIE等各向异性蚀刻而形成凹部20。由此，构成如下结构，即：在形成了凹部20的位置，贯通n+型源极区域4及p型基体区域3而使n-型漂移层2露出，并在n-型漂移层2的表层部配置有多个p型保护环21。
此外，这里将栅极沟槽6的凹部20作为利用其他掩模的其他工序来形成，但也能够利用相同的掩模同时地形成。
〔图3F所示的工序〕
在将掩模除去之后，例如通过进行热氧化而形成栅极绝缘膜7，利用栅极绝缘膜7将栅极沟槽6的内壁面之上以及n+型源极区域4的表面之上覆盖。并且，在沉积了掺杂有p型杂质或n型杂质的Poly－Si之后，对其进行回蚀，至少在栅极沟槽6内残留Poly－Si而形成栅极电极8。
〔图3G所示的工序〕
以将栅极电极8及栅极绝缘膜7的表面覆盖的方式，形成例如由氧化膜等构成的层间绝缘膜10。并且，在层间绝缘膜10的表面上形成未图示的掩模之后，使掩模的位于各栅极电极8之间的部分、即与p型深层5对应的部分及其附近开口。此时，利用掩模对层间绝缘膜10进行构图，从而形成使p型深层5及n+型源极区域4露出的接触孔。
〔图3H所示的工序〕
在层间绝缘膜10的表面上形成例如由多种金属的层叠结构构成的电极材料。并且，通过对电极材料进行构图而形成源极电极9及栅极焊盘40。此外，设有在不同于本图的截面中与各单元的栅极电极8相连的栅极引出部。在该引出部，通过在层间绝缘膜10中开设接触孔，从而进行栅极焊盘40与栅极电极8的电连接。
此后的工序虽然没有图示，但是通过进行在n+型基板1的背面侧形成漏极电极11等工序，从而完成本实施方式的SiC半导体装置。
接着，对本实施方式的SiC半导体装置及其制造方法的效果进行说明。
首先，在对效果进行说明之前，说明本发明人实现本实施方式的SiC半导体装置及其制造方法而进行的考察等。
首先，作为在单元部与保护环部之间具备连接部、并且在包含保护环部的外周区域形成凹部而使单元部及连接部成为呈岛状突出的台面部的结构，本发明人考虑了例如图4所示的结构。
如该图所示，使用在n+型SiC基板J1之上形成有n-型漂移层J2的半导体基板，形成了形成由MOSFET等构成的功率元件J3的单元部和保护环部。在单元部，呈条状地形成了多个用于提高功率元件J3的耐压的p型深层J4，在保护环部，呈框状地形成了由p型层构成的p型保护环J5。并且，在单元部与保护环部之间具备连接部，在连接部形成电场缓和用的p型连接层J6，从而避免等位线在连接部结束，抑制了电场集中。另外，在该连接部，具备在形成于半导体基板的表面侧的层间绝缘膜J7之上配置有电极焊盘J8的电极焊盘部，使得能够进行功率元件J3的所希望部位、例如栅极电极与外部的电连接。
进而，在保护环部形成凹部J9，使n-型漂移层J2的表面露出并在其上形成层间绝缘膜J7，使得在n+型SiC基板J1的厚度方向上，凹部J9的内侧成为比保护环部突出的台面部。
在这样的结构中，关于p型深层J4、p型连接层J6以及p型保护环J5，能够通过对n-型漂移层J2离子注入p型杂质而形成。
但是，就SiC而言，离子注入的射程短而难以离子注入到较深的位置。为了将这些p型深层J4、p型连接层J6以及p型保护环J5形成到较深的位置，需要将其不是通过离子注入而是通过基于外延生长的外延膜而构成。即，在沟槽内埋入外延膜之后，对沟槽外的部分的外延膜进行回蚀而将其去除，从而形成p型深层J4、p型连接层J6以及p型保护环J5。
另外，在使用外延膜的情况下，与如p型深层J4、p型保护环J5那样宽度较窄的结构相比，p型连接层J6的宽度较大，因此发生p型连接层J6的厚度变薄、或产生p型连接层J6消失的区域的问题。因此，无法得到作为功率器件所要求的耐压。
为了防止该问题，本发明人对以下情况进行了研究，即：不使p型连接层J6的宽度较大，而是使其与p型深层J4、p型保护环J5为同等宽度从而宽度较窄。这样，使p型连接层J6宽度较窄，能够良好地进行外延膜向用于构成p型连接层J6的沟槽内的埋入。但是，在保护环部，优选使p型保护环J5的间隔随着朝向外周而增大，以缓和电场集中而使等位线更朝向单元部的外周侧。另外，关于p型连接层J6，优选使p型连接层J6的间隔比p型深层J4的间隔、p型保护环J5的间隔窄，以更可靠地发挥电场缓和的作用。
但是，在进行了这样的间隔设计的情况下，在为了形成p型深层J4、p型连接层J6以及p型保护环J5而形成了外延膜时，确认到发生了膜厚不均。
具体而言，首先如图5A所示，对于n-型漂移层J2形成沟槽J10。此后，在沟槽J10内埋入外延膜之后进行回蚀而形成p型深层J4、p型连接层J6以及p型保护环J5。此时，优选如图5B所示那样，不仅n-型漂移层J2、而且p型深层J4、p型连接层J6以及p型保护环J5的表面成为同一平面。
另外，在保护环部，如果采用使p型保护环J5的间隔随着朝向外周而逐渐增大的结构，则如图5C所示那样，在保护环部，沟槽J10变稀疏，外延膜J11的膜厚比其它部分大。因此，如5D所示，在进行了回蚀时，在保护环部，外延膜J11可能作为残渣而残留。但是，不再能起到作为保护环部的功能，不再能缓和电场而使元件耐压降低。如果增加回蚀量则也能够去除残渣，但该情况下，在单元部、连接部，n-型漂移层J2、p型深层J4以及p型连接层J6变薄，导致耐压降低。因此，有可能不再能够得到作为功率器件所要求的耐压。
另外，在使p型连接层J6的间隔小于p型深层J4、p型保护环J5的间隔的情况下，在连接部，沟槽J10变密，外延膜J11的膜厚比其它部分小。因此，在进行了回蚀时，由于从表面去除相同的蚀刻量，因此连接部成为凹陷的形状。该情况下，若欲将保护环部的残渣去除而使回蚀量增加，则在连接部，n-型漂移层J2、p型连接层J6进一步变薄，有可能进一步导致耐压降低。
因此，在本实施方式中，将p型保护环21的宽度对应于相邻的p型保护环21彼此的间隔来进行设定，使得p型保护环21彼此的间隔越大则宽度越大，并且越朝向外周则使它们都增大。另外，使框状部32的宽度基本上与p型深层5的宽度相等，使框状部32彼此的间隔与p型深层5彼此的间隔相等。并且，关于框状部32中的比p型深层5宽度小的部分，使框状部32彼此或框状部32与p型保护环21的间隔比p型深层5彼此的间隔小。
因此，各p型保护环21的宽度与到相邻的p型保护环21的间隔之比等于各p型深层5的宽度与p型深层5彼此的间隔之比。另外，各框状部32的宽度与到相邻的框状部32或p型保护环21的间隔之比等于各p型深层5的宽度与p型深层5彼此的间隔之比。
因此，在单元部、连接部以及保护环部，能够使每单位面积的沟槽5a、21a、30a的形成面积的差较小。在本实施方式的情况下，能够使每单位面积的沟槽5a、21a、30a的形成面积相等。因此，在形成p型层50时，进入到每单位面积的沟槽5a、21a、30a内的p型层50的量的差也变小。由此，能够使在单元部、连接部以及保护环部之上形成的p型层50的厚度均匀。因此，在对p型层50进行回蚀时，能够抑制p型层50作为残渣而残留于保护环部。
因此，即使由外延膜构成p型深层5、p型保护环21以及p型连接层30，也能够得到具备能够确保耐压的半导体元件的SiC半导体装置。
作为参考，使用附图来说明以下情况，即：在使用外延膜的情况下，若使p型连接层30的宽度大于p型深层5、p型保护环21，则p型连接层30的厚度变薄，或者产生p型连接层30消失的区域。图6A～图6D示出了不使p型连接层30的宽度较窄、使从单元部到保护环部之间的整个区域为p型连接层30的情况下的制造工序。作为图6A、图6B所示的工序，进行与图3C、图3D同样的工序，但是此时使沟槽30a的宽度成为与从单元部到保护环部之间的整个区域相当的宽度。此后，在图6C的工序中，当与图3C同样地使p型层50成膜，则由于沟槽30a的宽度较大而p型层50中的构成p型连接层30的部分的厚度变薄。此后，当对p型层50进行回蚀，则连接层30的厚度变薄，成为仅在沟槽30a内的底部残留有p型层50的状态。进而，在此之后，当利用将台面部覆盖且保护环部开口的未图示的掩模进行蚀刻，则在比台面部更靠外周侧，连接层30完全消失，成为进一步蚀刻到n-型漂移层2的状态。因此，如图6D所示，在意欲构成台面部的区域，连接层30变薄，在比台面部靠向外侧的区域，成为无连接层30的状态。因此，通过如本实施方式这样使连接层30的宽度较窄，能够消除连接层30变薄等问题。因此，能够确保作为功率器件所要求的耐压。
(第二实施方式)
对第二实施方式进行说明。本实施方式相对于第一实施方式变更了p型深层5等的结构，其它方面与第一实施方式相同，因此仅对不同于第一实施方式的部分进行说明。
如图6所示，在本实施方式中，关于p型深层5、p型连接层30以及p型保护环21的宽度、各部的间隔，与第一实施方式是同样的，仅在p型基体区域3的下方形成p型深层5、p型连接层30。并且，为了将p型基体区域3与源极电极9电连接，对n+型源极区域4进行离子注入从而形成p+型接触部3a。由此，p+型接触部3a与源极电极9电连接，通过p型基体区域3，p型深层5、p型连接层30也成为源极电位。采用这样的结构，也能够得到与第一实施方式同样的效果。
关于这样的结构的SiC半导体装置的制造方法，基本上与第一实施方式是同样的，但是在对于n-型漂移层2形成沟槽5a、21a、30a之后，在形成p型基体区域3之前，形成p型层50并进行回蚀。由此，形成p型深层5、p型连接层30以及p型保护环21。此时，与第一实施方式同样地，p型层50在单元部、连接部以及保护环部能够厚度大致相等，因此在对p型层50进行了回蚀时，能够抑制p型层50作为残渣而残留在保护环部。
另外，在形成n+型源极区域4之后，利用未图示的掩模，在n+型源极区域4中的与p型深层5对应的位置进行p型杂质的离子注入，从而进行形成p+型接触部3a的工序。关于其它工序，与第一实施方式是同样的。
(第三实施方式)
对第三实施方式进行说明。本实施方式相对于第一实施方式而言，作为功率元件，取代纵型MOSFET而具备结势垒肖特基二极管(以下称为JBS)。除此以外与第一实施方式是同样的，因此仅对不同于第一实施方式的部分进行说明。
如图7及图8所示，在n+型基板101之上形成有n-型漂移层102。并且，在单元部，对n-型漂移层102形成有呈条状的p型深层103，在将其周围包围的保护环部形成有p型保护环104。另外，在单元部与保护环部之间的连接部，也形成有p型连接层105。
p型深层103被配置到在n-型漂移层102中等间隔地配置有多个的条状的沟槽103a内，由外延生长的p型的外延膜构成。此外，该沟槽103a相当于深沟槽，例如是宽度为1μm以下且纵横比为2以上的深度。另外，p型深层103的顶端的上表面形状呈半圆形。
p型保护环104被配置到在n-型漂移层102中形成的沟槽104a内，由外延生长的p型的外延膜构成。此外，该沟槽104a相当于保护环沟槽，例如是宽度为1μm以下且纵横比为2以上的深度。在本实施方式的情况下，使p型保护环104为四角被圆化了的四边形状，但是也可以构成为圆形等其它的框形状。
p型连接层105被配置到在n-型漂移层102中形成的沟槽105a内，由外延生长的p型的外延膜构成。此外，该沟槽105a相当于连接沟槽，例如是宽度为1μm以下且纵横比为2以上的深度。在本实施方式的情况下，p型连接层105构成为，排列有多个将形成于单元部的p型深层103的周围包围的框状结构。
在单元部及连接部，形成了与n-型漂移层102、p型深层103以及p型连接层105的表面接触的相当于第一电极的肖特基电极106。即，在本实施方式的情况下，具备多个在将单元部包围的线状的框形状的沟槽内配置外延膜而构成的由p型层构成的p型环，以将其中的内周侧的一部分覆盖的方式配置肖特基电极106。在这样的多个p型环中，将与肖特基电极106接触的称为p型连接层105。另外，在多个p型环中，将不与肖特基电极106接触、在位于其外侧且n-型漂移层102露出的位置上配置的称为p型保护环104。并且，关于形成肖特基电极106的部分，在n+型基板101的厚度方向上，配置有肖特基电极106的单元部及连接部的位置相比于保护环部成为呈岛状突出的台面部。
进而，在n+型基板101的背面侧形成有相当于第二电极的欧姆电极107。
这样，在作为功率元件而具备JBS的SiC半导体装置中，p型连接层105、p型保护环104的宽度、间隔也与第一实施方式是同样的。
也就是说，p型连接层105的宽度基本上与p型深层103的宽度相等，在台面部的外缘侧比p型深层103小。另外，关于p型连接层105中的宽度与p型深层103相同的部分，使p型连接层105彼此的间隔与p型深层103彼此的间隔相等。并且，关于p型连接层105中的宽度小于p型深层103的宽度的部分，使p型连接层105彼此的间隔小于p型深层103彼此的间隔。
另外，p型保护环104的宽度以及p型保护环104彼此之间的间隔随着朝向外周侧而逐渐增大。并且，在最外周侧，p型保护环104的宽度大于p型深层103的宽度，p型保护环104彼此的间隔也大于p型深层103彼此的间隔。
通过采用这样的结构，也能够得到与第一实施方式同样的效果。即，在这样的结构的SiC半导体装置的制造方法中，在n-型漂移层2中形成了沟槽103a、104a、105a之后，形成p型层并进行回蚀。由此，形成p型深层103、p型连接层105以及p型保护环104。此时，p型层在单元部、连接部以及保护环部能够厚度大致相等，因此在对p型层进行了回蚀时，能够抑制p型层作为残渣而残留在保护环部。
并且，由于能够得到这样的效果，因此在具备JBS的SiC半导体装置中，能够使肖特基电极106的势垒高度较小，能够减小导通电压，并且能够减小表面电场。另外，与通过离子注入形成p型深层103等p型层的情况相比，由于缺陷的发生较少，从而能够降低反向泄漏。
(其他实施方式)
虽然本发明按照上述实施方式进行了记述，但是并不限定于该实施方式，也包含各种变形例、等价范围内的变形。除此以外，各种组合及形态、进而在它们中仅包含一个要素或其以上或其以下的其它组合及形态也落入本发明的范畴、思想范围。
(1)例如，在上述各实施方式中，说明了p型连接层30的直线状部31、p型深层103中的长度方向的两端呈半圆形的情况，但也可以是顶端较尖的三角形状、顶端呈平面的四边形状。在做成三角形状的情况下，若直线状部31、p型深层103的延伸设置方向为＜11－20＞方向，则在SiC那样的六方晶中，构成三角形状的顶端的两边的壁面的面方位都容易成为等价的(1－100)面。因此，等价的面各自的埋入式外延时的生长相等，能够得到均匀的膜质并且还能得到抑制埋入不良的效果。
进而，也可以构成为，p型深层5或直线状部31的顶端与框状部32相接。但是在此情况下，在p型深层5或者直线状部31的顶端与框状部32相接的部分，沟槽宽度变大，p型层50的表面会凹陷。因此，在p型深层5或者直线状部31的顶端与框状部32相接的部分，优选使p型深层5或者直线状部31的顶端的宽度、框状部32的宽度小于其它部分。
(2)在上述第二实施方式中，为了将p型基体区域3与源极电极9连接，以贯通n+型源极区域4且到达p型基体区域3的方式形成了p+型接触部3a。相对于此，也可以形成贯通n+型源极区域4的沟槽，使源极电极9直接与p型基体区域3相接。
(3)在上述各实施方式中，在p型基体区域3之上连续地外延生长而形成了n+型源极区域4，但也可以通过在p型基体区域3的所希望的位置离子注入n型杂质而形成n+型源极区域4。
(4)在上述各实施方式中，作为纵型的功率元件，以n沟道型的反转型的沟槽栅结构的MOSFET、肖特基二极管为例进行了说明。但是，上述各实施方式只不过示出了纵型的半导体元件的一例，只要是在设置于半导体基板的表面侧的第一电极与设置于背面侧的第二电极之间流通电流的纵型的半导体元件，则也可以是其它结构或导电型。
例如，在上述第一实施方式等中，以第一导电型为n型、第二导电型为p型的n沟道型的MOSFET为例进行了说明，但是也可以采用使各构成要素的导电型反转的p沟道型的MOSFET。另外，在上述说明中，作为半导体元件，以MOSFET为例进行了说明，但是也可以对同样结构的IGBT适用本发明。IGBT相对于上述各实施方式仅使n+型基板1的导电型从n型变更为p型，其它结构、制造方法与上述各实施方式是同样的。进而，作为纵型的MOSFET，以沟槽栅结构为例进行了说明，但是不限于沟槽栅结构，也可以平面型结构。
(5)在上述第一、第二实施方式中，在连接部中的外周侧及保护环部具备构成为框形状的框状部32、p型保护环21，在单元部及连接部的一部分，具备呈条状的线状的p型深层5、直线状部31。但是，这只不过是一例，例如也可以构成为，与第三实施方式同样地，仅由框状部32构成连接部，使其内侧整个区域成为单元部，配置有呈条状的线状的p型深层5。
此外，在上述各实施方式中，构成呈条状的线状的第二导电型层的沟槽相当于第一沟槽，构成框形状的第二导电型环的沟槽相当于第二沟槽。也就是说，在第一、第二实施方式中，沟槽5a及沟槽30a中的设置直线状部31的部分相当于第一沟槽，沟槽30a中的设置框状部32的部分以及沟槽21a相当于第二沟槽。另外，在第三实施方式中，沟槽103a相当于第一沟槽，沟槽104a、105a相当于第二沟槽。
(6)在上述第一～第三实施方式中，呈条状的线状的第二导电型层的宽度与第二导电型层彼此的间隔之比即第一比，等于呈框形状的第二导电型环的宽度与第二导电型环彼此的间隔之比即第二比。即，在单元部、连接部以及保护环部的整个区域，形成每单位面积的第二导电型的外延膜的面积是固定的。
但是，这只不过示出了最优选的例子，通过使第一比和第二比包含在规定的范围内，能够得到上述效果。具体而言，如果相对于第一比，使第二比包含在2/3倍～1.5倍的范围内，则能够得到上述效果。
(7)在上述第一实施方式中，通过形成凹部20来设置台面部，但是并非必须具备台面部。例如，如第二实施方式那样从n-型漂移层2的表面形成p型深层5等。此后，在希望形成p型基体区域3、n+型源极区域4的区域形成沟槽，在该沟槽内使p型层、n+型层选择性地外延生长从而形成p型基体区域3、n+型源极区域4。或者，在希望形成p型基体区域3、n+型源极区域4的区域选择性地离子注入p型杂质、n型杂质，从而形成p型基体区域3、n+型源极区域4。这样，也能够得到没有台面部的结构的SiC半导体装置。该情况下，如果将连接部、保护环部的结构做成与第一实施方式同样的结构，也能够得到与第一实施方式同样的效果。
(8)此外，在表示晶体的方位时，本来应当在所希望的数字之上附加横线(－)，但是由于在电子申请的表达上存在限制，因此在本说明书中是在所希望的数字之前附加横线。

Claims (10)

1.一种碳化硅半导体装置，具有单元部和外周部，该外周部包含将所述单元部的外周包围的保护环部以及位于该保护环部与所述单元部之间的连接部，该半导体装置的特征在于，
具有第一或第二导电型的基板(1、101)、以及形成在所述基板的表面侧且与所述基板相比杂质浓度低的第一导电型的漂移层(2、102)，
在所述单元部或所述单元部及所述连接部，具备第二导电型层(5、31、103)，该第二导电型层(5、31、103)配置在呈条状地形成于所述漂移层中的多个线状的第一沟槽(5a、30a、103a)内、且由第二导电型的外延膜构成，
在所述单元部，具有：
与所述第二导电型层电连接的第一电极(9、106)；以及
在所述基板的背面侧形成的第二电极(11、107)，
具备在所述第一电极与所述第二电极之间流通电流的纵型的半导体元件，
在所述保护环部或所述保护环部及所述连接部，具备第二导电型环(21、32、104、105)，该第二导电型环(21、32、104、105)配置在从所述漂移层的表面形成并且将所述单元部包围的多个呈框形状的线状的第二沟槽(21a、30a、104a、105a)内、且由第二导电型的外延膜构成，
所述第二导电型环中的位于外周侧的至少一部分成为保护环(21、104)，
所述保护环随着从内周侧朝向外周侧而宽度增大，并且该保护环彼此的间隔与所述宽度对应地增大。
2.根据权利要求1所述的碳化硅半导体装置，其特征在于，
所述保护环中的位于最内周侧的保护环的所述宽度小于所述第二导电型层的宽度，该位于最内周侧的保护环与比其靠外侧且与其相邻的一个保护环之间的间隔小于所述第二导电型层彼此的间隔。
3.根据权利要求1所述的碳化硅半导体装置，其特征在于，
所述保护环中的位于最外周侧的保护环的所述宽度大于所述第二导电型层的宽度，该位于最外周侧的保护环与比其靠内侧且与其相邻的一个保护环之间的间隔大于所述第二导电型层彼此的间隔。
4.根据权利要求1至3任一所述的碳化硅半导体装置，其特征在于，
所述第二导电型层等间隔地配置，
相对于所述单元部中的、所述第二导电型层彼此的间隔与该第二导电型层的宽度之比即第一比，所述外周部中的、所述第二导电型环和比其靠外侧且与其相邻的一个所述第二导电型环之间的间隔与所述第二导电型环的宽度之比即第二比包含在2/3倍～1.5倍的范围内。
5.根据权利要求1至3任一所述的碳化硅半导体装置，其特征在于，
所述第二导电型层等间隔地配置，
所述单元部中的、所述第二导电型层彼此的间隔与该第二导电型层的宽度之比即第一比，等于所述外周部中的、所述第二导电型环和比其靠外侧且与其相邻的一个所述第二导电型环之间的间隔与所述第二导电型环的宽度之比即第二比。
6.根据权利要求1至5任一所述的碳化硅半导体装置，其特征在于，
在所述单元部，形成有纵型的半导体元件，该纵型的半导体元件具备：
第二导电型的基体区域(3)，形成在所述漂移层(2)之上；
第一导电型的源极区域(4)，形成在所述基体区域之上，杂质浓度高于所述漂移层；
沟槽栅结构，具有栅极绝缘膜(7)和形成在所述栅极绝缘膜之上的栅极电极(8)，所述栅极绝缘膜(7)形成在从所述源极区域的表面形成到比所述基体区域深的位置的栅极沟槽(6)内且形成于该栅极沟槽的内壁面；
深层(5)，配置在深沟槽(5a)内，构成所述第二导电型层的至少一部分，所述深沟槽(5a)形成到所述漂移层中的比所述栅极沟槽深的位置且作为所述第一沟槽的至少一部分；
源极电极(9)，构成与所述源极区域及所述基体区域电连接的所述第一电极；以及
漏极电极(11)，构成在所述基板的背面侧形成的所述第二电极。
7.根据权利要求1至5任一所述的碳化硅半导体装置，其特征在于，
所述基板(101)为第一导电型，
在所述单元部，形成有纵型的肖特基二极管，该纵型的肖特基二极管具备：
深层(103)，配置在深沟槽(103a)内，构成所述第二导电型层的至少一部分，所述深沟槽(103a)作为所述第一沟槽的至少一部分；
肖特基电极(106)，构成与所述漂移层(102)及所述深层(103)接触的所述第一电极；以及
欧姆电极(107)，构成在所述基板的背面侧配置的所述第二电极。
8.一种碳化硅半导体装置的制造方法，该半导体装置具有单元部和将该单元部的外周包围的外周部，其特征在于，包括以下工序：
准备第一或第二导电型的基板(1)；
在所述基板的表面侧形成与所述基板相比杂质浓度低的第一导电型的漂移层(2)；
在所述漂移层之上形成第二导电型的基体区域(3)；
在所述基体区域之上形成与所述漂移层相比杂质浓度高的第一导电型的源极区域(4)；
通过从所述源极区域的表面进行各向异性蚀刻而形成沟槽，该沟槽包含单元部的深沟槽(5a)、将所述单元部的外周包围的保护环部的保护环沟槽(21a)、以及位于所述单元部和所述保护环部之间的连接部的连接沟槽(30a)；
通过使第二导电型层(50)外延生长而将所述深沟槽、所述保护环沟槽以及所述连接沟槽埋入；
通过将所述第二导电型层中的形成在所述源极区域之上的部分回蚀而去除，从而形成所述深沟槽内的深层(5)、所述保护环沟槽内的保护环(21)以及所述连接沟槽内的连接层(30)；
在所述单元部形成沟槽栅结构，该沟槽栅结构具有从所述源极区域的表面到比所述基体区域深的位置的栅极沟槽(6)、形成在该栅极沟槽的内壁面的栅极绝缘膜(7)、以及形成在所述栅极绝缘膜之上的栅极电极(8)；
形成与所述源极区域及所述基体区域电连接的源极电极(9)；以及
在所述基板的背面侧形成漏极电极(11)，
在形成所述沟槽的工序中，
使所述深沟槽形成为条状的多个线状，使所述保护环沟槽形成为将所述单元部包围的多个框形状的线状，使所述连接沟槽形成为至少将所述单元部包围的框形状的线状，使构成多个框形状的所述保护环沟槽各自的宽度随着朝向所述单元部的外周侧而增大，并且使相邻的所述保护环沟槽的间隔随着朝向所述单元部的外周侧而增大。
9.一种碳化硅半导体装置的制造方法，该半导体装置具有单元部和将该单元部的外周包围的外周部，其特征在于，包括以下工序：
准备第一或第二导电型的基板(1)；
在所述基板的表面侧，形成与所述基板相比杂质浓度低的第一导电型的漂移层(2)；
通过从所述漂移层的表面进行各向异性蚀刻而形成沟槽，该沟槽包含单元部的深沟槽(5a)、将所述单元部的外周包围的保护环部的保护环沟槽(21a)、以及位于所述单元部和所述保护环部之间的连接部的连接沟槽(30a)；
通过使第二导电型层(50)外延生长而将所述深沟槽、所述保护环沟槽以及所述连接沟槽埋入；
通过将所述第二导电型层中的形成在所述漂移层之上的部分回蚀而去除，从而形成所述深沟槽内的深层(5)、所述保护环沟槽内的保护环(21)以及所述连接沟槽内的连接层(30)；
在所述深层、所述保护环以及所述连接层之上和所述漂移层之上，形成第二导电型的基体区域(3)；
在所述基体区域之上，形成与所述漂移层相比杂质浓度高的第一导电型的源极区域(4)；
所述单元部形成沟槽栅结构，该沟槽栅结构具有从所述源极区域的表面到比所述基体区域深的位置的栅极沟槽(6)、形成在该栅极沟槽的内壁面的栅极绝缘膜(7)、以及形成在所述栅极绝缘膜之上的栅极电极(8)；
形成与所述源极区域及所述基体区域电连接的源极电极(9)；以及
在所述基板的背面侧形成漏极电极(11)，
在形成所述沟槽的工序中，
使所述深沟槽形成为条状的多个线状，使所述保护环沟槽形成为将所述单元部包围的多个框形状的线状，使所述连接沟槽形成为至少将所述单元部包围的框形状的线状，使构成多个框形状的所述保护环沟槽各自的宽度随着朝向所述单元部的外周侧而增大，并且使相邻的所述保护环沟槽的间隔随着朝向所述单元部的外周侧而增大。
10.一种碳化硅半导体装置的制造方法，该半导体装置具有单元部和将该单元部的外周包围的外周部，其特征在于，包括以下工序：
准备第一导电型的基板(101)；
在所述基板的表面侧，形成与所述基板相比杂质浓度低的第一导电型的漂移层(102)；
通过从所述漂移层的表面进行各向异性蚀刻而形成沟槽，该沟槽包含单元部的深沟槽(103a)、将所述单元部的外周包围的保护环部的保护环沟槽(104a)、以及位于所述单元部和所述保护环部之间的连接部的连接沟槽(105a)；
通过使第二导电型层外延生长而将所述深沟槽、所述保护环沟槽以及所述连接沟槽埋入；
通过回蚀将所述第二导电型层中的形成于所述漂移层之上的部分去除，从而形成所述深沟槽内的深层(103)、所述保护环沟槽内的保护环(104)以及所述连接沟槽内的连接层(105)；
在所述单元部及所述连接部，形成与所述漂移层、所述深层以及所述连接层接触的肖特基电极(106)；以及
在所述基板的背面侧形成欧姆电极(107)，
在形成所述沟槽的工序中，
使所述深沟槽形成为条状的多个线状，使所述连接沟槽及所述保护环沟槽形成为将所述单元部包围的多个框形状的线状，使构成多个框形状的所述保护环沟槽各自的宽度随着朝向所述单元部的外周侧而增大，并且使相邻的所述保护环沟槽的间隔随着朝向所述单元部的外周侧而增大。
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