CN117525150A - 半导体器件 - Google Patents

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酒井敦
永久克己
江口聪司
町田信夫
新井耕一
冈本康宏
久田贤一
山下泰典
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Abstract

本公开用于改进半导体器件的特性。在沟槽下方的漂移层中布置有具有与漂移层相反的导电类型的杂质的第一p型半导体区域，并且进一步布置第二p型半导体区域，第二p型半导体区域从上往下看与形成有沟槽的的区域间隔一定距离并且具有与漂移层相反的导电类型的杂质。第二p型半导体区域通过在Y方向(图中的深度方向)上布置在空间中的多个区域配置。因此，通过提供第一和第二p型半导体区域以及进一步通过布置由空间间隔的第二p型半导体区域，可以在保持栅极绝缘膜的击穿电压的同时降低比导通电阻。

Description

半导体器件
本申请是申请日为2018年12月26日、申请号为201811654142.4、发明名称为“半导体器件”的申请的分案申请。
技术领域
本发明涉及半导体器件，优选适用于包括碳化硅(SiC)等的半导体器件。
背景技术
考虑使用包括SiC衬底的半导体器件作为具有晶体管的半导体器件。例如，当SiC衬底被用于功率晶体管时，击穿电压增加，这是因为与硅(Si)相比，SiC具有更大的带隙。
例如，日本未审查专利申请公开第HEI09(1997)-191109号公开了耗尽层从p型基底层朝向漏电极侧延伸，这与截止状态下施加的电压的增加成比例，并且当耗尽层达到p型隐埋层时，p型隐埋层通过穿通现象固定耗尽层中的电场强度，从而抑制了电场强度的增加。所公开的技术允许通过在具有超过此时的最大电场强度的电场强度的极限值的范围中增加n型基底层的载流子密度，在导通状态期间降低电压降(尽管其击穿电压很高)，从而减少比导通电阻(specific on-resistance)。
日本未审查专利申请公开第2014-138026号公开了在外边缘提供元件结构和终端结构的技术，从而在增加击穿电压的同时减小MOSFET的尺寸。MOSFET包括部分设置在外延膜的下限和上限范围之间的界面上的弛豫区域。
发明内容
本发明人从事采用碳化硅(SiC)的半导体器件的研究和开发，并努力研究改善半导体器件的特性。
如上所述，由于与硅(Si)相比，SiC具有更大的带隙，所以可以增加击穿电压。然而，MISFET(使用SiC的半导体器件)具有随着SiC的击穿电压的增加而出现栅极绝缘膜的击穿电压的问题。即，可能存在栅极绝缘膜在SiC击穿之前击穿的问题。
因此，如稍后所述，通过在栅极绝缘膜附近布置电场弛豫层以弛豫栅极绝缘膜附近的电场，可以提高栅极绝缘膜的击穿电压。然而，电场弛豫层使电流路径变窄，这可能增加比导通电阻。即，栅极绝缘膜的击穿电压的增加与比导通电阻的降低之间存在折衷关系。
因此，希望考虑半导体器件(MISFET)的配置，其允许降低比导通电阻，同时增加栅极绝缘膜的击穿电压。
其他问题和新颖特征将从以下描述和附图中变得明显。
下面简要描述本文公开的那些实施例中的代表性实施例的概要。
根据本文公开的一个实施例的半导体器件包括漂移层、沟道层、源极区域、穿透沟道层以到达漂移层并与源极区域接触的沟槽、形成在沟槽内壁之上的栅极绝缘膜、以及填充沟槽的栅电极。此外，该半导体器件包括：第一半导体区域，在沟槽下方的漂移层中、形成在从上往下看与形成有沟槽的区域重叠的位置中，并且具有与漂移层相反的导电类型的杂质；以及第二半导体区域，在沟槽下方的漂移层中、从上往下看与形成有沟槽的区域隔开，并且具有与漂移层相反的导电性类型的杂质。第二半导体区域通过多个第二区域构成，多个第二区域布置在第一方向上的第二空间处。
根据本文公开的一个实施例的半导体器件包括漂移层、沟道层、源极区域、穿透沟道层以到达漂移层并与源极区域接触的沟槽、形成在沟槽内壁之上的栅极绝缘膜、以及填充沟槽的栅电极。此外，该半导体器件包括：第一半导体区域，在沟槽下方的漂移层中、形成在从上往下看与形成有沟槽的区域重叠的位置上，并且具有与漂移层相反的导电类型的杂质；以及第二半导体区域，在沟槽下方的漂移层中、从上往下看与形成有沟槽的区域隔开，并且具有与漂移层相反的导电类型的杂质。第一半导体区域通过多个第一区域构成，多个第一区域布置在第一方向上的第一空间处。
根据本文公开的一个实施例的半导体器件包括漂移层、沟道层、源极区域、穿透沟道层以到达漂移层并与源极区域接触的沟槽、形成在沟槽内壁之上的栅极绝缘膜、以及填充沟槽的栅电极。此外，该半导体器件包括：第一半导体区域，在沟槽下方的漂移层中、形成在从上往下看与形成有沟槽的区域重叠的位置中，并且具有与漂移层相反的导电类型的杂质；以及第二半导体区域，在沟槽下方的漂移层中，从上往下看与形成有沟槽的区域隔开，并且具有与漂移层相反的导电类型的杂质。第一半导体区域形成在比第二半导体区域更深的位置中。
根据本文公开且下面描述的代表性实施例的半导体器件使得可以改善半导体器件的特性。
附图说明
图1A是示出根据第一实施例的半导体器件的配置的截面图；
图1B是示出根据第一实施例的半导体器件的配置的截面图；
图2是示出根据第一实施例的半导体器件的配置的平面图；
图3A是示出根据第一实施例的半导体器件的配置的平面图；
图3B是示出根据第一实施例的半导体器件的配置的平面图；
图4是示出根据第一实施例的半导体器件的制造工艺的截面图；
图5是示出根据第一实施例的半导体器件的制造工艺的截面图；
图6是示出根据第一实施例的半导体器件的制造工艺的平面图；
图7是示出根据第一实施例的半导体器件的制造工艺的截面图；
图8是示出根据第一实施例的半导体器件的制造工艺的截面图；
图9是示出根据第一实施例的半导体器件的制造工艺的截面图；
图10是示出根据第一实施例的半导体器件的制造工艺的截面图；
图11是示出根据第一实施例的半导体器件的制造工艺的截面图；
图12是示出根据第一实施例的半导体器件的制造工艺的截面图；
图13是示出根据第一实施例的半导体器件的制造工艺的截面图；
图14是示出根据第一实施例的半导体器件的制造工艺的截面图；
图15是示出根据第一实施例的半导体器件的制造工艺的截面图；
图16是示出根据第一实施例的半导体器件的制造工艺的截面图；
图17是示出根据第一实施例的半导体器件的另一制造工艺的截面图；
图18是示出根据第一实施例的半导体器件的其他制造工艺的截面图；
图19是示出根据第一比较示例的半导体器件的配置的平面图；
图20是示出根据第二比较示例的半导体器件的配置的平面图；
图21是示出根据第一实施例的半导体器件的配置的平面图；
图22是示出根据第一和第二比较示例以及第一实施例的半导体器件的击穿电压和比导通电阻之间的关系的示图；
图23是比较根据第一和第二比较示例的半导体器件与根据第一实施例的半导体器件具有基本相同的击穿电压时的比导通电阻的示图；
图24是示出根据第二实施例的第一应用示例的半导体器件的配置的平面图；
图25是示出根据第二实施例的第二应用示例的半导体器件的配置的平面图；
图26是示出根据第二实施例的第三应用示例的半导体器件的配置的平面图；
图27是示出根据第二实施例的第四应用示例的半导体器件的配置的平面图；
图28是示出根据第三实施例的半导体器件的配置的截面图；
图29是示出根据第三实施例的半导体器件的配置的平面图；
图30是示出根据第三实施例的半导体器件的制造工艺的截面图；
图31是示出根据第三实施例的半导体器件的制造工艺的截面图；
图32是示出根据第三实施例的半导体器件的制造工艺的截面图；
图33是示出根据第三实施例的半导体器件的制造工艺的截面图；
图34是示出根据第三实施例的半导体器件的制造工艺的截面图；
图35是示出根据第三实施例的半导体器件的另一制造工艺的截面图；
图36是示出根据第一和第二比较示例以及第三实施例的半导体器件的击穿电压和比导通电阻之间的关系的曲线图；
图37是示出根据第四实施例的第一修改示例的半导体器件的配置的平面图；
图38是示出根据第四实施例的第二修改示例的半导体器件的配置的平面图；
图39是示出根据第四实施例的第三修改示例的半导体器件的配置的平面图；
图40是示出根据第四实施例的第四修改示例的半导体器件的配置的平面图；
图41是示出根据第四实施例的第五修改示例的半导体器件的配置的平面图；
图42是示出根据第四实施例的第六修改示例的半导体器件的配置的平面图；
图43是示出根据第四实施例的第七修改示例的半导体器件的配置的平面图；
图44是示出根据第四实施例的第八修改示例的半导体器件的配置的平面图。
具体实施方式
在下面的实施例中，尽管为了方便，根据需要对每个部分或每个实施例进行了说明，但是各部分或实施例并不是彼此不相关，而是一个可以是另一个的修改示例、应用示例、详细描述或补充说明的一部分或全部，除非另有说明。此外，在以下实施例中，当提到元素的数量(包括件数、数值、数量、范围等)时，其不限于特定数量，而是可以多于或少于特定数量，除非另有指定或者原则上明确限于特定数量。
此外，在以下实施例中，除非另有说明或者原则上明确规定，否则部件(包括元件步骤)不一定是必需的。类似地，在以下实施例中，当提到部件的形状、位置关系等时，除非另有说明或原则上明确不适用，否则包括大致近似或类似的形状等。这也适用于数量等(包括件数、数值、数量、范围等)。
下面将参照附图详细描述本发明的实施例。需要注意，相同的或相关的附图标记在所有附图中指定具有类似功能的部分，用于示出实施例并且不再重复其描述。此外，在存在多个相似部件(站点)的情况下，可以将符号添加到集合参考数字以指示单个或特定部分。此外，在以下实施例中，除非特别要求，原则上不重复对相同或类似部分的描述。
此外，在实施例使用的附图中，有时为了更好地可视化，甚至在截面图中也可以省略阴影。此外，为了更好的可视化，甚至在平面图中也可以添加阴影。
此外，在截面图和平面图中，每个部分的尺寸可能不与实际设备的尺寸相对应，并且可以相对放大特定部分以便更好地显示附图。此外，即使截面图和平面图彼此对应，也可以相对放大特定部分以便更好地显示附图。
第一实施例
[结构的描述]
下文将参照附图给出根据第一实施例的半导体器件的详细解释。
图1A和图1B是示出根据第一实施例的半导体器件的配置的截面图。图2和图3是示出根据该实施例的半导体器件的配置的平面图。如图1A、图1B等所示的半导体器件是沟槽栅极功率晶体管。
如图1A所示，根据该实施例的半导体器件包括布置在SiC衬底1S的正面(第一面)侧的漂移层(漏极区域)DR、布置在漂移层DR之上的沟道层CH以及布置在沟道层CH之上的源极区域SR。漂移层DR包括n型半导体区域，沟道层CH包括p型半导体区域，并且源极区域SR包括n型半导体区域。这些半导体区域包括SiC，其中p型半导体区域包括p型杂质，n型半导体区域包括n型杂质。此外，如稍后所述，半导体区域可以包括n型或p型外延层。
根据该实施例的半导体器件包括栅电极GE，其经由栅极绝缘膜GI布置在穿透源极区域SR和沟道层CH到达漂移层DR的沟槽TR中。
在与沟槽TR接触的源极区域SR的另一端相对的一端布置有到达沟道层CH的接触孔(C1、C2)。这里，对于接触孔(C1、C2)，在一些情况下，具有较大宽度的接触孔可称为接触孔C2，而具有较小宽度的接触孔可称为接触孔C1。在接触孔(C1、C2)的底面之上形成体接触区域BC。体接触区域BC包括杂质浓度高于沟道层CH的p型半导体区域，并且其形成为确保源电极SE与沟道层CH之间的欧姆接触。
此外，在栅电极GE之上形成层间绝缘膜IL1。层间绝缘膜IL1包括绝缘膜，诸如氧化硅膜。源电极SE布置在层间绝缘膜IL1之上和接触孔(C1、C2)内部。源电极SE由导电膜配置。应注意，在一些情况下，源电极SE位于接触孔(C1、C2)内的部分可以被视为插塞(通孔)，并且其在层间绝缘膜IL1之上延伸的部分可以被视为布线。源电极SE电耦合至体接触区域BC和源极区域SR。在源电极SE之上形成由绝缘膜配置的钝化膜PAS。应注意，漏电极DE形成在SiC衬底1S的背面(第二面)侧。
在该实施例中，漂移层DR包括第一漂移外延层EP1和形成在第一漂移外延层EP1之上的第二漂移外延层EP2的堆叠，并且在第一漂移外延层EP1和第二漂移外延层EP2之间的边界处布置用作隐埋层的p型半导体区域(PRS、PRT)。p型半导体区域(PRS、PRT、电场弛豫层)布置在比沟槽TR的底面更深的位置处，包括与漂移层DR相反的导电型杂质，并且位于漂移层DR的中间。因此，提供p型半导体区域(PRS、PRT)使得可以增加栅极绝缘膜GI的击穿电压。
如图1A所示，在第一漂移外延层EP1和第二漂移外延层EP2之间的边界处的p型半导体区域(PRS、PRT)中，位于沟槽TR下方的p型半导体区域由“PRT”指定，而位于体接触区域BC下方(即，与沟道TR相邻)的p型半导体区域由“PRS”指定。
p型半导体区PRT在从上往下看与形成沟槽的区域重叠的位置中形成在沟槽TR下方的漂移层DR中，并且包括与漂移层DR相反的导电类型的杂质。此外，p型半导体区PRS形成为从上往下看与沟槽TR下方的漂移层DR中形成沟槽的区域相距距离L，并且包括与漂移层DR相反的导电类型的杂质。
此外，如稍后所述，p型半导体区域PRS通过沿沟槽TR在预定空间(SP)布置的多个区域(PRSa至PRSd)配置。换句话说，p型半导体区域PRS沿沟槽TR(栅电极GE)的延伸方向布置，其中一部分被减薄。p型半导体区域PRS减薄的区域变为空间SP，并且空间SP之间的区域变为剩余的单独区域(单个半导体区域PRSa到PRSd)(参见图2和图3)。
以这种方式，通过减薄p型半导体区域PRS，可以确保电流路径(电流路径)并降低比导通电阻。
如稍后所描述的，如图1所示的晶体管以从上往下看的重复方式布置(参见图2和图3)。因此，图1所示的晶体管可以称为“单位晶体管(单位单元)UC”。“单位晶体管(单位单元)UC”是最小重复单元。
图2、图3A和图3B是示出根据该实施例的半导体器件的配置的平面图，其中例如，图1A对应于沿着图2中的线A-A截取的截面图，以及图1B对应于沿着图2中的线B-B截取的截面图。此外，图2所示的区域UC与图3B所示的区域UC相对应。在图3B所示的单元区域CA中，单位晶体管(单位单元)UC以阵列布置。图3B示出了单个芯片区域。图3A对应于3*3＝9个区域UC。
如图2所示，栅电极GE的平面形状为矩形，其在Y方向上具有长边。沟槽TR的平面形状为矩形，其在Y方向上具有长边。在沟槽TR的两侧布置源极区域SR。源极区域SR的平面形状为矩形，其在Y方向上具有长边。在源极区域SR外布置体接触区域BC。体接触区域BC的平面形状为矩形，其在Y方向上具有长边。
如图3A所示，单位晶体管UC以重复方式在X方向和Y方向上布置。
如图1和图3B所示，源电极SE扩展以在栅电极GE之上延伸。虽然图1的截面图中没有示出，但是图3B所示的栅极线GL和栅极焊盘GPD经由未示出的接触孔(插塞，通孔)布置在栅电极GE的端部之上。栅极线GL和栅极焊盘GPD可通过与源电极SE位于同一层中的导电膜配置。
如上所述，p型半导体区域(PRS、PRT)在Y方向(图1中的深度方向)上延伸，如沟槽TR和栅电极GE。此外，如图3A所示，p型半导体区域PRS通过沿着Y方向在预定空间(SP)处布置的多个区域(PRSa至PRSd)配置。应注意，图1B对应于上述空间SP的横截面。
<操作>
在根据该实施例的半导体器件(晶体管)中，当向栅电极GE施加等于或高于阈值电压的栅极电压时，在与沟槽TR的侧面接触的沟道层(p型半导体区域)CH中形成反转层(n型半导体区域)。当源极区域SR和漂移层DR之间存在电位差时，源极区域SR和漂移层DR现在通过反转层电耦合，其中电子经由反转层从源极区域SR传送到漂移层DR。换句话说，电流通过反转层从漂移层DR流向源极区域SR。晶体管可以这种方式导通。
另一方面，当向栅电极GE施加低于阈值电压的电压时，形成在沟道层CH中的反转层丢失，并且源极区域SR和漂移层DR彼此电解耦。晶体管可以这种方式截止。
如上所述，通过改变施加到晶体管的栅电极GE的栅极电压，晶体管导通/截止。
[制造方法的描述]
接下来，参考图4至图16，描述了根据该实施例的半导体器件的制造方法，并且更清楚地表达半导体器件的结构。图4至图16是示出根据该实施例的半导体器件的制造工艺的截面图和平面图。
首先，如图4所示，提供具有形成在其上的第一漂移外延层EP的SiC衬底(由SiC配置的半导体衬底或晶圆)。
对于在SiC衬底1S之上形成外延层的方法没有限制，并且作为示例，可以按照以下方式形成外延层。例如，第一漂移外延层EP1通过以下方式形成：在SiC衬底1S之上引入诸如氮(N)和磷(P)的n型杂质的同时，生长包括SiC的外延层(n型外延层)。
接下来，如图5和图6所示，形成p型半导体区域(PRS、PRT)。例如，使用光刻技术和蚀刻技术，在第一漂移外延层EP1之上形成在形成有p型半导体区域(PRS、PRT)的区域中具有开口的掩模膜MK。例如，氧化硅膜可用作掩模膜MK。
将掩模膜MK用作掩模，通过离子注入诸如铝(Al)或硼(B)的p型杂质，在第一漂移外延层EP1的表面之上形成p型半导体区域(PRS、PRT)。
如图6所示，p型半导体区域(PRS、PRT)在Y方向上延伸，并且p型半导体区域PRS在Y方向上通过空间SP隔开。换句话说，单位单元UC在Y方向上在p型半导体区域PRS的中心处设置有空间SP。
然后，如图7所示，形成第二漂移外延层EP2。例如，通过在第一漂移外延层EP1和p型半导体区域(PRS、PRT)之上引入诸如氮(N)和磷(P)的n型杂质的同时生长包括SiC的外延层(n型外延层)来形成第二漂移外延层EP2。这允许形成由第一漂移外延层EP1和第二漂移外延层EP2的堆叠配置的漂移层DR。此外，p型半导体区域(PRS、PRT)布置在漂移层DR内，具体地，p型半导体区域(PRS、PRT)布置在第一漂移外延层EP1和第二漂移外延层EP2之间的界面附近。
随后，如图8所示，形成用作沟道层CH的p型外延层PEP和用作源极区域SR的n型外延层NEP。例如，在漂移层DR之上引入p型杂质的同时生长包括SiC的外延层(p型外延层)来形成p型外延层(沟道层CH)PEP，然后通过在引入n型杂质的同时生长包括SiC的外延层(n型外延层)来形成n型外延层(源极区域SR)NEP。应注意，通过离子注入形成与n型外延层NEP和p型外延层PEP相对应的半导体区域。
然后，如图9所示，形成沟槽TR，其穿过n型外延层(源极区域SR)NEP和p型外延层(沟道层CH)PEP以到达第二漂移外延层EP2。
例如，使用光刻技术和蚀刻技术，在n型外延层(源极区域SR)NEP之上形成硬掩模(未示出)，硬掩模在形成有沟槽TR的区域中具有开口。接下来，将硬掩模(未示出)用作掩模，通过蚀刻n型外延层(源极区域SR)NEP、p型外延层(沟道层CH)PEP和第二漂移外延层EP2的顶部来形成沟槽TR。然后，去除硬掩模(未显示)。第二漂移外延层EP2、p型外延层(沟道层CH)PEP和n型外延层(源极区域SR)NEP按照这种顺序在沟槽TR的侧面暴露。此外，第二漂移外延层EP2在沟槽TR的底面上暴露。这里，p型半导体区域(PRS，PRT)布置在比沟槽TR的底面更深的位置处。
接下来，如图10所示，在沟槽TR的两侧，在每个n型外延层(源极区域SR)NEP中形成接触孔C1。
例如，使用光刻技术和蚀刻技术，在n型外延层(源极区域SR)NEP之上形成硬掩模(未示出)，硬掩模在形成有接触孔C1的区域中具有开口。然后，将硬掩模(未示出)用作掩模，通过蚀刻n型外延层(源极区域SR)NEP和p型外延层(沟道层CH)PEP的顶部来形成接触孔C1。在接触孔C1的底面上暴露p型外延层(沟道层CH)PEP。
随后，如图11所示，在接触孔C1的底面下方形成体接触区域BC，并且在包括沟槽TR和接触孔C1内侧的n型外延层(源极区域SR)NEP之上形成栅极绝缘膜GI。
例如，将上述硬掩模(未示出)用作掩模，通过将p型杂质离子注入到在接触孔C1的底面上暴露的p型外延层PEP(沟道层CH)中，形成体接触区域BC。体接触区BC中的p型杂质的浓度高于p型外延层PEP(沟道层CH)中的p型杂质的浓度。然后，去除硬掩模(未示出)。
接下来，例如，通过ALD(原子层沉积)方法等，在包括沟槽TR和接触孔C1的内侧的n型外延层(源极区域SR)NEP之上将氧化硅膜形成为栅极绝缘膜GI。栅极绝缘膜GI也可以通过热氧化沟槽TR内暴露的外延层而形成。除了氧化硅膜之外，还可以将高介电常数膜(其介电常数高于氧化硅膜的介电常数，诸如氧化铝膜或氧化铪膜)用作栅极绝缘膜GI。
然后，如图12所示，形成栅电极GE，其被布置在栅极绝缘膜GI之上并且成形为填充沟槽TR。例如，通过CVD(化学气相沉积)方法沉积多晶硅膜作为用于栅电极GE的导电膜。然后，在导电膜之上形成覆盖形成有栅电极GE的区域的光刻胶膜(未示出)，并且将光刻胶膜用作掩模来蚀刻导电膜。这允许形成栅电极GE。在蚀刻期间，可以蚀刻在栅电极GE的两侧暴露的栅极绝缘膜GI。
接下来，如图13所示，形成覆盖栅电极GE的层间绝缘膜IL1，并且形成接触孔C2。
例如，通过CVD方法沉积氧化硅膜作为体接触区BC、n型外延层(源极区域SR)NEP以及在接触孔C1底面上暴露的栅电极GE之上的层间绝缘膜IL1。然后，在层间绝缘膜IL1之上形成光刻胶膜(未示出)，该光刻胶膜在主体接触区BC以及主体接触区BC两侧的源极区域SR的一部分上具有开口。接下来，将光刻胶膜用作掩模，通过蚀刻层间绝缘膜IL1形成接触孔C2。接触孔C1位于接触孔C2下方。体接触区BC及其两侧的源极区域SR的一部分在接触孔(C1，C2)下方暴露。应注意，去除在图13的截面图中未示出的栅电极GE之上的层间绝缘膜IL1，并且接触孔(未示出)也在栅电极GE之上形成。
随后，如图14所示，形成源电极SE。例如，通过溅射方法等形成TiN膜作为接触孔(C1、C2)内和层间绝缘膜IL1之上的阻挡金属膜(未示出)。然后，通过溅射法等在阻挡金属膜(未示出)之上形成Al膜作为导电膜。然后，通过图案化阻挡金属膜(未示出)和导电膜(Al膜)的层压来形成源电极SE。这样，形成图14的截面图中没有出现的栅极线GL和栅极焊盘GPD(参见图3B)。应注意，源电极SE等可以在形成硅化物膜之后形成在体接触区域BC(接触孔C1的内壁)之上。
接下来，如图15所示，形成钝化膜PAS，以便覆盖源电极SE、栅极线GL和栅极焊盘GPD。例如，使用CVD方法等在源电极SE等之上沉积氧化硅膜作为钝化膜PAS。然后，通过图案化钝化膜PAS，暴露源电极SE的部分区域和栅极焊盘GPD的部分区域。这些暴露的部分成为外部耦合区域(焊盘)。
随后，将与SiC衬底1S的主面相反的背面(第二面)设置为顶面，对SiC衬底1S的背面进行研磨以减薄SiC衬底1S。
接下来，如图16所示，在SiC衬底1S的背面之上形成漏电极DE。例如，形成金属膜，将SiC衬底1S的背面侧设置为顶面。例如，通过溅射方法顺序形成Ti膜、Ni膜和Au膜。这允许形成由金属膜配置的漏电极DE。应注意，在金属膜和SiC衬底1S之间可以形成硅化物膜。此后，在每个芯片区域切割具有多个芯片区域的SiC衬底(晶圆)1S。
在上述工艺中，可以形成根据该实施例的半导体器件。
应注意，尽管在上述工艺中通过第一漂移外延层EP1和第二漂移外延层EP2的层叠配置漂移层DR，但是如图17和图18所示，漂移层DR可以是单个外延层EP，并且可以通过深离子注入在其中设置p型半导体区域(PRS、PRT)。图17和图18是示出根据该实施例的半导体器件的另一制造工艺的截面图。
如上所述，根据该实施例，可以通过提供p型半导体区域(PRS，PRT)以及进一步通过在Y方向上布置由空间SP间隔的p型半导体区域PRS，来降低比导通电阻，同时保持栅极绝缘膜GI的击穿电压。如本文所使用的，“比导通电阻”是根据电流和电压乘以器件面积而计算的电阻。
图19是示出根据第一比较示例的半导体器件的配置的平面图。图20是示出根据第二比较示例的半导体器件的配置的平面图。应注意，在第一和第二比较示例中，配置与第一实施例的配置相同(图1和图2)，除了形成p型半导体区(PRS或PRT)的区域。因此，对于第一和第二比较示例的配置，只详细描述不同于第一实施例(图1和图2)的部分。
在第一比较示例中，如图19所示，p型半导体区域PRT不布置在沟槽TR下方，并且p型半导体区域PRS布置在体接触区域BC下方。在没有空间SP的情况下，提供沿Y方向线性延伸的p型半导体区域PRS。
在第二比较示例中，如图20所示，p型半导体区域PRT布置在沟槽TR下方，并且p型半导体区域PRS进一步布置在体接触区域BC下方。在没有空间SP的情况下，提供沿Y方向线性延伸的每个p型半导体区域PRT、PRS。
相反，在实施例(图1和图2)中，如图21所示，p型半导体区域PRT布置在沟槽TR下方，并且p型半导体区域PRS进一步布置在体接触区域BC下方。此外，p型半导体区域PRS在Y方向上通过空间SP隔开。
图22是示出根据第一和第二比较示例以及第一实施例的半导体器件的击穿电压和比导通电阻之间的关系的曲线图。横坐标表示击穿电压(BVoff,[a.u.])，纵坐标表示比导通电阻(Ron,sp,[a.u.])。曲线(a)表示第二比较示例，曲线(b)表示第一比较示例，以及曲线(c)表示该实施例。作为该实施例的示例，假设Y方向上的p型半导体区域PRT的长度(Lc)为1.6至2.0μm，并且Y方向上的空间SP的长度(Ld)被假设为0.3至0.5μm。此外，p型半导体区域PRT和p型半导体区域PRS之间的空间被假设为1.0至1.4μm，并且，p型半导体区域PRT和p型半导体区域PRS中的p型杂质的浓度被假设为2×1018至7×1018cm-3。此外，作为第一比较示例的示例，假设p型半导体区域PRS之间的空间(La)为2.0至2.6μm，并且p型半导体区域PRT与p型半导体区域PRS之间的空间(Lb)被假设为1.0至1.4μm。
如图22所示，性能的提高(高性能)朝向图右下方的区域，即图中箭头的方向。换句话说，例如，在由虚线包围的区域中，击穿电压较高并且导通电阻较低。从图22可以看出，在第一比较示例(曲线(b))和第二比较示例(曲线(a))中，不管如何调整值，不可能在虚线包围的区域中实现高击穿电压和低比导通电阻。相反，在本实施例(曲线(c))中，可以在虚线包围的区域中实现高击穿电压和低比导通电阻。此外，可以看出，与曲线(a)和(b)相比，曲线(c)区域在图中的箭头方向偏移，并且在该实施例中，可以在保持击穿电压的同时降低比导通电阻。
图23是比较当根据第一和第二比较示例和该实施例的半导体器件具有基本相同的击穿电压时的比导通电阻的曲线图。
以这种方式，根据该实施例的半导体器件允许在保持击穿电压的同时降低比导通电阻。
第二实施例
在该实施例中，描述第一实施例的应用示例。
第一应用示例
虽然在第一实施例中p型半导体区域PRS的一部分被减薄(图2)，但是也可以减薄p型半导体区域PRT的一部分。换句话说，虽然在第一实施例中p型半导体区域的PRS在Y方向上通过空间SP隔开(图2)，但是p型半导体区PRT也可以在Y方向上通过空间SP隔开。
图24是示出根据第一应用示例的半导体器件的配置的平面图。应用示例具有与第一实施例(图1、图2等)相同的配置，除了形成p型半导体区(PRS、PRT)的区域。
在该应用示例中，p型半导体区域PRT在从上往下看与形成有沟槽的区域重叠的位置中形成在沟槽TR下方的漂移层DR中，并且包括与漂移层DR相反的导电类型的杂质。此外，p型半导体区域PRS形成为从上往下看与沟槽TR下方的漂移层DR中的形成有沟槽的区域相距距离L，并且包括与漂移层DR相反的导电类型的杂质。
p型半导体区域PRT沿着沟槽TR布置在预定空间(SP)处。换句话说，p型半导体区域PRT布置在沟槽TR的延伸方向(栅电极GE)、其一部分被减薄。其中p型半导体区域PRT被减薄的区域变为空间SP，并且空间SP之间的区域变为剩余的单独区域(单独半导体区域PRTa至PRTd)(参见图27)。
此外，换句话说，单位单元UC沿着Y方向在p型半导体区PRT的中心处设置有空间SP(图24)。
第二应用示例
虽然在第一实施例中(图2)和第一应用示例(图24)中空间SP布置在p型半导体区的任一个(PRS、PRT)中，但空间SPS、SPT可设置给p型半导体区(PRS、PRT)。在这种情况下，优选地，布置p型半导体区域的PRS的空间SPS和p型半导体区域PRT的空间SPT以免在Y方向上重叠。
图25是示出根据第二应用示例的半导体器件的配置的平面图。该应用示例具有与第一实施例(图1、图2等)相同的配置，除了形成有p型半导体区域(PRS、PRT)的区域。
在本应用示例中，p型半导体区域PRT在从上往下看与形成沟槽的区域重叠的位置中形成在沟槽TR下方的漂移层DR中，并且包括与漂移层DR相反的导电类型的杂质。此外，p型半导体区域PRS形成为从上往下看与沟槽TR下方的漂移层DR中的形成沟槽的区域相距距离L，并且包括与漂移层DR相反的导电类型的杂质。
p型半导体区域PRS通过沿着沟槽TR布置在预定空间(SPS)处的多个区域(PRSa至PRSc)配置。换句话说，p型半导体区域PRS布置在沟槽TR(栅电极GE)的延伸方向，其中一部分被减薄。p型半导体区域PRS减薄的区域成为空间SPS，并且空间SPS之间的区域成为剩余的单独区域(单独半导体区域PRSa至PRSc)(参见图27)。
此外，p型半导体区域PRT通过沿着沟槽TR布置在预定空间(SPT)处的多个区域(PRTa至PRTd)配置。换句话说，p型半导体区域PRT在沟槽TR(栅电极GE)的延伸方向上布置，其中一部分被减薄。其中p型半导体区域PRT被减薄的区域变为空间SPT，并且空间SPT之间的区域变为剩余的单独区域(单独半导体区域PRTa至PRTd)(参见图27)。
此外，换句话说，单位单元UC在Y方向上在p型半导体区域PRT的中心处设置有空间SPT，并且空间SPS在Y方向上位于p型半导体区域PRS的两端处(图25)。
以这种方式，p型半导体区域PRS布置在与p型半导体区域PRT的空间SPT相对应的位置处(这种布置可称为“交错布置”)。换句话说，上述单独区域(单独半导体区域PRSa至PRSc)存在于p型半导体区域PRT在Y方向上减薄的区域(空间SPT)的位置处(图27)。这使得可以防止高电场被局部施加于栅极绝缘膜(GI)，从而有效地提高根据该实施例的半导体器件的击穿电压。
第三应用示例
虽然空间SPS和SPT被布置在p型半导体区域(PRS、PRT)二者中并且p型半导体区域(PRS、PRT)被细分在第二应用示例中(图25)，但是这些区域(图案)可以通过耦合CR耦合。
图26是示出根据第三应用示例的半导体器件的配置的平面图。在该应用示例中，配置与第一实施例(图1和图2)的配置相同，除了p型半导体区域(PRS、PRT)和耦合CR之外。
该应用示例的单位单元UC在Y方向上在p型半导体区域PRT的中心处设置有空间SP。换句话说，p型半导体区域PRT包括单位单元UC中的第一部分PRTa和第二部分PRTb。第一部分PRTa和第二部分PRTb之间的区域是空间SP。
在根据该应用示例的单位单元UC中，在图25中，p型半导体区域PRS1和PRS2均沿Y方向延伸，并且空间SP1a、SP1b、SP2a和SP2布置在Y方向上的p型半导体区域PRS1和PRS2的两端处。
具体地，在图26中，p型半导体区域PRS1布置在单位单元UC在Y方向上的中心处，并且在其两端包括第一空间SP1a和第二空间SP1b。此外，在图26中，p型半导体区域PRS2沿Y方向布置在单位单元UC的中心处，并且在其两端包括第一空间SP2a和第二空间SP2b。
通过沿X方向延伸的耦合(半导体区域)CR来耦合p型半导体区域PRS1和第一部分PRTa，并且通过沿X方向延伸的耦合CR耦合p型半导体区域PRS2和第二部分PRTb。这些耦合通过p型半导体区域配置。
以这种方式，可以通过电耦合这些图案(p型半导体区域PRS1、PRS2、第一部分PRTa、第二部分PRTb)来防止每个区域(每个图案)中的电位不稳定。
特别是通过将区域(图案)固定到诸如地电位(GND)的预定电位，同时将它们电耦合，可以抑制区域(图案)的电位变化，并且在动态操作期间提高稳定性。
在上述第一至第三应用示例中，如第一实施例中详细描述的，还可以在保持栅极绝缘膜GI的击穿电压的同时降低比导通电阻。
应注意，除了在形成p型半导体区域(PRS、PRT)时注入杂质的区域不同之外，可以与第一实施例相同的方式形成根据第一至第三应用示例的半导体器件。
第四应用示例
根据第四应用示例，单元区域(CA)最外围的单位单元不包括p型半导体区域(PRS、PRT)中的空间SP。
图27是示出根据该应用示例的半导体器件的配置的平面图。在该应用示例中，除了单元区域(CA)的最外围的单位单元UCe之外，配置与上述第二应用示例(图25)相同。
如图27所示，在单元区域(CA)最外围的单位单元UCe中，p型半导体区域(PRS，PRT)形成为沿Y方向线性延伸。
如上所述，优选地，最外围的单位单元UCe保持高击穿电压，并且对导通状态电流几乎没有贡献。因此，通过不提供空间(SPS、SPT)，可以维持高击穿电压，同时抑制导通状态电流的减小。
应注意，除了在形成p型半导体区域(PRS、PRT)时注入杂质的区域不同之外，可以与第一实施例相同的方式形成根据该应用示例的半导体器件。
此外，尽管布置在单元区域(CA)内的单位单元UC与上述第二应用示例(图25)中的单位单元UC相同，但是也可以备选地与第一实施例(图2)、第一应用示例(图24)或第三应用示例(图26)中的单位单元UC相同。
第三实施例
根据第三实施例，p型半导体区域(PRS、PRT)形成在不同的高度处。这样的配置允许维持栅极绝缘膜GI的击穿电压并降低比导通电阻。
[结构的描述]
下文将参照附图详细描述根据该实施例的半导体器件。应注意，除了漂移层(包括p型半导体区域(PRS、PRT))DR，根据该实施例的半导体器件的配置与第一实施例的配置相同，因此与第一实施例中的那些部分相对应的部分给出相同的参考标号，并且这里不再重复它们的详细描述。
图28是示出根据该实施例的半导体器件的配置的截面图。图29是示出根据该实施例的半导体器件的配置的平面图。图28对应于沿着图29中的线A-A截取的截面图。图28等所示的半导体器件是沟槽栅极功率晶体管。
如图28所示，根据该实施例的半导体器件包括布置在SiC衬底1S的正面(第一面)侧的漂移层(漏极区域)DR、布置在漂移层DR之上的沟道层CH以及布置在沟道层CH之上的源极区域SR。漂移区DR包括n型半导体区域，沟道层CH包括p型半导体区域，并且源极区域SR包括n型半导体区域。这些半导体区域包括SiC，其中p型半导体区域包括p型杂质，并且n型半导体区域包括n型杂质。此外，如稍后所述，半导体区域可以包括n型或p型外延层。
根据该实施例的半导体器件包括栅电极GE，栅电极GE经由栅极绝缘膜GI布置在沟槽TR中，沟槽TR穿透源极区域SR和沟道层CH到达漂移层DR。栅电极GE填充沟槽TR，并且延伸到从上往下看与源极区域SR具有“T形”截面(参见图29)的部分重叠。
在与沟槽TR接触的源极区域SR的另一端相对的一端处设置有到达沟道层CH的接触孔(C1、C2)。这里，对于接触孔(C1、C2)，具有较大宽度的一个称为接触孔C2，并且具有较小宽度的一个称为接触孔C1。在接触孔(C1、C2)的底面之上形成体接触区域BC。体接触区域BC包括杂质浓度高于沟道层CH的p型半导体区域，并且其被形成为确保源电极SE与沟道层CH之间的欧姆接触。
此外，在栅电极GE之上形成层间绝缘膜IL1。层间绝缘膜IL1包括绝缘膜，诸如氧化硅膜。源电极SE布置在层间绝缘膜IL1之上和接触孔(C1、C2)内侧。源电极SE通过导电膜配置。应注意，在一些情况下，源电极SE位于接触孔(C1、C2)内侧的部分可以被称为插塞(通孔)，并且其延伸到层间绝缘膜IL1之上的部分可以被称为布线。源电极SE与体接触区域BC和源极区域SR电耦合。在源电极SE之上形成由绝缘膜配置的钝化膜PAS。应注意，漏电极DE形成在SiC衬底1S的背面(第二面)侧。
这里，在该实施例中，漂移层DR包括第一漂移外延层EP1、形成在第一漂移外延层EP1之上的第二漂移外延层EP2以及形成在第二漂移外延层EP2之上的第三漂移外延层EP3的堆叠。用作隐埋层的p型半导体区域PRT被布置在第一漂移外延层EP1和第二漂移外延层EP2之间的边界处，并且用作隐埋层的p型半导体区域PRS被布置在第二漂移外延层EP2和第三漂移外延层EP3之间的边界处。
即，p型半导体区域PRT布置在比p型半导体区域PRS更深的位置。p型半导体区域(PRS、PRT)沿Y方向(图28中的深度方向)线性延伸，类似于沟槽TR和栅电极GE(图29)。
因此，通过提供p型半导体区域(PRS、PRT)，可以提高栅极绝缘膜GI的击穿电压。此外，通过在比p型半导体区域PRS更深的位置处布置p型半导体区域PRT，可以确保电流路径(电流路径)并降低比导通电阻。具体地，因为导致比导通电阻增加的电流路径(电流路径)的抑制因子在沟槽TR下方的p型半导体区域PRT中比在p型半导体区域PRS中大，所以优选将p型半导体区域PRT布置在较深位置处。
<操作>
根据该实施例的半导体器件(晶体管)的操作与第一实施例中的操作基本相同。
[制造方法的描述]
接下来，描述根据该实施例的半导体器件的制造方法，并参考图30至图34进一步阐述。图30至图34是示出根据该实施例的半导体器件的制造工艺的截面图。
首先，如图30所示，提供包括形成在其上的第一漂移外延层EP1的SiC衬底1S。
虽然在SiC衬底1S之上形成外延层的方法没有限制，但是可以按照以下方式形成。例如，第一漂移外延层EP1通过在SiC衬底1S之上引入诸如氮(N)和磷(P)的n型杂质的同时生长包括SiC的外延层(n型外延层)来形成。
接下来，形成p型半导体区域PRT。例如，使用光刻技术和蚀刻技术，在第一漂移外延层EP1之上形成在形成有p型半导体区域PRT的区域中具有开口的掩模膜MK。例如，可以使用氧化硅膜作为掩模膜MK。
随后，将掩模膜MK用作掩模，通过离子注入诸如铝(Al)或硼(B)的p型杂质，在第一漂移外延层EP1的表面之上形成p型半导体区域PRT。
p型半导体区PRT沿Y方向线性延伸(参见图29)。换句话说，其在单位单元UC中沿Y方向线性延伸(参见图29)。然后去除掩模膜MK1。
接下来，如图31所示，形成第二漂移外延层EP2，并且进一步形成p型半导体区域PRS。例如，通过在第一漂移外延层EP1和p型半导体区域PRT之上引入诸如氮(N)和磷(P)的n型杂质的同时生长包括SiC的外延层(n型外延层)，形成第二漂移外延层EP2。
然后，例如，使用光刻技术和蚀刻技术，在第二漂移外延层EP2之上形成在形成有p型半导体区域PRS的区域中具有开口的掩模膜MK2。例如，可以将氧化硅膜用作掩模膜MK。
然后，通过将掩模膜MK2用作掩模，通过离子注入诸如铝(Al)或硼(B)的p型杂质，在第二漂移外延层EP2的表面之上形成p型半导体区域PRS。
p型半导体区域PRS沿Y方向线性延伸(参见图29)。换句话说，其在单位单元UC中沿Y方向线性延伸(参见图29)。然后去除掩模膜MK2。
接下来，如图32所示，形成第三漂移外延层EP3。例如，通过在第二漂移外延层EP2和p型半导体区PRS之上引入诸如氮(N)和磷(P)的n型杂质的同时生长包括SiC的外延层(n型外延层)，形成第三漂移外延层EP3。这允许形成通过第一漂移外延层EP1、第二漂移外延层EP2和第三漂移外延层EP3的堆叠配置的漂移层DR。此外，p型半导体区域(PRS、PRT)被布置在漂移层DR内侧。具体地，p型半导体区域PRT被布置在第一漂移外延层EP1和第二漂移外延层EP2之间的界面附近，并且p型半导体区域PRS被布置在第二漂移外延层EP2和第三漂移外延层EP3之间的边界附近。
然后，以与第一实施例相同的方式形成用作沟道层CH的p型外延层PEP和用作源极区域SR的n型外延层NEP。
随后，如图33所示，形成穿透n型外延层(源极区域SR)NEP和p型外延层(沟道层CH)PEP到达第三漂移外延层EP3的沟槽TR。
例如，使用光刻技术和蚀刻技术，在n型外延层(源极区域SR)NEP之上形成在形成有沟槽TR的区域中具有开口的硬掩模(未示出)。然后，将硬掩模(未示出)用作掩模，通过蚀刻n型外延层(源极区域SR)NEP、p型外延层(沟道层CH)PEP和第三漂移外延层EP3的顶部来形成沟槽TR。然后去除硬掩模(未显示)。第三漂移外延层EP3、p型外延层(沟道层CH)PEP和n型外延层(源极区域SR)NEP按照这种顺序从下往上在沟槽TR的侧面暴露。此外，第三漂移外延层EP3在沟槽TR的底面上暴露。这里，p型半导体区域PRS布置在比沟槽TR的底面更深的位置处，并且p型半导体区域PRT布置在比p型半导体区域PRS更深的位置处。
接下来，如图34所示，在沟槽TR两侧上的n型外延层(源极区域SR)NEP中形成接触孔C1，并且在接触孔C1的底面下方形成体接触区域BC。接触孔C1和体接触区域BC可以与第一实施例相同的方式形成。
接下来，例如，栅电极GE经由栅极绝缘膜GI形成在沟槽TR中。栅极绝缘膜GI和栅电极GE可以与第一实施例相同的方式形成。
此后，以与第一实施例相同的方式形成源电极SE、栅极线GL、栅极焊盘GPD等(参见图28和图3B)。然后，以与第一实施例相同的方式，形成钝化膜PAS，以便覆盖源电极SE、栅极线GL和栅极焊盘GPD，并且在减薄SiC衬底1S之后，形成漏电极DE。
根据该实施例的半导体器件可以在上述工艺中形成。
应注意，尽管在上述工艺中漂移层DR通过第一漂移外延层EP1、第二漂移外延层EP2和第三漂移外延层EP3的堆叠配置，但是漂移层DR可以是单层外延层EP，并且p型半导体区域(PRS、PRT)可以通过深离子注入设置于其中，如图35所示。图35是示出根据该实施例的半导体器件的另一制造工艺的截面图。
如上所述，根据该实施例，通过提供p型半导体区域(PRS、PRT)以及进一步通过在不同高度形成p型半导体区域(PRS、PRT)，可以在保持栅极绝缘膜GI的击穿电压的同时降低比导通电阻。
图36是示出根据第一和第二比较示例以及第三实施例的半导体器件的击穿电压和比导通电阻之间的关系的示图。横坐标表示击穿电压(BVoff，[a.u.])，并且纵坐标表示比导通电阻(Ron,sp，[a.u.])。曲线(a)表示在第一实施例中描述的第二比较示例，曲线(b)表示在第一实施例中描述的第一比较示例，以及曲线(d)表示该实施例。
如图36所示，朝向附图的右下区域(即，图中箭头的方向)，性能增加(高性能)。换句话说，例如，在被虚线包围的区域中，击穿电压较高且比导通电阻较低。从图36可以看出，在第一比较示例(曲线(b))和第二比较示例(曲线(a))中，无论如何调整这些值，都不可能在虚线包围的区域中实现高击穿电压和低比导通电阻。相反，在该实施例(曲线(d))中，可以在被虚线包围的区域中实现高击穿电压和低比导通电阻。此外，可以看到，与曲线(a)和(b)相比，曲线(d)趋向于沿着图中箭头的方向偏移，并且在该实施例中在维持击穿电压的同时可以降低比导通电阻。
以这种方式，在该实施例中，可以在维持击穿电压的同时降低比导通电阻。
应注意，尽管如图29所示，在该实施例中，p型半导体区域(PRS、PRT)沿Y方向线性地延伸，但是p型半导体区域(PRS，PRT)可设置有空间SP。
即，p型半导体区域PRS可设置有空间SP，同时区分p型半导体区域PRS和PRT的高度(参见图2)。p型半导体区域PRT还可以设置有空间SP，同时区分p型半导体区域PRS和PRT的高度(参见图24)。此外，p型半导体区域PRS和PRT也可以分别设置有空间SP，同时区分p型半导体区域PRS和PRT的高度(参见图25)。
第四实施例
在该实施例中，描述修改示例。
第一修改示例
虽然在第二实施例的第一应用示例(图24)中沟槽TR(栅电极GE)沿Y方向线性布置，但是也可以使沟槽TR(栅电极GE)沿Y方向和X方向延伸，以便具有交叉。
图37是示出根据第四实施例的第一修改示例的半导体器件的配置的平面图。在该修改示例中，除了沟槽TR(栅电极GE)和形成有p型半导体区域(PRS、PRT)的区域之外，配置与第一实施例(图1、图2等)的配置相同。
在该修改示例中，沟槽TR(栅电极GE)包括沿Y方向延伸的部分和沿X方向延伸的部分。沿Y方向延伸的部分和沿X方向延伸的部分以交替方式布置。
虽然p型半导体区域PRT布置在沟槽TR(栅电极GE)延伸的方向上，但是其一部分被减薄。p型半导体区域PRT被减薄的区域成为空间SP。
然而，应当注意，p型半导体区域PRT总是布置在沟槽TR(栅电极GE)的交叉点下方。换句话说，空间SP不布置在沟槽TR(栅电极GE)的交叉点下方。
p型半导体区域PRS被布置在沟槽TR(栅电极GE)沿X方向延伸的部分的两侧。p型半导体区域PRS的平面形状为矩形。
第二修改示例
虽然在第二实施例(图24)的第一应用示例中沟槽TR(栅电极Ge)在Y方向上线性延伸，但是也可以在Y方向和X方向上延伸沟槽TR(栅电极Ge)，以便具有交叉点。
图38是示出根据第四实施例的第二修改示例的半导体器件的配置的平面图。在该修改示例中，除了沟槽TR(栅电极Ge)和形成有p型半导体区域(PRS、PRT)的区域之外，配置与第一实施例(图1、图2等)的配置相同。
在该修改示例中，沟槽TR(栅电极GE)包括沿Y方向延伸的部分和沿X方向延伸的部分。沿Y方向延伸的部分和沿X方向延伸的部分被布置成十字交叉。
虽然p型半导体区域PRT沿沟槽TR(栅电极GE)延伸的方向布置，但是其一部分被减薄。p型半导体区域PRT被减薄的区域成为空间SP。
然而，应当注意，p型半导体区域PRT总是布置在沟槽TR(栅电极GE)的交叉点下方。换句话说，空间SP不布置在沟槽TR(栅电极GE)的交叉点下方。
p型半导体区域PRS被布置在沟槽TR(栅电极GE)沿X方向延伸的部分的两侧。p型半导体区域PRS的平面形状为矩形。
第三修改示例
在上述第一修改示例中，p型半导体区域PRS可设置有开口OA(图39)。换句话说，p型半导体区域PRS可以具有环形矩形形状。图39是示出根据该实施例的第三修改示例的半导体器件的配置的平面图。
第四修改示例
在上述第二修改示例中，p型半导体区域PRS可设置有开口OA(图40)。换句话说，p型半导体区域PRS可以具有环形矩形形状。图40是示出根据该实施例的第四修改示例的半导体器件的配置的平面图。
第五修改示例
虽然在上述第一和第二修改示例等中，沟槽TR(栅电极GE)的沿X方向延伸的部分和沿Y方向延伸的部分以90度相交，但是沟槽TR(栅电极GE)可以具有多边形。
图41是示出根据该实施例的第五修改示例的半导体器件的配置的平面图。在图41中，从上往下看，沟槽TR(栅电极GE)呈六边形布置。在这种情况下，沟槽TR(栅电极GE)沿一个方向延伸的部分与沿另一个方向(与一个方面相交)延伸的另一部分相交，以120度相交。
即使在这种情况下，p型半导体区域PRT也可以沿着沟槽TR(栅电极GE)延伸的方向布置，并且其一部分可以减薄以提供空间SP。此外，布置在沟槽TR(栅电极GE)两侧的p型半导体区域PRS的平面形状可以是六边形。
第六修改示例
在上述第五修改示例中，p型半导体区域PRT可以布置在沟槽TR(栅电极GE)沿第一方向延伸的第一部分、其以120度与第一部分相交的第二部分、以及其以120度与第二部分相交的第三部分的交叉点下方。在这种情况下，p型半导体区域PRT的平面形状例如可以是三角形(图42)。图42是示出根据该实施例的第六修改示例的半导体器件的配置的平面图。
第七修改示例
在上述第五修改示例中，p型半导体区域PRS可设置有开口OA(图43)。换句话说，p型半导体区域PRS可以具有环形六边形。图43是示出根据该实施例的第七修改示例的半导体器件的配置的平面图。
第八修改示例
在上述第六修改示例中，p型半导体区域PRS可设置有开口OA(图44)。换句话说，p型半导体区域PRS可以具有环形六边形。图44是示出根据该实施例的第八修改示例的半导体器件的配置的平面图。
虽然参照实施例具体描述了发明人做出的本发明，但是不需要说，本发明不限于这些实施例，而是可以在不脱离本发明的范围的情况下进行各种修改。
例如，上述实施例、应用示例和修改示例可以适当地组合。此外，n型晶体管可以由p型晶体管代替。
此外，尽管以上提到的实施例是以包括SiC的沟槽栅极功率晶体管的示例描述的，但是实施例的配置可以应用于包括Si的沟槽栅极功率晶体管。然而，应注意，如上所述，因为SiC与硅(Si)相比具有更大的带隙，所以可以保证SiC本身的高击穿电压，但是更重要的是增加包括另一材料(诸如栅极绝缘膜)的其它部件的击穿电压。因此，当应用于包括SiC的沟槽栅极功率晶体管时，上述实施例可更加有效。
(补充说明1)
一种半导体器件，包括：
漂移层，形成在半导体衬底之上；
沟道层，形成在漂移层之上；
源极区域，形成在沟道层之上；
沟槽，穿过沟道层以到达漂移层并与源极区域接触；
栅极绝缘膜，形成在沟槽的内壁之上；
栅电极，填充沟槽；
第一半导体区域，在沟槽下方的漂移层中、形成在从上往下看与形成有沟槽的区域重叠的位置中，并且具有与漂移层相反的导电类型的杂质；以及
第二半导体区域，在沟槽下方的漂移层中、从上往下看与形成有沟槽的区域隔开，并且具有与漂移层相反的导电类型的杂质，
其中沟槽包括沿第一方向延伸的第一部分和沿第二方向延伸的第二部分，第二方向与第一方向相交，
其中第一半导体区域和第二半导体区域沿着形成有沟槽的区域延伸，以及
其中第一半导体区域通过布置在第一空间中的多个第一区域配置。
(补充说明2)
根据补充说明1的半导体器件，进一步包括：
第一部分和第二部分的交叉点，
其中第一区域被布置为从上往下看与交叉点重叠。
(补充说明3)
根据补充说明1的半导体器件，
其中第二半导体区域通过布置在第一空间处的多个第一区域配置，并且
其中第二区域包括开口。
(补充说明4)
根据补充说明2的半导体器件，
其中第一部分和第二部分在交叉点的交叉角度是90度。
(补充说明5)
根据补充说明2的半导体器件，
其中第一部分和第二部分在交叉点的交叉角度为120度。
(补充说明6)
根据补充说明1的半导体器件，
其中漂移层、沟道层和源极区域通过SiC配置。
(补充说明7)
一种半导体器件的制造方法，包括以下步骤：
(a)在半导体衬底之上形成漂移层；
(b)在漂移层之上形成沟道层；
(c)在沟道层之上形成源极区域；
(d)形成穿透沟道层以到达漂移层并与源极区域接触的沟槽；
(e)在沟槽的内壁之上形成栅极绝缘膜；
(f)形成栅电极，在栅极绝缘膜之上填充沟槽，
其中步骤(a)包括形成以下的步骤：
第一半导体区域，在漂移层中形成于从上往下看与形成有沟槽的区域重叠的位置中，并且具有与漂移层相反的导电类型的杂质；以及
第二半导体区域，在漂移层中从上往下看与形成有沟槽的区域隔开，并且具有与漂移层相反的导电类型的杂质，第二半导体区域通过沿着形成有沟槽的区域布置在第二空间处的多个第二区域配置。
(补充说明8)
根据补充说明7的半导体器件的制造方法，
其中步骤(a)包括以下步骤：
(a1)在形成第一漂移层之后，通过离子注入在第一漂移层的表面之上形成第一半导体区域和第二半导体区域；以及
(a2)在第一漂移层之上形成第二漂移层。
(补充说明9)
根据补充说明7的半导体器件的制造方法，
其中步骤(a)包括以下步骤：
(a1)在形成漂移层之后，通过离子注入在漂移层的中间形成第一半导体区域和第二半导体区域。
(补充说明10)
一种半导体器件的制造方法，包括以下步骤：
(a)在半导体衬底之上形成漂移层；
(b)在漂移层之上形成沟道层；
(c)在沟道层之上形成源极区域；
(d)形成穿透沟道层以到达漂移层并与源极区域接触的沟槽；
(e)在沟槽的内壁之上形成栅极绝缘膜；
(f)形成栅电极，在栅极绝缘膜之上填充沟槽，
其中步骤(a)包括形成以下的步骤：
第一半导体区域，在漂移层中形成于从上往下看与形成有沟槽的区域重叠的位置中，并且具有与漂移层相反的导电类型的杂质；以及
第二半导体区域，在漂移层中从上往下看与形成有沟槽的区域隔开，并且具有与漂移层相反的导电类型的杂质，第二半导体区域布置在比第一半导体区域浅的位置处。

Claims (10)

1.一种半导体器件，包括：
漂移层，形成在半导体衬底之上；
沟道层，形成在所述漂移层之上；
源极区域，形成在所述沟道层之上；
沟槽，穿过所述沟道层以到达所述漂移层并与所述源极区域接触；
栅极绝缘膜，形成在所述沟槽的内壁之上；
栅电极，填充所述沟槽；
第一半导体区域，在所述沟槽下方的所述漂移层中、形成在从上往下看与形成有所述沟槽的区域重叠的位置中，并且具有与所述漂移层相反的导电类型的杂质；以及
第二半导体区域，在所述沟槽下方的所述漂移层中、从上往下看与形成有所述沟槽的所述区域隔开，并且具有与所述漂移层相反的导电类型的杂质，
其中所述沟槽包括沿第一方向延伸的第一部分和沿第二方向延伸的第二部分，所述第二方向与所述第一方向相交，
其中所述第一半导体区域和所述第二半导体区域沿着形成有所述沟槽的所述区域延伸，以及
其中所述第一半导体区域通过布置在第一空间中的多个第一区域配置。
2.根据权利要求1所述的半导体器件，进一步包括：
所述第一部分和所述第二部分的交叉点，
其中所述第一区域被布置为从上往下看与所述交叉点重叠。
3.根据权利要求1所述的半导体器件，
其中所述第二半导体区域通过布置在第一空间处的多个第一区域配置，并且
其中所述第二区域包括开口。
4.根据权利要求2所述的半导体器件，
其中所述第一部分和所述第二部分在所述交叉点的交叉角度为90度。
5.根据权利要求2所述的半导体器件，
其中所述第一部分和所述第二部分在所述交叉点的交叉角度为120度。
6.根据权利要求1所述的半导体器件，
其中所述漂移层、所述沟道层和所述源极区域通过SiC配置。
7.一种半导体器件的制造方法，包括以下步骤：
(a)在半导体衬底之上形成漂移层；
(b)在所述漂移层之上形成沟道层；
(c)在所述沟道层之上形成源极区域；
(d)形成穿透所述沟道层以到达所述漂移层并与所述源极区域接触的沟槽；
(e)在所述沟槽的内壁之上形成栅极绝缘膜；
(f)形成栅电极，所述栅电极在所述栅极绝缘膜之上填充所述沟槽，
其中步骤(a)包括形成以下的步骤：
第一半导体区域，在所述漂移层中形成在从上往下看与形成有所述沟槽的区域重叠的位置中，并且具有与所述漂移层相反的导电类型的杂质；以及
第二半导体区域，在所述漂移层中从上往下看与形成有所述沟槽的所述区域隔开，并且具有与所述漂移层相反的导电类型的杂质，所述第二半导体区域通过沿着形成有所述沟槽的所述区域布置在第二空间处的多个第二区域配置。
8.根据权利要求7所述的半导体器件的制造方法，
其中步骤(a)包括以下步骤：
(a1)在形成第一漂移层之后，通过离子注入在所述第一漂移层的表面之上形成第一半导体区域和第二半导体区域；以及
(a2)在所述第一漂移层之上形成第二漂移层。
9.根据权利要求7所述的半导体器件的制造方法，
其中步骤(a)包括以下步骤：
(a1)在形成所述漂移层之后，通过离子注入在所述漂移层的中间形成第一半导体区域和第二半导体区域。
10.一种半导体器件的制造方法，包括以下步骤：
(a)在半导体衬底之上形成漂移层；
(b)在所述漂移层之上形成沟道层；
(c)在所述沟道层之上形成源极区域；
(d)形成穿透所述沟道层以到达所述漂移层并与所述源极区域接触的沟槽；
(e)在所述沟槽的内壁之上形成栅极绝缘膜；
(f)形成栅电极，所述栅电极在所述栅极绝缘膜之上填充所述沟槽，
其中步骤(a)包括形成以下区域的步骤：
第一半导体区域，在所述漂移层中形成在从上往下看与形成有所述沟槽的区域重叠的位置中，并且具有与所述漂移层相反的导电类型的杂质；以及
第二半导体区域，在所述漂移层中从上往下看与形成有所述沟槽的所述区域隔开，并且具有与所述漂移层相反的导电类型的杂质，所述第二半导体区域布置在比所述第一半导体区域浅的位置处。
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* Cited by examiner, † Cited by third party
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US20220130998A1 (en) * 2020-10-28 2022-04-28 Cree, Inc. Power semiconductor devices including angled gate trenches
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4500530B2 (ja) * 2003-11-05 2010-07-14 トヨタ自動車株式会社 絶縁ゲート型半導体装置およびその製造方法
JP4798119B2 (ja) * 2007-11-06 2011-10-19 株式会社デンソー 炭化珪素半導体装置およびその製造方法
JP4640439B2 (ja) * 2008-04-17 2011-03-02 株式会社デンソー 炭化珪素半導体装置
JP2010050161A (ja) * 2008-08-19 2010-03-04 Nec Electronics Corp 半導体装置
JP2012169384A (ja) * 2011-02-11 2012-09-06 Denso Corp 炭化珪素半導体装置およびその製造方法
US9978840B2 (en) * 2014-06-30 2018-05-22 Sumitomo Electric Industries, Ltd. Silicon carbide semiconductor device and method for manufacturing the same
WO2016002766A1 (ja) * 2014-06-30 2016-01-07 国立研究開発法人産業技術総合研究所 炭化珪素半導体装置およびその製造方法
JP6367760B2 (ja) * 2015-06-11 2018-08-01 トヨタ自動車株式会社 絶縁ゲート型スイッチング装置とその製造方法
JP6741010B2 (ja) * 2015-09-09 2020-08-19 住友電気工業株式会社 炭化珪素半導体装置
JP6759563B2 (ja) * 2015-11-16 2020-09-23 富士電機株式会社 半導体装置および半導体装置の製造方法
JP6871058B2 (ja) * 2017-05-22 2021-05-12 株式会社東芝 半導体装置、インバータ回路、駆動装置、車両、及び、昇降機
JP7081087B2 (ja) * 2017-06-02 2022-06-07 富士電機株式会社 絶縁ゲート型半導体装置及びその製造方法
JP6988175B2 (ja) * 2017-06-09 2022-01-05 富士電機株式会社 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
JP7013735B2 (ja) * 2017-09-05 2022-02-01 富士電機株式会社 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
CN110383489B (zh) * 2017-09-05 2023-07-04 富士电机株式会社 碳化硅半导体装置及碳化硅半导体装置的制造方法
JP7039937B2 (ja) * 2017-11-07 2022-03-23 富士電機株式会社 半導体装置
JP7077171B2 (ja) * 2018-07-26 2022-05-30 株式会社東芝 半導体装置、インバータ回路、駆動装置、車両、及び、昇降機

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