KR20230009265A - 전력 반도체 소자 제조 방법 - Google Patents
전력 반도체 소자 제조 방법 Download PDFInfo
- Publication number
- KR20230009265A KR20230009265A KR1020210180983A KR20210180983A KR20230009265A KR 20230009265 A KR20230009265 A KR 20230009265A KR 1020210180983 A KR1020210180983 A KR 1020210180983A KR 20210180983 A KR20210180983 A KR 20210180983A KR 20230009265 A KR20230009265 A KR 20230009265A
- Authority
- KR
- South Korea
- Prior art keywords
- region
- trench
- sacrificial
- forming
- impurity region
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 147
- 238000000034 method Methods 0.000 title claims abstract description 18
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 12
- 239000012535 impurity Substances 0.000 claims abstract description 103
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 claims abstract description 30
- 238000005530 etching Methods 0.000 claims abstract description 20
- 230000004888 barrier function Effects 0.000 claims abstract description 15
- 238000005468 ion implantation Methods 0.000 claims abstract description 7
- 239000007772 electrode material Substances 0.000 claims description 7
- 239000010410 layer Substances 0.000 description 197
- 229910010271 silicon carbide Inorganic materials 0.000 description 18
- 230000005684 electric field Effects 0.000 description 15
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 9
- 230000015556 catabolic process Effects 0.000 description 9
- 229910052751 metal Inorganic materials 0.000 description 9
- 239000002184 metal Substances 0.000 description 9
- 229910052710 silicon Inorganic materials 0.000 description 9
- 239000010703 silicon Substances 0.000 description 9
- 239000000758 substrate Substances 0.000 description 9
- 239000011229 interlayer Substances 0.000 description 7
- 239000011810 insulating material Substances 0.000 description 5
- 150000004767 nitrides Chemical class 0.000 description 4
- 229920002120 photoresistant polymer Polymers 0.000 description 4
- 239000000463 material Substances 0.000 description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- 229920005591 polysilicon Polymers 0.000 description 3
- 229910021332 silicide Inorganic materials 0.000 description 3
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 3
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 239000004020 conductor Substances 0.000 description 2
- 238000005520 cutting process Methods 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 229910000449 hafnium oxide Inorganic materials 0.000 description 2
- WIHZLLGSGQNAGK-UHFFFAOYSA-N hafnium(4+);oxygen(2-) Chemical compound [O-2].[O-2].[Hf+4] WIHZLLGSGQNAGK-UHFFFAOYSA-N 0.000 description 2
- 230000017525 heat dissipation Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 230000001590 oxidative effect Effects 0.000 description 2
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 description 2
- RVTZCBVAJQQJTK-UHFFFAOYSA-N oxygen(2-);zirconium(4+) Chemical compound [O-2].[O-2].[Zr+4] RVTZCBVAJQQJTK-UHFFFAOYSA-N 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- 229910001928 zirconium oxide Inorganic materials 0.000 description 2
- 238000009825 accumulation Methods 0.000 description 1
- 230000000903 blocking effect Effects 0.000 description 1
- 150000001721 carbon Chemical class 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 239000002019 doping agent Substances 0.000 description 1
- 238000010292 electrical insulation Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
- 238000005036 potential barrier Methods 0.000 description 1
- -1 region Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
- H01L29/0692—Surface layout
- H01L29/0696—Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/66734—Vertical DMOS transistors, i.e. VDMOS transistors with a step of recessing the gate electrode, e.g. to form a trench gate electrode
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
본 발명의 일 실시예에 따른 전력 반도체 소자 제조 방법은 제 1 도전형을 갖는 실리콘 카바이드(SiC)의 반도체층 위에 마스크 패턴을 형성하는 단계, 상기 마스크 패턴을 이온주입 배리어막으로 하여 상기 반도체층에 상기 제 1 도전형과 반대되는 제 2 도전형의 불순물들을 주입하여 희생 불순물 영역을 형성하는 단계, 상기 마스크 패턴을 식각 배리어막으로 하여 상기 희생 불순물 영역의 일부 영역을 식각하여 트렌치를 형성하는 단계, 및 상기 트렌치에 매립되는 리세스 게이트를 형성하는 단계를 포함할 수 있다.
Description
본 발명은 반도체 장치에 관한 것으로서, 더 상세하게는 전력 전달을 스위칭하기 위한 전력 반도체 소자(power semiconductor device) 제조 방법에 관한 것이다.
전력 반도체 소자는 고전압과 고전류 환경에서 동작하는 반도체 소자이다. 이러한 전력 반도체 소자는 고전력 스위칭이 필요한 분야, 예컨대 전력 변환, 전력 컨버터, 인버터 등에 이용되고 있다. 예를 들어, 전력 반도체 소자로는 절연 게이트 양극성 트랜지스터(IGBT, Insulated Gate Bipolar Transistor), 전력 모스펫(MOSFET, Metal Oxide Semiconductor Field Effect Transistor) 등을 들 수 있다. 이러한 전력 반도체 소자는 고전압에 대한 내압 특성이 기본적으로 요구되며, 최근에는 부가적으로 고속 스위칭 동작을 요하고 있다.
이에 따라, 기존 실리콘(Si) 대신 실리콘 카바이드(silicon carbide, SiC)를 이용한 전력 반도체 소자가 연구되고 있다. 실리콘 카바이드(SiC)는 실리콘에 비해 밴드갭이 높은 와이드갭 반도체 소재로서, 실리콘에 비해서 고온에서도 안정성을 유지할 수 있다. 나아가, 실리콘 카바이드는 절연 파괴 전계가 실리콘에 비해서 매우 높아서 고전압에서도 안정적으로 동작을 할 수 있다. 따라서, 실리콘 카바이드는 실리콘에 비해 높은 항복전압을 가지면서도 열방출은 우수하여 고온에서 동작 가능한 특성을 나타낸다.
이러한 실리콘 카바이드를 이용한 전력 반도체 소자의 채널 밀도를 높이기 위하여 수직 채널 구조를 갖는 트렌치 타입의 게이트 구조가 연구되고 있다. 이러한 트렌치 타입 게이트 구조에서는 트렌치 모서리에서 전계가 집중되는 문제가 있다.
본 발명의 실시예는 게이트 전극의 모서리 부분에 전계가 집중되는 것을 완화하면서 채널 밀도를 높이고 채널 저항을 줄일 수 있는 실리콘 카바이드의 전력 반도체 소자를 제조하는 방법을 제공하고자 한다. 그러나 이러한 과제는 예시적인 것으로, 이에 의해 본 발명의 범위가 한정되는 것은 아니다.
본 발명의 일 실시예에 따른 전력 반도체 소자 제조 방법은 제 1 도전형을 갖는 실리콘 카바이드(SiC)의 반도체층 위에 마스크 패턴을 형성하는 단계, 상기 마스크 패턴을 이온주입 배리어막으로 하여 상기 반도체층에 상기 제 1 도전형과 반대되는 제 2 도전형의 불순물들을 주입하여 희생 불순물 영역을 형성하는 단계, 상기 마스크 패턴을 식각 배리어막으로 하여 상기 희생 불순물 영역의 일부 영역을 식각하여 트렌치를 형성하는 단계, 및 상기 트렌치에 매립되는 게이트 전극층을 형성하는 단계를 포함할 수 있다.
바람직하게는, 상기 희생 불순물 영역을 형성하는 단계는 상기 희생 불순물 영역에서 하부 영역의 폭을 상부 영역의 폭보다 넓게 형성하는 단계를 포함할 수 있다.
바람직하게는, 상기 희생 불순물 영역을 형성하는 단계는 상기 하부 영역의 폭을 상기 트렌치의 폭보다 넓게 형성하는 단계를 포함할 수 있다.
바람직하게는, 상기 트렌치를 형성하는 단계는 상기 희생 불순물 영역의 상부 영역은 제거되고 하부 영역은 잔존하도록 상기 희생 불순물 영역의 일부 영역을 식각하는 단계를 포함할 수 있다.
바람직하게는, 상기 트렌치를 형성하는 단계는 잔존하는 상기 희생 불순물 영역의 하부 영역이 상기 트렌치의 하부 영역을 감싸도록 상기 희생 불순물 영역의 일부 영역을 식각하는 단계를 포함할 수 있다.
바람직하게는, 상기 트렌치를 형성하는 단계는 상기 트렌치의 바닥면이 상기 희생 불순물 영역의 바닥면보다 낮은 깊이가 되도록 상기 희생 불순물 영역의 일부 영역을 식각하는 단계를 포함할 수 있다.
바람직하게는, 상기 게이트 전극층을 형성하는 단계는 상기 트렌치의 바닥면 및 측면 상에 게이트 절연층을 형성하는 단계 및 상기 트렌치가 매립되도록 상기 게이트 절연층 위에 게이트 전극물질을 형성하는 단계를 포함할 수 있다.
본 발명의 일 실시예에 따른 전력 반도체 소자는 제 1 도전형을 갖는 실리콘 카바이드(SiC)의 반도체층에 상기 제 1 도전형과 반대되는 제 2 도전형의 불순물들을 주입하여 희생 불순물 영역을 형성하는 단계 및 상기 희생 불순물 영역에서 상부 영역은 제거되고 하부 영역은 잔존하도록 상기 희생 불순물 영역을 식각하여 트렌치를 형성하는 단계를 포함할 수 있다.
바람직하게는, 상기 희생 불순물 영역을 형성하는 단계는 상기 반도체층의 표면으로부터 일정 깊이만큼 연장되게 상기 희생 불순물 영역이 형성되되, 상기 하부 영역의 폭이 상기 상부 영역의 폭보다 넓게 형성되도록 상기 제 2 도전형의 불순물들을 주입하는 단계를 포함할 수 있다.
바람직하게는, 상기 트렌치를 형성하는 단계는 상기 반도체층에 상기 제 2 도전형의 불순물들을 주입시 사용된 마스크 패턴을 식각 마스크로 사용하여 상기 희생 불순물 영역을 식각하는 단계를 포함할 수 있다.
바람직하게는, 상기 트렌치를 형성하는 단계는 상기 트렌치의 하부 영역이 상기 희생 불순물 영역의 하부 영역에 의해 감싸도록 상기 희생 불순물 영역을 식각하는 단계를 포함할 수 있다.
바람직하게는, 상기 전력 반도체 소자 제조 방법은 상기 트렌치의 바닥면 및 측면 상에 게이트 절연층을 형성하는 단계 및 상기 트렌치가 매립되도록 상기 게이트 절연층 위에 게이트 전극물질을 형성하는 단계를 더 포함할 수 있다.
본 발명의 일 실시예에 따른 전력 반도체 소자 제조 방법에 의하면, 게이트 전극의 모서리 부분에 전계가 집중되는 것을 완화하면서 채널 저항을 낮추고 채널 밀도를 높여 집적도를 높일 수 있다.
물론 이러한 효과는 예시적인 것이고, 이러한 효과에 의해서 본 발명의 범위가 한정되는 것은 아니다.
도 1은 본 발명의 일 실시예에 따른 전력 반도체 소자의 리세스 게이트 구조를 개략적으로 보여주는 사시도.
도 2 내지 도 4는 도 1의 전력 반도체 소자를 제조하는 방법을 개략적으로 보여주는 도면들.
도 5는 도 1의 구조가 적용된 본 발명의 일 실시예에 따른 전력 반도체 소자의 구조를 개략적으로 보여주는 사시도.
도 6은 도 5에서 A-A′ 절취선을 따라 절단된 구조를 예시적으로 보여주는 수평 단면도.
도 7은 도 6에서 B-B′ 절취선을 따라 절단된 구조를 예시적으로 보여주는 수직 단면도.
도 8는 도 6에서 C-C′ 절취선을 따라 절단된 구조를 예시적으로 보여주는 수직 단면도.
도 9는 도 6에서 D-D′ 절취선을 따라 절단된 구조를 예시적으로 보여주는 수직 단면도.
도 10은 전력 반도체 소자의 깊이에 따른 전계 변화를 보여주는 그래프.
도 11은 도 1의 구조가 적용된 본 발명의 다른 실시예에 따른 전력 반도체 소자의 구조를 개략적으로 보여주는 사시도.
도 12는 도 11에서 플레이트 게이트의 구조를 예시적으로 보여주는 수평 단면도.
도 13은 도 1의 구조가 적용된 본 발명의 다른 실시예에 따른 전력 반도체 소자의 구조를 개략적으로 보여주는 사시도.
도 14는 도 1의 구조가 적용된 본 발명의 다른 실시예에 따른 전력 반도체 소자의 구조를 개략적으로 보여주는 사시도.
도 15는 도 14에서 E-E′ 절취선을 따라 절단된 구조를 예시적으로 보여주는 수평 단면도.
도 16은 도 15에서 F-F′ 절취선을 따라 절단된 구조를 예시적으로 보여주는 수직 단면도.
도 17은 도 15에서 G-G′ 절취선을 따라 절단된 구조를 예시적으로 보여주는 수직 단면도.
도 18 내지 도 22는 도 5의 전력 반도체 소자를 제조하는 방법을 개략적으로 보여주는 사시도들.
도 2 내지 도 4는 도 1의 전력 반도체 소자를 제조하는 방법을 개략적으로 보여주는 도면들.
도 5는 도 1의 구조가 적용된 본 발명의 일 실시예에 따른 전력 반도체 소자의 구조를 개략적으로 보여주는 사시도.
도 6은 도 5에서 A-A′ 절취선을 따라 절단된 구조를 예시적으로 보여주는 수평 단면도.
도 7은 도 6에서 B-B′ 절취선을 따라 절단된 구조를 예시적으로 보여주는 수직 단면도.
도 8는 도 6에서 C-C′ 절취선을 따라 절단된 구조를 예시적으로 보여주는 수직 단면도.
도 9는 도 6에서 D-D′ 절취선을 따라 절단된 구조를 예시적으로 보여주는 수직 단면도.
도 10은 전력 반도체 소자의 깊이에 따른 전계 변화를 보여주는 그래프.
도 11은 도 1의 구조가 적용된 본 발명의 다른 실시예에 따른 전력 반도체 소자의 구조를 개략적으로 보여주는 사시도.
도 12는 도 11에서 플레이트 게이트의 구조를 예시적으로 보여주는 수평 단면도.
도 13은 도 1의 구조가 적용된 본 발명의 다른 실시예에 따른 전력 반도체 소자의 구조를 개략적으로 보여주는 사시도.
도 14는 도 1의 구조가 적용된 본 발명의 다른 실시예에 따른 전력 반도체 소자의 구조를 개략적으로 보여주는 사시도.
도 15는 도 14에서 E-E′ 절취선을 따라 절단된 구조를 예시적으로 보여주는 수평 단면도.
도 16은 도 15에서 F-F′ 절취선을 따라 절단된 구조를 예시적으로 보여주는 수직 단면도.
도 17은 도 15에서 G-G′ 절취선을 따라 절단된 구조를 예시적으로 보여주는 수직 단면도.
도 18 내지 도 22는 도 5의 전력 반도체 소자를 제조하는 방법을 개략적으로 보여주는 사시도들.
이하, 첨부된 도면들을 참조하여 본 발명의 실시예를 상세히 설명하면 다음과 같다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있는 것으로, 이하의 실시예는 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 또한 설명의 편의를 위하여 도면에서는 적어도 일부의 구성 요소들이 그 크기가 과장 또는 축소될 수 있다. 도면에서 동일한 부호는 동일한 요소를 지칭한다.
다르게 정의되지 않는 한, 여기에 사용된 모든 용어들은 해당기술 분야에서 통상의 지식을 가진 자에 의해서 통상적으로 이해되는 것과 같은 의미로 사용된다. 도면에서, 층 및 영역의 크기는 설명을 위해 과장되었고, 따라서 본 발명의 일반적인 구조들을 설명하기 위해 제공된다.
동일한 참조 부호들은 동일한 구성 요소를 나타낸다. 층, 영역, 또는 기판과 같은 한 구성이 다른 구성 상(on)에 있다고 지칭할 때, 그것은 다른 구성의 바로 상부에 있거나 또는 그 사이에 다른 개재된 구성이 또한 존재할 수 있는 것으로 이해될 것이다. 반면에, 한 구성이 다른 구성의 "바로 위에(directly on)" 있다라고 지칭할 때는 중간 개재 구성들이 존재하지 않는다고 이해된다.
도 1은 본 발명의 일 실시예에 따른 전력 반도체 소자의 리세스 게이트 구조를 개략적으로 보여주는 사시도이다.
도 1을 참조하면, 전력 반도체 소자는 반도체층(103), 절연층 보호 영역(115), 게이트 절연층(118) 및 게이트 전극층(120)을 포함할 수 있다.
반도체층(103)은 하나 또는 복수의 반도체 물질층을 포함할 수 있다. 반도체층(103)은 하나 또는 다층의 에피택셜층(epitaxial layer)을 포함할 수 있다. 예를 들어, 반도체층(103)은 실리콘 카바이드(silicon carbide, SiC) 기판층 및 실리콘 카바이드 기판층을 시드층으로 하여 성장시킨 적어도 하나의 실리콘 카바이드의 에피택셜층을 포함할 수 있다.
실리콘 카바이드(SiC)는 실리콘에 비해 밴드갭이 넓어, 실리콘에 비해서 고온에서도 안정성을 유지할 수 있다. 나아가, 실리콘 카바이드는 절연 파괴 전계가 실리콘에 비해서 매우 높아서 고전압에서도 안정적으로 동작을 할 수 있다. 따라서, 실리콘 카바이드를 반도체층(103)으로 이용한 전력 반도체 소자는 실리콘을 이용한 경우에 비해 높은 항복전압을 가지면서도 우수한 열방출 특성을 가지며, 고온에서도 안정적인 동작 특성을 나타낼 수 있다.
반도체층(103)은 실리콘 카바이드에 제 1 도전형(N 형)의 불순물들이 주입됨으로써 형성될 수 있다. 예를 들어, 반도체층(103)은 고농도의 제 1 도전형(N+)의 불순물들이 주입된 실리콘 카바이드 기판층 및 저농도의 제 1 도전형(N-)의 불순물들이 주입된 실리콘 카바이드의 에피택셜층이 적층된 구조를 포함할 수 있다.
반도체층(103)은 게이트 전극층(120)에 동작 전원이 인가시 전류의 이동 경로를 제공할 수 있다.
절연층 보호 영역(115)은 반도체층(103) 내에서 리세스 게이트(120R)의 아래에 형성될 수 있다. 바람직하게는, 절연층 보호 영역(115)은 리세스 게이트(120R)가 형성되는 트렌치(116)의 하부 코너 영역(lower corner portion)을 감싸도록 형성될 수 있다. 절연층 보호 영역(115)은 제 1 도전형과 반대되는 제 2 도전형(P 형)의 불순물들을 포함할 수 있다.
게이트 절연층(118)은 적어도 트렌치(116)의 내부면(바닥면 및 내측면) 상에 형성될 수 있다. 예를 들어, 게이트 절연층(118)은 트렌치(116)의 내부면 및 트렌치(116) 바깥쪽의 반도체층(103) 상에 형성될 수 있다. 게이트 절연층(118)의 두께는 균일하거나 또는 트렌치(116)의 바닥면 부분의 전계를 낮추기 위하여 트렌치(116)의 바닥면 상에 형성된 부분이 내측면 상에 형성된 부분보다 두꺼울 수도 있다. 이러한 게이트 절연층(118)은 실리콘 산화물, 실리콘 카바이드의 산화물, 실리콘 질화물, 하프늄 산화물, 지르코늄 산화물, 알루미늄 산화물 등의 절연물을 포함하거나 또는 이들의 적층 구조를 포함할 수 있다. 게이트 절연층(118)은 반도체층(103)의 상면까지 연장되게 형성될 수 있다.
게이트 전극층(120)은 트렌치(116)를 매립하도록 게이트 절연층(118) 상에 형성될 수 있다. 또한, 게이트 전극층(120)은 반도체층(103)의 상면 위에 있는 게이트 절연층(118) 상에도 형성될 수 있다. 예를 들어, 게이트 전극층(120)은 트렌치(116)에 매립되도록 형성된 리세스 게이트(120R) 및 리세스 게이트(120R)와 연결되면서 리세스 게이트(120R)와 반도체층(103) 위에 평판 형태로 형성되는 플레이트 게이트(120P)를 포함할 수 있다.
리세스 게이트(120R)는 Y 방향으로 일정 길이만큼 연장되게 형성될 수 있다. 절연층 보호 영역(115)도 Y 방향으로 리세스 게이트(120R)의 길이만큼 연장되게 리세스 게이트(120R)의 아래에 형성될 수 있다. 리세스 게이트(120R) 및 절연층 보호 영역(115)은 X 방향을 따라 복수개가 형성될 수 있다.
게이트 전극층(120)에 동작 전압이 인가되면, 리세스 게이트(120R)의 하부 코너 부분에 전계(electric field)가 집중될 수 있으며, 전계가 집중되면 해당 영역의 게이트 절연층(118)이 심한 스트레스를 받게 되어 게이트 절연층(118)의 절연 파괴가 발생될 수 있다. 따라서 본 실시예에서는, 리세스 게이트(120R)가 형성되는 트렌치(116)의 하부 영역이 반도체층(103)의 불순물 타입과 반대되는 타입의 불순물 영역(115)에 의해 감싸지도록 함으로써 리세스 게이트(120R)의 코너 부분에 전계가 집중되는 것을 감소시켜 게이트 절연층(118)이 절연 파괴되는 것을 방지할 수 있다.
도 2 내지 도 4는 도 1의 전력 반도체 소자를 제조하는 방법을 개략적으로 보여주는 도면들이다.
먼저 도 2를 참조하면, 제 1 도전형의 불순물들이 주입된 실리콘 카바이드(SiC)의 반도체층(103) 위에 리세스 게이트용 트렌치가 형성될 영역을 정의하는 마스크 패턴(203)이 형성될 수 있다. 이때, 마스크 패턴(203)은 포토레지스트막 패턴을 포함할 수 있다. 예를 들어, 반도체층(103) 위에 포토레지스트막을 형성한 후 노광 및 현상 공정을 수행함으로써 반도체층(103)에서 리세스 게이트용 트렌치가 형성될 영역의 표면을 노출시키는 마스크 패턴(203)이 형성될 수 있다.
이어서, 마스크 패턴(203)을 이온주입 배리어막으로 사용하여 반도체층(103)에 제 2 도전형의 불순물들을 주입함으로써 반도체층(103) 내에 희생 불순물 영역(115′)이 형성될 수 있다. 희생 불순물 영역(115′)은 후속 공정에서 형성될 게이트용 트렌치보다 깊게 형성될 수 있으며, 하부 영역은 게이트용 트렌치보다 폭이 크게 형성될 수 있다. 예를 들어, 불순물 주입시 주입각을 조절함으로써 벌브(bulb) 형태와 같이 희생 불순물 영역(115′)의 하부 영역이 상부 영역보다 큰 폭을 갖도록 희생 불순물 영역(115′)이 형성될 수 있다.
다음에 도 3을 참조하면, 마스크 패턴(203)을 식각 배리어막으로 사용하여 반도체층(103)을 일정 깊이만큼 식각함으로써 게이트용 트렌치(116) 및 절연층 보호 영역(115)이 형성될 수 있다. 이때, 트렌치(116)는 바닥면이 희생 불순물 영역(115′)의 바닥면보다 높게 되도록 형성될 수 있다.
예를 들어, 이온주입 배리어막으로 사용된 포토레지스트막 패턴을 식각 배리어막으로 사용하여 희생 불순물 영역(115′)의 바닥면 보다 얕은 깊이만큼 반도체층(103)을 식각함으로써, 희생 불순물 영역(115′)에서 트렌치(116)가 형성되는 영역은 제거되고 트렌치(116)의 하부 코너 영역을 감싸는 영역만 남게 되어 절연층 보호 영역(115)이 형성될 수 있다.
반도체층(103)에 트렌치를 먼저 형성한 후 그 하부에 불순물을 주입하는 경우, 트렌치의 내면에서 반사되는 불순물들이 트렌치의 측벽 주위에 주입될 수 있다. 즉, 제 2 도전형의 불순물 영역이 트렌치의 하부에만 형성되는 것이 아니라 트렌치의 측벽 주변에도 형성됨으로써 전류의 이동을 심하게 방해할 수 있다. 따라서, 본 실시예에서는, 상술한 바와 같이, 반도체층(103)에 불순물들을 먼저 주입한 후 해당 불순물 영역에서 하부 영역만이 일부 남도록 트렌치(116)를 형성한다.
다음에 도 4를 참조하면, 트렌치들(116)의 바닥면 및 측면 상에 게이트 절연층(118)이 형성될 수 있다. 게이트 절연층(118)은 트렌치들(116)의 바깥 영역인 반도체층(105) 위에도 형성될 수 있다. 게이트 절연층(118)은 반도체층(103)을 산화시킨 산화물로 형성되거나 또는 반도체층(103) 상에 산화물 또는 질화물과 같은 절연물을 증착함으로써 형성될 수 있다. 게이트 절연층(118)은 전체적으로 균일한 두께로 형성되거나 또는 트렌치(116)의 바닥면 부분의 전계를 낮추기 위하여 트렌치(116)의 바닥면 상에 형성된 부분이 측면 상에 형성된 부분보다 두꺼울 수도 있다.
이어서, 트렌치들(116)이 매립되도록 게이트 절연층(118) 상에 게이트 전극물질이 형성됨으로써 게이트 전극층(120)이 형성될 수 있다. 게이트 전극층(120)은 폴리실리콘에 불순물이 주입됨으로써 형성되거나 또는 도전성 금속 또는 금속 실리사이드를 포함하도록 형성될 수 있다.
도 5는 도 1의 구조가 적용된 본 발명의 일 실시예에 따른 전력 반도체 소자의 구조를 개략적으로 보여주는 사시도이다. 도 6은 도 5에서 A-A′ 절취선을 따라 절단된 구조를 예시적으로 보여주는 수평 단면도이며, 도 7 내지 도 9는 각각 도 6에서 B-B′, C-C′, D-D′ 절취선을 따라 절단된 구조를 예시적으로 보여주는 수직 단면도이다.
도 5 내지 도 9를 참조하면, 전력 반도체 소자(100)는 반도체층(105), 게이트 절연층(118), 게이트 전극층(120), 층간 절연층(130) 및 소오스 전극층(140)을 포함할 수 있다. 예를 들어, 전력 반도체 소자(100)는 전력 모스펫(power MOSFET) 구조를 포함할 수 있다.
반도체층(105)은 하나 또는 복수의 반도체 물질층을 포함할 수 있다. 예를 들어, 반도체층(105)은 하나 또는 다층의 에피택셜층(epitaxial layer)을 포함할 수 있다. 또는 반도체층(105)은 반도체 기판 상의 하나 또는 다층의 에피택셜층을 포함할 수 있다. 예를 들어, 반도체층(105)은 실리콘 카바이드(silicon carbide, SiC)를 포함할 수 있다. 또는, 반도체층(105)은 적어도 하나의 실리콘 카바이드의 에피택셜층을 포함할 수 있다.
이러한 반도체층(105)은 드리프트 영역(drift region, 107)을 포함할 수 있다. 드리프트 영역(107)은 제 1 도전형(N 형)으로 형성될 수 있으며, 반도체층(105)의 일부에 제 1 도전형의 불순물들이 주입됨으로써 형성될 수 있다. 예를 들어, 드리프트 영역(107)은 저농도의 제 1 도전형(N-)의 불순물들이 실리콘 카바이드의 에피택셜층에 주입됨으로써 형성될 수 있다.
드리프트 영역(107)은 전력 반도체 소자(100)의 동작 시 전류의 이동 경로를 제공할 수 있다. 이러한 드리프트 영역(107)은 반도체층(105)의 하부 영역(lower portion)에서 수평 방향으로 연장되게 형성되어 전류의 수평 이동 경로를 제공하는 수평 부분(107a), 및 반도체층(105) 내에서 수평 부분(107a)과 연결되면서 수직 방향(Z 방향)으로 연장되게 형성되어 전류의 수직 이동 경로를 제공하는 수직 부분(107b)을 포함할 수 있다. 예를 들어, 드리프트 영역(107)에서, 수평 부분(107a)은 필라 영역(111)의 아래에 위치하는 영역이 해당할 수 있으며, 수직 부분(107b)은 수평 부분(107a), 웰 영역(110) 및 필라 영역(111)의 측면과 접하게 위치하는 영역이 해당할 수 있다. 본 실시예에서의 드리프트 영역(107)의 수직 부분(107b)은 상술한 도 1에서의 반도체층(103)에 해당할 수 있다.
수직 부분(107b)은 리세스 게이트들(120R)에 의해 복수의 영역들로 분할된 영역들을 포함할 수 있다. 본 실시예의 전력 반도체 소자(100)에서는 이렇게 분할된 복수의 영역들 각각이 전류의 수직 이동 경로로 이용될 수 있다.
웰 영역(well region, 110)은 반도체층(105)에서 드리프트 영역(107)에 접하도록 형성될 수 있으며, 제 2 도전형의 불순물들을 포함할 수 있다. 예를 들어, 웰 영역(110)은 실리콘 카바이드의 에피택셜층에 제 2 도전형의 불순물들이 주입됨으로써 형성될 수 있다.
웰 영역(110)은 드리프트 영역(107)의 적어도 일부분을 둘러싸도록 형성될 수 있다. 예를 들어, 웰 영역(110)은 드리프트 영역(107)에서 수직 부분(107b)의 상부 영역(upper portion)을 둘러싸도록 형성될 수 있다. 도 1에서는, 웰 영역(110)이 수직 부분(107b)에 의해 Y 방향으로 일정 거리 이격된 두 영역들로 분리된 모습이 예시적으로 도시되었으나, 그 외 다양하게 변형될 수 있다. 예를 들어, 웰 영역(110)은 올 어라운드(all around) 형태로 수직 부분(107b)의 측면들을 전체적으로 둘러싸도록 형성될 수 있다.
필라 영역(pillar region, 111)은 웰 영역(110)과 연결되게 웰 영역(110) 아래의 반도체층(105)에 형성될 수 있다. 필라 영역(111)은 드리프트 영역(107)과 슈퍼 정션(super junction)을 형성하도록 드리프트 영역(107)에 접하도록 형성될 수 있다. 예를 들어, 필라 영역(111)은 상면이 웰 영역(110)과 접하면서, 측면과 하면은 각각 드리프트 영역(107)의 수직 부분(107b)과 수평 부분(107a)에 접하도록 웰 영역(110) 아래에 배치될 수 있다.
필라 영역(111)은 드리프트 영역(107)과 슈퍼 정션을 형성하도록 드리프트 영역(107)과 반대되는 도전형을 갖도록 반도체층(105) 내에 형성될 수 있다. 예를 들어, 필라 영역(111)은 드리프트 영역(107)과 반대되면서 웰 영역(110)과는 동일한 제 2 도전형의 불순물들을 포함할 수 있다. 이때, 필라 영역(111)의 불순물 도핑 농도는 웰 영역(110)의 불순물 도핑 농도와 같거나 작을 수 있다.
일부 실시예에서, 필라 영역(111)은 일 방향(Y 방향)으로 웰 영역(110)의 폭보다 좁은 폭을 갖도록 형성될 수 있다. 예를 들어, 웰 영역(110)과 필라 영역(111)이 수직 부분(107b)의 양측으로 이격되게 형성되는 경우, 이격된 필라 영역들(111) 사이의 거리(Y 방향의 거리)는 이격된 웰 영역들(110) 사이의 거리(Y 방향의 거리)보다 크게 형성될 수 있다. 이를 위해, 드리프트 영역(107)의 수직 부분(107b)에서, 웰 영역(110)과 접하는 부분의 Y 방향의 길이(폭)가 필라 영역(111)과 접하는 부분의 Y 방향의 길이보다 작게 형성될 수 있다.
일부 실시예에서, 필라 영역(111)과 드리프트 영역(107)은 그 측면이 서로 접하도록 교대로 복수개 배치되어 슈퍼 정션 구조를 형성할 수 있다. 나아가, 하나의 웰 영역(110) 아래에 필라 영역(111)과 드리프트 영역(107)이 복수개 교대로 배치될 수도 있다.
소오스 영역들(source region, 112)은 웰 영역(110) 내에 형성되고, 제 1 도전형으로 형성될 수 있다. 예를 들어, 소오스 영역들(112)은 웰 영역(110) 내에서 리세스 게이트들(120R) 사이에 형성될 수 있으며, 웰 영역(110)의 일부 영역에 제 1 도전형의 불순물들이 주입됨으로써 형성될 수 있다. 소오스 영역들(112)은 드리프트 영역(107)보다 제 1 도전형의 불순물들이 고농도로 주입됨으로써 형성될 수 있다.
채널 영역들(110a)은 드리프트 영역(107)의 수직 부분(107b)과 소오스 영역들(112) 사이에 형성될 수 있다. 채널 영역들(110a)은 제 2 도전형의 불순물들을 포함할 수 있다. 채널 영역들(110a)은 소오스 영역들(112) 및 드리프트 영역(107)과 반대되는 제 2 도전형의 불순물들을 포함하기 때문에, 소오스 영역들(112) 및 드리프트 영역(107)과 다이오드 정션 접합을 형성할 수 있다. 따라서, 채널 영역들(110a)은 전력 반도체 소자(100)가 동작하지 않을 때에는 전하의 이동을 허용하지 않음으로써 드리프트 영역(107)의 수직 부분(107b)과 소오스 영역들(112)을 전기적으로 분리시킬 수 있다. 반면에, 채널 영역들(110a)은 게이트 전극층(120)에 동작 전압이 인가되는 경우에는 그 내부에 반전 채널(inversion channel)이 형성되어 전하의 이동을 허용함으로써 드리프트 영역(107)의 수직 부분(107b)과 소오스 영역들(112)을 전기적으로 연결시킬 수 있다.
도 5에서는 채널 영역들(110a)이 웰 영역(110)과 구분되게 서로 다른 참조번호로 표시되었으나, 채널 영역들(110a)은 웰 영역(110)의 일부일 수 있다. 예를 들어, 채널 영역들(110a)은 게이트 전극층(120)에 동작 전압이 인가되었을 때, 웰 영역(110) 중 드리프트 영역(107)의 수직 부분(107b)과 소오스 영역(112) 사이의 영역에 형성될 수 있다. 채널 영역들(110a)의 제 2 도전형의 불순물들의 도핑 농도는 웰 영역(110)과 동일하거나, 또는 문턱 전압 조절을 위하여 다를 수도 있다.
일부 실시예에서, 웰 영역(110), 필라 영역(111), 채널 영역들(110a) 및 소오스 영역들(112)은 드리프트 영역(107)의 수직 부분(107b)을 기준으로 Y 방향으로 대칭되게 형성될 수 있다. 예를 들어 웰 영역(110), 필라 영역(111), 채널 영역들(110a) 및 소오스 영역들(112)은 각각 Y 방향으로 드리프트 영역(107)의 수직 부분(107b) 양측에 위치하는 제 1 부분과 제 2 부분을 포함할 수 있다. 웰 영역(110), 필라 영역(111) 및 소오스 영역들(112) 각각은 드리프트 영역(107)의 수직 부분(107b)에 의해 서로 분리될 수도 있고, 또는 드리프트 영역(107)의 수직 부분(107b)을 둘러싸도록 서로 연결될 수도 있다.
부가적으로, 드레인 영역(102)은 드리프트 영역(107) 아래의 반도체층(105)에 형성될 수 있으며, 제 1 도전형의 불순물들을 포함할 수 있다. 예를 들어, 드레인 영역(102)은 드리프트 영역(107)보다 고농도로 주입된 제 1 도전형(N+)의 불순물들을 포함할 수 있다.
일부 실시예에서, 드레인 영역(102)은 제 1 도전형을 갖는 실리콘 카바이드의 기판으로 제공될 수도 있다. 이 경우, 드레인 영역(102)은 반도체층(105)의 일부로서 형성되거나 또는 반도체층(105)과 별개의 기판으로 형성될 수도 있다.
적어도 하나의 트렌치(116)는 반도체층(105)의 표면(상면)으로부터 반도체층(105) 내부로 소정 깊이만큼 반도체층(105)이 식각되어 형성될 수 있다. 적어도 하나의 트렌치(116)는 X 방향을 따라 일정 간격으로 이격되게 형성된 복수의 트렌치들을 포함할 수 있다. 트렌치들(116)은 반도체층(105) 내에서 드리프트 영역(107)의 수직 부분(107b)과 채널 영역(110a)을 관통하도록 Y 방향으로 나란하게 연장될 수 있다.
채널 영역들(110a)은 트렌치들(116) 사이에 위치할 수 있으며, 드리프트 영역(107)의 수직 부분(107b)에서 웰 영역(110)과 접하는 영역들은 트렌치들(116)에 의해 복수의 영역들로 분할될 수 있다. 일 실시예로, 트렌치들(116) 사이에는 드리프트 영역(107)의 수직 부분(107b)이 격벽 형태로 형성될 수 있으며, 격벽 형태의 수직 부분들(107b) 양측(Y 방향으로 양측)에 각각 채널 영역(110a)이 위치할 수 있다. 그리고, Y 방향으로 채널 영역들(110a)의 반대편 일측에는 소오스 영역들(112)이 위치할 수 있다.
게이트 절연층(118)은 적어도 트렌치들(116)의 내부면 상에 형성될 수 있다. 예를 들어, 게이트 절연층(118)은 트렌치들(116)의 내부면 및 트렌치들(116) 바깥쪽의 반도체층(105) 상에 형성될 수 있다. 게이트 절연층(118)의 두께는 균일하거나 또는 트렌치(116)의 바닥면 부분의 전계를 낮추기 위하여 트렌치(116)의 바닥면 상에 형성된 부분이 측면 상에 형성된 부분보다 두꺼울 수도 있다.
게이트 절연층(118)은 실리콘 산화물, 실리콘 카바이드의 산화물, 실리콘 질화물, 하프늄 산화물, 지르코늄 산화물, 알루미늄 산화물 등의 절연물을 포함하거나 또는 이들의 적층 구조를 포함할 수 있다.
게이트 전극층(120)은 트렌치(116)를 매립하도록 게이트 절연층(118) 상에 형성될 수 있다. 또한, 게이트 전극층(120)은 적어도 채널 영역(110a)을 덮도록 반도체층(105) 위에 있는 게이트 절연층(118) 상에 형성될 수 있다. 예를 들어, 게이트 전극층(120)은 X 방향을 따라 일정 간격으로 이격되면서 트렌치(116)에 매립되도록 형성된 복수의 리세스 게이트들(120R)을 포함할 수 있다. 또한, 게이트 전극층(120)은 복수의 리세스 게이트들(120R)을 연결하면서 채널 영역들(110a)을 덮도록 리세스 게이트들(120R) 및 반도체층(105) 위에 평판 형태로 형성되는 플레이트 게이트(120P)를 포함할 수 있다.
본 실시예에 따른 전력 반도체 소자(100)는, 플레이트 게이트(120P)의 아래에서 복수의 리세스 게이트들(120R) 사이에는, Y 방향을 따라 소오스 영역(112), 채널 영역(110a) 및 수직 부분(107b)이 연결된 구조들이 형성될 수 있다. 예를 들어, 복수의 리세스 게이트들(120R) 사이에는, Y 방향으로 수직 부분(107b)의 양측벽에 채널 영역(110a)과 소오스 영역(112)이 연결되게 형성될 수 있다. 이렇게 연결된 드리프트 영역(107)의 수직 부분(107b), 채널 영역(110a) 및 소오스 영역(112)은 전력 반도체 소자(100)가 동작시 전류의 이동 경로가 될 수 있다.
이처럼 본 실시예에 따른 전력 반도체 소자(100)는 복수의 리세스 게이트들(120R) 사이에 각각 드리프트 영역(107)의 수직 부분(107b), 채널 영역(110a) 및 소오스 영역(112)이 연결된 전류 이동 경로가 형성되는 다중 측면 채널(multi-lateral channels) 구조를 포함함으로써 보다 많은 전하들이 동시에 이동할 수 있도록 해준다. 또한, 각각의 이동 경로에 있어서, 게이트 전극층(120)은 수직 부분(107b), 채널 영역(110a) 및 소오스 영역(112)의 3면(X 방향으로 양측면 및 상면)을 둘러싸도록 형성됨으로써 보다 많은 전하들이 이동할 수 있도록 해준다. 게이트 전극층(120)은 도전물, 예컨대 폴리실리콘, 금속, 금속 질화물, 금속 실리사이드 등을 포함하거나 또는 이들의 적층 구조를 포함할 수 있다.
웰 영역(110)은 리세스 게이트들(120R)의 측면들 및 바닥면을 둘러싸도록 리세스 게이트들(120R) 보다 깊게 형성될 수 있다.
층간 절연층(130)은 게이트 전극층(120) 상에 형성될 수 있다. 층간 절연층(130)은 게이트 전극층(120)과 소오스 전극층(140) 사이의 전기적 절연을 위한 절연물, 예를 들어 산화물층, 질화물층 또는 이들의 적층 구조를 포함할 수 있다.
소오스 전극층(140)은 층간 절연층(130) 상에 형성될 수 있으며, 소오스 영역들(112)과 전기적으로 연결될 수 있다. 소오스 전극층(140)은 금속과 같은 도전물을 포함할 수 있다.
상술한 실시예에서는, 제 1 도전형 및 제 2 도전형이 각각 N형 및 P형인 경우로 설명되었으나, 그 반대일 수도 있다. 예를 들어, 전력 반도체 소자(100)가 N형 모스펫인 경우, 드리프트 영역(107)은 N- 영역이고, 소오스 영역(112)과 드레인 영역(102)은 N+ 영역이고, 웰 영역(110), 필라 영역(111) 및 채널 영역(110a)은 P- 영역일 수 있다.
전력 반도체 소자(100)의 동작 시, 전류는 드레인 영역(102)으로부터 드리프트 영역(107)의 수직 부분들(107b)을 따라서 수직 방향으로 흐르고, 이어서 채널 영역(110a)을 통해서 소오스 영역(112)으로 흐를 수 있다.
상술한 전력 반도체 소자(100)에 있어서, 트렌치(116) 내 리세스 게이트들(120R)은 스트라이프 타입 또는 라인 타입으로 병렬적으로 조밀하게 배치될 수 있으며, 채널 영역들(110a)은 리세스 게이트들(120R) 사이에 각각 배치될 수 있어서 채널 밀도가 높아질 수 있다.
또한, 본 실시예에 따른 전력 반도체 소자(100)는 트렌치(116)의 하부 코너 영역(lower corner portion)을 감싸는 제 2 도전형의 절연층 보호 영역들(115)을 포함할 수 있다. 이러한 절연층 보호 영역들(115)은 상술한 도 1에서의 절연층 보호 영역(115)에 해당할 수 있다. 이처럼, 본 실시예의 전력 반도체 소자(100)는 리세스 게이트들(120R)의 하부 코너 영역을 감싸는 절연층 보호 영역들(115)을 포함함으로써 리세스 게이트들(120R)의 코너 부분들에 전계가 집중되어 해당 영역의 게이트 절연층(118)이 절연 파괴되는 것을 방지할 수 있다.
본 실시예에서는, 설명의 편의를 위해, 웰 영역(110) 내에서도 절연층 보호 영역들(115)을 웰 영역(110)과 구분되게 표시하였으나, 웰 영역(110)과 절연층 보호 영역들(115)은 동일한 도전형의 불순물들을 포함하므로 웰 영역(110) 내에서는 절연층 보호 영역들(115)이 표시되지 않을 수도 있다.
본 실시예에 따른 전력 반도체 소자(100)에서, 드리프트 영역(107)의 수직 부분들(107b)을 통해 전류가 흐르기 때문에, 절연층 보호 영역(115)이 형성되는 경우 전류 이동 경로가 좁아져 저항(JFET 저항)이 증가할 수 있다. 그러나, 본 실시예에 따른 전력 반도체 소자(100)에서는 드리프트 영역(107)과 슈퍼 정션을 형성하는 필라 영역(111)을 이용하여 JFET 저항을 감소시킬 수 있다. 예를 들어, 본 실시예에서는, 후술되는 도 10에서와 같이, 필라 영역(111)의 전하량과 드리프트 영역(107)의 전하량을 조절하여 JFET 저항을 감소시킬 수 있다.
도 10은 전력 반도체 소자의 깊이에 따른 전계 변화를 보여주는 그래프이다.
도 10을 참조하면, 필라 영역(111)의 전하량(Qp)을 드리프트 영역(107)의 전하량(Qn)보다 크게 하는 경우, 전력 반도체 소자(100)의 동작 시 최대 전기장이 필라 영역(111)의 바닥면과 동일 선상의 드리프트 영역(107)에 생기게 함으로써 항복 전압을 높일 수 있다. 도 10에서 A 위치와 B 위치 사이에서 전기장의 세기의 기울기는 필라 영역(111)의 전하량(Qp)을 조절하여 제어할 수 있다.
예를 들어, 필라 영역(111)의 제 2 도전형의 불순물의 도핑 농도를 드리프트 영역(107)의 제 1 도전형의 불순물의 도핑 농도보다 높게 하여, 필라 영역(111)의 전하량(Qp)을 드리프트 영역(107)의 전하량(Qn)보다 크게 함으로써 전력 반도체 소자(100)의 내압 특성을 향상시켜 JFET 저항을 감소시킬 수 있다.
도 11은 도 1의 구조가 적용된 본 발명의 다른 실시예에 따른 전력 반도체 소자의 구조를 개략적으로 보여주는 사시도이며, 도 12는 도 11에서 플레이트 게이트의 구조를 예시적으로 보여주는 수평 단면도이다.
본 실시예에 따른 전력 반도체 소자(100a)는 도 5 내지 도 9의 전력 반도체 소자(100)에서의 일부 구조가 변형된 것으로서, 중복된 구조에 대한 설명은 생략된다.
도 11 및 도 12를 참조하면, 본 실시예의 전력 반도체 소자(100a)에서는 플레이트 게이트(120P′)가 하나의 평판 형태로 형성되지 않고, 도 12에서와 같이, 분리된 형태로 형성될 수 있다.
예를 들어, 상술한 도 5에서의 플레이트 게이트(120P)는 드리프트 영역(107)의 수직 부분(107b) 및 수직 부분(107b)의 양측에 있는 채널 영역들(110a)과 소오스 영역들(112)을 모두 덮는 하나의 평판 형태로 형성되었으나, 본 실시예의 플레이트 게이트(120P′)는 드리프트 영역(107)의 수직 부분(107b) 위에는 게이트 전극층이 형성되지 않는 형태로 형성될 수 있다. 즉, 게이트 전극층(120)은 드리프트 영역(107)의 수직 부분(107b)에 대해서는 수직 부분(107b)의 양측벽에만 리세스 게이트(120R)가 존재하는 형태가 되고, 채널 영역들(110a)과 소오스 영역들(112)에 대해서는 리세스 게이트(120R)와 플레이트 게이트(120P′)가 “∩” 형태로 채널 영역들(110a)과 소오스 영역들(112)의 3면을 감싸는 형태가 될 수 있다.
이처럼, 본 실시예에서는 드리프트 영역(107)의 수직 부분(107b) 위에는 전극 물질(게이트 전극층)을 형성하지 않음으로써, 그러한 전극 물질에 의한 기생캐패시턴스를 감소시킬 수 있다.
도 13은 도 1의 구조가 적용된 본 발명의 다른 실시예에 따른 전력 반도체 소자의 구조를 개략적으로 보여주는 사시도이다.
본 실시예에 따른 전력 반도체 소자(100b)는 도 5 내지 도 9의 전력 반도체 소자(100)에서의 일부 구조가 변형된 것으로서, 중복된 구조에 대한 설명은 생략된다.
도 13을 참조하면, 본 실시예의 전력 반도체 소자(100b)에서는 소오스 영역들(112′)이 드리프트 영역(107)의 수직 부분들(107b)과 접하도록 형성될 수 있다. 소오스 영역들(112′)은 소오스 영역들(112)과 동일하게 제 1 도전형 불순물들을 포함할 수 있다.
실리콘 카바이드의 반도체층(105) 구조에서는, 게이트 절연층(118)에 탄소 클러스터가 형성되면서 발생되는 음전하들(negative charges)로 인해 전류 이동 경로에 포텐셜 장벽이 형성됨으로써 전류의 이동이 차단된다. 이에 따라, 본 실시예에서와 같이, 소오스 영역들(112′)이 드리프트 영역(107)의 수직 부분들(107b)과 접하도록 형성되더라고, 게이트 전극층(120)에 동작 전압이 인가되어야만 전류의 흐름을 허용하는 축적 채널(accumulation channel)이 형성될 수 있다. 이때, 동작 전압은 도 5에서의 채널 영역(110a)에 반전 채널을 형성하기 위한 동작 전압 전압보다 크게 낮을 수 있다.
본 실시예의 전력 반도체 소자(100b)에서도 플레이트 게이트(120P)는 도 11에서와 같은 형태로 형성될 수 있다.
도 14는 도 1의 구조가 적용된 본 발명의 다른 실시예에 따른 전력 반도체 소자의 구조를 보여주는 개략적인 사시도이다. 도 15는 도 14에서 E-E′ 절취선을 따라 절단된 구조를 예시적으로 보여주는 수평 단면도이며, 도 16 및 도 17은 각각 도 15에서 F-F′, G-G′ 절취선을 따라 절단된 구조를 예시적으로 보여주는 수직 단면도이다.
본 실시예에 따른 전력 반도체 소자(100c)는 도 5의 전력 반도체 소자(100)를 이용하거나 일부 변형한 것이며, 따라서 중복된 설명은 생략된다.
도 14 내지 도 17을 참조하면, 전력 반도체 소자(100c)는 적어도 하나의 게이트 영역(GR1, GR2) 및 콘택 영역(CR)을 포함할 수 있다.
게이트 영역들(GR1, GR2)은 게이트 전극층(120)을 포함하는 영역으로, 상술한 도 5, 도 11 또는 도 13의 구조를 포함할 수 있다. 도 14에는 게이트 영역들(GR1, GR2)이 도 5의 구조를 포함하는 실시예가 도시되어 있다. 따라서, 게이트 영역들(GR1, GR2)에 대한 구체적인 설명은 생략한다.
콘택 영역(CR)은 게이트 영역들(GR1, GR2)의 소오스 영역들(112)을 소오스 전극층(140)과 연결시키기 위한 영역으로, 게이트 영역들(SR1, SR2)의 일측에 위치할 수 있다. 콘택 영역(CR)은 드리프트 영역(107a), 웰 영역(110), 필라 영역(111), 소오스 콘택 영역(112a), 웰 콘택 영역(114) 및 소오스 전극층(140)을 포함할 수 있다.
콘택 영역(CR)의 드리프트 영역(107a), 웰 영역(110) 및 필라 영역(111)은 각각 게이트 영역들(GR1, GR2)의 드리프트 영역(107a), 웰 영역(110) 및 필라 영역(111)과 일체형으로 형성될 수 있다. 즉, 설명의 편의를 위해 게이트 영역들(GR1, GR2)과 콘택 영역(CR)의 드리프트 영역(107a), 웰 영역(110) 및 필라 영역(111)을 구분하였으나, 이들은 각각 일체형으로 된 하나의 영역으로 형성될 수 있다.
소오스 콘택 영역(112a)은 소오스 영역들(112)을 소오스 전극층(140)과 연결시키기 위한 영역이다. 소오스 콘택 영역(112a)은 Y 방향으로 게이트 영역들(GR1, GR2)의 일측에 위치할 수 있으며, 소오스 영역들(112)과 일체형으로 형성될 수 있다. 예를 들어, 소오스 영역들(112)은 콘택 영역(CR)까지 연장될 수 있으며, 연장된 소오스 영역들(112)은 리세스 게이트들(120R)의 외측에서 일체형으로 공통 연결될 수 있다. 이때, 일체형으로 공통 연결된 영역 중 콘택 영역(CR)에 있는 영역이 소오스 콘택 영역(112a)이 될 수 있다. 따라서, 소오스 콘택 영역(112a)은 소오스 영역들(112)의 일부일 수 있으며, 소오스 영역들(112)은 소오스 콘택 영역(112a)을 통해 소오스 전극층(140)과 전기적으로 연결될 수 있다.
소오스 콘택 영역(112a) 내에는 웰 콘택 영역(114)이 형성될 수 있다. 예를 들어, 웰 콘택 영역(114)은 웰 영역(110)으로부터 소오스 콘택 영역(112)을 관통하도록 연장될 수 있다. 웰 콘택 영역(114)은 하나 또는 복수로 소오스 콘택 영역(112a) 내에 형성될 수 있다.
웰 콘택 영역(114)은 제 2 도전형의 불순물들을 포함할 수 있다. 웰 콘택 영역(114)은 소오스 전극층(140)과 연결 시 접촉 저항을 낮추기 위하여 웰 영역(110)보다 제 2 도전형의 불순물들이 더 고농도로 주입될 수 있다. 예를 들어, 웰 콘택 영역(114)은 P+ 영역일 수 있다.
콘택 영역(CR)의 소오스 전극층(140)은 게이트 영역들(GR1, GR2)의 소오스 전극층(140)과 일체형으로 연결되게 형성될 수 있다. 소오스 전극층(140)은 소오스 콘택 영역(112a) 및 웰 콘택 영역(114)에 공통으로 연결될 수 있다.
게이트 영역들(GR1, GR2)의 플레이트 게이트(120P)는 Y 방향으로 게이트 영역들(GR1, GR2)과 콘택 영역(CR)의 경계 영역까지 연장되게 형성될 수 있다. 예를 들어, 도 17에서와 같이, 플레이트 게이트(120P)는 리세스 게이트들(120R) 보다 Y 방향으로 콘택 영역(CR)에 더 가깝게 연장되게 형성될 수 있다. 리세스 게이트들(120R)은 Y 방향으로 드리프트 영역(107)의 수직 부분(107b)을 관통하면서 웰 영역(110)의 일부 영역까지 연장되게 형성될 수 있다.
리세스 게이트들(120R) 사이에 형성된 소오스 영역들(112)은 소오스 콘택 영역(112a)에 공통 연결될 수 있다. 드리프트 영역(107)의 수직 부분(107b)에는 리세스 게이트들(120R) 각각의 하부 코너 영역(lower corner portion)을 감싸는 절연층 보호 영역들(115)이 형성될 수 있다.
도 14 내지 도 17에서는 소오스 콘택 영역(112a) 및 웰 콘택 영역(114)이 드리프트 영역(107)의 수직 부분들(107b)의 일측에만 형성된 것으로 도시되었으나, 소오스 영역(112) 및 웰 영역(110)이 복수의 영역들로 분리된 경우, 소오스 콘택 영역(112a) 및 웰 콘택 영역(114)은 그 각각의 영역에 형성될 수 있다. 예를 들어, 수직 부분(107b)을 기준으로 양측에 있는 소오스 영역들(112)이 서로 전기적으로 연결되고 웰 영역들(110)이 서로 전기적으로 연결되는 경우에는, 도 14에서와 같이, 콘택 영역(CR)이 수직 부분(107b)의 일측에만 형성될 수 있다. 반면에, 수직 부분(107b)을 기준으로 양측에 있는 소오스 영역들(112)이 서로 전기적으로 분리되고 웰 영역들(110)이 서로 전기적으로 분리되는 경우에는, 콘택 영역(CR)은 수직 부분(107b)의 양측에 각각 형성될 수 있다.
도 14에서의 전력 반도체 소자(100c)는 2개의 게이트 영역들(GR1, GR2) 및 게이트 영역들(GR1, GR2) 사이에 형성된 하나의 콘택 영역(CR)을 포함함으로써 하나의 콘택 영역(CR)이 2개의 게이트 영역들(GR1, GR2)에 공통 연결되도록 하고 있다. 그러나, 전력 반도체 소자(100b)는 하나의 게이트 영역(GR1 또는 GR2) 및 그 일측에 형성된 하나의 콘택 영역(CR)을 포함할 수도 있다. 이때, 콘택 영역(CR)은 Y 방향 또는 X 방향으로 게이트 영역(GR1 또는 GR2)의 일측에 형성될 수 있다.
또한, 전력 반도체 소자(100b)는 복수의 게이트 영역들 및 게이트 영역들 사이에 위치하는 복수의 콘택 영역들을 포함할 수도 있다. 예를 들어, 전력 반도체 소자(100b)는 Y 방향을 따라 일정 간격 이격되게 배치되는 3개 이상의 복수의 게이트 영역들 및 인접한 게이트 영역들 사이에 하나씩 형성되는 복수의 콘택 영역들을 포함할 수 있다. 이때, 인접한 게이트 영역들과 그 사이에 형성되는 콘택 영역의 구조는 상술한 도 14 내지 도 17의 구조와 동일할 수 있다.
또한, 게이트 영역들(GR1, GR2)의 플레이트 게이트들(120P)은 도 11에서와 같은 형태로 형성될 수 있다.
도 18 내지 도 22는 도 5의 전력 반도체 소자를 제조하는 방법을 개략적으로 보여주는 사시도들이다.
도 18을 참조하면, 실리콘 카바이드(SiC)의 반도체층(105)에 제 1 도전형을 갖는 드리프트 영역(107′)을 형성할 수 있다. 예를 들어, 드리프트 영역(107′)은 제 1 도전형을 갖는 드레인 영역(102) 위에 형성될 수 있다. 일부 실시예에서, 드레인 영역(102)은 제 1 도전형의 기판으로 제공되고, 드리프트 영역(107′)은 이러한 기판 위에 하나 또는 그 이상의 에피택셜층으로 형성될 수 있다.
다음에 도 19를 참조하면, 드리프트 영역(107′)에 제 2 도전형의 불순물들이 주입됨으로써 웰 영역(110)과 필라 영역(111)이 형성될 수 있다. 예를 들어, 드리프트 영역(107′) 위에 웰 영역(110)이 형성될 영역을 오픈시키는 마스크 패턴(포토레지스트막 패턴)(미도시)을 형성한 후 드리프트 영역(107′)에 일정 깊이만큼 제 2 도전형의 불순물들을 주입함으로써 수직 부분(107b) 및 웰 영역(110)이 형성될 수 있다.
웰 영역(110)은 수직 부분(107b)의 적어도 일측에 형성될 수 있다. 예를 들어, 웰 영역(110)은 Y 방향으로 수직 부분(107b)의 양측에 형성되거나 수직 부분(107b)을 둘러싸도록 형성될 수 있다.
이어서, 웰 영역(110) 아래의 드리프트 영역(107′)에 제 2 도전형의 불순물들이 주입됨으로써 필라 영역(111)이 형성될 수 있다. 예를 들어, 웰 영역(110) 형성시 사용된 마스크 패턴을 제거하고 드리프트 영역(107′) 위에 필라 영역(111)을 정의하는 마스크 패턴(미도시)을 형성한 후 웰 영역(110)의 아래에 제 2 도전형의 불순물들을 주입함으로써 필라 영역(111)이 형성될 수 있다. 이때, 필라 영역(111)은 그 아래에 일정 두께의 드리프트 영역(107a)이 존재하도록 형성될 수 있다. 이처럼, 제 2 도전형의 필라 영역(111)이 하부면 및 측면이 각각 드리프트 영역(107)의 수평 부분(107a) 및 수직 부분(107b)과 접하도록 형성됨으로써 슈퍼 정션이 형성될 수 있다. 필라 영역(111)은 상부면이 웰 영역(110)과 접하도록 형성될 수 있다.
상술한 실시예에서는 웰 영역(110)이 먼저 형성되고 그 아래에 필라 영역(111)을 형성하는 경우를 설명하였으나, 반대로 필라 영역(111)이 먼저 형성되고 그 위에 웰 영역(110)이 형성될 수도 있다.
이어서, 웰 영역(110) 내에 제 1 도전형을 갖는 소오스 영역(112″)이 형성될 수 있다. 예를 들어, 웰 영역(110) 내에 제 1 도전형의 불순물들이 주입됨으로써 소오스 영역(112″)이 형성될 수 있다. 소오스 영역(112″)은 실질적으로 반도체층(105)의 표면으로부터 일정 깊이로 형성될 수 있으며, X 방향으로 길게 연장되는 바(bar) 형태로 형성될 수 있다. 소오스 영역(112″)은 수직 부분(107b)과 일정 거리 이격되게 형성될 수 있다. 이때, 웰 영역(110) 영역에서 소오스 영역(112″)과 수직 부분(107b) 사이의 영역이 채널 영역(110a′)이 될 수 있다. 또는 소오스 영역(112″)은, 도 13에서와 같이, 수직 부분(107b)과 접하도록 형성될 수 있다.
다음에 도 20을 참조하면, 반도체층(105) 위에 게이트용 트렌치가 형성될 영역을 오픈시키는 마스크 패턴(미도시)을 형성한 후 그 마스크 패턴을 이온주입 배리어막으로 사용하여 반도체층(105)에 제 2 도전형의 불순물을 주입함으로써 희생 불순물 영역(115′)이 형성될 수 있다. 예를 들어, 상술한 도 2에서와 같은 방법으로 반도체층(105)에 제 2 도전형의 불순물을 주입함으로써, 희생 불순물 영역(115′)은 하부 영역의 폭이 후속 공정에서 생성될 트렌치의 폭보다 큰 벌브 형태로 형성될 수 있다.
다음에 도 21을 참조하면, 상술한 도 20에서 이온주입 배리어로 사용된 마스크 패턴을 식각 배리어막으로 사용하여 반도체층(105)을 일정 깊이만큼 식각함으로써 트렌치들(116)을 형성할 수 있다.
이때, 트렌치(116)의 깊이는 희생 불순물 영역(115′)의 깊이보다 작게 형성된다. 즉, 희생 불순물 영역(115′)은 트렌치(116)에 의해 완전히 제거되지 않고, 트렌치(116)의 하부 영역을 감쌀 수 있는 정도만 잔존하게 된다. 이처럼, 본 실시예에서는 트렌치(116)를 형성하기 전에 먼저 절연층 보호 영역(115)을 형성하기 위한 불순물들을 주입하여 희생 불순물 영역(115′)을 형성하고 동일한 마스크 패턴을 이용하여 희생 불순물 영역(115′)을 일정 깊이만큼만 식각함으로써, 트렌치(116)의 하부 영역에만 절연층 보호 영역(115)이 형성되도록 할 수 있다.
트렌치들(116)은 X 방향으로는 일정 간격 이격되게 배치되고, Y 방향으로는 수직 부분(107b) 및 수직 부분(107b)의 양측에 있는 채널 영역(110a′)과 소오스 영역(112″)을 가로지를 수 있는 길이로 연장되게 형성될 수 있다.
이러한 트렌치들(116)에 의해 채널 영역(110a′) 및 소오스 영역(112″)이 복수의 영역들로 분할됨으로써 복수의 채널 영역들(110a) 및 복수의 소오스 영역들(112)이 형성될 수 있다. 또한, 수직 부분(107b)도 트렌치들(116)에 의해 복수의 영역들로 분할될 수 있다. 트렌치들(116)에 의해 분할된 각각의 격벽 형태의 수직 부분(107b) 및 해당 수직 부분(107b)과 연결되는 채널 영역(110a)과 소오스 영역(112)이 전류의 이동 경로가 될 수 있다. 즉, 본 실시예의 전력 반도체 소자는 병렬 연결되는 복수의 전류 이동 경로들을 포함함으로써 한 번에 보다 많은 전류가 흐르도록 할 수 있다.
다음에 도 22를 참조하면, 트렌치들(116)의 바닥면 및 측면 상에 게이트 절연층(118)이 형성될 수 있다. 게이트 절연층(118)은 트렌치들(116)의 바깥 영역인 반도체층(105) 위에도 형성될 수 있다. 게이트 절연층(118)은 반도체층(105)을 산화시킨 산화물로 형성되거나 또는 반도체층(105) 상에 산화물 또는 질화물과 같은 절연물을 증착함으로써 형성될 수 있다.
이어서, 트렌치들(116)이 매립되도록 게이트 절연층(118) 위에 게이트 전극층들(120R, 120P)이 형성될 수 있다. 예를 들어, 게이트 전극층(120R, 120P)은 트렌치들(116)에 매립되도록 형성된 리세스 게이트들(120R) 및 리세스 게이트들(120R)을 연결하면서 채널 영역들(110a)을 덮도록 반도체층(105) 위에 평판 형태로 형성된 플레이트 게이트(120P)를 포함할 수 있다. 이에 따라, 플레이트 게이트(120P)과 리세스 게이트(120R)는 “∩” 형태와 같이 드리프트 영역의 수직 부분들(107b), 소오스 영역들(112) 및 채널 영역들(110a)의 3면(상면과 양측면)을 둘러싸는 구조가 될 수 있다. 게이트 전극층(120)은 폴리실리콘에 불순물이 주입됨으로써 형성되거나 또는 도전성 금속 또는 금속 실리사이드를 포함하도록 형성될 수 있다.
리세스 게이트들(120R)의 하부 영역(lower portion)은 제 2 도전형의 절연층 보호 영역(115)에 의해 감싸지게 형성됨으로써 리세스 게이트들(120R)의 코너 부분에 전계가 집중되어 해당 영역의 게이트 절연층(118)이 절연 파괴되는 것을 방지할 수 있다.
이어서, 플레이트 게이트(120P) 위에 층간 절연층(130)이 형성되고, 층간 절연층(130) 위에 소오스 전극층(140)이 형성될 수 있다. 예를 들어, 소오스 전극층(140)은 도전층, 예컨대 금속층을 포함할 수 있다.
본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 당해 기술분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.
100, 100a, 100b: 전력 반도체 소자
102: 드레인 영역
103, 105: 반도체층
107: 드리프트 영역
110: 웰 영역
111: 필라 영역
112: 소오스 영역
115: 절연층 보호 영역
118: 게이트 절연층
120: 게이트 전극층
130: 층간 절연층
140: 소오스 전극층
102: 드레인 영역
103, 105: 반도체층
107: 드리프트 영역
110: 웰 영역
111: 필라 영역
112: 소오스 영역
115: 절연층 보호 영역
118: 게이트 절연층
120: 게이트 전극층
130: 층간 절연층
140: 소오스 전극층
Claims (12)
- 제 1 도전형을 갖는 실리콘 카바이드(SiC)의 반도체층 위에 마스크 패턴을 형성하는 단계;
상기 마스크 패턴을 이온주입 배리어막으로 하여 상기 반도체층에 상기 제 1 도전형과 반대되는 제 2 도전형의 불순물들을 주입하여 희생 불순물 영역을 형성하는 단계;
상기 마스크 패턴을 식각 배리어막으로 하여 상기 희생 불순물 영역의 일부 영역을 식각하여 트렌치를 형성하는 단계; 및
상기 트렌치에 매립되는 게이트 전극층을 형성하는 단계를 포함하는 전력 반도체 소자 제조 방법. - 청구항 1에 있어서, 상기 희생 불순물 영역을 형성하는 단계는
상기 희생 불순물 영역에서 하부 영역의 폭을 상부 영역의 폭보다 넓게 형성하는 단계를 포함하는 것을 특징으로 하는 전력 반도체 소자 제조 방법. - 청구항 2에 있어서, 상기 희생 불순물 영역을 형성하는 단계는
상기 하부 영역의 폭을 상기 트렌치의 폭보다 넓게 형성하는 단계를 포함하는 것을 특징으로 하는 전력 반도체 소자 제조 방법. - 청구항 1에 있어서, 상기 트렌치를 형성하는 단계는
상기 희생 불순물 영역의 상부 영역은 제거되고 하부 영역은 잔존하도록 상기 희생 불순물 영역의 일부 영역을 식각하는 단계를 포함하는 것을 특징으로 하는 전력 반도체 소자 제조 방법. - 청구항 4에 있어서, 상기 트렌치를 형성하는 단계는
잔존하는 상기 희생 불순물 영역의 하부 영역이 상기 트렌치의 하부 영역을 감싸도록 상기 희생 불순물 영역의 일부 영역을 식각하는 단계를 포함하는 것을 특징으로 하는 전력 반도체 소자 제조 방법. - 청구항 1에 있어서, 상기 트렌치를 형성하는 단계는
상기 트렌치의 바닥면이 상기 희생 불순물 영역의 바닥면보다 낮은 깊이가 되도록 상기 희생 불순물 영역의 일부 영역을 식각하는 단계를 포함하는 것을 특징으로 하는 전력 반도체 소자 제조 방법. - 청구항 1에 있어서, 상기 게이트 전극층을 형성하는 단계는
상기 트렌치의 바닥면 및 측면 상에 게이트 절연층을 형성하는 단계; 및
상기 트렌치가 매립되도록 상기 게이트 절연층 위에 게이트 전극물질을 형성하는 단계를 포함하는 것을 특징으로 하는 전력 반도체 소자 제조 방법. - 제 1 도전형을 갖는 실리콘 카바이드(SiC)의 반도체층에 상기 제 1 도전형과 반대되는 제 2 도전형의 불순물들을 주입하여 희생 불순물 영역을 형성하는 단계; 및
상기 희생 불순물 영역에서 상부 영역은 제거되고 하부 영역은 잔존하도록 상기 희생 불순물 영역을 식각하여 트렌치를 형성하는 단계를 포함하는 전력 반도체 소자 제조 방법. - 청구항 8에 있어서, 상기 희생 불순물 영역을 형성하는 단계는
상기 반도체층의 표면으로부터 일정 깊이만큼 연장되게 상기 희생 불순물 영역이 형성되되, 상기 하부 영역의 폭이 상기 상부 영역의 폭보다 넓게 형성되도록 상기 제 2 도전형의 불순물들을 주입하는 단계를 포함하는 것을 특징으로 하는 전력 반도체 소자 제조 방법. - 청구항 8에 있어서, 상기 트렌치를 형성하는 단계는
상기 반도체층에 상기 제 2 도전형의 불순물들을 주입시 사용된 마스크 패턴을 식각 마스크로 사용하여 상기 희생 불순물 영역을 식각하는 단계를 포함하는 것을 특징으로 하는 전력 반도체 소자 제조 방법. - 청구항 8에 있어서, 상기 트렌치를 형성하는 단계는
상기 트렌치의 하부 영역이 상기 희생 불순물 영역의 하부 영역에 의해 감싸도록 상기 희생 불순물 영역을 식각하는 단계를 포함하는 것을 특징으로 하는 전력 반도체 소자 제조 방법. - 청구항 8에 있어서,
상기 트렌치의 바닥면 및 측면 상에 게이트 절연층을 형성하는 단계; 및
상기 트렌치가 매립되도록 상기 게이트 절연층 위에 게이트 전극물질을 형성하는 단계를 더 포함하는 것을 특징으로 하는 전력 반도체 소자 제조 방법.
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE102022205327.3A DE102022205327A1 (de) | 2021-07-08 | 2022-05-30 | Leistungshalbleitervorrichtung und Verfahren zu deren Herstellung |
| CN202210645131.XA CN115602700A (zh) | 2021-07-08 | 2022-06-09 | 功率半导体器件 |
| US17/837,547 US20230012361A1 (en) | 2021-07-08 | 2022-06-10 | Power semiconductor device |
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020210089773 | 2021-07-08 | ||
| KR20210089773 | 2021-07-08 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20230009265A true KR20230009265A (ko) | 2023-01-17 |
| KR102627999B1 KR102627999B1 (ko) | 2024-01-23 |
Family
ID=85111270
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020210180983A KR102627999B1 (ko) | 2021-07-08 | 2021-12-16 | 전력 반도체 소자 제조 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR102627999B1 (ko) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20100105329A (ko) * | 2009-03-17 | 2010-09-29 | 미쓰비시덴키 가부시키가이샤 | 전력용 반도체장치의 제조방법 |
| JP2018206923A (ja) * | 2017-06-02 | 2018-12-27 | 富士電機株式会社 | 絶縁ゲート型半導体装置及びその製造方法 |
-
2021
- 2021-12-16 KR KR1020210180983A patent/KR102627999B1/ko active IP Right Grant
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20100105329A (ko) * | 2009-03-17 | 2010-09-29 | 미쓰비시덴키 가부시키가이샤 | 전력용 반도체장치의 제조방법 |
| JP2018206923A (ja) * | 2017-06-02 | 2018-12-27 | 富士電機株式会社 | 絶縁ゲート型半導体装置及びその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR102627999B1 (ko) | 2024-01-23 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US20240222497A1 (en) | Power semiconductor device and method of fabricating the same | |
| US20220069084A1 (en) | Power semiconductor device and method of fabricating the same | |
| KR102572223B1 (ko) | 전력 반도체 소자 및 그 제조 방법 | |
| KR102369053B1 (ko) | 전력 반도체 소자 및 그 제조 방법 | |
| KR102627999B1 (ko) | 전력 반도체 소자 제조 방법 | |
| US20230012361A1 (en) | Power semiconductor device | |
| KR20230009268A (ko) | 전력 반도체 소자 및 그 제조 방법 | |
| KR102314771B1 (ko) | 전력 반도체 소자 및 그 제조 방법 | |
| KR20230009275A (ko) | 전력 반도체 소자 및 그 제조 방법 | |
| KR102309431B1 (ko) | 전력 반도체 소자 및 그 제조 방법 | |
| KR102334328B1 (ko) | 전력 반도체 소자 및 그 제조 방법 | |
| KR102314770B1 (ko) | 전력 반도체 소자 및 그 제조 방법 | |
| KR102308154B1 (ko) | 전력 반도체 소자 및 그 제조 방법 | |
| KR20230009264A (ko) | 전력 반도체 소자 및 그 제조 방법 | |
| KR102596320B1 (ko) | 전력 반도체 소자 및 그 제조 방법 | |
| KR102308153B1 (ko) | 전력 반도체 소자 및 그 제조 방법 | |
| KR102417147B1 (ko) | 전력 반도체 소자 및 그 제조 방법 | |
| KR102379156B1 (ko) | 전력 반도체 소자 및 그 제조 방법 | |
| KR102334327B1 (ko) | 전력 반도체 소자 및 그 제조 방법 | |
| KR102310148B1 (ko) | 전력 반도체 소자 및 그 제조 방법 | |
| KR102417148B1 (ko) | 전력 반도체 소자 및 그 제조방법 | |
| KR102417149B1 (ko) | 전력 반도체 소자 | |
| KR102417146B1 (ko) | 전력 반도체 소자 | |
| KR102315055B1 (ko) | 전력 반도체 소자 및 그 제조 방법 | |
| CN117878157B (zh) | 一种沟槽mosfet器件及沟槽mosfet器件阵列 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| E902 | Notification of reason for refusal | ||
| AMND | Amendment | ||
| E601 | Decision to refuse application | ||
| AMND | Amendment | ||
| X701 | Decision to grant (after re-examination) | ||
| GRNT | Written decision to grant |