KR20100105329A - 전력용 반도체장치의 제조방법 - Google Patents

전력용 반도체장치의 제조방법 Download PDF

Info

Publication number
KR20100105329A
KR20100105329A KR1020090106307A KR20090106307A KR20100105329A KR 20100105329 A KR20100105329 A KR 20100105329A KR 1020090106307 A KR1020090106307 A KR 1020090106307A KR 20090106307 A KR20090106307 A KR 20090106307A KR 20100105329 A KR20100105329 A KR 20100105329A
Authority
KR
South Korea
Prior art keywords
layer
forming
oxide film
region
semiconductor device
Prior art date
Application number
KR1020090106307A
Other languages
English (en)
Other versions
KR101125608B1 (ko
Inventor
아쓰시 나라자키
Original Assignee
미쓰비시덴키 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 미쓰비시덴키 가부시키가이샤 filed Critical 미쓰비시덴키 가부시키가이샤
Publication of KR20100105329A publication Critical patent/KR20100105329A/ko
Application granted granted Critical
Publication of KR101125608B1 publication Critical patent/KR101125608B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66234—Bipolar junction transistors [BJT]
    • H01L29/66325—Bipolar junction transistors [BJT] controlled by field-effect, e.g. insulated gate bipolar transistors [IGBT]
    • H01L29/66333—Vertical insulated gate bipolar transistors
    • H01L29/66348—Vertical insulated gate bipolar transistors with a recessed gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/66719—With a step of forming an insulating sidewall spacer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/66734—Vertical DMOS transistors, i.e. VDMOS transistors with a step of recessing the gate electrode, e.g. to form a trench gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT
    • H01L29/7396—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions
    • H01L29/7397—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions and a gate structure lying on a slanted or vertical surface or formed in a groove, e.g. trench gate IGBT

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

제1 층(2) 위에 복수의 개구부를 갖는 마스크층이 형성된다. 마스크층을 사용해서 불순물을 도입함으로써, 제1 층(25) 위에, 제1 도전형과 다른 제2 도전형을 갖는 제2 층(5)이 형성된다. 마스크층을 사용해서 불순물을 도입함으로써, 제2 층(5) 위에, 제1 도전형을 갖는 제3 층(7)이 형성된다. 적어도 마스크층을 포함하는 에칭 마스크를 사용해서 에칭을 행함으로써, 제2 층(5) 및 제3 층(7)을 관통해서 제1 층(2)에 이르는 트렌치(10)가 형성된다. 트렌치(10)의 측벽을 덮는 게이트 절연막(11)이 형성된다. 게이트 절연막(11) 위에, 트렌치(10)를 충전하는 트렌치 게이트(12)가 형성된다.
전력용 반도체장치, 트렌치, 트렌치 게이트, 마스크층

Description

전력용 반도체장치의 제조방법{METHOD OF MANUFACTURING POWER SEMICONDUCTOR DEVICE}
본 발명은, 전력용 반도체장치의 제조방법에 관한 것으로서, 특히 트렌치 게이트를 갖는 전력용 반도체장치의 제조방법에 관한 것이다.
전력용 반도체장치에는, 대용량의 전력을 제어하기 위한 무접점의 스위치로서 사용되는 것이 있다. 이러한 대용량의 장치는, 예를 들면, 에너지 절약화가 진행되는 에어컨, 냉장고, 세탁기 등의 가전제품의 인버터 회로에 응용되거나, 신간센이나 지하철 등의 전차의 모터 제어에 응용되고 있다. 더구나, 최근에는 지구환경을 생각하여, 전력용 반도체장치는, 전기 모터와 엔진을 병용해서 달리는 하이브리드 카의 인버터·컨버터 제어용에 응용되거나, 태양광 발전 또는 풍력 발전용의 컨버터 용도에 응용되고 있다. 이와 같이 전력용 반도체장치의 응용 분야는 넓어져 왔다.
또한, 전력용 반도체장치에는, 소용량의 전력을 제어하는 위한 것도 있다. 이러한 장치로서는, 예를 들면 소용량용의 파워 MOSFET(Metal-Oxide-Semiconductor Field-Effect Transistor)이 있다. 이러한 MOSFET은, 유니폴라 디바이스이기 때문에 고속 스위칭에 적합하여, 예를 들면 휴대전화나 게임 기기에 이용되고 있다. 또한, 특히 저내압형의 파워 MOSFET에 있어서는, 패턴 미세화에 따른 채널 폭의 확장과 고전류밀도화에 의해, 통전시의 드레인-소스간 저항(온 저항)을 저감할 수 있다.
그러나, 패턴 미세화에는 한계가 있기 때문에, 저내압형의 파워 MOSFET의 온 저항을 더욱 저감하기 위해, 트렌치 게이트 구조가 사용되는 일이 있다. 이와 같이 트렌치 게이트를 갖는 파워 MOSFET 및 그 제조방법은, 예를 들면 일본국 특개평 09-246550호 공보의 도 14∼도 31에 도시되어 있다.
또한, 트렌치 게이트는, MOSFET 뿐만 아니라, IGBT(Insulated Gate Bipolar Transistor)에도 이용되고 있다. 이러한 IGBT는, 예를 들면 일본국 특개 2007-311627호 공보에 개시되어 있다.
전력용 반도체장치는, 성능의 향상과 아울러, 칩 코스트의 저감이 요구되고 있다. 칩 코스트의 저감에는, 칩 사이즈의 축소가 유효하다. 그렇지만, 휴대전화나 모바일 툴 용도에 있어서 니즈가 높고 큰 마켓을 갖는 1A 이하의 소용량용의 반도체장치에 있어서는, 칩 사이즈가 거의 하한에 도달하여 버려, 칩 사이즈를 더욱 축소하는 것은 곤란하게 되고 있다. 따라서, 칩 코스트를 저감하기 위해서는 칩 사이즈의 축소 이외의 방책이 요구되고 있으며, 이 방법의 한가지로서 제조방법의 간소화가 요구되고 있다.
본 발명은, 상기 과제를 감안하여 이루어진 것으로, 그 목적은, 트렌치 게이트를 갖는 전력용 반도체장치의 보다 간소한 제조방법을 제공하는 것이다.
본 발명의 전력용 반도체장치의 제조방법은, 이하의 공정을 갖는다.
한쪽 주면 및 다른 쪽 주면을 갖고, 또한 한쪽 주면측에 배치된 제1도전형을 갖는 제1 층을 포함하는 반도체 기판이 준비된다. 제1 층 위에 복수의 개구부를 갖는 마스크층이 형성된다. 마스크층을 사용해서 불순물을 도입함으로써, 제1 층 위에, 제1도전형과 다른 제2도전형을 갖는 제2 층이 형성된다. 마스크층을 사용해서 불순물을 도입함으로써, 제2 층 위에, 제1도전형을 갖는 제3 층이 형성된다. 적어도 마스크층을 포함하는 에칭 마스크를 사용해서 에칭을 행함으로써, 제2 및 제3 층을 관통해서 제1 층에 이르는 트렌치가 형성된다. 트렌치의 측벽을 덮는 게이트 절연막이 형성된다. 게이트 절연막 위에, 트렌치를 충전하는 트렌치 게이트가 형성된다.
본 발명의 전력용 반도체장치의 제조방법에 따르면, 제2 층과, 제3 층과, 트렌치의 각각을 형성할 때에, 마스크층을 공통으로 이용할 수 있다. 이에 따라, 트렌치 게이트를 갖는 전력용 반도체장치를 보다 간소한 제조방법에 의해 얻을 수 있다.
본 발명의 상기 및 다른 목적, 특징, 국면 및 이점은, 첨부도면과 관련되어서 이해되는 본 발명에 관한 다음의 상세한 설명으로부터 명확해질 것이다.
이하, 본 발명의 일 실시예에 대해 도면에 근거하여 설명한다.
(실시예 1)
도 1을 참조하여, 본 실시예의 전력용 반도체장치 D1은, 트렌치 게이트 구조를 갖는 n채널형 파워 MOSFET다. 이 전력용 반도체장치 D1은, n+층(1)과, n층(2)과, p 베이스 영역(5)과, p+ 콘택 영역(6)(고농도 영역)과, n+ 소스 영역(7)과, 게이트 산화막(11)과, 트렌치 게이트(12)와, 산화막(13, 14)과, 소스 전극(17)과, 드레인 전극(18)을 갖는다.
n+층(1), n층(2) 및 n+ 소스 영역(7)은, n형(제1 도전형) 반도체로부터 이루어진다. 또한, n+층(1) 및 n+ 소스 영역(7)의 각각은, n층(2)의 불순물 농도에 비해 높은 불순물 농도를 갖는다. p 베이스 영역(5) 및 p+ 콘택 영역(6)은, p형(제1 도전형과 다른 제2 도전형) 반도체로 이루어진다. 소스 전극(17)은, 산화막 14를 관통하도록 형성된 소스 콘택(16)에 있어서, p+ 콘택 영역(6) 및 n+ 소스 영역(7)의 각각에 접하도록 설치되어 있다. 드레인 전극(18)은 n+층(1)의 이면(도 1에 있어서의 하면) 위에 설치되어 있다.
다음에, 전력용 반도체장치 D1의 제조방법에 관해 설명한다.
도 4를 참조하여, 우선, 상면(한쪽 주면) 및 이면(다른쪽 주면)을 갖는 웨이퍼 WF1(반도체 기판)이 준비된다(도 2: 스텝 S11). 웨이퍼 WF1은, n+층(1)과, n층(2)(제1 층)을 갖는다. n+층(1)은, 고농도의 n형(제1 도전형) 반도체로 이루어진다. n층(2)은, n+층(1)의 농도에 비해 낮은 농도를 갖는 n형 반도체로 이루어진다. n층(2)은, 웨이퍼 WF1의 상면측에 배치되어 있다. 예를 들면 웨이퍼 WF1은, n+층(1)으로서의 실리콘 기판 위에, 실리콘의 에피택셜 성장을 행함으로써 형성되어 있다.
다음에, 마스크층으로서, 복수의 개구부를 갖는 산화막(3)(도 8)이 형성된다(도 2: 스텝 S12). 구체적으로는, 이하의 공정이 행해진다.
도 5를 참조하여, n층(2) 위에 산화막(3)이 형성된다. 산화막(3)의 막두께는, 예를 들면 0.5㎛이다.
도 6을 참조하여, 산화막(3) 위에 사진제판법에 의해 제1 레지스트 패턴 R11이 형성된다. 제1 레지스트 패턴 R11은 복수의 개구부를 갖는다. 이 복수의 개구부는, 1의 방향(도 6의 횡방향)에 있어서 셀 사이즈 CS1과 같은 주기(1의 주기)로 설치되고, 또한 각 개구부는 상기 1의 방향에 있어서 개구 폭 OW1을 갖는다. 예를 들면, 셀 사이즈 CS1은 5㎛이며, 개구 폭 OW1은 2㎛이다.
도 7 및 도 8을 참조하여, 제1 레지스트 패턴 R11을 마스크로 하여 산화막(3)이 에칭된다. 다음에, 제1 레지스트 패턴 R11이 제거된다.
상기한 도 5∼도 8의 공정이 의해 산화막(3)으로 이루어진 마스크층이 형성된다. 따라서, 마스크층의 패턴은, 제1 레지스트 패턴 R11의 패턴에 대응하고 있다.
도 9를 참조하여, 다음에, 산화막(3)으로 이루어진 마스크층을 사용하여, p형(제2 도전형)의 도전형을 부여하기 위한 불순물로서 붕소(B) 이온이 주입된다.
도 10을 참조하여, 주입된 붕소가 드라이브인에 의해 확산된다. 이에 따라, n층(2) 위이며, 또한 평면에서 볼 때 산화막(3)의 개구부 및 그 근방의 위치에, p 베이스 영역(5)(제2 층)이 형성된다(도 2: 스텝 S13).
이 p 베이스 영역(5)의 형성시에, n층(2) 위이며, 또한 산화막(3)에 덮인 영역에, 산화막(3)의 복수의 개구부 중 서로 인접하는 한쌍의 개구부의 각각으로부터 붕소가 확산된다. 이에 따라, n층(2) 위이며, 또한 평면에서 볼 때 서로 인접하는 p 베이스 영역(5)의 사이의 영역에, p+ 콘택영역(6)이 형성된다. p+ 콘택 영역(6)은, p 베이스 영역(5)과 달리, 드라이브인에 있어서 양측(도 10의 좌우측)으로부터 붕소의 확산을 받는 영역(이중 확산영역)이다. 이 때문에, 표면측(도 10의 상면측)에 있어서, p+ 콘택 영역(6)(고농도 영역)의 붕소 농도(불순물 농도)는, p 베이스 영역(5)(제2 층)의 붕소 농도에 비해 높아진다.
예를 들면, p 베이스 영역(5)의 표면 농도는 1×1017∼5×1017cm-3이며, 확산 깊이 DD는 3㎛이다. 또한, p+ 콘택 영역(6)의 확산 깊이는, 예를 들면 2㎛이다.
도 11을 참조하여, 다음에, 산화막(3)으로 이루어진 마스크층을 사용하여, n형의 도전형을 부여하기 위한 불순물로서 비소(As) 이온이 주입된다.
도 12를 참조하여, 주입된 비소가 드라이브인에 의해 확산된다. 이에 따라, p 베이스 영역(5) 위이며, 또한 평면에서 볼 때 산화막(3)의 개구부 및 그 근방의 위치에, n+ 소스 영역(7)(제3 층)이 형성된다(도 2: 스텝 S14). 예를 들면, n+ 소스 영역(7)의 표면 농도는 1×1019∼1×1020cm-3이며, 확산 깊이는 0.5㎛이다.
다음에, 트렌치 게이트(12)(도 1)가 형성된다(도 2: 스텝 S15). 구체적으로는, 이하의 공정이 행해진다.
도 13 및 도 14를 참조하여, 우선 CVD(Chemical Vapor Deposition)법에 의해
상면 전체 위에 산화막(8)이 형성된다. 다음에, 산화막(8)이 이방성 드라이에칭에 의해 에치백된다. 이에 따라, 산화막(8) 중 산화막(3)의 측벽 위의 부분이 선택적으로 남겨짐으로써, 측벽 산화막(9)(측벽막)이 형성된다(도 3: 스텝 S15a). 측벽 산화막(9)은 산화막 3의 개구부를, 테두리를 붙이는 것에 의해 좁히고 있다. 측벽 산화막(9)에 의해 좁혀진 개구부의 폭은, 예를 들면 1㎛이다.
도 15 및 도 16을 참조하여, 산화막 3 및 측벽 산화막(9)으로 이루어진 에칭 마스크를 사용하여, n+ 소스 영역(7) 및 p 베이스 영역(5)을 관통해서 n층(2)에 이르는 트렌치(10)가 형성된다(도 3: 스텝 S15b). 트렌치(10)의 깊이는, 예를 들면 3.5㎛이다.
다음에, 산화막(3) 및 측벽 산화막(9)이 제거된다.
도 17을 참조하여, 전체면에 게이트 산화막(11)이 퇴적된다. 이에 따라, 트렌치(10)의 측벽을 덮는 게이트 산화막(11)이 형성된다(도 3: 스텝 S15c). 게이트 산화막(11)의 막두께는, 예를 들면 0 .1㎛이다.
도 18을 참조하여, 도전성의 폴리실리콘 막이 전체면에 퇴적되고, 이어서 이 폴리실리콘 막이 에치백된다. 이에 따라, 트렌치(10)의 내부에만 폴리실리콘 막이 남겨짐으로써, 게이트 산화막(11) 위에, 트렌치(10)를 충전하는 트렌치 게이트(12)가 형성된다(도 3: 스텝 S15d.
도 19를 참조하여, 트렌치 게이트(12)를 절연하기 위해서, 산화막 13이 형성되고, 다시 상면 전체에 게이트 전극을 절연하기 위한 산화막 14가 형성된다. 산화막 14의 막두께는, 예를 들면 1㎛이다.
도 20 및 도 21을 참조하여, 산화막 14 위에 사진제판법에 의해 제2 레지스트 패턴 R12가 형성된다. 제2 레지스트 패턴 R12는, 소스 콘택(16)(도 1)에 대응하는 개구부를 갖는다.
다음에, 제2 레지스트 패턴 R12를 마스크로서 사용해서 산화막 14를 에칭함으로써, 소스 콘택(16)이 형성된다. 소스 콘택(16)의 폭은, 예를 들면 2.5㎛이다.
도 22를 참조하여, 소스 전극(17)이 형성된다(도 2: 스텝 S16). 소스 전극(17)의 재료는, 예를 들면 알루미늄 또는 알루미늄 실리콘이다. 소스 전극(17)의 막두께는 임의로 설정할 수 있다. 더욱 구체적으로는, 예를 들면, 소스 전극(17)의 재료는 실리콘이 1% 첨가된 알루미늄이고, 소스 전극(17)의 막두께는 3.62㎛이다.
다시 도 1을 참조하여, n+층(1)의 이면(도 1에 있어서의 하면) 위에 드레인 전극(18)이 형성된다(도 2: 스텝 S17). 이에 따라, 전력용 반도체장치 D1이 얻어진다 있다.
이때, 상기에 있어서는 설명되어 있지 않지만, 웨이퍼의 세정공정, 붕소 주입시의 마스크 산화 형성공정, 트렌치 게이트에의 전기적 접속을 위한 게이트 전극의 형성공정, 소스 전극의 형성후의 오버코팅막의 형성 공정, 배리어메탈의 형성공정, 및 반도체 기판의 이면 연삭공정이 행하여져도 된다..
다음에, 비교예의 전력용 반도체장치 DZ(도 47)의 제조방법에 관해 설명한다.
도 28을 참조하여, n+층(101) 및 n층(102)을 갖는 웨이퍼가 준비된다(도 23: 스텝 S91). 이 웨이퍼는, 웨이퍼 WF1(도 4)과 동일하다.
다음에, p 베이스 영역(103)(도 47)이 형성된다(도 23: 스텝 S92). 구체적으로는, 이하의 공정이 행하여진다.
도 29 및 도 30을 참조하여, 우선 트랜지스터가 형성되는 영역을 노출하고, 그 이외의 영역(종단영역)을 덮는 레지스트 패턴(미도시)이, 사진제판에 의해 형성된다(도 24: 스텝 S92a). 이 레지스트 패턴으로 이루어진 마스크층을 사용해서 붕소(B) 이온이 주입된다(도 24: 스텝 S92b). 이 레지스트 패턴이 제거된 후, 주입된 붕소가 드라이브인에 의해 확산된다(도 24: 스텝 S92c). 이에 따라, n층(102) 위에 p 베이스 영역(103)이 형성된다.
다음에, n+ 소스 영역(105)(도 47)이 형성된다(도 23: 스텝 S93). 구체적으로는, 이하의 공정이 행하여진다.
도 31∼도 33을 참조하여, p 베이스 영역(103) 위에 레지스트 패턴 R91이 사진제판법에 의해 형성된다(도 25: 스텝 S93a). 레지스트 패턴 R91로 이루어진 마스크층을 사용하고, 비소(as) 이온이 주입된다(도 25: 스텝 S93b). 레지스트 패턴 R91이 제거된 후, 주입된 비소가 드라이브인에 의해 확산된다(도 25: 스텝 S93c). 이에 따라, n+ 소스 영역(105)이 형성된다.
다음에, p+ 콘택 영역(107)(도 47)이 형성된다(도 23: 스텝 S94).
구체적으로는, 이하의 공정이 행하여진다.
도 34∼도 36을 참조하여, n+ 소스 영역(105) 위에 레지스트 패턴 R92이 사진제판법에 의해 형성된다(도 26: 스텝 S94a). 레지스트 패턴 R92로 이루어진 마스크층을 사용하고, 붕소(B) 이온이 주입된다(도 26: 스텝 S94b). 레지스트 패턴 R92가 제거된 후, 주입된 붕소가 드라이브인에 의해 확산된다(도 26: 스텝 S94c). 이에 따라, p+ 콘택 영역(107)이 형성된다.
다음에, 트렌치 게이트(111)(도 47)가 형성된다(도 23: 스텝 S95). 구체적으로는, 이하의 공정이 행하여진다. .
도 37∼도 42를 참조하여, 상면 전방면을 덮는 산화막(108)이 형성된다(도 27: 스텝 S95a). 산화막(108) 위에 레지스트 패턴 R93이 사진제판법에 의해 형성된 다(도 27: 스텝 S95b). 레지스트 패턴 R93을 마스크로서 사용해서 산화막(108)이 에칭된다(도 27: 스텝 S95c). 이 에칭에 의해 산화막(108)이 패터닝된다. 다음에, 이 패터닝된 산화막(108)을 에칭 마스크로 사용해서 실리콘 에칭이 행해짐으로써, 트렌치(109)가 형성된다(도 27: 스텝 S95d). 산화막(108)이 제거된 후, 게이트 산화막(110)이 형성된다(도 27: 스텝 S95e). 다음에, 도전성의 폴리실리콘 막이 전체면에 퇴적되고, 이어서 이 폴리실리콘 막이 에치백된다. 이에 따라, 트렌치(109)의 내부에만 폴리실리콘 막이 남겨짐으로써, 게이트 산화막(110) 위에, 트렌치(109)를 충전하는 트렌치 게이트(111)가 형성된다(도 27: 스텝 S95f).
다음에, 소스 전극(116)(도 47)이 형성된다(도 23: 스텝 S96). 구체적으로는, 이하의 공정이 행하여진다.
도 43∼도 46을 참조하여, 상면 전체에 산화막(113)이 형성된다. 산화막(113) 위에 소스 콘택(115)(도 47)에 대응하는 개구부를 갖는 레지스트 패턴 R94가 사진제판법에 의해 형성된다. 다음에, 레지스트 패턴 R94을 마스크로서 사용해서 산화막(113)을 에칭함으로써, 소스 콘택(115)이 형성된다. 다음에, 소스 전극(116)이 형성된다.
도 47을 참조하여, n+층(101)의 이면(도 47에 있어서의 하면) 위에 드레인 전극(117)이 형성된다(도 23: 스텝 S97). 이에 따라, 비교예의 전력용 반도체장치 DZ가 얻어진다.
상기 비교예에 있어서는, 스텝 S92a(도 24)에 대응하는 사진제판과, 레지스 트 패턴 R91∼R94에 대응하는 사진제판의, 합계 5회의 사진제판공정이 적어도 행해진다. 이에 대하여, 본 실시예에 따르면, 제1레지스트 패턴 R11(도 6) 및 제2레지스트 패턴 R12(도 20)에 대응하는 2회의 사진제판공정이 행해지면 된다. 즉, 본 실시예에 따르면 사진제판공정의 회수를 3회분 만큼 적게 할 수 있으므로, 전력용 반도체장치의 제조방법이 간소화된다.
또한, 상기 비교예에 있어서는, 레지스트 패턴 R91∼R93의 사이에서의 중첩 오차를 충분히 낮게 하기 위해, 고정밀도의 사진제판을 행할 필요가 있다. 이에 대하여, 본 실시예에 따르면, 제1레지스트 패턴 R11에 의해 형성된 패턴에 근거하여 p+ 콘택 영역(6), n+ 소스 영역(7) 및 트렌치(10)를 형성하는 공정이 셀프얼라인으로 행하여진다. 따라서, 본 실시예에 따르면, 사진제판공정에 있어서 고정밀도의 중첩을 행할 필요가 없기 때문에, 전력용 반도체장치의 제조방법이 간소화된다.
또한, 상기 비교예에 있어서는, p+ 콘택 영역(107)을 형성하기 위한 독립된 공정(도 23: 스텝 S94)이 필요하다. 이에 대하여, 본 실시예에 따르면, p 베이스 영역(5)을 형성하는 공정(도 2: 스텝 S13)에 부수되어 p+ 콘택 영역(6)이 형성되므로, 전력용 반도체장치의 제조방법이 간소화된다.
이때, 본 실시예에 있어서는 스텝 S15a(도 3)에 대응해서 측벽 산화막(9)(도 14)이 형성되었지만, 제조방법을 더욱 간소화하기 위해 측벽 산화막(9)의 형성이 생략되어도 된다. 이 경우, 에칭 마스크는 측벽 산화막(9)(도 14)을 포함하지 않으므로, 이 에칭 마스크에 의해 형성되는 트렌치(10V)(도 48)는, 트렌치(10)(도 15) 에 비해서 폭이 넓어진다.
또한, 본 실시예의 전력용 반도체장치 D1(도 1)은 p+ 콘택 영역(6)을 갖는다. p+ 콘택 영역(6)에 p형을 부여하기 위한 붕소 농도는, 표면측(도 10의 상면측)에 있어서 p 베이스 영역(5)의 붕소 농도보다도 높다. 이와 같이 높은 붕소 농도를 갖는 p+ 콘택 영역(6)의 표면측의 부분이 소스 전극(17)(도 1)과 접촉함으로써, 소스 전극(17)을 더욱 더 오믹하게 접속할 수 있다. 이 p+ 콘택 영역(6)을 더욱 확실하게 형성하기 위한 설계 치수 규정에 대해서, 이하에서 설명한다.
도 49를 참조하여, 본 실시예의 전력용 반도체장치 D1의 변형예인 전력용 반도체장치 D1V는, 본 실시예의 셀 사이즈 CS1(도 6) 대신에, 셀 사이즈 CSm을 갖는다. 셀 사이즈 CSm은, p 베이스 영역(5)의 확산 깊이의 0.8배의 2배, 즉 p 베이스 영역(5)의 확산 깊이의 1.6배와, 개구 폭 OW1(도 6)의 합과 같다. 예를 들면, 개구 폭 OW1이 3㎛이며, p 베이스 영역(5)의 확산 깊이가 3㎛일 경우, 셀 사이즈 CSm은 약 8㎛이 된다.
상기한 셀 사이즈 CSm에 따르면, 인접하는 p 베이스 영역(5)이 접점 E6에서 접하고, 또한 p+ 콘택 영역(6)(도 1)이 형성되지 않는다. 따라서, 셀 사이즈 CS1을 셀 사이즈 CSm보다도 작게 함으로써, p+ 콘택 영역(6)이 더 확실하게 형성된다.
(실시예 2)
도 50을 참조하여, 본 실시예의 전력용 반도체장치 D11은, 트렌치 게이트 구조를 갖는 IGBT로서, 전력용 반도체장치 D1(도 1)에 있어서의 드레인 전극(18)과 n+층(1) 사이에 p+ 반도체 영역(63)을 갖는다. p+ 반도체 영역(63)은, p형을 갖고, IGBT의 콜렉터층으로서 설치되어 있다. 또한, 소스 전극(17), 드레인 전극(18) 및 n+ 소스 영역(7)의 각각은, 본 실시예에 있어서는, 에미터 전극, 콜렉터 전극 및 n+ 에미터 영역으로서 기능하는 것이다.
이때, 상기 이외의 구성에 대해서는, 전술한 실시예 1의 구성과 거의 동일하기 때문에, 동일 또는 대응하는 요소에 대해서 동일한 부호를 붙이고, 그것의 설명을 반복하지 않는다.
이 전력용 반도체장치 D11은, 전술한 실시예 1의 제조방법에 대하여, 드레인 전극(18)을 형성하기 전에 웨이퍼 WF1(도 4)의 이면(다른쪽 주면) 위에 p+ 반도체 영역(63)을 형성하는 공정을 부가함으로써 얻어진다.
또는, 전력용 반도체장치 D11은, 전술한 실시예 1의 제조방법에 있어서, 웨이퍼 WF1(도 4) 대신에, p+ 반도체 영역(63)과, n+층(1)과, n층(2)이 순차적으로 적층된 웨이퍼(반도체 기판)를 사용함으로써도 얻어진다. 즉, 전력용 반도체장치 D11은, 웨이퍼 WF1(도 4) 대신에, 상면(한쪽 주면)측에 n층(2)이 배치되고, 이면(다른 쪽 주면)측에 p+ 반도체 영역(63)이 배치되고, n층(2)과 p+ 반도체 영역(63) 사이에 n+층(1)이 배치된 웨이퍼를 사용함으로써도 얻어진다. 이와 같은 웨이퍼는, 예를 들면 p+ 반도체 영역(63)으로서의 실리콘 기판 위에 있어서 실리콘의 에피택셜 성장에 의해 n+층(1) 및 n층(2)을 형성함으로써 얻어진다.
본 실시예에 따르면, 전력용 반도체장치가 IGBT인 경우에, 실시예 1과 동일한 효과가 얻어진다.
(실시예 3)
도 51을 참조하여, 본 실시예의 전력용 반도체장치 D2는, 트렌치 게이트 구조를 갖는 캐리어 축적형 IGBT이다. 이 전력용 반도체장치 D2는, p+ 반도체 영역(31)과, n+층(32)과, n층(33)과, n+ 캐리어 축적층(36)과, p 베이스 영역(37)과, p+ 콘택 영역(38)(고농도 영역)과, n+ 에미터 영역(39)과, 게이트 산화막(43)(게이트 절연막)과, 트렌치 게이트(44)와, 산화막(45, 46)과, 에미터 전극(49)과, 콜렉터 전극(50)을 갖는다.
n+층(32), n층(33), n+ 캐리어 축적층(36) 및 n+ 에미터 영역(39)은, n형(제1 도전형) 반도체로 이루어진다. 또한, n+층(32), n+ 캐리어 축적층(36) 및 n+ 에미터 영역(39)의 각각은, n층(33)의 불순물 농도에 비해 높은 불순물 농도를 갖는다.
p 베이스 영역(37) 및 p+ 콘택 영역(38)은, p형(제1 도전형과 다른 제2 도전형) 반도체로 이루어진다. p+ 콘택 영역(38)의 불순물 농도는, 상면측(에미터 전극(49)을 향하는 측)에 있어서, p 베이스 영역(37)의 불순물 농도보다도 높다.
에미터 전극(49)은, 산화막(46)을 관통하도록 형성된 에미터 콘택(48)에 있어서, p+ 콘택 영역(38) 및 n+ 에미터 영역(39)의 각각과 접하도록 설치되어 있다. 콜렉터 전극(50)은 p+ 반도체 영역(31)의 이면(도 51에 있어서의 하면) 위에 설치되어 있다.
다음에, 전력용 반도체장치 D2의 제조방법에 관해 설명한다.
도 54를 참조하여, 우선, 상면(한쪽 주면) 및 이면(다른쪽 주면)을 갖는 웨이퍼 WF2(반도체 기판)가 준비된다(도 52: 스텝 S21). 웨이퍼 WF2은, p+ 반도체 영역(31)과, n+층(32)과, n층(33)(제1 층)을 갖는다. p+ 반도체 영역(31)은, 고농도의 p형 반도체로 이루어진다. n층(33)은, n+ 층(32)의 농도에 비해서 낮은 농도를 갖는 n형 반도체로 이루어진다. n층(33) 및 p+ 반도체 영역(31)의 각각은, 웨이퍼 WF2의 상면측 및 하면측에 배치되어 있다. 예를 들면, 웨이퍼 WF는, p+ 반도체 영역(31)으로서의 실리콘 기판 위에 있어서의 실리콘의 에피택셜 성장에 의해 형성되어 있다.
다음에, 마스크층으로서, 복수의 개구부를 갖는 산화막(34)(도 57)이 형성된다(도 52: 스텝 S22). 구체적으로는, 이하의 공정이 행하여진다.
도 55를 참조하여, n층(33) 위에 산화막(34)이 형성된다. 산화막(34)의 막두께는, 예를 들면 0.5㎛이다.
도 56을 참조하여, 산화막(34) 위에 사진제판법에 의해 제1레지스트 패턴 R21이 형성된다. 제1레지스트 패턴 R21은 복수의 개구부를 갖는다. 이 복수의 개구부는, 1의 방향(도 56의 횡방향)에 있어서 셀 사이즈 CS2과 같은 주기(1의 주기)로 설치되고, 또한 각 개구부는 상기 1의 방향에 있어서 개구 폭 OW2을 갖는다. 예를 들면, 셀 사이즈 CS2은 10㎛이며, 개구 폭 OW2은 2㎛이다. 또한, 제1레지스트 패턴 R21의 막두께는, 예를 들면 1㎛이다.
도 57을 참조하여, 제1레지스트 패턴 R21을 마스크로 하여 산화막(34)이 에칭된다.
상기한 도 55∼도 57의 공정에 의해, 산화막(34)을 포함하는 마스크층이 형성된다. 따라서, 마스크층의 패턴은, 제1레지스트 패턴 R21의 패턴에 대응하고 있다.
다음에, n+ 캐리어 축적층(36)이 형성된다(도 52: 스텝 S23). 구체적으로는, 이하의 공정이 행하여진다.
도 58을 참조하여, 산화막(34)을 포함하는 마스크층을 사용하여, n형의 도전형을 부여하기 위한 불순물로서 인(P) 이온이 주입된다(도 53: 스텝 S23a). 이 이 온주입에 있어서의 가속 에너지는, 예를 들면 150keV이다. 다음에, 제1레지스트 패턴 R21이 제거된다.
도 59 및 도 60을 참조하여, 주입된 인으로 이루어진 불순물 IP가, 드라이브인에 의해 확산된다(도 53: 스텝 S23b).
상기한 도 58∼도 60의 공정에 의해 n층(33) 위에 n+ 캐리어 축적층(36)이 형성된다. 예를 들면, n+ 캐리어 축적층(36)의 표면 농도는 1×1015cm-3이며, 확산 깊이 DD는 5㎛이다.
도 61을 참조하여, 다음에, 산화막(34)으로 이루어진 마스크층을 사용하여, p형의 도전형을 부여하기 위한 불순물로서 붕소(B) 이온이 주입된다.
도 62를 참조하여, 주입된 붕소가 드라이브인에 의해 확산된다. 이에 따라, n+ 캐리어 축적층(36)을 개재한 n층(33) 위이며, 또한 평면에서 볼 때 산화막(34)의 개구부 및 그 근방의 위치에, p 베이스 영역(37)(제2 층)이 형성된다(도 52: 스텝 S24).
이 p 베이스 영역(37)의 형성시에, n+ 캐리어 축적층(36)을 개재한 n층(33) 위이며, 또한 산화막(34)에 덮인 영역에, 산화막(34)의 복수의 개구부 중 서로 인접하는 한쌍의 개구부의 각각으로부터 붕소가 확산된다. 이에 따라, n+ 캐리어 축적층(36)을 개재한 n층(33) 위이며, 또한 평면에서 볼 때 서로 인접하는 p 베이스 영 역(37) 사이의 영역에, p+ 콘택 영역(38)이 형성된다. p+ 콘택 영역(38)은, p 베이스 영역(37)과 달리, 드라이브인에 있어서 양측(도 62의 좌우측)으로부터 붕소의 확산을 받는 영역(이중 확산영역)이다. 이 때문에, 표면측(도 62의 상면측)에 있어서, p+ 콘택 영역(38)(고농도 영역)의 붕소 농도(불순물 농도)는, p 베이스 영역(37)(제2 층)의 붕소 농도에 비해 높아진다.
예를 들면, p 베이스 영역(37)의 표면 농도는 1×1017∼5×1017cm-3이며, 확산 깊이는 3㎛이다. 또한, p+ 콘택 영역(38)의 확산 깊이는, 예를 들면 2㎛이다.
도 63을 참조하여, 다음에, 산화막(34)으로 이루어진 마스크층을 사용하여, n형의 도전형을 부여하기 위한 불순물로서 비소(As) 이온이 주입된다.
도 64를 참조하여, 주입된 비소가 드라이브인에 의해 확산된다. 이에 따라, p 베이스 영역(37) 위이며, 평면에서 볼 때 산화막(34)의 개구부 및 그 근방의 위치에, n+ 에미터 영역(39)(제3 층)이 형성된다(도 52: 스텝 S29). 예를 들면, n+ 에미터 영역(39)의 표면 농도는 1×1019∼1×1020cm-3이며, 확산 깊이는 0.5㎛이다.
다음에, 트렌치 게이트(44)가 형성된다(도 52: 스텝 S26). 구체적으로는, 실시예 1의 스텝 S15a∼S15d(도 3)와 마차가지로, 이하의 공정이 행하여진다.
도 65 및 도 66을 참조하여, 우선 CVD법에 의해 상면 전체 위에 산화막(40)이 형성된다. 다음에, 산화막(40)이 이방성 드라이에칭에 의해 에치백된다. 이에 따라, 산화막 40 중 산화막 34의 측벽 위의 부분이 선택적으로 남겨짐으로써, 측벽 산화막(41)(측벽막)이 형성된다(도 3: 스텝 S15a). 측벽 산화막(41)은 산화막 34의 개구부를, 테두리를 붙이는 것에 의해 좁히고 있다. 측벽 산화막(41)에 의해 좁혀진 개구부의 폭은, 예를 들면 1㎛이다.
도 67 및 도 68을 참조하여, 산화막(34) 및 측벽 산화막(41)으로 이루어진 에칭 마스크를 사용하여, n+ 에미터 영역(39), p 베이스 영역(37) 및 n+ 캐리어 축적층(36)을 관통해서 n층(33)에 이르는 트렌치(42)가 형성된다(도 3: 스텝 S15b). 트랜치(42)의 깊이는, 예를 들면 6㎛이다.
다음에, 산화막(34) 및 측벽 산화막(41)이 제거된다.
도 69를 참조하여, 전체면에 게이트 산화막(43)이 퇴적된다. 이에 따라, 트렌지(42)의 측벽을 덮는 게이트 산화막(43)이 형성된다(도 3: 스텝 S15c). 게이트 산화막(43)의 막두께는, 예를 들면 0 .1㎛이다.
도 70을 참조하여, 도전성의 폴리실리콘 막이 전체면에 퇴적되고, 이어서 이 폴리실리콘 막이 에치백된다. 이에 따라, 트렌치(42)의 내부에만 폴리실리콘 막이 남겨짐으로써, 게이트 산화막(43) 위에, 트렌치(42)를 충전하는 트렌치 게이트(44)가 형성된다(도 3: 스텝 S15d).
도 71을 참조하여, 트렌치 게이트(44)를 절연하기 위해, 산화막 13이 형성되고, 상면 전체에 게이트 전극을 절연하기 위한 산화막 46이 더 형성된다. 산화막 46의 막두께는, 예를 들면 1㎛이다.
도 72 및 도 73을 참조하여, 산화막 46 위에 사진제판법에 의해 제2 레지스트 패턴 R22가 형성된다. 제2레지스트 패턴 R22는, 에미터 콘택(48)(도 51)에 대응하는 개구부를 갖는다.
다음에, 제2레지스트 패턴 R22를 마스크로서 사용해서 산화막 46을 에칭함으로써, 에미터 콘택(48)이 형성된다. 에미터 콘택(48)의 폭은, 예를 들면 8㎛이다.
도 74를 참조하여, 에미터 전극(49)이 형성된다(도 52: 스텝 S27). 에미터 전극(49)의 재료는, 예를 들면 알루미늄 또는 알루미늄 실리콘이다. 에미터 전극(49)의 막두께는 임의로 설정할 수 있다. 더욱 구체적으로는, 예를 들면, 에미터 전극(49)의 재료는 실리콘이 1% 첨가된 알루미늄이며, 에미터 전극(49)의 막두께는 3.6㎛이다.
다시 도 51을 참조하여, p+ 반도체 영역(31)의 이면(도 51에 있어서의 하면) 위에 콜렉터 전극(50)이 형성된다(도 52: 스텝 S28). 이에 따라, 전력용 반도체장치 D2가 얻어진다.
이때, 상기에 있어서는 설명되어 있지 않지만, 웨이퍼의 세정공정, 붕소 주입시의 마스크 산화 형성공정, 트렌치 게이트에의 전기적 접속을 위한 게이트 전극의 형성공정, 에미터 전극의 형성후의 오버코팅막의 형성공정, 배리어메탈의 형성공정, 및 반도체 기판의 이면 연삭공정이 행하여져도 된다.
본 실시예에 따르면, 전력용 반도체장치가 캐리어 축적형 IGBT인 경우에, 실시예 1과 동일한 효과를 얻어진다.
이때, 본 실시예에 있어서의 이온 주입공정은 150keV정도의 가속 에너지를 사용하기 때문에, 도 75a에 도시된 것과 같이, 인(P)이 비교적 얕은 영역에 주입된다. 이 때문에, 도 75b에 도시된 것과 같이, 드라이브인후에 있어서도 비교적 얕은 영역에 인(P)이 남는다. 따라서, 붕소(B) 첨가에 의해 형성된 p 베이스 영역(37)에 대하여 인(P)에 의한 카운터 도프의 영향이 강하게 생긴다.
이 카운터 도프에 의한 영향을 저감하기 위해서, 이온주입기의 가속 에너지 조건이 MeV 레벨로 되어 인(P)이 주입되어도 된다. 이에 따라, 도 76a에 도시된 것과 같이, 인(P)이 본 실시예에 비해서 깊은 영역에 주입된다. 이 때문에, 도 76b에 도시된 것과 같이, 드라이브인후에 있어서도 보다 깊은 영역에 인(P)이 집중하므로, 이 카운터 도프의 영향이 저감된다. 이 결과, 트랜지스터의 임계전압의 안정화가 예상된다.
또한, 본 실시예에 있어서는 스텝 S15a(도 3)에 대응해서 측벽 산화막(41)(도 66)이 형성되었지만, 제조방법의 더욱 더의 간소화를 위해 측벽 산화막(41)의 형성이 생략되어도 된다. 이 경우, 에칭 마스크는 측벽 산화막(41)(도 66)을 포함하지 않으므로, 이 에칭 마스크에 의해 형성되는 트렌치 42V(도 77)는, 트렌치 42(도 67)에 비해서 폭이 넓어진다.
이때, 상기한 각 실시예의 설명에 있어서는 제1 및 제2 도전형의 각각이 n형 및 p형이지만, 본 발명은 이것에 한정되는 것은 아니고, 제1 및 제2 도전형의 각각이 p형 및 n형이어도 된다.
또한, 다층 구조를 갖는 웨이퍼(반도체 기판)를 형성하는 방법으로서 에피택 셜 성장에 의한 방법에 관해 설명했지만, 본 발명은 이것에 한정되는 것은 아니며, 웨이퍼는, 예를 들면 FZ(Floating Zone)법에 의해 형성되어도 된다.
또한, 측벽 산화막(측벽막)이 형성되기 전에 n+ 소스 영역 또는 n+ 에미터 영역(제3 층)이 형성되는 방법에 관해 설명했지만, 본 발명은 이것에 한정되는 것은 아니고, 측벽 산화막(측벽막)이 형성된 후에 n+ 소스 영역 또는 n+ 에미터 영역(제3 층)이 형성되어도 된다.
또한, 전력용 반도체장치가 실리콘 디바이스인 경우에 관해 설명했지만, 본 발명은 이것에 한정되는 것은 아니고, 예를 들면, 최근 개발이 진행되어, 고효율이 기대되는 실리콘 카바이드 디바이스이어도 된다.
본 발명을 상세하게 설명하고 나타내었지만, 이것은 단지 예시를 위한 것으로, 한정적으로 취해져서는 안되며, 발명의 범위는 첨부의 특허청구범위에 의해 해석되는 것이 명확하게 이해될 것이다.
도 1은 본 발명의 실시예 1에 있어서의 전력용 반도체장치의 구성을 개략적으로 나타낸 부분 단면도이다.
도 2는 본 발명의 실시예 1에 있어서의 전력용 반도체장치의 제조방법의 흐름도이다.
도 3은 도 2의 트렌치 게이트를 형성하는 공정의 흐름도이다.
도 4∼도 22는 본 발명의 실시예 1에 있어서의 전력용 반도체장치의 제조방법의 제1∼제19 공정의 각각을 개략적으로 나타낸 부분 단면도이다.
도 23은 비교예의 전력용 반도체장치의 제조방법의 흐름도이다.
도 24는 도 23의 p 베이스 영역을 형성하는 공정의 흐름도이다.
도 25는 도 23의 n+ 소스 영역을 형성하는 공정의 흐름도이다.
도 26은 도 23의 p+ 콘택 영역을 형성하는 공정의 흐름도이다.
도 27은 도 23의 트렌치 게이트를 형성하는 공정의 흐름도이다.
도 28∼도 47은 비교예의 전력용 반도체장치의 제조방법의 제1∼제20 공정의 각각을 개략적으로 나타낸 부분 단면도이다.
도 48은 본 발명의 실시예 1에 있어서의 제1 변형예의 전력용 반도체장치의 제조방법의 일 공정을 개략적으로 나타낸 부분 단면도이다.
도 49는 본 발명의 실시예 1에 있어서의 제2 변형예의 전력용 반도체장치의 구성을 개략적으로 나타낸 부분 단면도이다.
도 50은 본 발명의 실시예 2에 있어서의 전력용 반도체장치의 구성을 개략적으로 나타낸 부분 단면도이다.
도 51은 본 발명의 실시예 3에 있어서의 전력용 반도체장치의 구성을 개략적으로 나타낸 부분 단면도이다.
도 52는 본 발명의 실시예 3에 있어서의 전력용 반도체장치의 제조방법의 흐름도이다.
도 53은 도 52의 p 베이스 형성의 흐름도이다.
도 54∼도 74는 본 발명의 실시예 3에 있어서의 전력용 반도체장치의 제조방법의 제1∼제21 공정을 개략적으로 나타낸 부분 단면도이다.
도 75a는 본 발명의 실시예 3에 있어서의 전력용 반도체장치의 불순물 프로파일로서, 이온주입 직후의 것이다.
도 75b는 본 발명의 실시예 3에 있어서의 전력용 반도체장치의 불순물 프로파일로서, 드라이브인(drive in) 후의 것이다.
도 76a는 본 발명의 실시예 3의 제1 변형예에 있어서의 전력용 반도체장치의 불순물 프로파일로서, 이온주입 직후의 것이다.
도 76b는 본 발명의 실시예 3의 제1 변형예에 있어서의 전력용 반도체장치의 불순물 프로파일로서, 드라이브인 후의 것이다.
도 77은 본 발명의 실시예 3에 있어서의 제2 변형예의 전력용 반도체장치의 제조방법의 일 공정을 개략적으로 나타낸 부분 단면도이다.

Claims (10)

  1. 한쪽 주면 및 다른 쪽 주면을 갖고, 또한 상기 한쪽 주면측에 배치된 제1 도전형을 갖는 제1 층을 포함하는 반도체 기판을 준비하는 공정과,
    상기 제1 층 위에 복수의 개구부를 갖는 마스크층을 형성하는 공정과,
    상기 마스크층을 사용해서 불순물을 도입함으로써, 상기 제1 층 위에, 상기 제1 도전형과 다른 제2 도전형을 갖는 제2 층을 형성하는 공정과,
    상기 마스크층을 사용해서 불순물을 도입함으로써, 상기 제2 층 위에, 상기 제1 도전형을 갖는 제3 층을 형성하는 공정과,
    적어도 상기 마스크층을 포함하는 에칭 마스크를 사용해서 에칭을 행함으로써, 상기 제2 층 및 상기 제3 층을 관통해서 상기 제1 층에 이르는 트렌치를 형성하는 공정과,
    상기 트렌치의 측벽을 덮는 게이트 절연막을 형성하는 공정과,
    상기 게이트 절연막 위에, 상기 트렌치를 충전하는 트렌치 게이트를 형성하는 공정을 구비한 전력용 반도체장치의 제조방법.
  2. 제 1항에 있어서,
    상기 제2 층을 형성하는 공정 후에, 상기 복수의 개구부를 좁히기 위해 상기 마스크층의 측벽 위에 측벽막을 형성하는 공정을 더 구비하고,
    상기 에칭 마스크는 상기 측벽막을 포함하는 전력용 반도체장치의 제조방법.
  3. 제 1항에 있어서,
    상기 제2 층을 형성하는 공정은, 상기 제1 층의 상기 마스크층에 덮인 영역에, 상기 복수의 개구부 중에서 서로 인접하는 한쌍의 개구부의 각각으로부터 불순물을 도입함으로써, 표면측에 있어서 상기 제2 층의 불순물 농도에 비해 높은 불순물 농도를 갖는 고농도 영역을 형성하는 공정을 포함하는 전력용 반도체장치의 제조방법.
  4. 제 1항에 있어서,
    상기 마스크층의 상기 복수의 개구부는 1의 방향에서 1의 주기로 설치되고, 또한 상기 마스크층의 상기 복수의 개구부의 각각은 상기 1의 방향에서 1의 폭을 갖고,
    상기 1의 주기는, 상기 1의 폭과, 상기 제2 층의 확산 깊이의 1.6배의 합보다도 작은 전력용 반도체장치의 제조방법.
  5. 제 1항에 있어서,
    상기 반도체 기판의 상기 다른쪽 주면 위에 상기 제2 도전형을 갖는 반도체 영역을 형성하는 공정을 더 구비한 전력용 반도체장치의 제조방법.
  6. 제 5항에 있어서,
    상기 마스크층을 사용하여 불순물을 도입함으로써, 상기 제1 층 위에 상기 제1 도전형을 갖는 캐리어 축적층을 형성하는 공정을 더 구비하고,
    상기 제2 층을 형성하는 공정은, 상기 캐리어 축적층을 개재한 상기 제1 층 위에 상기 제2 층을 형성함으로써 행해지는 전력용 반도체장치의 제조방법.
  7. 제 6항에 있어서,
    상기 캐리어 축적층을 형성하는 공정은, 이온주입기를 사용하여 행해지는 전력용 반도체장치의 제조방법.
  8. 제 1항에 있어서,
    상기 반도체 기판은, 상기 다른쪽 주면측에 배치된 상기 제2 도전형을 갖는 반도체 영역을 포함하는 전력용 반도체장치의 제조방법.
  9. 제 8항에 있어서,
    상기 마스크층을 사용해서 불순물을 도입함으로써, 상기 제1 층 위에 상기 제1 도전형을 갖는 캐리어 축적층을 형성하는 공정을 더 구비하고,
    상기 제2 층을 형성하는 공정은, 상기 캐리어 축적층을 개재한 상기 제1 층 위에 상기 제2 층을 형성함으로써 행해지는 전력용 반도체장치의 제조방법.
  10. 제 9항에 있어서,
    상기 캐리어 축적층을 형성하는 공정은, 이온주입기를 사용해서 행해지는 전력용 반도체장치의 제조방법.
KR1020090106307A 2009-03-17 2009-11-05 전력용 반도체장치의 제조방법 KR101125608B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JPJP-P-2009-064144 2009-03-17
JP2009064144A JP5472862B2 (ja) 2009-03-17 2009-03-17 電力用半導体装置の製造方法

Publications (2)

Publication Number Publication Date
KR20100105329A true KR20100105329A (ko) 2010-09-29
KR101125608B1 KR101125608B1 (ko) 2012-03-27

Family

ID=42629011

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020090106307A KR101125608B1 (ko) 2009-03-17 2009-11-05 전력용 반도체장치의 제조방법

Country Status (5)

Country Link
US (1) US8124533B2 (ko)
JP (1) JP5472862B2 (ko)
KR (1) KR101125608B1 (ko)
CN (1) CN101901765B (ko)
DE (1) DE102009053158B4 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20230009265A (ko) * 2021-07-08 2023-01-17 현대모비스 주식회사 전력 반도체 소자 제조 방법

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101983431B (zh) * 2008-03-31 2014-02-19 三菱电机株式会社 半导体装置
KR20110042053A (ko) 2008-06-11 2011-04-22 솔라 임플란트 테크놀로지스 아이엔씨. 주입을 이용한 솔라 셀-선택 에미터의 형성 및 어닐링 방법
US8749053B2 (en) 2009-06-23 2014-06-10 Intevac, Inc. Plasma grid implant system for use in solar cell fabrications
US9324598B2 (en) 2011-11-08 2016-04-26 Intevac, Inc. Substrate processing system and method
CN103187287B (zh) * 2011-12-29 2016-08-10 立新半导体有限公司 一种沟槽半导体分立器件的制备方法
CN103187292B (zh) * 2011-12-29 2016-06-29 立新半导体有限公司 一种制造沟槽型半导体功率器件的方法
CN103219241B (zh) * 2012-01-19 2016-06-22 立新半导体有限公司 一种制备沟槽半导体分立器件的方法
JP2013211512A (ja) * 2012-02-27 2013-10-10 Toshiba Corp 絶縁ゲート型バイポーラトランジスタ
JP2014075483A (ja) * 2012-10-04 2014-04-24 Sanken Electric Co Ltd 半導体装置及び半導体装置の製造方法
US9318332B2 (en) 2012-12-19 2016-04-19 Intevac, Inc. Grid for plasma ion implant
US8980713B2 (en) * 2013-05-31 2015-03-17 Sony Corporation Method for fabricating a metal high-k gate stack for a buried recessed access device
JP6566512B2 (ja) * 2014-04-15 2019-08-28 ローム株式会社 半導体装置および半導体装置の製造方法
JP6164201B2 (ja) * 2014-11-17 2017-07-19 トヨタ自動車株式会社 半導体装置
KR101745776B1 (ko) * 2015-05-12 2017-06-28 매그나칩 반도체 유한회사 전력용 반도체 소자
US10600649B2 (en) * 2017-09-21 2020-03-24 General Electric Company Systems and method for charge balanced semiconductor power devices with fast switching capability
JP7412246B2 (ja) * 2020-03-30 2024-01-12 三菱電機株式会社 半導体装置
CN116646391A (zh) * 2023-07-26 2023-08-25 深圳市锐骏半导体股份有限公司 一种沟槽功率器件及其制造方法

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63280458A (ja) * 1987-05-12 1988-11-17 Oki Electric Ind Co Ltd 縦型ｍｏｓ半導体素子の製造方法
GB9306895D0 (en) * 1993-04-01 1993-05-26 Philips Electronics Uk Ltd A method of manufacturing a semiconductor device comprising an insulated gate field effect device
JP3362588B2 (ja) 1995-12-18 2003-01-07 株式会社豊田中央研究所 半導体装置の製造方法
JPH09246550A (ja) 1996-03-05 1997-09-19 Toyota Central Res & Dev Lab Inc 半導体装置，半導体装置の製造方法，絶縁ゲート型半導体装置および絶縁ゲート型半導体装置の製造方法
JPH10150187A (ja) * 1996-11-15 1998-06-02 Sanyo Electric Co Ltd 半導体装置の製造方法
GB9928285D0 (en) * 1999-11-30 2000-01-26 Koninkl Philips Electronics Nv Manufacture of trench-gate semiconductor devices
JP2001210730A (ja) * 2000-01-25 2001-08-03 Oki Electric Ind Co Ltd 不揮発性半導体記憶装置の製造方法
KR100385859B1 (ko) * 2000-12-27 2003-06-02 한국전자통신연구원 트렌치 게이트 mosfet 전력소자 제조방법
TW543146B (en) * 2001-03-09 2003-07-21 Fairchild Semiconductor Ultra dense trench-gated power device with the reduced drain-source feedback capacitance and miller charge
JP3914120B2 (ja) * 2002-09-04 2007-05-16 株式会社日立製作所 半導体装置およびそれを用いる電力変換装置
JP3927111B2 (ja) 2002-10-31 2007-06-06 株式会社東芝 電力用半導体装置
JP2004342660A (ja) * 2003-05-13 2004-12-02 Toshiba Corp 半導体装置及びその製造方法
JP5228282B2 (ja) 2006-03-28 2013-07-03 トヨタ自動車株式会社 電力用半導体装置及びその製造方法
JP2007311557A (ja) * 2006-05-18 2007-11-29 Toshiba Corp 半導体装置及びその製造方法
JP5034315B2 (ja) 2006-05-19 2012-09-26 三菱電機株式会社 半導体装置及びその製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20230009265A (ko) * 2021-07-08 2023-01-17 현대모비스 주식회사 전력 반도체 소자 제조 방법

Also Published As

Publication number Publication date
US20100240183A1 (en) 2010-09-23
CN101901765A (zh) 2010-12-01
US8124533B2 (en) 2012-02-28
DE102009053158A1 (de) 2010-09-23
DE102009053158B4 (de) 2012-02-23
CN101901765B (zh) 2012-07-04
KR101125608B1 (ko) 2012-03-27
JP2010219277A (ja) 2010-09-30
JP5472862B2 (ja) 2014-04-16

Similar Documents

Publication Publication Date Title
KR101125608B1 (ko) 전력용 반도체장치의 제조방법
US10777548B2 (en) Method for manufacturing semiconductor device
US9385202B2 (en) Semiconductor device having a patterned gate dielectric
KR100934938B1 (ko) 반도체 장치 및 그 제조방법
EP1065710B1 (en) Semiconductor device having a trench gate and method of manufacturing the same
US9941395B2 (en) Insulated gate semiconductor device and method for manufacturing the same
JP2009004668A (ja) 半導体装置
TWI404205B (zh) 絕緣閘雙極電晶體與快速逆向恢復時間整流器之整合結構及其製作方法
JP2013058575A (ja) 半導体装置及びその製造方法
US8022475B2 (en) Semiconductor device optimized to increase withstand voltage and reduce on resistance
JP2011243919A (ja) 半導体装置およびその製造方法
US8173509B2 (en) Semiconductor device and method for manufacturing the same
RU2510099C2 (ru) Способ изготовления силового полупроводникового прибора
JP2006140250A (ja) 半導体装置及びその製造方法
CN107845673B (zh) 逆导型绝缘栅双极型晶体管及其制作方法、电力电子设备
KR100940643B1 (ko) 반도체 소자의 제조방법
KR100910798B1 (ko) 불순물 주입층이 형성된 트랜치를 가지는 고전압용 트랜치절연 게이트 양극성 트랜지스터 및 그 제조방법
KR101093679B1 (ko) 전력 반도체 소자의 제조 방법
TW201523881A (zh) 終止區結構及其製造方法
US20160049484A1 (en) Semiconductor device
JP2022548471A (ja) 横方向拡散金属酸化物半導体デバイス及びその製造方法
JP2010186893A (ja) 半導体装置
JP2008294109A (ja) 半導体装置及び半導体装置の製造方法
JP2002110813A (ja) 半導体装置及びその製造方法
CN1808726A (zh) 半导体装置及其制造方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
AMND Amendment
E601 Decision to refuse application
AMND Amendment
X701 Decision to grant (after re-examination)
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20150224

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20160219

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20170221

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20180220

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20190219

Year of fee payment: 8