KR101093679B1 - 전력 반도체 소자의 제조 방법 - Google Patents
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Abstract
전력 반도체 소자의 제조 방법이 개시된다. N형 반도체 기판의 상부에 게이트 폴리 전극을 형성하는 단계; 상기 게이트 폴리 전극을 장벽 물질로 하여, 제1 농도의 P형 이온 주입에 의해 저농도 P형 웰을 형성하고, N형 이온 주입에 의해 상기 저농도 P형 웰 내부에 N형 웰을 형성하는 단계; 상기 N형 반도체 기판의 전면에 층간 절연막을 형성하고, 상기 N형 웰의 중앙 부분을 노출시키는 개구부가 형성되도록 상기 층간 절연막을 식각하는 단계; 상기 N형 웰의 주변 영역이 소스 영역으로 정의되도록 하기 위해, 상기 개구부를 통해 제2 농도의 P형 이온 주입에 의해 고농도 P형 웰을 상기 N형 웰의 내부에 형성하는 단계; 상기 소스 영역의 상부 영역의 일부 또는 전부가 노출되도록 상기 층간 절연막을 등방성 식각(Isotropic Etching)하는 단계; 및 상기 소스 영역에 전기적으로 연결되도록 상기 N형 반도체 기판의 전면에 소스 금속 전극을 형성하는 단계를 포함하는 전력 반도체 소자의 제조 방법에 의해, 전력 반도체 소자의 제조를 위해 사용되는 마스크(mask)의 수를 최소화하여 제조 단가를 감소시키고, 제조 기간을 단축시키는 효과가 있다.
Description
본 발명은 전력 반도체 소자의 제조 방법에 관한 것으로, 보다 상세하게는 플래너(planar) 또는 트렌치(trench) MOS(금속 산화막 반도체) 게이트 구조의 액티브 셀을 가지는 전력 반도체 소자의 제조 방법에 관한 것이다.
전력전자분야에서 반도체 스위치는 중요한 요소로서, 반도체 스위치는 자동차 응용분야뿐 아니라 다양한 산업 분야의 다양한 요구(예를 들어, 높은 절연 전압, 낮은 도통 손실, 스위칭 속도, 낮은 스위칭 손실 등)에 충족되도록 개발되고 있다. 예를 들어, 절연게이트 바이폴라 트랜지스터(IGBT), 전력용 금속-산화물-반도체 전계효과트랜지스터(전력용 MOSFET) 및 여러 형태의 사이리스터를 포함하는 반도체 소자는 이와 같은 요구에 따라 계속적으로 발달하고 있다.
전력 반도체 소자에 플래너(planar) 또는 트렌치(trench) MOS(금속 산화막 반도체) 게이트 구조의 액티브 셀을 형성하기 위해서는 일반적으로 이온 주입 공정이 이용되며, 해당 공정에서 마스크(mask)가 사용된다.
즉, 종래 기술에 따른 전력 반도체 소자의 제조시, N+ 소스(또는 에미터) 영역이 마스크를 이용하여 정의되고, P++ 이온 주입의 경우에도 마스크를 이용하여 영역이 정의되어 소스(또는 에미터) 금속 전극과 연결되어진다.
그러나, 마스크의 수 증가는 제조 단가를 높이고, 전력 반도체 소자의 제조 기간을 증가시키는 원인이 된다.
전술한 배경기술은 발명자가 본 발명의 도출을 위해 보유하고 있었거나, 본 발명의 도출 과정에서 습득한 기술 정보로서, 반드시 본 발명의 출원 전에 일반 공중에게 공개된 공지기술이라 할 수는 없다.
본 발명은 전력 반도체 소자의 제조를 위해 사용되는 마스크(mask)의 수를 최소화하여 제조 단가를 감소시키고, 제조 기간을 단축시키며, 안정적인 특성을 확보할 수 있도록 하는 전력 반도체 소자의 제조 방법을 제공하기 위한 것이다.
본 발명의 이외의 목적들은 하기의 설명을 통해 쉽게 이해될 수 있을 것이다.
본 발명의 일 측면에 따르면, 전력 반도체 소자의 제조 방법에 있어서, (a) 제1 도전형 반도체 기판의 상부에 게이트 폴리 전극을 형성하는 단계; (b) 상기 게이트 폴리 전극을 장벽 물질로 하여, 제1 농도의 제2 도전형 이온 주입에 의해 저농도 제2 도전형 웰을 형성하고, 제1 도전형 이온 주입에 의해 상기 저농도 제2 도전형 웰 내부에 제1 도전형 웰을 형성하는 단계; (c) 상기 제1 도전형 반도체 기판의 전면에 층간 절연막을 형성하고, 상기 제1 도전형 웰의 중앙 부분을 노출시키는 개구부가 형성되도록 상기 층간 절연막을 식각하는 단계; (d) 상기 제1 도전형 웰의 주변 영역이 소스 영역으로 정의되도록 하기 위해, 상기 개구부를 통해 제2 농도의 제2 도전형 이온 주입에 의해 고농도 제2 도전형 웰을 상기 제1 도전형 웰의 내부에 형성하는 단계; (e) 상기 소스 영역의 상부 영역의 일부 또는 전부가 노출되도록 상기 층간 절연막을 등방성 식각(Isotropic Etching)하는 단계; 및 (f) 상기 소스 영역에 전기적으로 연결되도록 상기 제1 도전형 반도체 기판의 전면에 소스 금속 전극을 형성하는 단계를 포함하는 전력 반도체 소자의 제조 방법이 제공된다.
상기 제1 도전형 반도체 기판에 대한 식각 공정에 의해 트렌치 게이트를 형성하는 단계가 상기 단계 (a) 이전에 실시될 수 있다.
상기 게이트 폴리 전극은 상기 제1 도전형 반도체 기판의 상부에 형성된 폴리 실리콘층을 선택적으로 식각하여 형성될 수 있다.
상기 등방성 식각은 HF 계열의 습식 식각 또는 등방성 드라이 식각으로 실시될 수 있다.
상기 저농도 제2 도전형 웰은 주입된 제2 도전형 이온에 대해 800 내지 1200℃ 중 임의의 온도에서 30 내지 120분 중 임의의 시간동안 가열처리하여 형성될 수 있다.
상기 제1 도전형 웰은 주입된 제1 도전형 이온에 대해 800 내지 1200℃ 중 임의의 온도에서 30 내지 120분 중 임의의 시간동안 가열처리하여 형성될 수 있다.
상기 게이트 폴리 전극은 상기 층간 절연막에 의해 상기 소스 금속 전극과 전기적으로 절연될 수 있다.
상기 제1 도전형은 P형 또는 N형 중 어느 하나이고, 상기 제2 도전형은 P형 또는 N형 중 다른 하나일 수 있다.
상기 전력 반도체 소자는 IGBT, MOSFET 중 어느 하나일 수 있다.
본 발명의 다른 측면에 따르면, 전력 반도체 소자의 제조 방법에 있어서, (a) 제1 도전형 반도체 기판에 저농도 제2 도전형 웰을 형성하는 단계; (b) 상기 제1 도전형 반도체 기판의 상부에 폴리 실리콘층을 형성하고, 상기 폴리 실리콘층을 선택적으로 식각하여 상기 저농도 제2 도전형 웰에 상응하는 위치에 게이트 폴리 전극을 형성하는 단계; (c) 상기 게이트 폴리 전극을 장벽 물질로 하여, 제1 도전형 이온 주입에 의해 상기 저농도 제2 도전형 웰 내부에 제1 도전형 웰을 형성하는 단계; (d) 상기 제1 도전형 반도체 기판의 전면에 층간 절연막을 형성하고, 상기 제1 도전형 웰의 중앙 부분을 노출시키는 개구부가 형성되도록 상기 층간 절연막을 식각하는 단계; (e) 상기 제1 도전형 웰의 주변 영역이 소스 영역으로 정의되도록 하기 위해, 상기 개구부를 통해 제2 농도의 제2 도전형 이온 주입에 의해 고농도 제2 도전형 웰을 상기 제1 도전형 웰의 내부에 형성하는 단계; (f) 상기 소스 영역의 상부 영역의 일부 또는 전부가 노출되도록 상기 층간 절연막을 등방성 식각(Isotropic Etching)하는 단계; 및 (g) 상기 소스 영역에 전기적으로 연결되도록 상기 제1 도전형 반도체 기판의 전면에 소스 금속 전극을 형성하는 단계를 포함하는 전력 반도체 소자의 제조 방법이 제공된다.
전술한 것 외의 다른 측면, 특징, 이점이 이하의 도면, 특허청구범위 및 발명의 상세한 설명으로부터 명확해질 것이다.
본 발명의 실시예에 따르면, 전력 반도체 소자의 제조를 위해 사용되는 마스크(mask)의 수를 최소화하여 제조 단가를 감소시키고, 제조 기간을 단축시키며, 안정적인 특성을 확보할 수 있도록 하는 효과가 있다.
도 1a 내지 도 1c는 종래 기술에 따른 전력 반도체 소자의 MOS 셀 영역 제조 방법을 나타낸 도면.
도 2a 내지 도 2d는 본 발명의 일 실시예에 따른 전력 반도체 소자의 MOS 셀 영역 제조 방법을 나타낸 도면.
도 3a 내지 도 3c는 본 발명의 다른 실시예에 따른 전력 반도체 소자의 MOS 셀 영역 제조 방법을 나타낸 도면.
도 4는 본 발명의 일 실시예에 따른 전력 반도체 소자의 단면 구조를 공정 시뮬레이션을 통하여 나타낸 도면.
도 5는 본 발명의 일 실시예에 따른 전력 반도체 소자의 도펀트 프로파일(dopant profile)을 나타낸 도면.
도 2a 내지 도 2d는 본 발명의 일 실시예에 따른 전력 반도체 소자의 MOS 셀 영역 제조 방법을 나타낸 도면.
도 3a 내지 도 3c는 본 발명의 다른 실시예에 따른 전력 반도체 소자의 MOS 셀 영역 제조 방법을 나타낸 도면.
도 4는 본 발명의 일 실시예에 따른 전력 반도체 소자의 단면 구조를 공정 시뮬레이션을 통하여 나타낸 도면.
도 5는 본 발명의 일 실시예에 따른 전력 반도체 소자의 도펀트 프로파일(dopant profile)을 나타낸 도면.
본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변환, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 본 발명을 설명함에 있어서 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
층, 영역 또는 기판과 같은 요소가 다른 요소 "위(on)"에 존재하는 것으로 또는 "위로(onto)" 확장되는 것으로 기술되는 경우, 그 요소는 다른 요소의 직접 위에 있거나 직접 위로 확장될 수 있고, 또는 중간의 개입 요소가 존재할 수도 있다. 반면에, 하나의 요소가 다른 요소 "바로 위(directly on)"에 있거나 "바로 위로(directly onto)" 확장된다고 언급되는 경우, 다른 중간 요소들은 존재하지 않는다. 또한, 하나의 요소가 다른 요소에 "연결(connected)"되거나 "결합(coupled)"된다고 기술되는 경우, 그 요소는 다른 요소에 직접 연결되거나 직접 결합될 수 있고, 또는 중간의 개입 요소가 존재할 수도 있다. 반면에, 하나의 요소가 다른 요소에 "직접 연결(directly connected)"되거나 "직접 결합(directly coupled)"된다고 기술되는 경우에는 다른 중간 요소가 존재하지 않는다.
"아래의(below)" 또는 "위의(above)" 또는 "상부의(upper)" 또는 "하부의(lower)" 또는 "수평의(horizontal)" 또는 "측면의(lateral)" 또는 "수직의(vertical)"와 같은 상대적인 용어들은 여기에서 도면에 도시된 바와 같이 하나의 요소, 층 또는 영역의 다른 요소, 층 또는 영역에 대한 관계를 기술하는데 사용될 수 있다. 이들 용어들은 도면에 묘사된 방향(orientation)에 부가하여 장치의 다른 방향을 포괄하기 위한 의도를 갖는 것으로 이해되어야 한다.
이하, 본 발명의 실시예에 대해 관련 도면들을 참조하여 상세히 설명하기로 한다. 다만, 이하에서는 전력용 MOSFET을 중심으로 설명하지만, 본 발명의 기술적 사상이 절연게이트 바이폴라 트랜지스터(IGBT)등 여러 형태의 반도체 소자에 동일 또는 유사하게 적용 및 확장될 수 있음은 당연하다.
도 1a 내지 도 1c는 종래 기술에 따른 전력 반도체 소자의 MOS 셀 제조 방법을 나타낸 도면이다. 도 1a 내지 도 1c를 참조하여 종래 기술에 따른 전력 반도체 소자의 제조 방법을 설명함에 있어 드레인(또는 콜렉터)를 형성하는 공정에 대한 설명은 생략하기로 한다.
도 1a를 참조하면, N형 반도체 기판(110)의 상부에 게이트 산화층(gate oxide)(115)을 형성하고, 게이트 산화층(115)의 상부에 폴리 실리콘층(120)을 형성한다. 폴리 실리콘층(120)은 예를 들어 화학 기상 증착 공정을 이용하여 형성될 수 있다.
이어서, 폴리 실리콘층(120)의 일부를 게이트 전극으로 사용하기 위해, 선택적으로 폴리 실리콘층(120)의 일부를 식각(etching)한다. 폴리 실리콘층(120)이 식각된 영역은 설명의 편의를 위해 본 명세서에 개구부라 칭하기로 한다.
즉, N형 반도체 기판(110) 상부에 형성된 폴리 실리콘층(120)에 대해 예를 들어 게이트 마스크, 포토리소그래피(lithography) 및 식각 공정을 통해 MOSFET의 게이트와 그 외의 소자 간 연결 도체로 사용될 부분의 폴리 실리콘만이 남겨진다. 도 1a에는 폴리 실리콘층(120)만이 식각되어지는 경우가 도시되었으나, 게이트 산화층(115)의 일부도 폴리 실리콘층(120)과 함께 식각되어질 수 있다.
이와 같이, 게이트 전극으로 사용되도록 하기 위한 폴리 실리콘층(120)에 대한 식각이 완료되면, P형 웰(125)의 형성을 위해 P형 이온을 주입한다. 식각 공정에 의해 남겨진 폴리 실리콘층(120)은 이온 주입에 대한 장벽 물질로 작용하여 게이트 영역 하부에 이온이 주입됨을 차단하며, 개구부를 통해서만 P형 이온이 주입된다. 이와 같이, 식각 공정에 의해 남겨진 폴리 실리콘층(120)을 게이트 물질로 이용함으로써 소스(또는 에미터)와 게이트가 자연적으로 정렬되는 공정을 자기 정렬(self-align) 공정이라 할 수 있다. 여기서, 주입되는 P형 이온은 예를 들어 붕소(Boron) 이온일 수 있다.
도 1b를 참조하면, 자기 정렬 공정으로 주입된 P형 이온은 가열 처리에 따른 확산 공정에 의해 확산되어 P형 웰(125)을 형성한다.
이어서, 소스 영역(135)을 정의하기 위해, 포토 공정을 진행하여 개구부의 일 부분에 레지스트막(130)을 형성한 후, N+ 이온을 주입한다. 여기서, N 이온은 예를 들어 인 이온, 비소 이온 등 중 하나 이상일 수 있다. 주입된 N+ 이온은 확산 공정에 의해 확산 처리될 수 있다.
이후, (e) 단계에서 형성한 레지스트막(130)을 제거하고, 포토 공정을 진행하여 그 이외의 영역에 레지스트막(130)을 다시 형성한 후, P++ 이온을 주입하여 고농도의 P형 웰(140)을 형성한다. 주입된 P++ 이온은 확산 공정에 의해 확산 처리될 수 있다. 여기서, P 이온은 예를 들어 붕소 이온일 수 있다.
도 1c를 참조하면, (f) 단계에서 형성한 레지스트막(130)을 제거하고, 게이트 전극과 소스 금속 전극(150)을 전기적으로 분리하기 위해 N형 반도체 기판(110)의 상부에 층간 절연막(145)을 형성한다. 층간 절연막(145)은 예를 들어 LTO(Low temperature Oxide) 및 BPSG(Boro-Phosphorous-Silicate Glass)막일 수 있다.
이어서, 소스 영역(135)과 소스 금속 전극(150)을 연결하기 위해, 상부에 증착된 게이트 산화층(115)과 층간 절연막(145)의 일부를 식각하여 콘택 영역(contact area)을 형성한다.
이어서, 식각되어진 층간 절연막(145)의 표면을 둥글게하기 위해 리플로우(reflow)를 진행한 후, N형 반도체 기판(110)의 상부에 성장된 산화층을 습식 식각(wet etch)하여 제거한다.
이후, 소스 금속 전극(150)을 콘택 영역에 증착하여 소스(또는 에미터) 영역(135)이 소스 금속 전극(150)과 전기적으로 접촉되도록 한다.
전술한 바와 같이, 도 1a 내지 도 1c에 도시된 종래 기술에 따른 전력 반도체 소자의 제조 방법은, N+ 소스(또는 에미터) 영역이 마스크를 이용하여 정의되고, P++ 이온 주입의 경우에도 마스크를 이용하여 영역이 정의되어 마스크의 수가 증가된다. 이는 제조 단가를 높이고, 전력 반도체 소자의 제조 기간을 증가시키는 원인이 된다.
도 2a 내지 도 2d는 본 발명의 일 실시예에 따른 전력 반도체 소자의 MOS 셀 영역 제조 방법을 나타낸 도면이다.
도 2a를 참조하면, N형 반도체 기판(110)의 상부에 게이트 산화층(gate oxide)(115)을 형성하고, 게이트 산화층(115)의 상부에 폴리 실리콘층(120)을 형성한다. 예를 들어, 게이트 산화층(115)이 500 내지 2000Å 성장된 후, 폴리 실리콘층(120)이 2000 내지 8000Å증착될 수 있다. 폴리 실리콘층(120)은 예를 들어 화학 기상 증착 공정을 이용하여 형성될 수 있다.
이어서, 폴리 실리콘층(120)의 일부를 게이트 전극으로 사용하기 위해, 선택적으로 폴리 실리콘층(120)의 일부를 식각(etching)하여 제1 개구부를 형성한다. 즉, N형 반도체 기판(110) 상부에 형성된 폴리 실리콘층(120)에 대해 예를 들어 게이트 마스크, 포토리소그래피(lithography) 및 식각 공정을 통해 MOSFET의 게이트와 그 외의 소자 간 연결 도체로 사용될 부분의 폴리 실리콘만이 남겨진다. 도 2a에는 폴리 실리콘층(120)만이 식각되어지는 경우가 도시되었으나, 게이트 산화층(115)의 일부도 폴리 실리콘층(120)과 함께 식각되어질 수 있다.
이와 같이, 게이트 전극으로 사용되도록 하기 위한 폴리 실리콘층(120)에 대한 식각이 완료되면, P형 웰(125)의 형성을 위해 P형 이온을 주입한다. 식각 공정에 의해 남겨진 폴리 실리콘층(120)(본 명세서에서 게이트 폴리 전극이라 칭해질 수 있음)은 이온 주입에 대한 장벽 물질로 작용하여 게이트 영역 하부에 이온이 주입됨을 차단하며, 제1 개구부를 통해서만 P형 이온이 주입된다. 이와 같이, 식각 공정에 의해 남겨진 폴리 실리콘층(120)을 게이트 물질로 이용함으로써 소스(또는 에미터)와 게이트가 저절로 정렬되는 공정을 자기 정렬(self-align) 공정이라 할 수 있다. 여기서, 주입되는 P형 이온은 예를 들어 붕소(Boron) 이온일 수 있다.
도 2b를 참조하면, 자기 정렬 공정으로 주입된 P형 이온은 가열 처리에 따른 확산 공정에 의해 확산되어 P형 웰(125)을 형성한다. P형 웰(125)의 형성을 위해 예를 들어 800 내지 1000℃에서 30 내지 120분간의 활성화 공정이 실시될 수 있다.
이어서, 소스(source)로서 기능할 N형 이온 영역(210)을 형성하기 위해 N+ 이온을 자기 정렬 공정에 의해 주입한다. 주입된 N+ 이온은 확산 공정에 의해 확산 처리될 수 있다. 여기서, N형 이온은 예를 들어 인 이온, 비소 이온 등 중 하나 이상일 수 있으며, 주입되는 이온의 양은 예를 들어 5e14 내지 5e15 [atoms/cm2]일 수 있다.
이후, 게이트 전극으로 사용될 폴리 실리콘층(120)과 소스 금속 전극(150)을 전기적으로 분리하기 위해, N형 반도체 기판(110)의 상부에 층간 절연막(145)을 형성한다. 층간 절연막(145)은 예를 들어 LTO(Low temperature Oxide) 및 BPSG(Boro-Phosphorous-Silicate Glass)막일 수 있다.
도 2c를 참조하면, N형 이온 영역(210) 중 소스로서 기능하는 소스 영역(135)과 소스 금속 전극(150)을 연결될 수 있도록, 증착된 게이트 산화층(115)과 층간 절연막(145)의 일부를 식각하여 제2 개구부를 형성한다.
이어서, 소스 영역(135)을 정의하기 위해, 자기 정렬 공정으로 P++ 이온을 주입하여 고농도의 P형 웰(140)을 형성한다. P++ 이온은 N형 이온 영역(210)의 내부에 삽입되어 수평적으로 양 측면에 소스 영역(135)이 형성되도록 주입 및 확산 처리될 수 있다. P형 이온은 예를 들어 붕소, BF2 중 하나 이상일 수 있고, 주입되는 이온의 양은 예를 들어 1e15 내지 1e16 [atoms/cm2]일 수 있다.
이어서, 정의된 소스 영역(135)의 상부 표면의 일부 또는 전부가 노출되어 소스 금속 전극(150)과 전기적으로 연결되도록 하기 위해 게이트 산화층(115) 및 층간 절연막(145)을 등방성 식각한다. 여기서, 등방성 식각은 예를 들어 HF 계열의 습식 식각 또는/및 등방성 건식 식각으로 수행될 수 있다.
도 2d를 참조하면, 소스(또는 에미터) 영역(135)이 소스 금속 전극(150)과 전기적으로 접촉되도록, N형 반도체 기판(110)의 상부에 소스 금속 전극(150)을 증착한다.
도 3a 내지 도 3c는 본 발명의 다른 실시예에 따른 전력 반도체 소자의 MOS 셀 영역 제조 방법을 나타낸 도면이다.
도 3a를 참조하면, N형 반도체 기판(110)의 전면에 P형 이온을 주입하고, 확산 공정을 수행하여 P형 이온층(310)을 형성한다. 여기서, P형 이온층(310)은 본 명세서에서 P형 웰이라 칭해질 수도 있으며, P형 이온은 예를 들어 붕소(Boron) 이온일 수 있고, 주입되는 이온의 양은 예를 들어 1e13 내지 1e14 [atoms/cm2]일 수 있다. 또한, 확산 공정은 예를 들어 10000 내지 1200℃에서 수행될 수 있다.
도 3a의 (a)는 도시된 바와 같이 초기에 수행될 수도 있으나, (b) 및 (c)에 도시된 트렌치 게이트 형성 공정 이후에 수행될 수도 있다.
이어서, N형 반도체 기판(110)의 전면에 선택적으로 트렌치(320)가 형성되도록 하기 위한 식각 공정을 수행한다. 트렌치(320)는 그 하부 면이 P형 이온층(310)보다 깊게 위치하도록 형성될 수 있다.
이어서, N형 반도체 기판(110)의 전면에 게이트 산화층(115)을 형성하고, 폴리실리콘(120)이 게이트 산화층(115)이 형성된 트렌치(320) 내부에 채워지도록 한 후 N형 반도체 기판(110)의 전면이 평탄화하는 평탄화 공정을 수행한다.
도 3b를 참조하면, 소스(source)로서 기능할 N형 이온층(330)을 형성하기 위해 N+ 이온을 주입한다. 주입된 N+ 이온은 확산 공정에 의해 확산 처리될 수 있다. 여기서, N형 이온층(330)은 본 명세서에서 N형 웰이라 칭해질 수도 있으며, N형 이온은 예를 들어 인 이온, 비소 이온 등 중 하나 이상일 수 있으며, 주입되는 이온의 양은 예를 들어 5e14 내지 5e15 [atoms/cm2]일 수 있다.
이어서, 게이트 전극으로 사용될 폴리 실리콘(120)과 소스 금속 전극(150)을 전기적으로 분리하기 위해, 게이트 산화층(115)의 상부에 층간 절연막(145)을 형성한다. 층간 절연막(145)은 예를 들어 LTO(Low temperature Oxide) 및 BPSG(Boro-Phosphorous-Silicate Glass)막일 수 있다.
이어서, 소스 영역(135)을 정의하기 위해 게이트 산화층(115) 및 층간 절연막(145)을 식각하여 개구부를 형성한다.
도 3c를 참조하면, 도 3b의 (f)에서 형성된 개구부를 이용하여 자기 정렬 공정으로 P++ 이온을 주입함으로써 고농도의 P형 웰(140)을 형성한다. P++ 이온은 N형 이온층(330)의 내부에 삽입되어 수평적으로 양 측면에 소스 영역(135)이 형성되도록 주입 및 확산 처리될 수 있다. P형 이온은 예를 들어 붕소, BF2 중 하나 이상일 수 있고, 주입되는 이온의 양은 예를 들어 1e15 내지 1e16 [atoms/cm2]일 수 있다.
이어서, 소스 영역(135)의 상부 표면의 일부 또는 전부가 노출되어 소스 금속 전극(150)과 전기적으로 연결되도록 하기 위해 게이트 산화층(115) 및 층간 절연막(145)을 등방성 식각한다. 여기서, 등방성 식각은 예를 들어 HF 계열의 습식 식각 또는/및 등방성 건식 식각으로 수행될 수 있다.
이후, 소스(또는 에미터) 영역(135)이 소스 금속 전극(150)과 전기적으로 접촉되도록, N형 반도체 기판(110)의 상부에 소스 금속 전극(150)을 증착한다.
도 4는 본 발명의 일 실시예에 따른 전력 반도체 소자의 단면 구조를 공정 시뮬레이션을 통하여 나타낸 도면이고, 도 5는 본 발명의 일 실시예에 따른 전력 반도체 소자의 도펀트 프로파일(dopant profile)을 나타낸 도면이다.
본 실시예에 따른 전력 반도체 소자의 단면 구조가 도시된 도 4를 참조하면, 소스 영역(135)의 상부 표면 중 일부가 노출되어 소스 금속 전극(150)과 전기적으로 연결되고, 게이트 전극으로 기능하는 폴리 실리콘층(120) 즉 게이트 폴리 전극은 층간 절연막(145)에 의해 소스 금속 전극(150)과 전기적으로 분리됨을 알 수 있다.
본 실시예에 따른 전력 반도체 소자의 단면 구조에 따른 도펀트 프로파일(dopant profile)이 도시된 도 5를 참조하면, 고농도의 P형 웰(140)의 이온 농도(410)가 P형 웰(125)의 이온 농도(420)보다 높으며, N형 반도체 기판(110)의 이온 농도(430)가 가장 낮음을 알 수 있다.
상기에서는 본 발명의 실시예를 참조하여 설명하였지만, 해당 기술 분야에서 통상의 지식을 가진 자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
110 : N형 반도체 기판 115 : 게이트 산화층
120 : 폴리 실리콘층 125 : P형 웰
130 : 레지스트막 135 : 소스 영역
140 : 고농도의 P형 웰 145 : 층간 절연막
150 : 소스 금속 전극 210 : N형 이온 영역
120 : 폴리 실리콘층 125 : P형 웰
130 : 레지스트막 135 : 소스 영역
140 : 고농도의 P형 웰 145 : 층간 절연막
150 : 소스 금속 전극 210 : N형 이온 영역
Claims (17)
- 전력 반도체 소자의 제조 방법에 있어서,
(a) 제1 도전형 반도체 기판의 상부에 게이트 폴리 전극을 형성하는 단계;
(b) 상기 게이트 폴리 전극을 장벽 물질로 하여, 제1 농도의 제2 도전형 이온 주입에 의해 상기 제1 도전형 반도체 기판에 저농도 제2 도전형 웰을 형성하고, 제1 도전형 이온 주입에 의해 상기 저농도 제2 도전형 웰 내부에 제1 도전형 웰을 형성하는 단계;
(c) 상기 제1 도전형 반도체 기판의 전면에 층간 절연막을 형성하고, 상기 제1 도전형 웰의 중앙 부분을 노출시키는 개구부가 형성되도록 상기 층간 절연막을 식각하는 단계;
(d) 상기 제1 도전형 웰의 주변 영역이 소스 영역으로 정의되도록 하기 위해, 상기 개구부를 통해 제2 농도의 제2 도전형 이온 주입에 의해 고농도 제2 도전형 웰을 상기 제1 도전형 웰의 내부에 형성하는 단계;
(e) 상기 소스 영역의 상부 영역의 일부 또는 전부가 노출되도록 상기 층간 절연막을 등방성 식각(Isotropic Etching)하는 단계; 및
(f) 상기 소스 영역에 전기적으로 연결되도록 상기 제1 도전형 반도체 기판의 전면에 소스 금속 전극을 형성하는 단계를 포함하는 전력 반도체 소자의 제조 방법.
- 제1항에 있어서,
상기 제1 도전형 반도체 기판에 대한 식각 공정에 의해 트렌치 게이트를 형성하는 단계가 상기 단계 (a) 이전에 실시되고, 상기 게이트 폴리 전극은 상기 트렌치 게이트 내부에 형성되는 것을 특징으로 하는 전력 반도체 소자의 제조 방법.
- 제1항에 있어서,
상기 게이트 폴리 전극은 상기 제1 도전형 반도체 기판의 상부에 형성된 폴리 실리콘층을 선택적으로 식각하여 형성되는 것을 특징으로 하는 전력 반도체 소자의 제조 방법.
- 제1항에 있어서,
상기 등방성 식각은 HF 계열의 습식 식각 또는 등방성 드라이 식각으로 실시되는 것을 특징으로 하는 전력 반도체 소자의 제조 방법.
- 제1항에 있어서,
상기 저농도 제2 도전형 웰은 주입된 제2 도전형 이온에 대해 800 내지 1200℃ 중 임의의 온도에서 30 내지 120분 중 임의의 시간동안 가열처리하여 형성되는 것을 특징으로 하는 전력 반도체 소자의 제조 방법.
- 제1항에 있어서,
상기 제1 도전형 웰은 주입된 제1 도전형 이온에 대해 800 내지 1200℃ 중 임의의 온도에서 30 내지 120분 중 임의의 시간동안 가열처리하여 형성되는 것을 특징으로 하는 전력 반도체 소자의 제조 방법.
- 제1항에 있어서,
상기 게이트 폴리 전극은 상기 층간 절연막에 의해 상기 소스 금속 전극과 전기적으로 절연되는 것을 특징으로 하는 전력 반도체 소자의 제조 방법.
- 제1항에 있어서,
상기 제1 도전형은 P형 또는 N형 중 어느 하나이고, 상기 제2 도전형은 P형 또는 N형 중 다른 하나인 것을 특징으로 하는 전력 반도체 소자의 제조 방법.
- 제1항에 있어서,
상기 전력 반도체 소자는 IGBT, MOSFET 중 어느 하나인 것을 특징으로 하는 전력 반도체 소자의 제조 방법.
- 전력 반도체 소자의 제조 방법에 있어서,
(a) 제1 도전형 반도체 기판에 저농도 제2 도전형 웰을 형성하는 단계;
(b) 상기 제1 도전형 반도체 기판의 상부에 폴리 실리콘층을 형성하고, 상기 폴리 실리콘층을 선택적으로 식각하여 상기 저농도 제2 도전형 웰에 상응하는 위치에 게이트 폴리 전극을 형성하는 단계;
(c) 상기 게이트 폴리 전극을 장벽 물질로 하여, 제1 도전형 이온 주입에 의해 상기 저농도 제2 도전형 웰 내부에 제1 도전형 웰을 형성하는 단계;
(d) 상기 제1 도전형 반도체 기판의 전면에 층간 절연막을 형성하고, 상기 제1 도전형 웰의 중앙 부분을 노출시키는 개구부가 형성되도록 상기 층간 절연막을 식각하는 단계;
(e) 상기 제1 도전형 웰의 주변 영역이 소스 영역으로 정의되도록 하기 위해, 상기 개구부를 통해 제2 농도의 제2 도전형 이온 주입에 의해 고농도 제2 도전형 웰을 상기 제1 도전형 웰의 내부에 형성하는 단계;
(f) 상기 소스 영역의 상부 영역의 일부 또는 전부가 노출되도록 상기 층간 절연막을 등방성 식각(Isotropic Etching)하는 단계; 및
(g) 상기 소스 영역에 전기적으로 연결되도록 상기 제1 도전형 반도체 기판의 전면에 소스 금속 전극을 형성하는 단계를 포함하는 전력 반도체 소자의 제조 방법.
- 제10항에 있어서,
상기 제1 도전형 반도체 기판에 대한 식각 공정에 의해 트렌치 게이트를 형성하는 단계가 상기 단계 (a) 이후 및 상기 단계 (b) 이전에 실시되고, 상기 게이트 폴리 전극은 상기 트렌치 게이트 내부에 형성되는 것을 특징으로 하는 전력 반도체 소자의 제조 방법.
- 제10항에 있어서,
상기 등방성 식각은 HF 계열의 습식 식각 또는 등방성 드라이 식각으로 실시되는 것을 특징으로 하는 전력 반도체 소자의 제조 방법.
- 제10항에 있어서,
상기 저농도 제2 도전형 웰은 주입된 제2 도전형 이온에 대해 800 내지 1200℃ 중 임의의 온도에서 30 내지 120분 중 임의의 시간동안 가열처리하여 형성되는 것을 특징으로 하는 전력 반도체 소자의 제조 방법.
- 제10항에 있어서,
상기 제1 도전형 웰은 주입된 제1 도전형 이온에 대해 800 내지 1200℃ 중 임의의 온도에서 30 내지 120분 중 임의의 시간동안 가열처리하여 형성되는 것을 특징으로 하는 전력 반도체 소자의 제조 방법.
- 제10항에 있어서,
상기 게이트 폴리 전극은 상기 층간 절연막에 의해 상기 소스 금속 전극과 전기적으로 절연되는 것을 특징으로 하는 전력 반도체 소자의 제조 방법.
- 제10항에 있어서,
상기 제1 도전형은 P형 또는 N형 중 어느 하나이고, 상기 제2 도전형은 P형 또는 N형 중 다른 하나인 것을 특징으로 하는 전력 반도체 소자의 제조 방법.
- 제10항에 있어서,
상기 전력 반도체 소자는 IGBT, MOSFET 중 어느 하나인 것을 특징으로 하는 전력 반도체 소자의 제조 방법.
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