KR102141845B1 - 고전력 스위칭용 반도체 소자 및 그 제조방법 - Google Patents

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Abstract

본 발명은 N-Sub 기판층(120);
기판표면에 형성된 P+타입 고농도층(115);
상기 P+타입 고농도층(115)의 아래에 P_Body층(116) 및 TN+층(117)으로 인해 분리된 상기 P_Body층(116) 보다 농도가 낮게 형성된 P-층(118);
상기 P_Body층(116)과 상기 P-층(118)의 사이에서 서로를 분리시켜 도통손실을 감소시켜 주는 TN+층(117);
상기 P_Body층(116)과 상기 TN+층(117) 및 상기 P-층(118)을 관통하는 게이트전극(111);
상기 TN+층(117)보다 고농도층으로서 기판표면에 형성되는 N+층(114);
기판 표면 위에 형성되는 EMITTER층(113);
상기 게이트전극(111)과 상기 EMITTER층(113) 전극을 분리시켜주는 절연막(112); 및
기판 이면에 형성된 COLLECTOR전극층(123);을 포함하여 역방향 지지전압의 감소가 없이 도통 손실은 감소시키고,
상기 게이트전극(111)과 형태는 동일하고 상기 EMITTER층(113) 전극과 연결되는 제1 플로팅전극(111')을 더 포함하며,
상기 기판표면에 형성된 P+타입 고농도층(115)이 상기 제1 플로팅전극(111') 경계면의 절연물질(Oxide)과 접촉하며,
상기 게이트전극(111) 및 제1 플로팅전극(111')의 일측에 제2 플로팅전극(111'')을 더 포함하고,
상기 게이트전극(111)과 제1 플로팅전극(111')의 사이 수평방향 거리보다 상기 제1 플로팅전극(111')과 제2 플로팅전극(111'') 사이의 수평방향 거리가 더 길고,
상기 제1 플로팅전극(111')과 제2 플로팅전극(111'') 사이에 형성된 TN+층(117)은 PO층(116')에 의해 분리되는 것을 특징으로 하는 고전력 스위칭용 반도체 소자에 관한 발명이다.
상기와 같이 구성된 본 발명은 종래 구조와 달리 TN+ Layer 하부에 P Layer가 형성되기 때문에 TN+ Layer의 농도 증가에도 전기장(electric field) 증가에 따른 역방향 지지전압(BV) 감소가 없으며, 또한 P_Body 층의 중간에 TN+ 층이 형성 되기 때문에 표면 P_Body 농도에 의해 결정되는 Vth 특성과 독립적으로 작용되어, TN+ 농도 증가에 VGE(th) 변화 없이, 도통 손실 감소 효과를 가질 수 있도록 한 것이고, 이로 인해 반도체 소자의 품질과 신뢰성을 대폭 향상시킬 수 있도록 한 것이다.

Description

고전력 스위칭용 반도체 소자 및 그 제조방법{power semiconductor device and method of manufacturing the same}
본 발명의 실시예는 고전력 스위칭용 반도체 소자 및 그 제조방법에 관한 것으로, 보다 상세하게는 종래 구조와 달리 TN+ Layer 하부에 P Layer가 형성되기 때문에 TN+ Layer의 농도 증가에도 전기장(electric field) 증가에 따른 역방향 지지전압(BV) 감소가 없으며, 또한 P_Body 층의 중간에 TN+ 층이 형성되기 때문에 표면 P_Body 농도에 의해 결정되는 Vth 특성과 독립적으로 작용되어, TN+ 농도 증가에 VGE(th) 변화 없이, 도통 손실 감소 효과를 가질 수 있도록 한 것이고, 이로 인해 반도체 소자의 품질과 신뢰성을 대폭 향상시킬 수 있도록 한 것이다.
고전력스위칭용반도체(IGBT : Insulated Gate Bipolar Transistor)는 전력용 반도체의 일종으로, 전기의 흐름을 막거나 통하게 하는 스위칭 기능은 다른 부품이나 회로로도 구현할 수 있지만 정밀한 동작을 필요로 하는 제품일수록 동작속도가 빠르고 전력의 손실이 적은 전용부품을 필요로 하게 된다. 기존의 스위칭 반도체인 트랜지스터는 가격이 저렴한 대신 회로구성이 복잡하고 동작속도가 느린 단점이 있고, MOSFET는 저전력이고 속도가 빠른 대신 대전력 구동이 불가한 단점이 있어 이두 제품의 장점만을 결합한 제품이 전력용 반도체 IGBT이다.
IGBT 반도체 소자의 기술은 도 1 내지 8 과 같다.
도 1 에 개시된 IGBT 반도체 소자의 구조를 살펴보면, IGBT의 ON/Off 스위치 역할을 담당하는 Gate 전극(111), 전극간의 절연막(112), Emitter 전극(113), 전자전류 이동을 위한 N+ Layer(114), 정공전류 이동을 위한 P+(115), Channel 형성을 위한 P_Body(116), 정공의 축적을 통해 도통손실을 감소시켜주는 N0 Layer(119)를 포함한다.
N0 Layer(119)는 IGBT 도통시 정공들의 축척을 도와 High level effect 효과의 증가로 도통 손실을 감소시켜 주는 역할을 하며, N0 Layer의 농도가 높을수록 도통손실의 감소는 함께 이뤄져 Device 성능 향상 및 Cost 향상에 기여한다.
그러나 상기 구조의 IGBT 반도체 소자는 N0 Layer 농도가 증가 할 경우 Gate 전극(111) 하부의 트렌치 bottom에서 피크 전류 증가로 역방향 지지 전압(BV)이 감소하는 문제가 발생 되며, 또한 Gate Turn-on 전압인 VGE(th)의 감소로 인하여 Device 안정성에 문제가 발생되고 있다.
또한 VGE(th)의 감소로 인하여 Cdv/dt 의 오점호의 문제가 발생하고, 단락 내구성 감소로 나타났다.
상기 종래 기술을 보다 구체적으로 설명하면 다음과 같다.
전류가 흐르도록 게이트 전극에 바이어스가 인가되면 도 2 와 같이 IGBT가 도통 상태가 된다. 도통 손실은 특정 전류가 흐르기 위해 필요한 VCE 전압을 의미하며, 전력손실은 I*VCE가 되어 열 손실로 나타난다.
N0 Layer의 역할은 도 3(에너지 밴드)과 같이, Main 전류 통과 층인 N- sub 층보다 고 농도인 N0층이 형성됨으로써, Collector 전극상단의 P+ 층에서 주입된 정공들의 축적을 도와주게 되며, 정공들의 농도가 증가 할수록 Main 전류 성분인 전자전류의 저항을 줄이는 역할을 하게 된다.(High level injection 효과)
도 4 는 전류 도통 시 Emitter ~ Collector간 Hole carrier 농도를 나타난 T-CAD Simulation 결과로 N0 층의 농도가 증가 할수록 Hole 축적이 많아지는 것을 확인 할 수 있다.
도 5, 6 은 N0 농도 변동에 따른 Vce(sat), BVces, VGE(th) 변동에 대한 T-CAD Simulation 한 결과이다. Vce(sat)은 낮을수록 전력소비가 줄어 소자의 성능이 우수해 지지만, BV 및 Vth 특성의 변동은 SET 동작의 치명적인 불량을 유발 할 수 있기 때문에 정확한 Target Spec 내에 있어야 한다. 만일 BV 값이 감소할 경우 역방향 Bias 전압에 대한 내구성이 감소하여 Chip 파괴가 있을 수 있으며, Vth 감소는 Cdv/dt 문제에 따른 오동작 및 단락 내구성 성능의 감소로 소자의 기본 성능 저하를 유발 할 수 있다.
즉, 종래 구조의 경우 N0 농도 증가에 따른 Vce(sat) 특성 개선에 한계가 존재하며, 특정 농도 이상의 증가는 소자에 치명적인 불량을 유발 할 수 있다.
도 7 은 종래 N0 Layer를 사용하는 구조에 대한 간략한 공정 Flow를 나타낸 그림으로, P_Body 아래 Layer에 형성되어야 하는 N0 Layer의 특성상 N0 Layer 를 먼저 형성하고, 이후 Vth 가 결정되는 P_Body layer를 형성하게 되어 있다.
하지만 만약 N0 Layer의 농도가 증가 될 경우 N-P Compensation 으로 실직적인 P_Body 농도가 감소하는 효과가 나타나며(Total dopant concentration), 이로 인해 Vth 감소가 발생 하게 되며, P_Body junction depth 감소에 따른 IGBT 기생 npn TR 동작 발생 증가로 Ruggedness 성능의 저하가 발생된다.
또한 N0 농도 증가는 N0 layer의 확산 깊이가 깊어지게 되며, 트렌치 bottom 영역의 전기장 집중으로 BV 감소의 영향을 받게 된다.
여기서 만약 P_Body 농도를 올려 Vth 감소를 개선 할 경우 P_Body junction depth가 깊어져, Channel 저항 증가에 따른 Vce(sat) 증가가 발생 하게 되어, N0 농도 증가에 따른 개선 효과가 감쇄하게 되며, BV 감소 개선을 위해 Trench depth를 증가 할 경우에는 Cgd capacitance 증가로 스위칭 손실의 증가 및 파워손실 증가로 나타나게 되어 N0 농도를 올리기 위한 궁극적인 목표인 전력손실 감소에 효과가 사라지게 된다.
상기 N0 Layer 농도 증가에 따른 문제점은 다음과 같다.(도8)
(1) BVces 내압 감소
(2) VGE(th) 감소에 따라 Cdv/dt 전류에 의한 Arm short 및 열손실증가, Chip ruggedness 감소
(3) P_Body junction depth 감소에 따른 Chip ruggedness 감소
(4) Channeling 불량 가능성 높음 (N-Type : file-up, P-Type : segregation)
상기한 문제점을 해결하기 위해 종래에는 아래와 같은 선행기술문헌들이 개발되었으나, 여전히 상기한 종래 기술의 문제점을 일거에 해결하지 못하였다.
대한민국 등록특허공보 제1093679호(2011. 12. 07)가 등록된바 있다. 대한민국 등록특허공보 제1388706호(2014. 04. 17)가 등록된바 있다. 대한민국 등록특허공보 제1422953호(2014. 07. 17)가 등록된바 있다.
본 발명은 상기와 같은 종래 기술의 제반 문제점을 해소하기 위하여 안출한 것으로, 게이트전극, 절연막, EMITTER층, N+층, P+타입 고농도층, P_Body층, TN+층, P-층, N-Sub 기판층, N+Buffer층, P+층 및 COLLECTOR 전극층이 구비됨을 제1목적으로 한 것이고, 상기한 기술적 구성에 의한 본 발명의 제2목적은 종래 구조와 달리 TN+ Layer 하부에 P Layer가 형성되기 때문에 TN+ Layer의 농도 증가에도 전기장(electric field) 증가에 따른 역방향 지지전압(BV) 감소가 없도록 한 것이고, 제3목적은 P_Body 층의 중간에 TN+ 층이 형성 되기 때문에 표면 P_Body 농도에 의해 결정되는 Vth 특성과 독립적으로 작용되어, TN+ 농도 증가에 VGE(th) 변화 없이, 도통 손실 감소 효과를 가질 수 있도록 한 것이고, 제4목적은 표면에서 N0 Layer를 IMP하여 형성 하는 방식과 달리 Trench를 형성 후 Trench 하부에 TN+라는 N+ Layer를 형성하여 표면에 형성한 P_Body의 농도 변화에 독립적으로 작용한다는 차이점이 있도록 한 것이고, 제5목적은 N-type과 P-type dopant의 열확산성(diffusivity) 차이로 TN+ Layer는 P_Body layer 사이에 형성이 되며, 이로 인해 TN+ 농도 변화에 따른 BV, Vth 등의 변동은 전혀 발생 되지 않는 장점을 가지도록 한 것이고, 제6목적은 TN+ Layer형성 위치를 트렌치 에칭으로 컨트롤이 가능하게 되어 P_Body junction depth도 컨트롤이 가능하며, 이는 소자의 내구성 성능의 강화에도 유리하도록 한 것이고, 제7목적은 이로 인해 반도체 소자의 품질과 신뢰성을 대폭 향상시킬 수 있도록 한 고전력 스위칭용 반도체 소자 및 그 제조방법을 제공한다.
이러한 목적 달성을 위하여 본 발명은 고전력 스위칭용 반도체 소자에 관한 것으로, N-Sub 기판층의 아래에 N-Sub 기판층 보다 고농도(저저항) 동일 타입층이 형성된 N+Buffer층; N+Buffer층의 아래에 다른 타입층이 형성된 P+층;이 포함되고, 기판표면에 형성된 P+타입 고농도층; P+타입 고농도층의 아래에 동일 타입인 P_Body층 및 TN+층으로 인해 분리된 P_Body층 보다 농도가 낮게 형성된 P-층; 도통손실 감소를 위한 층이고, P_Body층과 P-층의 사이에 서로를 분리시켜주는 다른 타입인 TN+층; P_Body층과 TN+층 및 P-층을 관통하는 게이트전극; TN+층과 같은 타입이고, TN+층보다 고농도층이며, 기판표면에 형성되는 N+층;이 포함되고, N+층은 또 다른 제2전극층이며, 기판 표면 위에 형성되는 EMITTER층과 만나며, 게이트전극과 EMITTER층 전극을 서로 분리시켜주는 절연막과 함께 접촉되고, 기판 이면에는 3번째 전극인 COLLECTOR전극층이 있고, 각각의 전극은 따로 독립적으로 외부 회로와 연결됨을 특징으로 하는 고전력 스위칭용 반도체 소자를 제공한다.
상기에서 상세히 살펴본 바와 같이 본 발명은 게이트전극, 절연막, EMITTER층, N+층, P+타입 고농도층, P_Body층, TN+층, P-층, N-Sub 기판층, N+Buffer층, P+층 및 COLLECTOR전극층이 구비되도록 한 것이다.
상기한 기술적 구성에 의한 본 발명은 종래 구조와 달리 TN+ Layer 하부에 P Layer가 형성되기 때문에 TN+ Layer의 농도 증가에도 전기장(electric field) 증가에 따른 역방향 지지전압(BV) 감소가 없도록 한 것이다.
또한 본 발명은 P_Body 층의 중간에 TN+ 층이 형성 되기 때문에 표면 P_Body 농도에 의해 결정되는 Vth 특성과 독립적으로 작용되어, TN+ 농도 증가에 VGE(th) 변화 없이, 도통 손실 감소 효과를 가질 수 있도록 한 것이다.
그리고 본 발명은 표면에서 N0 Layer를 이온주입하여 형성 하는 방식과 달리 트렌치를 형성 후 트렌치 하부에 TN+라는 N+ Layer를 형성함으로써 표면에 형성한 P_Body의 농도 변화에 독립적으로 작용한다는 차이점이 있도록 한 것이다.
아울러 본 발명은 N-type과 P-type dopant의 열확산성(diffusivity) 차이로 TN+ Layer는 P_Body layer 사이에 형성이 되며, 이로 인해 TN+ 농도 변화에 따른 BV, Vth 등의 변동은 전혀 발생 되지 않는 장점을 가지도록 한 것이다.
더하여 본 발명은 TN+ Layer형성 위치를 트렌치 에칭으로 컨트롤이 가능하게 되어 P_Body junction depth도 컨트롤이 가능하며, 이는 소자의 내구성 성능의 강화에도 유리하도록 한 것이다.
본 발명은 상기한 효과로 인해 반도체 소자의 품질과 신뢰성을 대폭 향상시킬 수 있도록 한 매우 유용한 발명인 것이다.
이하에서는 이러한 효과 달성을 위한 본 발명의 바람직한 실시 예를 첨부된 도면에 따라 상세히 설명하면 다음과 같다.
도 1 은 종래 IGBT 반도체 소자의 요부 구성도.
도 2 는 종래 IGBT 반도체 소자가 도통된 상태를 나타낸 그래프.
도 3 은 종래 No Layer의 역할을 보인 그래프.
도 4 는 종래 전류 도통시 홀 케이어의 농도를 나타낸 그래프.
도 5 는 종래 N0 농도에 따른 BV & VCE(sat) 변동 그래프.
도 6 은 종래 N0 농도에 따른 Vth & VCE(sat) 변동 그래프.
도 7 은 종래 N0 Layer를 사용하는 구조에 대한 간략한 공정 Flow를 나타낸 도면.
도 8 은 도 7 의 A-A'선 단면의 농도를 보인 그래프.
도 9 는 본 발명의 제1실시예에 적용된 고전력 스위칭용 반도체 소자의 요부 구성도.
도 10 은 본 발명의 제2실시예에 적용된 고전력 스위칭용 반도체 소자의 요부 구성도.
도 11 은 본 발명의 제3실시예에 적용된 고전력 스위칭용 반도체 소자의 요부 구성도.
도 12 는 본 발명의 제4실시예에 적용된 고전력 스위칭용 반도체 소자의 요부 구성도.
도 13 은 종래/본 발명 구조의 N0/TN+ 농도 변동에 따른 VCE(sat) / BVCES / Vth 변동 그래프로, Breakdown Voltage, BVces[V]를 나타낸 것이다.
도 14 는 종래/본 발명 구조의 N0/TN+ 농도 변동에 따른 VCE(sat) / BVCES / Vth 변동 그래프로, Threshold Voltage, VGE(th)[V]를 나타낸 것이다.
도 15 는 본 발명 TN+ Layer를 사용하는 구조에 대한 간략한 공정 Flow를 나타낸 도면.
도 16 은 도 15 의 B-B'선 단면의 농도를 보인 그래프.
본 발명에 적용된 고전력 스위칭용 반도체 소자 및 그 제조방법은 도 9 내지 도 16 에 도시된 바와 같이 구성되는 것이다.
하기에서 본 발명을 설명함에 있어, 관련된 공지 기능 또는 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명은 생략할 것이다.
그리고 후술되는 용어들은 본 발명에서의 기능을 고려하여 설정된 용어들로서 이는 생산자의 의도 또는 관례에 따라 달라질 수 있으므로 그 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다.
또한 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도면에 도시된 바에 한정되지 않는다.
본 발명은 고전력 스위칭용 반도체 소자에 관한 것으로, 다음의 각 실시예와 같이 구성된다.
(제1실시예)(도9)
본 발명은 N-Sub 기판층(120)의 아래에 N-Sub 기판층(120) 보다 고농도(저저항) 동일 타입층이 형성된 N+Buffer층(121)이 구비된다.
본 발명은 상기 N+Buffer층(121)의 아래에 다른 타입 P+층(122)이 형성 구비된다.
본 발명은 기판표면에 형성된 P+타입 고농도층(115)이 구비된다.
본 발명은 P+타입 고농도층(115)의 아래에 동일 타입인 P_Body층(116) 및 TN+층(117)으로 인해 분리된 P_Body층(116) 보다 농도가 낮게 형성된 P-층(118)이 구비된다.
그리고 본 발명은 도통손실을 줄이기 위하여 P_Body층(116)과 P-층(118) 사이에 P_Body층(116)과 P-층(118)을 분리시켜주는 다른 타입 TN+층(117)이 구비된다.
본 발명은 P_Body층(116)과 TN+층(117) 및 P-층(118)을 관통하는 게이트전극(111)이 구비된다.
그리고 본 발명은 TN+층(117)과 같은 타입이고, TN+층(117)보다 고농도층이며, 기판표면에 형성되는 N+층(114);이 포함된다.
특히 본 발명의 N+층(114)은 또 다른 제2전극층이며, 기판 표면 위에 형성되는 EMITTER층(113)과 만나며, 게이트전극(111)과 EMITTER층(113) 전극을 서로 분리시켜주는 절연막(112)과 함께 접촉되고, 기판 이면에는 3번째 전극인 COLLECTOR전극층(123)이 포함되고, 각각의 전극은 따로 독립적으로 외부 회로와 연결됨을 특징으로 하는 고전력 스위칭용 반도체 소자를 제공한다.
상기 P+타입 고농도층(115), P_Body층(116), P-층(118)의 농도 Peak 지점은 각 경계면의 상단에 존재하며, 하부로 내려갈수록 농도가 감소하도록 구성함이 바람직하다.
상기 TN+층(117)의 농도 Peak 지점은 P_Body층(116)과 TN+층(117)이 만나는 경계와 TN+층(117)과 P-층(118)이 만나는 경계면 사이에 위치하며, P-층(118)의 Peak 보다 농도가 높게 형성함이 바람직하다.
상기 N+층(114)은 게이트전극(111)의 경계면의 절연물질(Oxide)과도 접촉되지만 P_Body층(116) 보다는 수직방향으로 접촉되는 길이가 짧으며, P_Body층(116)의 안에서 형성함이 바람직하다.
상기 게이트전극(111)은 제1전극으로 사용할 수 있음은 물론이다.
아울러 상기 게이트전극(111)은, 내부에 전극 물질인 폴리실리콘이 채워지고, 폴리실리콘과의 경계면에는 절연물질(Oxide)로 둘러 쌓이도록 구성함을 특징으로 하는 고전력 스위칭용 반도체 소자를 제공한다.
(제2실시예)(도10)
본 발명에 적용된 상기 기판표면에 형성된 P+타입 고농도층(115)은, TN+층(117)과 같은 타입이며, TN+층(117) 보다 고 농도층이며, 기판표면에 형성되는 N+층(114)과 접촉되어 있고, 제2전극층이며, 기판표면위에 형성되는 EMITTER층(113)과 만나며, 게이트 전극(111)과 형태는 동일 하지만 제2전극과 연결되는 플로팅(111')전극과 EMITTER층(113) 전극을 서로 분리시켜주는 절연막(112)과 함께 접촉됨을 특징으로 하는 고전력 스위칭용 반도체 소자를 제공한다.
상기 N+층(114)은 제1전극으로 사용되는 게이트전극(111) 경계면의 절연물질(Oxide)와 접촉하며, P+층(115)는 플로팅전극(111') 경계면의 절연물질(Oxide)과 접촉이 된다.
또한 이 두 개의 층 N+층(114), P+층(115) 모두 P_Body층(116) 보다는 수직 방향으로 전극 경계면과 접촉되는 길이가 짧으며, P_Body층(116) 안에서 형성됨이 바람직하다.
그리고 플로팅전극(111')과 EMITTER층(113)은 전극 재료가 각각 폴리실리콘과 알루미늄으로 다르지만, 서로 연결되어 있으며 제2전극으로 사용될 수 있음은 물론이다.
(제3실시예)(도11)
본 발명에 적용된 상기 게이트전극(111) 및 플로팅전극(111')의 일측에 플로팅전극(111'')을 형성하고, 상기 전극(111)(111')의 사이 수평방향 거리보다 상기 전극(111')(111'') 사이의 수평방향 거리가 더 길고, 상기 전극(111')(111'') 사이에 형성된 TN+층(117)은 PO층(116')에 의해 분리되어 있고, 상기 전극(111)(111')의 일측에는 P+(115)와 만나는 반면 반대편에는 P+(115)이 없어서 만나지 않도록 하고, 상기 전극(111)(111')은 EMITTER층(113) 전극과 연결되는 대신에 전극(111')(111'')의 사이에는 EMITTER층(113) 전극과 접촉되는 영역이 없도록 함을 특징으로 하는 고전력 스위칭용 반도체 소자를 제공한다.
(제4실시예)(도12)
본 발명에 적용된 상기 절연막(112)은, 실리콘 표면 아래 형성 되어 있음을 특징으로 한다. 즉, 실리콘을 식각하여 내부에 전극물질을 채워서 전극으로 사용할 수 있도록 만든 구조를 트렌치(Trench)라고 했을 때, 게이트 및 플로팅전극(111)(111')을 트렌치(Trench)의 내부 구조안에 형성함을 특징으로 하는 고전력 스위칭용 반도체 소자를 제공한다.
한편 본 발명은 상기의 구성부를 적용함에 있어 다양하게 변형될 수 있고 여러 가지 형태를 취할 수 있다.
그리고 본 발명은 상기의 상세한 설명에서 언급되는 특별한 형태로 한정되는 것이 아닌 것으로 이해되어야 하며, 오히려 첨부된 청구범위에 의해 정의되는 본 발명의 정신과 범위 내에 있는 모든 변형물과 균등물 및 대체물을 포함하는 것으로 이해되어야 한다.
상기와 같이 개선된 구조의 본 발명 고전력 스위칭용 반도체 소자의 TN+ 농도에 따른 변동은 도 13과 도 14를 통해 확인할 수 있다.
기존 구조 및 개선 구조에 따른 N-타입 농도 변화에 따른 Vce(sat), BVces, VGE(th)의 변동을 나타낸 T-CAD 시뮬레이션 결과에 따르면, N-타입 농도에 따른 Vce(sat) 개선은 기존 구조와 동일하게 나타나지만 BVces 및 VGE(th) 변동은 전혀 발생하지 않는다는 것을 확인할 수 있다.
즉, 본 개선 구조를 적용한다면 BVces 및 VGE(th) 타겟 스펙을 고려할 경우 20% 이상의 개선 효과가 나타나며, 이는 도통손실의 개선 및 칩 사이즈 감소에 따른 코스트 개선 등의 효과로 나타날 수 있다.
또한 SET 동작시 발생할 수 있는 노이즈 특성 및 내구성 성능에 대해서도 안정적인 특성 구현이 가능하다.
도 15는 본 발명 고전력 스위칭용 반도체 소자의 제조방법에 관한 것으로 다음의 각 단계를 거치게 된다.
(a) 단계 : 모스 채널이 동작될 P_BODY층 형성을 위해 P-type 불순물(Dopant) 주입한다.
(b) 단계 : 게이트 전극 형성을 위해 옥사이드 증착, 노광, 및 에칭 한다.
(c) 단계 : TN+ 층 형성을 위하여 n-type TN+ 불순물을 주입한다.
(d) 단계 : 주입된 불순물(P_BODY, TN+)의 활성화 및 확산을 위한 열 확산 한다.
(e) 단계 : 2차 트렌치를 에칭하고, 하드 마스크(옥사이드)를 제거한다.
(f) 단계 : 게이트 절연을 위한 Gate oxide를 형성하고, 게이트 전극으로 사용될 폴리 실리콘을 증착, 에칭 한다. 상기 Gate oxide는 열산화 방식으로 형성한다.
(g) 채널 형성을 위하여 실리콘 표면에 n+ 에미터를 형성하고, 바디층 접촉저항 감소를 위하여 p+ 에미터를 형성한다. 상기 n+ 에미터는 n+ 포토레지스트 코팅과 노광 및 이온주입 방식을 통해 형성하고, 상기 p+ 에미터도 p+ 포토레지스트 코팅과 노광 및 이온주입 방식을 통해 형성한다.
(h) 표면 에미터 전극과 게이트 전극사이 절연을 위한 산화막 형성 및 에미터 전극과 실리콘 접촉을 위한 콘택 에칭 단계를 거친다.
화학적 기상 증착법(CVD)으로 산화막을 증착하고, 콘택 에칭 단계는 포토, 노광, 산화막(Oxide)과 포토레지스트 제거, 및 어닐링을 포함한다.
(i) 에미터 전극 형성 단계를 포함한다.
금속 알루미늄을 증착, 포토, 노광 및 에칭을 거치고, 실리콘과 금속 사이의 접촉 저항을 줄이기 위하여 소결 처리한다.
(j) 이면 컬렉터 전극을 형성한다.
불필요한 실리콘층을 제거하는 이면 그라인드 작업을 하고, 필드 확산 방지 및 고내압을 위하여 n+ 버퍼를 형성을 위해 이면 백사이드에 IMP 주입하고, 컬렉터 정션을 위해 이면 백사이드에 P+ IMP 주입하고, 이면 백사이드에 금속을 증착하여 컬렉터 전극을 형성한다.
한편, 도 9 는 본 발명의 제1실시예에 적용된 고전력 스위칭용 반도체 소자의 요부 구성도이다.
그리고 도 10 은 본 발명의 제2실시예에 적용된 고전력 스위칭용 반도체 소자의 요부 구성도이다.
제작을 위한 공정 프로세스는 도 9와 동일하지만, N+, P+의 마스크 패턴을 다르게 설계하여 제작한다.
또한 도 11 은 본 발명의 제3실시예에 적용된 고전력 스위칭용 반도체 소자의 요부 구성도이다.
제작을 위한 공정 프로세스는 도 9와 동일하지만, Trench, N+, P+, 콘택의 마스크 패턴을 다르게 설계하여 제작한다.
즉, 플로팅전극(111')과 플로팅전극(111'')사이 간격(MESA)은 게이트전극(111)과 플로팅전극(111') 보다 넓게 설계되어 있으며, TN+ layer는 MESA내에 서로 연결되어 있지 않은 특징이 있다. 이는 TN+ Layer를 사용하기 위해서는 Source원의 농도 및 diffusivity를 고려하여 MESA 1.8㎛ 이하의 설계가 필요하지만, 이 경우 Trench 형성이 많아지게 되어 Capacitance 증가로 인한 Switching loss 증가가 발생하게 된다.
이런 문제점에 대한 개선구조로 Active cell로 동작하는 (표면 N+/P+ Layer가 있는 Trench와 Trench 영역) MESA 영역은 좁게 설계를 하고 그 외 영역은 MESA를 넓게 설계 함으로써 Capacitance를 줄인 구조이다. 여기서 일반적으로 MESA 간격이 넓어질 경우 Trench Bottom 하부 Electric field 집중으로 내압이 감소할 수 있지만 P_Body junction이 함께 형성 되어 E-field를 완화 시켜주기 때문에 내압 변동 없이 MESA 폭을 넓힐 수 있다. 또한 Hole carrier들의 이동 통로가 Trench와 Trench 사이로 집중되기 때문에 Hole carrier 들의 집중이 강화되며, 결론적으로 도통손실의 추가적인 개선 효과가 나타난다.
추가로 Trench, Trench의 Poly silicon 전극은 GATE와 연결 될 수도 있으며, Emitter 전극과 연결되어 Miller capacitance인 Cgc의 추가적인 감소도 가능 하다.
도 12 는 본 발명의 제4실시예에 적용된 고전력 스위칭용 반도체 소자의 요부 구성도이다.
도 13 은 종래/본 발명 구조의 N0/TN+ 농도 변동에 따른 VCE(sat) / BVCES / Vth 변동 그래프로, Breakdown Voltage, BVces[V]를 나타낸 것이다.
그리고 도 14 는 종래/본 발명 구조의 N0/TN+ 농도 변동에 따른 VCE(sat) / BVCES / Vth 변동 그래프로, Threshold Voltage, VGE(th)[V]를 나타낸 것이다.
상기 도 13 은 기존구조 및 개선구조에 대한 N-type 농도 변동에 따른 VCE(sat) / BVCES / Vth 변동을 나타낸 T-CAD Simulation 결과로 n-type 농도에 따른 VCE(sat) 개선은 기존 구조와 동일하게 나타나지만 BVCES 및 Vth 변동은 전혀 발생 하지 않는 다는 것을 확인 할 수 있다.
즉, 본 개선 구조 적용시 BVCES, Vth target spec을 고려 할 경우 20% 이상의 개선 효과가 나타나며, 이는 도통손실 개선 및 Chip size 감소에 따른 Cost 개선등의 효과로 나타날 수 있으며, 또한 SET 동작 시 발생 될 수 있는 Noise 특성 및 Ruggedness 성능에 대해서도 안정정인 특성 구현이 가능하다.
도 15 는 본 발명 TN+ Layer를 사용하는 구조에 대한 간략한 공정 Flow를 나타낸 도면이다.
그리고 도 16 은 본 발명 TN+ Layer 농도를 보인 그래프이다.
기존 구조와 차이는 표면에서 N0 Layer를 IMP하여 형성 하는 방식과 달리 Trench를 형성후 Trench 하부에 TN+라는 N+ Layer를 형성하여 표면에 형성한 P_Body의 농도 변화에 독립적으로 작용한다는 차이점이 있다.
또한 N-type과 P-type dopant의 diffusivity 차이로 TN+ Layer는 P_Body layer 사이에 형성이 되며, 이로 인해 TN+ 농도 변화에 따른 BV / Vth등의 변동은 전혀 발생 되지 않는 장점을 가진다.
또한 TN+ Layer형성 위치를 Trench etching 으로 control이 가능하게 되어 P_Body junction depth control이 가능하며, 이는 소자의 ruggedness 성능의 강화에도 유리하다.
<도면의 주요 부분에 대한 부호의 설명>
게이트전극(111)
플로팅전극(111')(111'')
절연막(112)
EMITTER층(113)
N+층(114)
P+타입 고농도층(115);
P_Body층(116)
TN+층(117)
P-층(118)
N-Sub 기판층(120)
N+Buffer층(121)
P+층(122)
COLLECTOR전극층(123)

Claims (11)

  1. 고전력 스위칭용 반도체 소자에 관한 것으로,
    N-Sub 기판층(120);
    기판표면에 형성된 P+타입 고농도층(115);
    상기 P+타입 고농도층(115)의 아래에 P_Body층(116) 및 TN+층(117)으로 인해 분리된 상기 P_Body층(116) 보다 농도가 낮게 형성된 P-층(118);
    상기 P_Body층(116)과 상기 P-층(118)의 사이에서 서로를 분리시켜 도통손실을 감소시켜 주는 TN+층(117);
    상기 P_Body층(116)과 상기 TN+층(117) 및 상기 P-층(118)을 관통하는 게이트전극(111);
    상기 TN+층(117)보다 고농도층으로서 기판표면에 형성되는 N+층(114);
    기판 표면 위에 형성되는 EMITTER층(113);
    상기 게이트전극(111)과 상기 EMITTER층(113) 전극을 분리시켜주는 절연막(112); 및
    기판 이면에 형성된 COLLECTOR전극층(123);을 포함하여 역방향 지지전압의 감소가 없이 도통 손실은 감소시키고,
    상기 게이트전극(111)과 형태는 동일하고 상기 EMITTER층(113) 전극과 연결되는 제1 플로팅전극(111')을 더 포함하며,
    상기 기판표면에 형성된 P+타입 고농도층(115)이 상기 제1 플로팅전극(111') 경계면의 절연물질(Oxide)과 접촉하며,
    상기 게이트전극(111) 및 제1 플로팅전극(111')의 일측에 제2 플로팅전극(111'')을 더 포함하고,
    상기 게이트전극(111)과 제1 플로팅전극(111')의 사이 수평방향 거리보다 상기 제1 플로팅전극(111')과 제2 플로팅전극(111'') 사이의 수평방향 거리가 더 길고,
    상기 제1 플로팅전극(111')과 제2 플로팅전극(111'') 사이에 형성된 TN+층(117)은 PO층(116')에 의해 분리되는 것을 특징으로 하는 고전력 스위칭용 반도체 소자.
  2. 제 1 항에 있어서,
    상기 게이트전극(111)과 제1 플로팅전극(111')의 일측에는 P+타입 고농도층(115)과 만나는 반면 반대편에는 P+타입 고농도층(115)이 없어서 만나지 않도록 하고, 상기 EMITTER층(113) 전극과는 연결되는 대신에,
    상기 제1 플로팅전극(111')과 제2 플로팅전극(111'') 사이에는 상기 EMITTER층(113) 전극과 접촉되는 영역이 없는 것을 특징으로 하는 고전력 스위칭용 반도체 소자
  3. 고전력 스위칭용 반도체 소자의 제조방법에 관한 것으로,
    (a) 모스 채널이 동작될 P_BODY층 형성을 위한 P-type 불순물(Dopant) 주입 단계;
    (b) 게이트 전극 형성을 위한 1차 트렌치 식각 단계;
    (c) TN+ 층 형성을 이한 n-type TN+ 불순물 주입 단계;
    (d) 주입된 불순물(P_BODY, TN+)들의 활성화 및 확산을 위한 열 확산 단계;
    (e) 2차 트렌치 에칭 단계;
    (f) 게이트 절연을 위한 Gate oxide 형성과 게이트 전극으로 사용될 폴리 실리콘 형성 단계;
    (g) 채널 형성을 위한 실리콘 표면 n+ 에미터 형성 및 바디층 접촉저항 감소를 위한 p+ 에미터 형성 단계;
    (h) 표면 에미터 전극과 게이트 전극사이 절연을 위한 산화막 형성 및 에미터 전극과 실리콘 접촉을 위한 콘택 에칭 단계;
    (i) 에미터 전극을 형성하는 단계; 및
    (j) 이면 컬렉터 전극을 형성하는 단계가 포함됨을 특징으로 하는 고전력 스위칭용 반도체 소자의 제조방법


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