KR20230009264A - 전력 반도체 소자 및 그 제조 방법 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 144
- 238000004519 manufacturing process Methods 0.000 title claims description 11
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 claims abstract description 22
- 239000012535 impurity Substances 0.000 claims description 40
- 238000000034 method Methods 0.000 claims description 24
- 238000005530 etching Methods 0.000 claims description 3
- 230000000149 penetrating effect Effects 0.000 claims 1
- 230000005684 electric field Effects 0.000 abstract description 13
- 239000010410 layer Substances 0.000 description 118
- 229910010271 silicon carbide Inorganic materials 0.000 description 12
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 9
- 229910052710 silicon Inorganic materials 0.000 description 9
- 239000010703 silicon Substances 0.000 description 9
- 230000015556 catabolic process Effects 0.000 description 8
- 239000011229 interlayer Substances 0.000 description 7
- 229910052751 metal Inorganic materials 0.000 description 7
- 239000002184 metal Substances 0.000 description 7
- 239000000758 substrate Substances 0.000 description 6
- 239000007772 electrode material Substances 0.000 description 3
- 239000011810 insulating material Substances 0.000 description 3
- 150000004767 nitrides Chemical class 0.000 description 3
- 239000004020 conductor Substances 0.000 description 2
- 238000005520 cutting process Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000017525 heat dissipation Effects 0.000 description 2
- 238000002513 implantation Methods 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 229910021332 silicide Inorganic materials 0.000 description 2
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 238000009825 accumulation Methods 0.000 description 1
- 230000003213 activating effect Effects 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 230000000903 blocking effect Effects 0.000 description 1
- 150000001721 carbon Chemical class 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 238000010292 electrical insulation Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 229910000449 hafnium oxide Inorganic materials 0.000 description 1
- WIHZLLGSGQNAGK-UHFFFAOYSA-N hafnium(4+);oxygen(2-) Chemical compound [O-2].[O-2].[Hf+4] WIHZLLGSGQNAGK-UHFFFAOYSA-N 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 230000000116 mitigating effect Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 description 1
- RVTZCBVAJQQJTK-UHFFFAOYSA-N oxygen(2-);zirconium(4+) Chemical compound [O-2].[O-2].[Zr+4] RVTZCBVAJQQJTK-UHFFFAOYSA-N 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 238000005036 potential barrier Methods 0.000 description 1
- -1 region Substances 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 238000009751 slip forming Methods 0.000 description 1
- 229910001928 zirconium oxide Inorganic materials 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
- H01L29/0692—Surface layout
- H01L29/0696—Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
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- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
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- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
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- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
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- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/66734—Vertical DMOS transistors, i.e. VDMOS transistors with a step of recessing the gate electrode, e.g. to form a trench gate electrode
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- Engineering & Computer Science (AREA)
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Abstract
본 발명의 일 실시예에 따른 전력 반도체 소자는 실리콘 카바이드(SiC)의 반도체층, 상기 반도체층의 표면으로부터 상기 반도체층 내부로 연장되는 리세스 게이트들, 상기 반도체층 내에서 상기 리세스 게이트들 사이에 위치하며 제 1 도전형을 갖는 드리프트 영역들, 상기 리세스 게이트들 사이에서 상기 드리프트 영역들과 접하도록 상기 드리프트 영역들의 적어도 일측에 위치하며 상기 제 1 도전형과 반대되는 제 2 도전형을 갖는 웰 영역들, 상기 리세스 게이트 전극들 사이에서 상기 웰 영역들 내에 위치하며 상기 제 1 도전형을 갖는 소오스 영역들, 상기 반도체층 내에서 상기 드리프트 영역들과 연결되게 상기 드리프트 영역들 및 상기 웰 영역들 아래에 위치하며 상기 제 1 도전형을 갖는 제 1 필라 영역들, 및 상기 반도체층 내에서 상기 웰 영역들과 연결되게 상기 리세스 게이트들 아래에 위치하며 상기 제 2 도전형을 갖는 제 2 필라 영역들을 포함할 수 있다.
Description
본 발명은 반도체 장치에 관한 것으로서, 더 상세하게는 전력 전달을 스위칭하기 위한 전력 반도체 소자(power semiconductor device) 및 그 제조 방법에 관한 것이다.
전력 반도체 소자는 고전압과 고전류 환경에서 동작하는 반도체 소자이다. 이러한 전력 반도체 소자는 고전력 스위칭이 필요한 분야, 예컨대 전력 변환, 전력 컨버터, 인버터 등에 이용되고 있다. 예를 들어, 전력 반도체 소자로는 절연 게이트 양극성 트랜지스터(IGBT, Insulated Gate Bipolar Transistor), 전력 모스펫(MOSFET, Metal Oxide Semiconductor Field Effect Transistor) 등을 들 수 있다. 이러한 전력 반도체 소자는 고전압에 대한 내압 특성이 기본적으로 요구되며, 최근에는 부가적으로 고속 스위칭 동작을 요하고 있다.
이에 따라, 기존 실리콘(Si) 대신 실리콘 카바이드(silicon carbide, SiC)를 이용한 전력 반도체 소자가 연구되고 있다. 실리콘 카바이드(SiC)는 실리콘에 비해 밴드갭이 높은 와이드갭 반도체 소재로서, 실리콘에 비해서 고온에서도 안정성을 유지할 수 있다. 나아가, 실리콘 카바이드는 절연 파괴 전계가 실리콘에 비해서 매우 높아서 고전압에서도 안정적으로 동작을 할 수 있다. 따라서, 실리콘 카바이드는 실리콘에 비해 높은 항복전압을 가지면서도 열방출은 우수하여 고온에서 동작 가능한 특성을 나타낸다.
이러한 실리콘 카바이드를 이용한 전력 반도체 소자의 채널 밀도를 높이기 위하여 수직 채널 구조를 갖는 트렌치 타입의 게이트 구조가 연구되고 있다. 이러한 트렌치 타입 게이트 구조에서는 트렌치 모서리에서 전계가 집중되는 문제가 있다.
본 발명의 실시예는 게이트층의 모서리 부분에 전계가 집중되는 것을 완화하면서 바디 저항을 감소시킬 수 있는 실리콘 카바이드의 전력 반도체 소자 및 그 제조 방법을 제공하고자 한다. 그러나 이러한 과제는 예시적인 것으로, 이에 의해 본 발명의 범위가 한정되는 것은 아니다.
본 발명의 일 실시예에 따른 전력 반도체 소자는 실리콘 카바이드(SiC)의 반도체층, 상기 반도체층의 표면으로부터 상기 반도체층 내부로 연장되는 리세스 게이트들, 상기 반도체층 내에서 상기 리세스 게이트들 사이에 위치하며 제 1 도전형을 갖는 드리프트 영역들, 상기 리세스 게이트들 사이에서 상기 드리프트 영역들과 접하도록 상기 드리프트 영역들의 적어도 일측에 위치하며 상기 제 1 도전형과 반대되는 제 2 도전형을 갖는 웰 영역들, 상기 리세스 게이트 전극들 사이에서 상기 웰 영역들 내에 위치하며 상기 제 1 도전형을 갖는 소오스 영역들, 상기 반도체층 내에서 상기 드리프트 영역들과 연결되게 상기 드리프트 영역들과 상기 웰 영역들 아래에 위치하며 상기 제 1 도전형을 갖는 제 1 필라 영역들, 및 상기 반도체층 내에서 상기 웰 영역들과 연결되며 상기 리세스 게이트들 아래에 위치하고 상기 제 2 도전형을 갖는 제 2 필라 영역들을 포함할 수 있다.
바람직하게는, 상기 제 2 필라 영역들은 상기 리세스 게이트들의 하부 영역(lower portion)을 감쌀 수 있다.
바람직하게는, 상기 제 1 필라 영역들과 상기 제 2 필라 영역들은 제 1 방향으로 서로 접하면서 교번되게 배열될 수 있다.
바람직하게는, 상기 제 1 필라 영역들과 상기 제 2 필라 영역들은 상기 제 1 방향과 교차되는 제 2 방향으로 상기 리세스 게이트들보다 길게 연장될 수 있다.
바람직하게는, 상기 제 2 필라 영역들의 상기 제 1 방향의 길이는 상기 리세스 게이트들의 상기 제 1 방향의 길이보다 길 수 있다.
바람직하게는, 상기 웰 영역들과 상기 소오스 영역들은 상기 드리프트 영역들을 기준으로 대칭되게 상기 드리프트 영역들의 양측에 위치할 수 있다.
바람직하게는, 상기 소오스 영역들은 상기 드리프트 영역들과 이격되게 위치할 수 있다.
바람직하게는, 상기 소오스 영역들은 상기 드리프트 영역들과 접하도록 위치할 수 있다.
바람직하게는, 상기 전력 반도체 소자는 상기 리세스 게이트들의 외측에서 상기 소오스 영역들이 공통 연결된 소오스 콘택 영역을 더 포함할 수 있다.
바람직하게는, 상기 전력 반도체 소자는 상기 소오스 콘택 영역 내에 위치하며 상기 웰 영역들과 연결되는 웰 콘택 영역을 더 포함할 수 있다.
바람직하게는, 상기 전력 반도체 소자는 상기 소오스 콘택 영역 및 상기 웰 콘택 영역과 연결된 소오스 전극층을 더 포함할 수 있다.
바람직하게는, 상기 전력 반도체 소자는 상기 리세스 게이트들을 서로 연결시키면서 상기 반도체층 위에 위치하는 플레이트 게이트를 더 포함할 수 있다.
바람직하게는, 상기 플레이트 게이트는 상기 드리프트 영역들 및 상기 소오스 영역들을 덮도록 상기 반도체층 위에 위치할 수 있다.
바람직하게는, 상기 웰 영역들은 상기 리세스 게이트들의 외측에서 공통 연결될 수 있다.
바람직하게는, 상기 전력 반도체 소자는 상기 제 1 필라 영역들과 연결되게 상기 제 1 필라 영역들 및 상기 제 2 필라 영역들 아래에 위치하며, 상기 제 1 도전형을 갖는 드레인 영역을 더 포함할 수 있다.
본 발명의 일 실시예에 따른 전력 반도체 소자의 제조 방법은 실리콘 카바이드(SiC)의 반도체층에 제 1 도전형의 불순물들을 주입하는 단계, 상기 반도체층의 하부 영역(lower portion)에 상기 제 1 도전형과 반대되는 제 2 도전형의 불순물들을 주입하여 제 1 방향으로 서로 교번되게 배열되는 제 1 필라 영역들과 제 2 필라 영역들을 형성하는 단계, 상기 반도체층의 상부 영역(upper portion)에 상기 제 2 도전형의 불순물들을 주입하여 상기 제 1 필라 영역들과 제 2 필라 영역들 위에 드리프트 영역 및 상기 드리프트 영역의 적어도 일측에 위치하는 웰 영역을 형성하는 단계, 상기 웰 영역 내에 상기 제 1 도전형의 불순물을 주입하여 소오스 영역을 형성하는 단계, 상기 제 2 필라 영역까지 상기 드리프트 영역과 상기 웰 영역을 식각하여 트렌치들을 형성하는 단계, 및 상기 트렌치들이 매립되도록 게이트 전극층을 형성하는 단계를 포함할 수 있다.
바람직하게는, 상기 드리프트 영역 및 상기 웰 영역을 형성하는 단계는 상기 웰 영역이 상기 제 2 필라 영역들과 접하도록 상기 드리프트 영역의 적어도 일측에 상기 제 2 도전형의 불순물들을 주입할 수 있다.
바람직하게는, 상기 트렌치들을 형성하는 단계는 상기 트렌치들이 상기 제 2 필라 영역들과 중첩되게 위치하도록 할 수 있다.
바람직하게는, 상기 트렌치들을 형성하는 단계는 상기 트렌치들이 상기 제 1 방향으로는 상기 제 2 필라 영역보다 좁은 폭을 가지며, 상기 제 1 방향과 교차되는 제 2 방향으로는 상기 드리프트 영역을 관통하면서 상기 웰 영역의 일부 영역까지 연장되도록 할 수 있다.
바람직하게는, 상기 게이트 전극층을 형성하는 단계는 상기 트렌치들에 매립되는 리세스 게이트들 및 상기 리세스 게이트들을 서로 연결시키면서 상기 반도체층을 덮는 플레이트 게이트를 형성할 수 있다.
본 발명의 일 실시예에 따른 전력 반도체 소자 및 그 제조 방법에 의하면, 슈퍼 정션(superjunction)의 구조를 개선하여 게이트층의 모서리 부분에 전계가 집중되는 것을 완화하면서 바디 저항을 감소시킬 수 있다.
물론 이러한 효과는 예시적인 것이고, 이러한 효과에 의해서 본 발명의 범위가 한정되는 것은 아니다.
도 1은 본 발명의 일 실시예에 따른 전력 반도체 소자의 구조를 개략적으로 보여주는 사시도.
도 2는 도 1에서 A-A′ 절취선을 따라 절단된 구조를 예시적으로 보여주는 수평 단면도.
도 3은 도 2에서 B-B′ 절취선을 따라 절단된 구조를 예시적으로 보여주는 수직 단면도.
도 4는 도 2에서 C-C′ 절취선을 따라 절단된 구조를 예시적으로 보여주는 수직 단면도.
도 5는 도 2에서 D-D′ 절취선을 따라 절단된 구조를 예시적으로 보여주는 수직 단면도.
도 6은 전력 반도체 소자의 깊이에 따른 전계 변화를 보여주는 그래프.
도 7은 본 발명의 다른 실시예에 따른 전력 반도체 소자의 구조를 개략적으로 보여주는 사시도.
도 8은 도 7에서 플레이트 게이트의 구조를 예시적으로 보여주는 수평 단면도.
도 9는 본 발명의 다른 실시예에 따른 전력 반도체 소자의 구조를 개략적으로 보여주는 사시도.
도 10은 본 발명의 다른 실시예에 따른 전력 반도체 소자의 구조를 개략적으로 보여주는 사시도.
도 11은 도 10에서 E-E′ 절취선을 따라 절단된 구조를 예시적으로 보여주는 수평 단면도.
도 12는 도 10에서 F-F′ 절취선을 따라 절단된 구조를 예시적으로 보여주는 수직 단면도.
도 13은 도 10에서 G-G′ 절취선을 따라 절단된 구조를 예시적으로 보여주는 수직 단면도.
도 14는 도 10에서 H-H′ 절취선을 따라 절단된 구조를 예시적으로 보여주는 수직 단면도.
도 15 내지 도 19는 도 1의 전력 반도체 소자를 제조하는 방법을 개략적으로 보여주는 사시도들.
도 2는 도 1에서 A-A′ 절취선을 따라 절단된 구조를 예시적으로 보여주는 수평 단면도.
도 3은 도 2에서 B-B′ 절취선을 따라 절단된 구조를 예시적으로 보여주는 수직 단면도.
도 4는 도 2에서 C-C′ 절취선을 따라 절단된 구조를 예시적으로 보여주는 수직 단면도.
도 5는 도 2에서 D-D′ 절취선을 따라 절단된 구조를 예시적으로 보여주는 수직 단면도.
도 6은 전력 반도체 소자의 깊이에 따른 전계 변화를 보여주는 그래프.
도 7은 본 발명의 다른 실시예에 따른 전력 반도체 소자의 구조를 개략적으로 보여주는 사시도.
도 8은 도 7에서 플레이트 게이트의 구조를 예시적으로 보여주는 수평 단면도.
도 9는 본 발명의 다른 실시예에 따른 전력 반도체 소자의 구조를 개략적으로 보여주는 사시도.
도 10은 본 발명의 다른 실시예에 따른 전력 반도체 소자의 구조를 개략적으로 보여주는 사시도.
도 11은 도 10에서 E-E′ 절취선을 따라 절단된 구조를 예시적으로 보여주는 수평 단면도.
도 12는 도 10에서 F-F′ 절취선을 따라 절단된 구조를 예시적으로 보여주는 수직 단면도.
도 13은 도 10에서 G-G′ 절취선을 따라 절단된 구조를 예시적으로 보여주는 수직 단면도.
도 14는 도 10에서 H-H′ 절취선을 따라 절단된 구조를 예시적으로 보여주는 수직 단면도.
도 15 내지 도 19는 도 1의 전력 반도체 소자를 제조하는 방법을 개략적으로 보여주는 사시도들.
이하, 첨부된 도면들을 참조하여 본 발명의 실시예를 상세히 설명하면 다음과 같다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있는 것으로, 이하의 실시예는 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 또한 설명의 편의를 위하여 도면에서는 적어도 일부의 구성 요소들이 그 크기가 과장 또는 축소될 수 있다. 도면에서 동일한 부호는 동일한 요소를 지칭한다.
다르게 정의되지 않는 한, 여기에 사용된 모든 용어들은 해당기술 분야에서 통상의 지식을 가진 자에 의해서 통상적으로 이해되는 것과 같은 의미로 사용된다. 도면에서, 층 및 영역의 크기는 설명을 위해 과장되었고, 따라서 본 발명의 일반적인 구조들을 설명하기 위해 제공된다.
동일한 참조 부호들은 동일한 구성 요소를 나타낸다. 층, 영역, 또는 기판과 같은 한 구성이 다른 구성 상(on)에 있다고 지칭할 때, 그것은 다른 구성의 바로 상부에 있거나 또는 그 사이에 다른 개재된 구성이 또한 존재할 수 있는 것으로 이해될 것이다. 반면에, 한 구성이 다른 구성의 “바로 위에(directly on)” 있다라고 지칭할 때는 중간 개재 구성들이 존재하지 않는다고 이해된다.
도 1은 본 발명의 일 실시예에 따른 전력 반도체 소자의 구조를 개략적으로 보여주는 사시도이며, 도 2는 도 1에서 A-A′ 절취선을 따라 절단된 구조를 예시적으로 보여주는 수평 단면도이다. 그리고, 도 3 내지 도 5는 각각 도 2에서 B-B′, C-C′, D-D′ 절취선을 따라 절단된 구조를 예시적으로 보여주는 수직 단면도이다.
도 1 내지 도 5를 참조하면, 전력 반도체 소자(100)는 반도체층(105), 게이트 절연층(118), 게이트 전극층(120), 층간 절연층(130) 및 소오스 전극층(140)을 포함할 수 있다. 예를 들어, 전력 반도체 소자(100)는 전력 모스펫(power MOSFET) 구조를 가질 수 있다.
반도체층(105)은 하나 또는 복수의 반도체 물질층을 포함할 수 있다. 예를 들어, 반도체층(105)은 하나 또는 다층의 에피택셜층(epitaxial layer)을 포함할 수 있다. 또는 반도체층(105)은 반도체 기판 상의 하나 또는 다층의 에피택셜층을 포함할 수 있다. 예를 들어, 반도체층(105)은 실리콘 카바이드(silicon carbide, SiC)를 포함할 수 있다. 또는, 반도체층(105)은 적어도 하나의 실리콘 카바이드의 에피택셜층을 포함할 수 있다.
실리콘 카바이드(SiC)는 실리콘에 비해 밴드갭이 넓어, 실리콘에 비해서 고온에서도 안정성을 유지할 수 있다. 나아가, 실리콘 카바이드는 절연 파괴 전계가 실리콘에 비해서 매우 높아서 고전압에서도 안정적으로 동작을 할 수 있다. 따라서, 실리콘 카바이드를 반도체층(105)으로 이용한 전력 반도체 소자(100)는 실리콘을 이용한 경우에 비해 높은 항복전압을 가지면서도 우수한 열방출 특성을 가지며, 고온에서도 안정적인 동작 특성을 나타낼 수 있다.
이러한 반도체층(105)은 드리프트 영역들(drift region, 107), N 필라 영역들(111N) 및 P 필라 영역들(111P)을 포함할 수 있다. 이하에서, N 필라 영역들(111N) 및 P 필라 영역들(111P)은 각각 제 1 필라 영역 및 제 2 필라 영역으로 지칭될 수도 있다.
드리프트 영역들(107) 및 N 필라 영역들(111N)은 제 1 도전형(N 형)으로 형성될 수 있으며, 반도체층(105)의 일부에 제 1 도전형의 불순물들이 주입됨으로써 형성될 수 있다. 예를 들어, 드리프트 영역들(107) 및 N 필라 영역들(111N)은 제 1 도전형의 불순물들이 실리콘 카바이드의 에피택셜층에 주입됨으로써 형성될 수 있다. 드리프트 영역들(107)의 불순물 도핑 농도와 N 필라 영역들(111N)의 불순물 도핑 농도는 동일할 수 있다. 드리프트 영역들(107)과 N 필라 영역들(111N)은 같은 공정(예를 들어, 불순물 주입 공정)을 통해 함께 형성될 수도 있고, 또는 별개의 공정을 통해 형성될 수도 있다.
드리프트 영역들(107)은 X 방향으로의 양측면들이 게이트 절연층(118)과 접하도록 X 방향을 따라 서로 이격되게 리세스 게이트들(120R) 사이에 형성될 수 있다. 이러한 드리프트 영역들(107) 각각은 Y 방향으로의 양측면들이 웰 영역(110)과 접하도록 형성될 수 있다. 드리프트 영역들(107) 각각은 Z 방향으로 연장되게 형성됨으로써 전류의 수직 이동 경로를 제공할 수 있다.
N 필라 영역들(111N)은 상면이 웰 영역들(110) 및 드리프트 영역들(107)과 접하도록 웰 영역들(110)과 드리프트 영역들(107) 아래에 위치할 수 있다. 예를 들어, N 필라 영역들(111N)은 상면이 드리프트 영역들(107) 및 드리프트 영역들(107)의 양측에 있는 웰 영역들(110)과 접하도록 Y 방향으로 길게 연장되게 형성될 수 있다.
N 필라 영역들(111N)은 드리프트 영역들(107)과 함께 전류의 이동 경로를 제공할 수 있다. 즉, N 필라 영역들(111N) 각각의 상면은 대응되는 드리프트 영역(107)의 하부면과 연결된다. 따라서, 반도체 소자(100)가 동작시, 전류는 N 필라 영역들(111N)과 드리프트 영역들(107)을 통해 수직 방향(Z 방향)으로 흐를 수 있다.
P 필라 영역들(111P)은 제 1 도전형과 반대 타입인 제 2 도전형(P 형)으로 형성될 수 있다. P 필라 영역(111P)은 X 방향으로의 양측면들이 N 필라 영역들(111N)과 접하도록 N 필라 영역들(111N) 사이에 위치할 수 있다. P 필라 영역들(111P)은 N 필라 영역들(111N)과 같은 형태로 Y 방향으로 길게 연장되게 형성될 수 있다. 예를 들어, P 필라 영역들(111P)과 N 필라 영역들(111N)은 X 방향을 따라 서로 접하면서 교번되게 연속적으로 형성될 수 있다. P 필라 영역들(111P) 각각은 웰 영역(110) 및 리세스 게이트들(120R)의 아래에 위치할 수 있다. 예를 들어, P 필라 영역들(111P)은 리세스 게이트들(120R)이 형성되는 트렌치들(116)의 하부 영역(lower portion)(모서리가 형성되는 영역)을 감싸면서 웰 영역들(110) 및 드리프트 영역(107)과 접하도록 형성될 수 있다. P 필라 영역들(111P)은 드리프트 영역(107) 및 N 필라 영역(111N)과 접하도록 형성됨으로써 드리프트 영역(107) 및 N 필라 영역(111N)과 슈퍼 정션(super junction)을 형성할 수 있다.
웰 영역들(well region, 110)은 반도체층(105) 내에서 측면은 드리프트 영역들(107)에 접하고 하부면은 N 필라 영역들(111N) 및 P 필라 영역들(111P)에 접하도록 형성될 수 있다. 웰 영역들(110)은 P 필라 영역(111P)와 동일한 제 2 도전형의 불순물들을 포함할 수 있다. 예를 들어, 웰 영역들(110)은 실리콘 카바이드의 에피택셜층에 제 2 도전형의 불순물들이 주입됨으로써 형성될 수 있다. 웰 영역들(110)의 불순물 도핑 농도는 P 필라 영역들(111P)의 불순물 도핑 농도와 같거나 높을 수 있다.
웰 영역들(110)은 리세스 게이트들(120R) 사이에서 Y 방향으로 드리프트 영역(107)의 양측에 위치할 수 있다. 각 웰 영역(110)은 채널 영역(110a)을 포함할 수 있다. 본 실시예에서는 웰 영역들(110)이 리세스 게이트들(120R) 사이에만 위치하는 모습이 도시되었으나, 웰 영역들(110)은, 후술되는 도 8에서와 같이, Y 방향으로 더 연장된 위치(Y 방향으로 리세스 게이트들의 외측)에서 일체형으로 서로 연결될 수 있다. 또한, 서로 연결된 웰 영역(110)은 올 어라운드(all around) 형태로 드리프트 영역(107)을 둘러싸도록 형성될 수 있다.
소오스 영역들(source region, 112)은 웰 영역들(110) 내에 형성될 수 있으며, 제 1 도전형으로 형성될 수 있다. 예를 들어, 소오스 영역들(112)은 각 웰 영역(110) 내에서 드리프트 영역(107)과 이격되게 드리프트 영역(107)의 양측에 형성될 수 있으며, 웰 영역(110)에 제 1 도전형의 불순물들이 주입됨으로써 형성될 수 있다. 소오스 영역들(112)의 불순물 도핑 농도는 드리프트 영역(107) 및 N 필라 영역(111N)의 불순물 도핑 농도보다 높을 수 있다.
본 실시예에서는 소오스 영역들(112)이 리세스 게이트들(120R) 사이에만 위치하는 모습이 도시되었으나, 소오드 영역들(112)은, 후술되는 도 8에서와 같이, Y 방향으로 더 연장된 위치에서 일체형으로 서로 연결될 수 있다. 또한, 웰 영역(110)이 올 어라운드 형태로 드리프트 영역(107)을 둘러싸도록 형성되는 경우, 서로 연결된 소오드 영역들(112)도 올 어라운드 형태로 드리프트 영역(107)을 둘러싸도록 형성될 수 있다.
채널 영역들(110a)은 웰 영역들(110) 내에서 드리프트 영역들(107)과 소오스 영역들(112) 사이에 형성될 수 있다. 채널 영역들(110a)은 웰 영역들(110)과 같은 제 2 도전형의 불순물들을 포함할 수 있다. 채널 영역들(110a)은 소오스 영역들(112) 및 드리프트 영역들(107)과 반대되는 제 2 도전형의 불순물들을 포함하기 때문에, 소오스 영역들(112) 및 드리프트 영역들(107)과 다이오드 정션 접합을 형성할 수 있다. 따라서, 채널 영역들(110a)은 전력 반도체 소자(100)가 동작하지 않을 때에는 전하의 이동을 허용하지 않음으로써 드리프트 영역들(107)과 소오스 영역들(112)을 전기적으로 분리시킬 수 있다. 반면에, 채널 영역들(110a)은 게이트 전극층(120)에 동작 전압이 인가되는 경우에는 그 내부에 반전 채널(inversion channel)이 형성되어 전하의 이동을 허용함으로써 드리프트 영역들(107)과 소오스 영역들(112)을 전기적으로 연결시킬 수 있다.
도 1에서는 채널 영역들(110a)이 웰 영역들(110)과 구분되게 표시되었으나, 채널 영역들(110a)은 웰 영역들(110)의 일부일 수 있다. 예를 들어, 채널 영역들(110a)은 웰 영역들(110) 중 드리프트 영역들(107)과 소오스 영역들(112) 사이의 영역에 해당할 수 있다. 채널 영역들(110a)의 불순물 도핑 농도는 웰 영역들(110)의 불순물 도핑 농도와 동일하거나, 또는 문턱 전압 조절을 위하여 다를 수도 있다.
일부 실시예에서, 웰 영역들(110), 채널 영역들(110a) 및 소오스 영역들(112)은 드리프트 영역(107)을 기준으로 Y 방향으로 대칭되게 형성될 수 있다. 예를 들어 웰 영역들(110), 채널 영역들(110a) 및 소오스 영역들(112)은 각각 Y 방향으로 드리프트 영역(107)의 양측에 위치하는 제 1 부분과 제 2 부분을 포함할 수 있다. 웰 영역들(110) 및 소오스 영역들(112)은 드리프트 영역(107)에 의해 서로 분리될 수도 있고, 또는 드리프트 영역(107)을 둘러싸도록 서로 연결될 수도 있다.
부가적으로, 드레인 영역들(102)은 필라 영역들(111N, 111P) 아래의 반도체층(105)에 형성될 수 있으며, 제 1 도전형의 불순물들을 포함할 수 있다. 예를 들어, 드레인 영역(102)은 N 필라 영역들(111N) 및 드리프트 영역(107) 보다 고농도로 주입된 제 1 도전형의 불순물들을 포함할 수 있다.
일부 실시예에서, 드레인 영역(102)은 제 1 도전형을 갖는 실리콘 카바이드의 기판으로 제공될 수도 있다. 이 경우, 드레인 영역(102)은 반도체층(105)의 일부로서 형성되거나 또는 반도체층(105)과 별개의 기판으로 형성될 수도 있다.
적어도 하나의 트렌치(116)는 반도체층(105)의 표면(상면)으로부터 반도체층(105) 내부로 소정 깊이만큼 리세스 되어 형성될 수 있다. 적어도 하나의 트렌치(116)는 X 방향을 따라 이격되게 형성된 복수의 트렌치들을 포함할 수 있다. 트렌치들(116)은 반도체층(105) 내에서 드리프트 영역들(107) 및 드리프트 영역들(107) 양측의 채널 영역들(110a)과 소오스 영역들(112)과 접하도록 Y 방향으로 일정 길이만큼 나란하게 연장될 수 있다.
채널 영역들(110a)은 트렌치들(116) 사이에 위치할 수 있으며, 드리프트 영역들(107)은 트렌치들(116)에 의해 분리될 수 있다. 일 실시예로, 트렌치들(116) 사이에는 드리프트 영역들(107)이 격벽 형태로 형성될 수 있으며, Y 방향으로 각 드리프트 영역(107)의 양측에는 채널 영역들(110a)이 대칭되게 위치할 수 있다. 채널 영역들(110a)의 일측에는 소오스 영역들(112)이 위치할 수 있다.
게이트 절연층(118)은 적어도 트렌치들(116)의 내부면(측면 및 바닥면) 상에 형성될 수 있다. 예를 들어, 게이트 절연층(118)은 트렌치들(116)의 내부면 및 트렌치들(116) 외측의 반도체층(105) 상에 형성될 수 있다. 게이트 절연층(118)의 두께는 전체적으로 균일하게 형성되거나, 또는 트렌치(116)의 바닥면 부분의 전계를 낮추기 위하여 트렌치(116)의 바닥면 상에 형성된 부분이 측면 상에 형성된 부분보다 두껍게 형성될 수도 있다.
게이트 절연층(118)은 실리콘 산화물, 실리콘 카바이드의 산화물, 실리콘 질화물, 하프늄 산화물, 지르코늄 산화물, 알루미늄 산화물 등의 절연물을 포함하거나 또는 이들의 적층 구조를 포함할 수 있다.
게이트 전극층(120)은 트렌치들(116)이 매립되도록 게이트 절연층(118) 상에 형성될 수 있다. 또한, 게이트 전극층(120)은 적어도 채널 영역들(110a)을 커버하도록 반도체층(105) 위에 있는 게이트 절연층(118) 상에 형성될 수 있다. 예를 들어, 게이트 전극층(120)은 X 방향을 따라 이격되면서 트렌치들(116)에 매립되도록 형성된 복수의 리세스 게이트 전극들(120R)을 포함할 수 있다. 또한, 게이트 전극층(120)은 복수의 리세스 게이트들(120R)을 연결하면서 채널 영역들(110a)을 덮도록 반도체층(105) 위에 평판 형태로 형성되는 플레이트 게이트(120P)를 포함할 수 있다.
본 실시예에 따른 전력 반도체 소자는, 플레이트 게이트(120P)의 아래에서 리세스 게이트들(120R) 사이에는, Y 방향을 따라 소오스 영역(112), 채널 영역(110a) 및 드리프트 영역(107)이 연결된 구조들이 형성될 수 있다. 예를 들어, 리세스 게이트들(120R) 사이에는, Y 방향으로 드리프트 영역(107)의 양측면에 채널 영역들(110a)이 접하도록 형성되고 그 채널 영역들(110a)의 일측면에는 소오스 영역(112)이 연결되게 형성될 수 있다. 이렇게 연결된 드리프트 영역(107), 채널 영역(110a) 및 소오스 영역(112)은 전력 반도체 소자(100)가 동작시 전류의 이동 경로가 될 수 있다.
이처럼 본 실시예에 따른 전력 반도체 소자(100)는 복수의 리세스 게이트들(120R) 사이에 각각 드리프트 영역(107), 채널 영역(110a) 및 소오스 영역(112)이 연결된 복수의 전류 이동 경로들이 형성되는 다중 측면 채널(multi-lateral channels) 구조를 포함함으로써 보다 많은 전하들이 동시에 이동할 수 있도록 해준다. 또한, 각각의 전류 이동 경로에 있어서, 게이트 전극층(120)은 드리프트 영역(107), 채널 영역(110a) 및 소오스 영역(112)의 3면(상면 및 X 방향으로 양측면)을 감싸도록 형성됨으로써 보다 많은 전하들이 이동할 수 있도록 해준다. 게이트 전극층(120)은 도전물, 예컨대 폴리실리콘, 금속, 금속 질화물, 금속 실리사이드 등을 포함하거나 또는 이들의 적층 구조를 포함할 수 있다.
층간 절연층(130)은 게이트 전극층(120) 상에 형성될 수 있다. 층간 절연층(130)은 게이트 전극층(120)과 소오스 전극층(140) 사이의 전기적 절연을 위한 절연물, 예를 들어 산화층, 질화층 또는 이들의 적층 구조를 포함할 수 있다.
소오스 전극층(140)은 층간 절연층(130) 상에 형성될 수 있으며, 소오스 영역들(112)과 전기적으로 연결될 수 있다. 소오스 전극층(140)은 금속과 같은 도전물을 포함할 수 있다.
상술한 실시예에서는, 제 1 도전형 및 제 2 도전형이 각각 N형 및 P형인 경우로 설명되었으나, 그 반대일 수도 있다. 예를 들어, 전력 반도체 소자(100)가 N형 모스펫(MOSFET)인 경우, 드리프트 영역(107) 및 N 필라 영역(111N)은 N- 영역이고, 소오스 영역(112)과 드레인 영역(102)은 N+ 영역이고, 웰 영역(110), P 필라 영역(111P) 및 채널 영역(110a)은 P- 영역일 수 있다.
본 실시예에 따른 전력 반도체 소자(100)에서, 전류가 드레인 영역(102)으로부터 소오스 영역(112)으로 흐를 때, 전류는 N 필라 영역(111N) 및 드리프트 영역(107)을 따라 수직 방향(Z 방향)으로 흐르고 이어서 채널 영역(110a)을 통해서 소오스 영역(112)으로 흐를 수 있다.
본 실시예에 따른 전력 반도체 소자(100)에 있어서, 트렌치(116) 내 리세스 게이트들(120R)은 스트라이프 타입 또는 라인 타입으로 병렬적으로 조밀하게 배치될 수 있으며, 채널 영역들(110a)은 리세스 게이트들(120R) 사이에 각각 배치될 수 있어서 채널 밀도가 높아질 수 있다.
게이트 전극층(120)에 동작 전압이 인가되면, 리세스 게이트들(120R)의 하부 코너 부분에 전계(electric field)가 집중될 수 있으며, 전계가 집중되면 해당 영역의 게이트 절연층(118)이 심한 스트레스를 받게 되어 게이트 절연층(118)의 절연 파괴가 발생될 수 있다. 본 실시예에 따른 전력 반도체 소자(100)는 P 필라 영역들(111P)이 트렌치들(116)의 하부 영역(lower portion)을 감싸도록 형성됨으로써 게이트 전극층(120)의 하부 코너 부분에서 전계가 집중되는 것을 완화시켜 게이트 절연층(118)이 절연 파괴되는 것을 방지할 수 있다.
본 실시예에 따른 전력 반도체 소자(100)에서는 P 필라 영역들(111P)로 인해 전류의 이동 경로인 N 필라 영역들(111N)의 폭(X 방향의 길이)이 좁아져 저항(JFET 저항)이 증가할 수 있다. 그러나, 본 실시예에 따른 전력 반도체 소자(100)에서는, 후술되는 도 6에서와 같이, P 필라 영역(111P)의 전하량과 N 채널 영역(111N)의 전하량을 조절하여 JFET 저항을 감소시킬 수 있다.
도 6은 전력 반도체 소자의 깊이에 따른 전계 변화를 보여주는 그래프이다.
도 6을 참조하면, P 필라 영역(111P)의 전하량(Qp)을 N 필라 영역(111N)의 전하량(Qn)보다 크게 하는 경우, 전력 반도체 소자(100)의 동작 시 최대 전기장이 P 필라 영역(111P)의 바닥면과 동일 선상의 N 필라 영역(111N)에 생기게 함으로써 항복 전압을 높일 수 있다. 도 6에서 A 위치와 B 위치 사이에서 전기장의 세기의 기울기는 P 필라 영역(111P)의 전하량(Qp)을 조절하여 제어할 수 있다.
예를 들어, P 필라 영역(111P)의 제 2 도전형의 불순물의 도핑 농도를 N 필라 영역(111N)의 제 1 도전형의 불순물의 도핑 농도보다 높게 하여, P 필라 영역(111P)의 전하량(Qp)을 N 필라 영역(111N)의 전하량(Qn)보다 크게 함으로써 전력 반도체 소자(100)의 내압 특성을 향상시켜 JFET 저항을 감소시킬 수 있다.
도 7은 본 발명의 다른 실시예에 따른 전력 반도체 소자의 구조를 개략적으로 보여주는 사시도이며, 도 8은 도 7에서 플레이트 게이트의 구조를 예시적으로 보여주는 수평 단면도이다.
본 실시예에 따른 전력 반도체 소자(100a)는 도 1 내지 도 5의 전력 반도체 소자(100)에서의 일부 구조가 변형된 것으로서, 중복된 구조에 대한 설명은 생략된다.
도 7 및 도 8을 참조하면, 본 실시예의 전력 반도체 소자(100a)에서는 플레이트 게이트(120P′)가 하나의 평판 형태로 형성되지 않고, 도 8에서와 같이, 분리된 형태로 형성될 수 있다.
예를 들어, 상술한 도 1에서의 플레이트 게이트(120P)는 드리프트 영역들(107) 및 드리프트 영역들(107)의 양측에 있는 채널 영역들(110a)과 소오스 영역들(112)을 모두 덮는 하나의 평판 형태로 형성되었으나, 본 실시예의 플레이트 게이트(120P′)는 드리프트 영역들(107) 위에는 게이트 전극층이 형성되지 않는 형태로 형성될 수 있다. 즉, 게이트 전극층(120)은 드리프트 영역들(107)에 대해서는 드리프트 영역들(107)의 양측벽에만 리세스 게이트(120R)가 존재하는 형태가 되고, 채널 영역들(110a)과 소오스 영역들(112)에 대해서는 리세스 게이트(120R)와 플레이트 게이트(120P′)가 “∩” 형태로 채널 영역들(110a)과 소오스 영역들(112)의 3면을 감싸는 형태가 될 수 있다.
이처럼, 본 실시예에서는 드리프트 영역(107) 위에는 전극 물질(게이트 전극층)을 형성하지 않음으로써, 그러한 전극 물질에 의한 기생캐패시턴스를 감소시킬 수 있다.
도 9는 본 발명의 다른 실시예에 따른 전력 반도체 소자의 구조를 개략적으로 보여주는 사시도이다.
본 실시예에 따른 전력 반도체 소자(100b)는 도 1 내지 도 5의 전력 반도체 소자(100)에서의 일부 구조가 변형된 것으로서, 중복된 구조에 대한 설명은 생략된다.
도 9를 참조하면, 본 실시예의 전력 반도체 소자(100b)에서는 소오스 영역들(112′)이 드리프트 영역(107)과 접하도록 형성될 수 있다. 소오스 영역들(112′)은 소오스 영역들(112)과 동일하게 제 1 도전형 불순물들을 포함할 수 있다.
실리콘 카바이드의 반도체층(105) 구조에서는, 게이트 절연층(118)에 탄소 클러스터가 형성되면서 발생되는 음전하들(negative charges)로 인해 전류 이동 경로에 포텐셜 장벽이 형성됨으로써 전류의 이동이 차단된다. 이에 따라, 본 실시예에서와 같이, 소오스 영역들(112′)이 드리프트 영역(107)과 접하도록 형성되더라고, 게이트 전극층(120)에 동작 전압이 인가되어야만 전류의 흐름을 허용하는 축적 채널(accumulation channel)이 형성될 수 있다. 이때, 동작 전압은 도 1에서의 채널 영역(110a)에 반전 채널을 형성하기 위한 동작 전압 전압보다 크게 낮을 수 있다.
도 10은 본 발명의 다른 실시예에 따른 전력 반도체 소자의 구조를 보여주는 개략적인 사시도이며, 도 11은 도 10에서 E-E′ 절취선을 따라 절단된 구조를 예시적으로 보여주는 수평 단면도이다. 그리고, 도 12 내지 도 14는 각각 도 11에서 F-F′, G-G′, H-H′ 절취선을 따라 절단된 구조를 예시적으로 보여주는 수직 단면도이다.
본 실시예에 따른 전력 반도체 소자(100c)는 도 1의 전력 반도체 소자(100)를 이용하거나 일부 변형한 것이며, 따라서 중복된 설명은 생략된다.
도 10 내지 도 14를 참조하면, 전력 반도체 소자(100c)는 적어도 하나의 게이트 영역(GR1, GR2) 및 콘택 영역(CR)을 포함할 수 있다.
게이트 영역들(GR1, GR2)은 게이트 전극층(120)을 포함하는 영역으로, 상술한 도 1, 도 7 또는 도 9의 구조를 포함할 수 있다. 도 10에는 게이트 영역들(GR1, GR2)이 도 1의 구조를 포함하는 실시예가 도시되어 있다. 따라서, 게이트 영역들(GR1, GR2)에 대한 구체적인 설명은 생략한다.
콘택 영역(CR)은 게이트 영역들(GR1, GR2)의 소오스 영역들(112)을 소오스 전극층(140)과 연결시키기 위한 영역으로, 게이트 영역들(SR1, SR2) 사이에 위치할 수 있다. 전력 반도체 소자(100b)가 하나의 게이트 영역(GR1 또는 GR2)만을 포함하는 경우에는, 콘택 영역(CR)은 해당 게이트 영역(GR1 또는 GR2)의 일측에 위치할 수 있다.
콘택 영역(CR)은 N 필라 영역(111N), P 필라 영역(111P), 웰 영역(110), 소오스 콘택 영역(112a), 웰 콘택 영역(114) 및 소오스 전극층(140)을 포함할 수 있다.
콘택 영역(CR)의 N 필라 영역(111N) 및 P 필라 영역(111P)은 각각 게이트 영역들(GR1, GR2)의 N 필라 영역(111N) 및 P 필라 영역(111P)과 일체형으로 형성될 수 있다. 예를 들어, N 필라 영역(111N) 및 P 필라 영역(111P)은 게이트 영역들(GR1, GR2) 및 콘택 영역(CR)에 걸쳐지게 Y 방향으로 길게 연장되게 형성될 수 있다.
콘택 영역(CR)의 웰 영역(110)은 게이트 영역들(GR1, GR2)의 웰 영역들(110)과 일체형으로 형성될 수 있다. 예를 들어, 게이트 영역들(GR1, GR2)의 웰 영역들(110)은 Y 방향으로 콘택 영역(CR)까지 연장될 수 있으며, 연장된 웰 영역들(110)은 리세스 게이트들(120R)의 외측에서 일체형으로 공통 연결될 수 있다.
소오스 콘택 영역(112a)은 소오스 영역들(112)을 소오스 전극층(140)과 연결시키기 위한 영역이다. 소오스 콘택 영역(112a)은 게이트 영역들(GR1, GR2)의 소오스 영역들(112)과 일체형으로 형성될 수 있다. 예를 들어, 게이트 영역들(GR1, GR2)의 소오스 영역들(112)은 Y 방향으로 콘택 영역(CR)까지 연장될 수 있으며, 연장된 소오스 영역들(112)은 리세스 게이트들(120R)의 외측에서 일체형으로 공통 연결될 수 있다. 이때, 일체형으로 공통 연결된 영역 중 콘택 영역(CR)에 있는 영역이 소오스 콘택 영역(112a)이 될 수 있다. 따라서, 소오스 콘택 영역(112a)은 소오스 영역들(112)의 일부일 수 있으며, 소오스 영역들(112)은 소오스 콘택 영역(112a)을 통해 소오스 전극층(140)과 전기적으로 연결될 수 있다.
소오스 콘택 영역(112a) 내에는 웰 콘택 영역(114)이 형성될 수 있다. 예를 들어, 웰 콘택 영역(114)은 웰 영역(110)으로부터 소오스 콘택 영역(112)을 관통하도록 연장될 수 있다. 웰 콘택 영역(114)은 하나 또는 복수로 소오스 콘택 영역(112a) 내에 형성될 수 있다.
웰 콘택 영역(114)은 제 2 도전형의 불순물들을 포함할 수 있다. 웰 콘택 영역(114)은 소오스 전극층(140)과 연결 시 접촉 저항을 낮추기 위하여 웰 영역(110)보다 제 2 도전형의 불순물들이 더 고농도로 주입될 수 있다. 예를 들어, 웰 콘택 영역(114)은 P+ 영역일 수 있다.
콘택 영역(CR)의 소오스 전극층(140)은 게이트 영역들(GR1, GR2)의 소오스 전극층(140)과 일체형으로 연결되게 형성될 수 있다. 소오스 전극층(140)은 소오스 콘택 영역(112a) 및 웰 콘택 영역(114)에 공통으로 연결될 수 있다.
게이트 영역들(GR1, GR2)의 플레이트 게이트(120P)는 Y 방향으로 게이트 영역들(GR1, GR2)과 콘택 영역(CR)의 경계 영역까지 연장되게 형성될 수 있다. 예를 들어, 도 10에서와 같이, 플레이트 게이트(120P)는 리세스 게이트들(120R) 보다 Y 방향으로 더 길게 연장되어 콘택 영역(CR)에 더 가깝게 형성될 수 있다.
도 10 내지 도 14에서는 소오스 콘택 영역(112a) 및 웰 콘택 영역(114)이 드리프트 영역(107)의 일측에만 형성된 것으로 도시되었으나, 소오스 영역들(112) 및 웰 영역들(110)이 드리프트 영역(107)에 의해 분리되는 경우, 소오스 콘택 영역(112a) 및 웰 콘택 영역(114)은 드리프트 영역(107)의 양측에 각각 형성될 수 있다. 예를 들어, 드리프트 영역(107)을 기준으로 양측에 있는 소오스 영역들(112) 및 웰 영역들(110)이 서로 전기적으로 연결된 경우에는, 도 10에서와 같이, 콘택 영역(CR)이 드리프트 영역(107)의 일측에만 형성될 수 있다. 반면에, 드리프트 영역(107)을 기준으로 양측에 있는 소오스 영역들(112) 및 웰 영역들(110)이 서로 전기적으로 분리되게 형성되는 경우, 콘택 영역(CR)은 드리프트 영역(107)의 양측에 각각 형성될 수 있다.
도 10에서의 전력 반도체 소자(100c)는 2개의 게이트 영역들(GR1, GR2) 및 게이트 영역들(GR1, GR2) 사이에 형성된 하나의 콘택 영역(CR)을 포함함으로써 하나의 콘택 영역(CR)이 2개의 게이트 영역들(GR1, GR2)에 공통 연결되도록 하고 있다. 그러나, 전력 반도체 소자(100c)는 하나의 게이트 영역(GR1 또는 GR2) 및 그 일측에 형성된 하나의 콘택 영역(CR)을 포함할 수도 있다. 이때, 콘택 영역(CR)은 X 방향 또는 Y 방향으로 게이트 영역(GR1 또는 GR2)의 일측에 형성될 수 있다.
또한, 전력 반도체 소자(100c)는 복수의 게이트 영역들 및 게이트 영역들 사이에 위치하는 복수의 콘택 영역들을 포함할 수도 있다. 예를 들어, 전력 반도체 소자(100c)는 Y 방향을 따라 일정 간격 이격되게 배치되는 3개 이상의 복수의 게이트 영역들 및 인접한 게이트 영역들 사이에 하나씩 형성되는 복수의 콘택 영역들을 포함할 수 있다. 이때, 인접한 게이트 영역들과 그 사이에 형성되는 콘택 영역의 구조는 상술한 도 10 내지 도 14의 구조와 동일할 수 있다.
또한, 게이트 영역들(GR1, GR2)의 플레이트 게이트들(120P)은 도 7에서와 같은 형태로 형성될 수 있다.
도 15 내지 도 19는 도 1의 전력 반도체 소자를 제조하는 방법을 개략적으로 보여주는 사시도들이다.
도 15를 참조하면, 실리콘 카바이드(SiC)의 반도체층(105)에 제 1 도전형을 갖는 드리프트 영역(107′)이 형성될 수 있다. 예를 들어, 드리프트 영역(107′)은 제 1 도전형을 갖는 드레인 영역(102) 위에 형성될 수 있다. 일부 실시예에서, 드레인 영역(102)은 제 1 도전형의 기판으로 제공되고, 드리프트 영역(107′)은 이러한 기판 위에 하나 또는 그 이상의 에피택셜층으로 형성될 수 있다. 제 1 도전형은 N형일 수 있다.
다음에 도 16을 참조하면, 드리프트 영역(107′)의 하부 영역(lower portion)에 제 2 도전형의 불순물들이 선택적으로 주입됨으로써 P 필라 영역들(111P)과 N 필라 영역들(111N)이 형성될 수 있다. 예를 들어, 드리프트 영역(107′) 위에 P 필라 영역들(111P)이 형성될 영역을 오픈시키는 마스크 패턴(포토레지스트 패턴)을 형성한 후 드리프트 영역(107′)의 하부 영역에 제 2 도전형의 불순물들을 주입함으로써 P 필라 영역들(111P)과 N 필라 영역들(111N)이 형성될 수 있다. 제 2 도전형은 P형일 수 있다.
P 필라 영역들(111P)과 N 필라 영역들(111N)은 서로 교번되게 연속적으로 위치할 수 있다. 도 14에서는 드리프트 영역(107′)과 N 필라 영역들(111N)이 구분되게 표시되었으나, N 필라 영역들(111N)은 드리프트 영역(107′)을 형성하기 위한 불순물 주입 공정에 의해 형성될 수 있다.
다음에 도 17을 참조하면, 드리프트 영역(107′)의 상부 영역에 제 2 도전형의 불순물들을 주입함으로써 웰 영역(110)이 형성될 수 있다. 예를 들어, P 필라 영역들(111P)을 형성시 사용된 마스크 패턴을 제거한 후 드리프트 영역(107′) 위에 웰 영역(110)을 오픈시키는 마스크 패턴을 형성하고, 드리프트 영역(107′)에 일정 깊이만큼 제 2 도전형의 불순물들을 주입함으로써 드리프트 영역(107′) 및 웰 영역(110)이 형성될 수 있다.
드리프트 영역(107′)은 X 방향으로 길게 연장되는 바(bar) 형태로 형성될 수 있으며, 웰 영역(100)은 드리프트 영역(107′)의 적어도 일측에 형성될 수 있다. 예를 들어, 웰 영역(110)은 Y 방향으로 드리프트 영역(107′)의 양측에 형성되거나 드리프트 영역(107′)을 둘러싸도록 형성될 수 있다. 웰 영역(100)은 그 하면이 P 필라 영역들(111P)의 상면과 접하도록 P 필라 영역들(111P)과 N 필라 영역들(111N) 위에 형성될 수 있다.
이처럼, 상면이 웰 영역과 연결된 제 2 도전형의 P 필라 영역들(111P)이 제 1 도전형의 N 필라 영역들(111N)과 접하도록 형성됨으로써 슈퍼 정션이 형성될 수 있다.
상술한 실시예에서는 필라 영역들(111N, 111P)이 먼저 형성되고 그 위에 웰 영역(110)이 형성되는 경우를 설명하였으나, 반대로 웰 영역(110)이 먼저 형성되고 그 아래에 필라 영역들(111N, 111P)이 형성될 수도 있다.
이어서, 웰 영역(110) 내에 제 1 도전형을 갖는 소오스 영역(112′)이 형성될 수 있다. 예를 들어, 웰 영역(110)의 상부 영역에 제 1 도전형의 불순물들이 주입됨으로써 소오스 영역(112′)이 형성될 수 있다. 소오스 영역(112′)은 실질적으로 반도체층(105)의 표면으로부터 일정 깊이로 형성될 수 있으며, X 방향으로 길게 연장되는 바(bar) 형태로 형성될 수 있다. 소오스 영역(112′)은 드리프트 영역(107′)과 일정 거리 이격되게 형성될 수 있다. 이때, 웰 영역(110)에서 소오스 영역(112′)과 드리프트 영역(107′) 사이의 영역이 채널 영역(110a′)이 될 수 있다. 또는 소오스 영역(112′)은, 도 9에서와 같이, 드리프트 영역(107′)과 접하도록 형성될 수 있다.
선택적으로, 불순물들을 주입한 후 불순물을 활성화시키거나 확산시키기 위한 열처리 단계가 함께 수행될 수 있다.
다음에 도 18을 참조하면, 반도체층(105) 위에 트렌치(116) 영역을 정의하는 마스크 패턴이 형성된 후 그 마스크 패턴을 식각 마스크로 반도체층(105)이 일정 깊이만큼 식각됨으로써 X 방향으로 이격되게 배치되는 트렌치들(116)이 형성될 수 있다. 트렌치들(116)은 Y 방향으로는 드리프트 영역(107′) 및 드리프트 영역(107′)의 양측에 있는 채널 영역(110a′)과 소오스 영역(112′)을 가로지를 수 있는 길이만큼 길게 연장될 수 있다.
이러한 트렌치들(116)에 의해 드리프트 영역(107′), 채널 영역(110a′) 및 소오스 영역(112′)이 복수의 영역들로 분할됨으로써 복수의 드리프트 영역들(107), 복수의 채널 영역들(110a) 및 복수의 소오스 영역들(112)이 형성될 수 있다. 트렌치들(116)에 의해 분할된 각각의 드리프트 영역(107)은 N 필라 영역(111N) 및 채널 영역(110a)과 연결되어 전류의 이동 경로를 제공할 수 있다. 즉, 본 실시예의 전력 반도체 소자는 병렬 연결되는 복수의 전류 이동 경로들을 포함함으로써 한 번에 보다 많은 전류가 흐르도록 할 수 있다.
트렌치들(116)은 P 필라 영역들(111P)과 Z 방향으로 중첩되게 위치할 수 있으며, 그 하부 영역들(lower portion)이 P 필라 영역(111P)에 의해 감싸질 수 있는 깊이로 형성될 수 있다.
다음에 도 19를 참조하면, 트렌치들(116)의 바닥면 및 측면 상에 게이트 절연층(118)이 형성될 수 있다. 게이트 절연층(118)은 트렌치들(116)의 바깥 영역인 반도체층(105) 위에도 형성될 수 있다. 게이트 절연층(118)은 반도체층(105)을 산화시킨 산화물로 형성되거나 또는 반도체층(105) 상에 산화물 또는 질화물과 같은 절연물을 증착함으로써 형성될 수 있다.
이어서, 트렌치들(116)이 매립되도록 게이트 절연층(118) 위에 게이트 전극 물질이 형성됨으로써 게이트들(120R, 120P)이 형성될 수 있다. 예를 들어, 게이트들(120R, 120P)은 트렌치들(116)에 매립되도록 형성된 리세스 게이트들(120R) 및 리세스 게이트들(120R)을 연결하면서 채널 영역들(110a)을 덮도록 반도체층(105) 위에 평판 형태로 형성된 플레이트 게이트(120P)를 포함할 수 있다. 이에 따라, 플레이트 게이트(120P)와 리세스 게이트(120R)는 “∩” 형태와 같이 드리프트 영역들(107′), 소오스 영역들(112) 및 채널 영역들(110a)의 3면(상면과 양측면)을 둘러싸는 구조가 될 수 있다. 게이트 전극층(120)은 폴리실리콘에 불순물이 주입됨으로써 형성되거나 또는 도전성 금속 또는 금속 실리사이드를 포함하도록 형성될 수 있다.
리세스 게이트들(120R)의 하부 영역(lower portion)은 제 2 도전형의 P 필라 영역(111P)에 의해 감싸지게 형성됨으로써 게이트 절연층(118)의 코너 부분에 전계가 집중되어 게이트 절연층(118)이 절연 파괴되는 것을 방지할 수 있다.
이어서, 플레이트 게이트(120P) 위에 층간 절연층(130)이 형성되고, 층간 절연층(130) 위에 소오스 전극층(140)이 형성될 수 있다. 예를 들어, 소오스 전극층(140)은 도전층, 예컨대 금속층을 포함할 수 있다.
본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 당해 기술분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.
100, 100a, 100b: 전력 반도체 소자
102: 드레인 영역
105: 반도체층
107: 드리프트 영역
110: 웰 영역
111P: P 필라 영역
111N: N 필라 영역
112: 소오스 영역
118: 게이트 절연층
120: 게이트 전극층
130: 층간 절연층
140: 소오스 전극층
102: 드레인 영역
105: 반도체층
107: 드리프트 영역
110: 웰 영역
111P: P 필라 영역
111N: N 필라 영역
112: 소오스 영역
118: 게이트 절연층
120: 게이트 전극층
130: 층간 절연층
140: 소오스 전극층
Claims (20)
- 실리콘 카바이드(SiC)의 반도체층;
상기 반도체층의 표면으로부터 상기 반도체층 내부로 연장되는 리세스 게이트들;
상기 반도체층 내에서 상기 리세스 게이트들 사이에 위치하며, 제 1 도전형을 갖는 드리프트 영역들;
상기 리세스 게이트들 사이에서 상기 드리프트 영역들과 접하도록 상기 드리프트 영역들의 적어도 일측에 위치하며, 상기 제 1 도전형과 반대되는 제 2 도전형을 갖는 웰 영역들;
상기 리세스 게이트 전극들 사이에서 상기 웰 영역들 내에 위치하며, 상기 제 1 도전형을 갖는 소오스 영역들;
상기 반도체층 내에서 상기 드리프트 영역들과 연결되게 상기 드리프트 영역들 및 상기 웰 영역들 아래에 위치하며, 상기 제 1 도전형을 갖는 제 1 필라 영역들; 및
상기 반도체층 내에서 상기 웰 영역들과 연결되며, 상기 리세스 게이트들 아래에 위치하고, 상기 제 2 도전형을 갖는 제 2 필라 영역들을 포함하는 전력 반도체 소자. - 청구항 1에 있어서, 상기 제 2 필라 영역들은
상기 리세스 게이트들의 하부 영역(lower portion)을 감싸는 것을 특징으로 하는 전력 반도체 소자. - 청구항 1에 있어서, 상기 제 1 필라 영역들과 상기 제 2 필라 영역들은
제 1 방향으로 서로 접하면서 교번되게 배열되는 것을 특징으로 하는 전력 반도체 소자. - 청구항 3에 있어서, 상기 제 1 필라 영역들과 상기 제 2 필라 영역들은
상기 제 1 방향과 교차되는 제 2 방향으로 상기 리세스 게이트들보다 길게 연장되는 것을 특징으로 하는 전력 반도체 소자. - 청구항 3에 있어서, 상기 제 2 필라 영역들의 상기 제 1 방향의 길이는
상기 리세스 게이트들의 상기 제 1 방향의 길이보다 긴 것을 특징으로 하는 전력 반도체 소자. - 청구항 1에 있어서, 상기 웰 영역들과 상기 소오스 영역들은
상기 드리프트 영역들을 기준으로 대칭되게 상기 드리프트 영역들의 양측에 위치하는 것을 특징으로 하는 전력 반도체 소자. - 청구항 6에 있어서, 상기 소오스 영역들은
상기 드리프트 영역들과 이격되게 위치하는 것을 특징으로 하는 전력 반도체 소자. - 청구항 6에 있어서, 상기 소오스 영역들은
상기 드리프트 영역들과 접하도록 위치하는 것을 특징으로 하는 전력 반도체 소자. - 청구항 1에 있어서,
상기 리세스 게이트들의 외측에서 상기 소오스 영역들이 공통 연결된 소오스 콘택 영역을 더 포함하는 것을 특징으로 하는 전력 반도체 소자. - 청구항 9에 있어서,
상기 소오스 콘택 영역 내에 위치하며 상기 웰 영역들과 연결되는 웰 콘택 영역을 더 포함하는 것을 특징으로 하는 전력 반도체 소자. - 청구항 10에 있어서,
상기 소오스 콘택 영역 및 상기 웰 콘택 영역과 연결된 소오스 전극층을 더 포함하는 것을 특징으로 하는 전력 반도체 소자. - 청구항 1에 있어서,
상기 리세스 게이트들을 서로 연결시키면서 상기 반도체층 위에 위치하는 플레이트 게이트를 더 포함하는 것을 특징으로 하는 전력 반도체 소자. - 청구항 12에 있어서, 상기 플레이트 게이트는
상기 드리프트 영역들 및 상기 소오스 영역들을 덮도록 상기 반도체층 위에 위치하는 것을 특징으로 하는 전력 반도체 소자. - 청구항 1에 있어서, 상기 웰 영역들은
상기 리세스 게이트들의 외측에서 공통 연결되는 것을 특징으로 하는 전력 반도체 소자. - 청구항 1에 있어서,
상기 제 1 필라 영역들과 연결되게 상기 제 1 필라 영역들 및 상기 제 2 필라 영역들 아래에 위치하며, 상기 제 1 도전형을 갖는 드레인 영역을 더 포함하는 것을 특징으로 하는 전력 반도체 소자. - 실리콘 카바이드(SiC)의 반도체층에 제 1 도전형의 불순물들을 주입하는 단계;
상기 반도체층의 하부 영역(lower portion)에 상기 제 1 도전형과 반대되는 제 2 도전형의 불순물들을 주입하여 제 1 방향으로 서로 교번되게 배열되는 제 1 필라 영역들과 제 2 필라 영역들을 형성하는 단계;
상기 반도체층의 상부 영역(upper portion)에 상기 제 2 도전형의 불순물들을 주입하여 상기 제 1 필라 영역들과 제 2 필라 영역들 위에 드리프트 영역 및 상기 드리프트 영역의 적어도 일측에 위치하는 웰 영역을 형성하는 단계;
상기 웰 영역 내에 상기 제 1 도전형의 불순물을 주입하여 소오스 영역을 형성하는 단계;
상기 제 2 필라 영역까지 상기 드리프트 영역과 상기 웰 영역을 식각하여 트렌치들을 형성하는 단계; 및
상기 트렌치들이 매립되도록 게이트 전극층을 형성하는 단계를 포함하는 전력 반도체 소자의 제조방법. - 청구항 16에 있어서,
상기 드리프트 영역 및 상기 웰 영역을 형성하는 단계는
상기 웰 영역이 상기 제 2 필라 영역들과 접하도록 상기 드리프트 영역의 적어도 일측에 상기 제 2 도전형의 불순물들을 주입하는 것을 특징으로 하는 전력 반도체 소자의 제조방법. - 청구항 16에 있어서, 상기 트렌치들을 형성하는 단계는
상기 트렌치들이 상기 제 2 필라 영역들과 중첩되게 위치하도록 하는 것을 특징으로 하는 전력 반도체 소자의 제조방법. - 청구항 18에 있어서, 상기 트렌치들을 형성하는 단계는
상기 트렌치들이 상기 제 1 방향으로는 상기 제 2 필라 영역보다 좁은 폭을 가지며, 상기 제 1 방향과 교차되는 제 2 방향으로는 상기 드리프트 영역을 관통하면서 상기 웰 영역의 일부 영역까지 연장되도록 하는 것을 특징으로 하는 전력 반도체 소자의 제조방법. - 청구항 16에 있어서, 상기 게이트 전극층을 형성하는 단계는
상기 트렌치들에 매립되는 리세스 게이트들 및 상기 리세스 게이트들을 서로 연결시키면서 상기 반도체층을 덮는 플레이트 게이트를 형성하는 것을 특징으로 하는 전력 반도체 소자의 제조방법.
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE102022205327.3A DE102022205327A1 (de) | 2021-07-08 | 2022-05-30 | Leistungshalbleitervorrichtung und Verfahren zu deren Herstellung |
| CN202210645131.XA CN115602700A (zh) | 2021-07-08 | 2022-06-09 | 功率半导体器件 |
| US17/837,547 US20230012361A1 (en) | 2021-07-08 | 2022-06-10 | Power semiconductor device |
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020210089762 | 2021-07-08 | ||
| KR20210089762 | 2021-07-08 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20230009264A true KR20230009264A (ko) | 2023-01-17 |
Family
ID=85111387
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020210180982A KR20230009264A (ko) | 2021-07-08 | 2021-12-16 | 전력 반도체 소자 및 그 제조 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20230009264A (ko) |
-
2021
- 2021-12-16 KR KR1020210180982A patent/KR20230009264A/ko unknown
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