KR102314770B1 - 전력 반도체 소자 및 그 제조 방법 - Google Patents

전력 반도체 소자 및 그 제조 방법 Download PDF

Info

Publication number
KR102314770B1
KR102314770B1 KR1020200066309A KR20200066309A KR102314770B1 KR 102314770 B1 KR102314770 B1 KR 102314770B1 KR 1020200066309 A KR1020200066309 A KR 1020200066309A KR 20200066309 A KR20200066309 A KR 20200066309A KR 102314770 B1 KR102314770 B1 KR 102314770B1
Authority
KR
South Korea
Prior art keywords
region
gate electrode
source
electrode layer
semiconductor layer
Prior art date
Application number
KR1020200066309A
Other languages
English (en)
Other versions
KR102314770B9 (ko
Inventor
하정목
우혁
김신아
김태엽
Original Assignee
현대모비스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 현대모비스 주식회사 filed Critical 현대모비스 주식회사
Priority to KR1020200066309A priority Critical patent/KR102314770B1/ko
Priority to US17/330,039 priority patent/US11961903B2/en
Priority to DE102021113470.6A priority patent/DE102021113470A1/de
Priority to CN202110580877.2A priority patent/CN113725298A/zh
Priority to JP2021088568A priority patent/JP2021190711A/ja
Application granted granted Critical
Publication of KR102314770B1 publication Critical patent/KR102314770B1/ko
Publication of KR102314770B9 publication Critical patent/KR102314770B9/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H01L29/0852—Source or drain regions of field-effect devices of field-effect transistors with insulated gate of DMOS transistors
    • H01L29/0856—Source regions
    • H01L29/0865—Disposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H01L29/0852—Source or drain regions of field-effect devices of field-effect transistors with insulated gate of DMOS transistors
    • H01L29/0873—Drain regions
    • H01L29/0882—Disposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/66734—Vertical DMOS transistors, i.e. VDMOS transistors with a step of recessing the gate electrode, e.g. to form a trench gate electrode

Abstract

본 발명의 일 관점에 의한 전력 반도체 소자는 실리콘 카바이드(SiC)의 반도체층과, 상기 반도체층의 표면으로부터 상기 반도체층 내부로 소정 깊이만큼 리세스 되어 형성되고 일 방향으로 신장된 적어도 하나의 트렌치와, 상기 적어도 하나의 트렌치의 바닥으로부터 제 1 두께로 형성된 제 1 부분 및 상기 제 1 부분 상의 상기 적어도 하나의 트렌치의 내벽 상에 상기 제 1 두께보다 작은 제 2 두께로 형성된 제 2 부분을 포함하는 게이트 절연층과, 상기 적어도 하나의 트렌치를 매립하도록 상기 게이트 절연층 상에 형성된 적어도 하나의 게이트 전극층과, 상기 적어도 하나의 게이트 전극층의 일측 상의 상기 반도체층에 형성되고, 제 1 도전형을 갖는 드리프트 영역과, 상기 드리프트 영역에 접하고 상기 적어도 하나의 게이트 전극층의 일단에서 상기 적어도 하나의 게이트 전극층의 바닥면을 둘러싸도록 상기 적어도 하나의 게이트 전극층 보다 깊이 상기 반도체층에 형성되고, 제 2 도전형을 갖는 웰 영역과, 상기 웰 영역 내에 형성되고, 제 1 도전형을 갖는 소오스 영역과, 상기 드리프트 영역 및 상기 소오스 영역 사이의 상기 적어도 하나의 게이트 전극층의 일측의 상기 반도체층에 형성되고, 상기 일 방향을 따라서 신장된 채널 영역을 포함한다.

Description

전력 반도체 소자 및 그 제조 방법{Power semiconductor device and method of fabricating the same}
본 발명은 반도체 장치에 관한 것으로서, 더 상세하게는 전력 전달을 스위칭하기 위한 전력 반도체 소자(power semiconductor device) 및 그 제조 방법에 관한 것이다.
전력 반도체 소자는 고전압과 고전류 환경에서 동작하는 반도체 소자이다. 이러한 전력 반도체 소자는 고전력 스위칭이 필요한 분야, 예컨대 전력 변환, 전력 컨버터, 인버터 등에 이용되고 있다. 예를 들어, 전력 반도체 소자로는 절연 게이트 양극성 트랜지스터(IGBT, Insulated Gate Bipolar Transistor), 전력 모스펫(MOSFET, Metal Oxide Semiconductor Field Effect Transistor) 등을 들 수 있다. 이러한 전력 반도체 소자는 고전압에 대한 내압 특성이 기본적으로 요구되며, 최근에는 부가적으로 고속 스위칭 동작을 요하고 있다.
이에 따라, 기존 실리콘(Si) 대신 실리콘 카바이드(silicon carbide, SiC)를 이용한 전력 반도체 소자가 연구되고 있다. 실리콘 카바이드(SiC)는 실리콘에 비해 밴드갭이 높은 와이드갭 반도체 소재로서, 실리콘에 비해서 고온에서도 안정성을 유지할 수 있다. 나아가, 실리콘 카바이드는 절연 파계 전계가 실리콘에 비해서 매우 높아서 고전압에서도 안정적으로 동작을 할 수 있다. 따라서, 실리콘 카바이드는 실리콘에 비해 높은 항복전압을 가지면서도 열방출은 우수하여 고온에서 동작 가능한 특성을 나타낸다.
이러한 실리콘 카바이드를 이용한 전력 반도체 소자의 채널 밀도를 높이기 위하여 수직 채널 구조를 갖는 트렌치 타입의 게이트 구조가 연구되고 있다. 이러한 트렌치 타입 게이트 구조에서는 트렌치 모서리에서 전계가 집중되는 문제가 있어서, 이러한 트렌치 하부를 보호하기 위한 구조의 적용으로 채널 밀도를 줄이는 데 한계가 있다. 나아가, 게이트 전극들 사이에 소오스 콘택 구조를 배치하다 보니, 또한 게이트 전극들 사이의 간격을 좁히기 어려워, 채널 밀도를 줄이는 데 한계가 있다.
대한민국 공개공보 제2011-0049249호(2011.05.112. 공개)
본 발명은 전술한 문제점을 해결하기 위한 것으로서, 전계 집중을 완화하면서 채널 밀도를 높일 수 있는 실리콘 카바이드의 전력 반도체 소자 및 그 제조 방법을 제공하는 것을 목적으로 한다. 그러나 이러한 과제는 예시적인 것으로, 이에 의해 본 발명의 범위가 한정되는 것은 아니다.
상기 과제를 해결하기 위한 본 발명의 일 관점에 의한 전력 반도체 소자는 실리콘 카바이드(SiC)의 반도체층과, 상기 반도체층의 표면으로부터 상기 반도체층 내부로 소정 깊이만큼 리세스 되어 형성되고 일 방향으로 신장된 적어도 하나의 트렌치와, 상기 적어도 하나의 트렌치의 바닥으로부터 제 1 두께로 형성된 제 1 부분 및 상기 제 1 부분 상의 상기 적어도 하나의 트렌치의 내벽 상에 상기 제 1 두께보다 작은 제 2 두께로 형성된 제 2 부분을 포함하는 게이트 절연층과, 상기 적어도 하나의 트렌치를 매립하도록 상기 게이트 절연층 상에 형성된 적어도 하나의 게이트 전극층과, 상기 적어도 하나의 게이트 전극층의 일측 상의 상기 반도체층에 형성되고, 제 1 도전형을 갖는 드리프트 영역과, 상기 드리프트 영역에 접하고 상기 적어도 하나의 게이트 전극층의 일단에서 상기 적어도 하나의 게이트 전극층의 바닥면을 둘러싸도록 상기 적어도 하나의 게이트 전극층 보다 깊이 상기 반도체층에 형성되고, 제 2 도전형을 갖는 웰 영역과, 상기 웰 영역 내에 형성되고, 제 1 도전형을 갖는 소오스 영역과, 상기 드리프트 영역 및 상기 소오스 영역 사이의 상기 적어도 하나의 게이트 전극층의 일측의 상기 반도체층에 형성되고, 상기 일 방향을 따라서 신장된 채널 영역을 포함한다.
상기 전력 반도체 소자에 따르면, 상기 적어도 하나의 게이트 전극층의 일단의 외측의 상기 소오스 영역 내 소오스 콘택 영역과, 상기 소오스 콘택 영역 내에 상기 웰 영역으로부터 소오스 영역을 관통하여 신장되고 제 2 도전형을 갖고, 상기 웰 영역보다 고농도로 도핑된 웰 콘택 영역과, 상기 소오스 콘택 영역 및 상기 웰 영역에 연결된 소오스 전극층을 더 포함할 수 있다.
상기 전력 반도체 소자에 따르면, 상기 드리프트 영역은 상기 적어도 하나의 게이트 전극층의 일측의 상기 반도체층에 수직으로 신장된 수직 부분을 포함하고, 상기 채널 영역은 상기 드리프트 영역의 상기 수직 부분 및 상기 소오스 영역 사이의 상기 반도체층에 형성될 수 있다.
상기 전력 반도체 소자에 따르면, 상기 드리프트 영역은 상기 적어도 하나의 게이트 전극층의 양측의 상기 반도체층에 수직으로 신장된 수직 부분들을 포함하고, 상기 채널 영역은 상기 드리프트 영역의 상기 수직 부분들 및 상기 소오스 영역 사이의 상기 반도체층에 형성될 수 있다.
상기 전력 반도체 소자에 따르면, 상기 채널 영역은 상기 일 방향을 따라서 반전 채널이 형성되도록 제 2 도전형을 갖고, 상기 채널 영역은 상기 웰 영역의 일부일 수 있다.
상기 전력 반도체 소자에 따르면, 상기 채널 영역은 상기 일 방향을 따라서 축적 채널이 형성되도록 제 1 도전형을 갖고, 상기 채널 영역은 상기 드리프트 영역의 일부일 수 있다.
상기 전력 반도체 소자에 따르면, 상기 적어도 하나의 트렌치는 상기 일 방향을 따라서 상기 반도체층에 나란하게 형성된, 복수의 트렌치들을 포함하고, 상기 적어도 하나의 게이트 전극층은 상기 복수의 트렌치들을 매립하여 형성된 복수의 게이트 전극층들을 포함하고, 상기 웰 영역 및 상기 소오스 영역은 상기 복수의 게이트 전극층들을 가로질러 각각 연결될 수 있다.
상기 전력 반도체 소자에 따르면, 상기 드리프트 영역은 상기 복수의 게이트 전극층들 사이의 상기 반도체층에 수직으로 신장된 수직 부분들을 포함하고, 상기 채널 영역은 상기 드리프트 영역의 상기 수직 부분들 및 상기 소오스 영역 사이의 상기 반도체층에 형성될 수 있다.
상기 전력 반도체 소자에 따르면, 상기 적어도 하나의 트렌치는 상기 일 방향으로 일렬로 이격 배치된 복수의 트렌치들을 포함하고, 상기 적어도 하나의 게이트 전극층은 상기 복수의 트렌치들을 매립하여 형성된 복수의 게이트 전극층들을 포함하고, 상기 웰 영역 및 상기 소오스 영역은 적어도 상기 복수의 트렌치들 사이의 상기 반도체층에 각각 형성될 수 있다.
상기 전력 반도체 소자에 따르면, 상기 소오스 영역을 관통하고 상기 웰 영역 내로 소정 깊이 리세스 되게 형성된 적어도 하나의 홈과, 상기 적어도 하나의 홈의 바닥면에 상기 웰 영역과 접하게 형성된 웰 콘택 영역과, 상기 적어도 하나의 홈을 채우도록 형성되어, 상기 소오스 영역 및 상기 웰 콘택 영역과 연결된 소오스 전극층을 더 포함 수 있다.
상기 전력 반도체 소자에 따르면, 상기 드리프트 영역 하부의 상기 반도체층에 제 1 도전형을 갖는 드레인 영역을 더 포함하고, 상기 드레인 영역은 상기 드리프트 영역보다 고농도로 도핑되고, 상기 드리프트 영역은 상기 드레인 영역 상에 에피택셜층으로 형성될 수 있다.
상기 과제를 해결하기 위한 본 발명의 다른 관점에 의한 전력 반도체 소자의 제조 방법은, 실리콘 카바이드(SiC)의 반도체층에 제 1 도전형을 갖는 드리프트 영역을 형성하는 단계와, 상기 반도체층에 상기 드리프트 영에 접하고 제 2 도전형을 갖는 웰 영역을 형성하는 단계와, 상기 웰 영역 내에 제 1 도전형을 갖는 소오스 영역을 형성하는 단계와, 상기 드리프트 영역 및 상기 소오스 영역 사이의 반도체층에, 일 방향을 따라서 신장되는 채널 영역을 형성하는 단계와, 상기 반도체층의 표면으로부터 상기 반도체층 내부로 소정 깊이만큼 리세스 되어 형성되고, 상기 일 방향으로 상기 드리프트 영역을 가로질러 신장되고, 상기 웰 영역보다 얕은, 적어도 하나의 트렌치를 형성하는 단계와, 상기 적어도 하나의 트렌치의 바닥으로부터 제 1 두께로 형성된 제 1 부분 및 상기 제 1 부분 상의 상기 적어도 하나의 트렌치의 내벽 상에 상기 제 1 두께보다 작은 제 2 두께로 형성된 제 2 부분을 포함하는 게이트 절연층을 형성하는 단계와, 상기 적어도 하나의 트렌치를 매립하도록 상기 게이트 절연층 상에 적어도 하나의 게이트 전극층을 형성하는 단계를 포함하고, 상기 웰 영역은 상기 적어도 하나의 게이트 전극층의 일단에서 상기 적어도 하나의 게이트 전극층의 바닥면을 둘러싸도록 상기 적어도 하나의 게이트 전극층 보다 깊이 상기 반도체층에 형성되고, 상기 채널 영역은 상기 드리프트 영역 및 상기 소오스 영역 사이의 상기 적어도 하나의 게이트 전극층의 일측의 상기 반도체층에 형성된다.
상기 전력 반도체 소자의 제조 방법에 따르면, 상기 적어도 하나의 게이트 전극층의 일단의 외측에 소오스 콘택 영역을 형성하는 단계와, 상기 소오스 콘택 영역 내에 상기 웰 영역으로부터 소오스 영역을 관통하여 신장되고, 제 2 도전형을 갖고, 상기 웰 영역보다 고농도로 도핑된 웰 콘택 영역을 형성하는 단계와, 상기 소오스 콘택 영역 및 상기 웰 콘택 영역에 연결되는 소오스 전극층을 형성하는 단계를 더 포함할 수 있다.
상기 전력 반도체 소자의 제조 방법에 따르면, 상기 소오스 영역 내에 상기 소오스 영역을 관통하고, 상기 웰 영역 내로 리세스되게 적어도 하나의 홈을 형성하는 단계와, 상기 적어도 하나의 홈의 바닥면에 상기 웰 영역과 접촉되게 제 2 도전형을 갖는 웰 콘택 영역을 형성하는 단계와, 상기 적어도 하나의 홈을 채우고 상기 소오스 영역 및 상기 웰 콘택 영역에 연결되도록 소오스 전극층을 형성하는 단계를 더 포함할 수 있다.
상기한 바와 같이 이루어진 본 발명의 일 실시예에 따른 전력 반도체 소자 및 그 제조 방법에 의하면, 전계 집중을 완화하면서 채널 밀도를 높여 집적도를 높일 수 있다.
물론 이러한 효과는 예시적인 것이고, 이러한 효과에 의해서 본 발명의 범위가 한정되는 것은 아니다.
도 1은 본 발명의 일 실시예에 따른 전력 반도체 소자를 보여주는 개략적인 개략적인 사시도이다.
도 2는 도 1의 II-II선에서 절취한 전력 반도체 소자를 보여주는 평면도이다.
도 3은 도 2의 III-III선에서 절취한 전력 반도체 소자를 보여주는 단면도이다.
도 4는 본 발명의 다른 실시예에 따른 전력 반도체 소자를 보여주는 단면도이다.
도 5는 본 발명의 다른 실시예에 따른 전력 반도체 소자를 보여주는 개략적인 사시도이다.
도 6은 도 5의 VI-VI선에서 절취한 전력 반도체 소자를 보여주는 평면도이다.
도 7은 도 6의 VII-VII선에서 절취한 전력 반도체 소자를 보여주는 단면도이다.
도 8은 도 6의 VIII-VIII선에서 절취한 전력 반도체 소자를 보여주는 단면도이다.
도 9 및 도 10은 본 발명의 또 다른 실시예들에 따른 전력 반도체 소자들을 보여주는 단면도들이다.
도 11 내지 도 13은 본 발명의 일 실시예에 따른 전력 반도체 소자의 제조 방법을 보여주는 개략적인 사시도들이다.
이하, 첨부된 도면들을 참조하여 본 발명의 실시예를 상세히 설명하면 다음과 같다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있는 것으로, 이하의 실시예는 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 또한 설명의 편의를 위하여 도면에서는 적어도 일부의 구성 요소들이 그 크기가 과장 또는 축소될 수 있다. 도면에서 동일한 부호는 동일한 요소를 지칭한다.
다르게 정의되지 않는 한, 여기에 사용된 모든 용어들은 해당기술 분야에서 통상의 지식을 가진 자에 의해서 통상적으로 이해되는 것과 같은 의미로 사용된다. 도면에서, 층 및 영역의 크기는 설명을 위해 과장되었고, 따라서 본 발명의 일반적인 구조들을 설명하기 위해 제공된다.
동일한 참조 부호들은 동일한 구성 요소를 나타낸다. 층, 영역, 또는 기판과 같은 한 구성이 다른 구성 상(on)에 있다고 지칭할 때, 그것은 다른 구성의 바로 상부에 있거나 또는 그 사이에 다른 개재된 구성이 또한 존재할 수 있는 것으로 이해될 것이다. 반면에, 한 구성이 다른 구성의 “바로 위에(directly on)” 있다라고 지칭할 때는 중간 개재 구성들이 존재하지 않는다고 이해된다.
도 1은 본 발명의 일 실시예에 따른 전력 반도체 소자(100)를 보여주는 개략적인 개략적인 사시도이고, 도 2는 도 1의 II-II선에서 절취한 전력 반도체 소자(100)를 보여주는 평면도이고, 도 3은 도 2의 III-III선에서 절취한 전력 반도체 소자(100)를 보여주는 단면도이다.
도 1 내지 도 3을 참조하면, 전력 반도체 소자(100)는 적어도 반도체층(105), 게이트 절연층(118) 및 게이트 전극층(120)을 포함할 수 있다. 예를 들어, 전력 반도체 소자(100)는 전력 모스펫(power MOSFET) 구조를 가질 수 있다.
반도체층(105)은 하나 또는 복수의 반도체 물질층을 지칭할 수 있으며, 예를 들어, 하나 또는 다층의 에피택셜층(epitaxial layer)을 지칭할 수도 있다. 나아가, 반도체층(105)은 반도체 기판 상의 하나 또는 다층의 에피택셜층을 지칭할 수도 있다.
예를 들어, 반도체층(105)은 실리콘 카바이드(silicon carbide, SiC)로 구성될 수 있다. 보다 구체적으로, 반도체층(105)은 적어도 하나의 실리콘 카바이드의 에피택셜층을 포함할 수 있다.
실리콘 카바이드(SiC)는 실리콘에 비해 밴드갭이 넓어, 실리콘에 비해서 고온에서도 안정성을 유지할 수 있다. 나아가, 실리콘 카바이드는 절연 파계 전계가 실리콘에 비해서 매우 높아서 고전압에서도 안정적으로 동작을 할 수 있다. 따라서, 실리콘 카바이드를 반도체층(105)으로 이용한 전력 반도체 소자(100)는 실리콘을 이용한 경우에 비해 높은 항복전압을 가지면서도 우수한 열방출 특성을 갖고, 고온에서도 안정적인 동작 특성을 나타낼 수 있다.
보다 구체적으로 보면, 반도체층(105)은 드리프트 영역(drift region, 107)을 포함할 수 있다. 드리프트 영역(107)은 제 1 도전형을 가질 수 있고, 반도체층(105)의 일부에 제 1 도전형의 불순물을 주입하여 형성될 수 있다. 예컨대, 드리프트 영역(107)은 제 1 도전형의 불순물을 실리콘 카바이드의 예피택셜층에 도핑하여 형성될 수 있다.
웰 영역(well region, 110)은 반도체층(105)에 드리프트 영역(107)에 접하도록 형성되고, 제 2 도전형을 가질 수 있다. 예를 들어, 웰 영역(110)은 드리프트 영역(107) 내에 제 1 도전형의 반대인 제 2 도전형의 불순물을 도핑하여 형성될 수 있다.
예를 들어, 웰 영역(110)은 드리프트 영역(107)의 적어도 일부분을 둘러싸도록 형성될 수 있다. 이에 따라, 드리프트 영역(107)은 웰 영역(110)에 의해서 적어도 일부분이 둘러싸인 수직 부분(107a)을 포함할 수 있다. 전력 반도체 소자(100)의 동작 시, 수직 부분(107a)은 전하의 수직 이동 경로를 제공할 수 있다.
도 1에는, 웰 영역(110)이 두 영역으로 이격되게 형성되고, 그 사이에 수직 부분(107a)이 한정되는 것으로 도시되었으나, 그 외 다양하게 변형될 수 있다. 예를 들어, 수직 부분(107a)은 웰 영역(110)에 의해서 그 측면이 한바퀴 둘러싸인 형상일 수도 있다.
소오스 영역(source region, 112)은 웰 영역(110) 내에 형성되고, 제 1 도전형을 가질 수 있다. 예를 들어, 소오스 영역(112)은 웰 영역(110)에 제 1 도전형의 불순물을 도핑하여 형성될 수 있다. 소오스 영역(112)은 드리프트 영역(107)보다 제 1 도전형의 불순물이 보다 고농도로 도핑되어 형성될 수 있다.
채널 영역(110a)은 드리프트 영역(107) 및 소오스 영역(112) 사이의 반도체층(105)에 형성될 수 있다. 예를 들어, 채널 영역(110a)은 제 2 도전형을 갖고, 전력 반도체 소자(100)의 동작 시 일 방향을 따라서 반전 채널(inversion channel)이 형성될 수 있다. 일 방향은 도 2에서 III-III선 방향을 지칭할 수 있다.
채널 영역(110a)은 소오스 영역(112) 및 드리프트 영역(107)과 반대되는 도핑 타입을 갖기 때문에, 채널 영역(110a)은 소오스 영역(112) 및 드리프트 영역(107)과 다이오드 정션 접합을 형성할 수 있다. 따라서, 채널 영역(110a)은 통상적인 상황에서는 전하의 이동을 허용하지 않지만, 게이트 전극층(120)에 동작 전압이 인가된 경우, 그 내부에 반전 채널이 형성되어 전하의 이동을 허용할 수 있게 된다.
일부 실시예에서, 채널 영역(110a)은 웰 영역(110)의 일부일 수 있다. 이 경우, 채널 영역(110a)은 웰 영역(110a)과 연속적으로 연결되게 일체로 형성될 수 있다. 채널 영역(110a)의 제 2 도전형의 불순물의 도핑 농도는 웰 영역(110)의 다른 부분과 같거나, 또는 문턱 전압 조절을 위하여 다를 수도 있다.
일부 실시예에서, 웰 영역(110), 채널 영역(110a) 및 소오스 영역(112)은 드리프트 영역(107)의 수직 부분(107a)을 중심으로 대칭적으로 형성될 수 있다. 예를 들어 웰 영역(110), 채널 영역(110a) 및 소오스 영역(112)은 드리프트 영역(107)의 수직 부분(107a)의 양단에 형성될 수 있고, 수직 부분(107a)을 중심으로 대칭적으로 형성된 제 1 부분과 제 2 부분을 각각 포함할 수 있다. 이러한 웰 영역(110), 채널 영역(110a) 및 소오스 영역(112)의 제 1 부분과 제 2 부분은 서로 분리될 수도 있고, 서로 연결될 수도 있다.
부가적으로, 드레인 영역(102)은 드리프트 영역(107) 하부의 반도체층(105)에 형성될 수 있고, 제 1 도전형을 가질 수 있다. 예를 들어, 드레인 영역(102)은 드리프트 영역(107)보다 고농도로 도핑될 수 있다.
일부 실시예에서, 드레인 영역(102)은 제 1 도전형을 갖는 실리콘 카바이드의 기판으로 제공될 수도 있다. 이 경우, 드레인 영역(102)은 반도체층(105)의 일부로 이해되거나 또는 반도체층(105)과 별개의 기판으로 이해될 수도 있다.
적어도 하나의 트렌치(116)는 반도체층(105)의 표면으로부터 반도체층(105) 내부로 소정 깊이만큼 리세스 되어 형성될 수 있다. 트렌치(116)는 반도체층(105) 내에서 일 방향으로 신장될 수 있다. 일 방향은 트렌치(116)의 깊이 방향이 아닌 길이 방향을 지칭하는 것으로서, 도 2에서 III-III선 방향을 지칭할 수 있다.
게이트 절연층(118)은 트렌치(116)의 바닥 및 내벽 상에 형성될 수 있다. 예를 들어, 게이트 절연층(118)은 트렌치(116)의 바닥으로부터 제 1 두께로 형성된 제 1 부분(118a) 및 트렌치(116)의 내벽 상에 제 2 두께로 형성된 제 2 부분(118b)을 포함할 수 있다.
예를 들어, 제 1 부분(118a)은 트렌치(116)의 바닥으로부터 제 1 두께로 트렌치(116)를 부분적으로 매립하는 형태로 형성될 수 있다. 제 2 부분(118b)은 실질적으로 제 1 부분(118a) 상에 형성될 수 있고, 트렌치(116)를 매립하지 않고 트렌치(116)의 측벽 상에 형성될 수 있다. 이에 따라, 제 2 부분(118b)의 제 2 두께는 제 1 부분(118a)의 제 1 두께보다 작을 수 있다. 예를 들어, 제 1 두께는 트렌치(116)의 깊이의 1/5 이상 1/2 이하일 수 있고, 제 2 두께는 제 1 두께보다 1/5 내지 1/30 범위일 수 있다.
예를 들어, 게이트 절연층(118)은 실리콘 산화물, 실리콘 카바이드의 산화물, 실리콘 질화물, 하프늄 산화물, 지르코늄 산화물, 알루미늄 산화물 등의 절연물을 포함하거나 또는 이들의 적층 구조를 포함할 수 있다.
이와 같이, 트렌치(116)의 바닥 부분에 게이트 절연층(118)의 제 1 부분(118a)을 제 2 부분(118b)보다 두껍게 형성함으로써, 전력 반도체 소자(100)의 동작 시 트렌치(116)의 바닥 부분에서 전계가 집중되는 것을 완화할 수 있다.
적어도 하나의 게이트 전극층(120)은 트렌치(116)를 매립하도록 게이트 절연층(118) 상에 형성될 수 있다. 예를 들어, 게이트 전극층(120)은 적절한 도전물, 예컨대 폴리실리콘, 금속, 금속 질화물, 금속 실리사이드 등을 포함하거나 또는 이들의 적층 구조를 포함할 수 있다.
드리프트 영역(107)은 게이트 전극층(120)의 일측 상의 반도체층(105)에 형성될 수 있다. 예를 들어, 드리프트 영역(107)의 수직 부분(107a)은 게이트 전극층(120)의 일측의 반도체층(105)에 수직으로 신장될 수 있다. 채널 영역(110a)은 드리프트 영역(107)의 수직 부분(107a) 및 소오스 영역(112) 사이의 게이트 전극층(120)의 일측의 반도체층(105)에 형성될 수 있다. 따라서, 게이트 전극층(120)의 일측의 반도체층(105)은 일 방향을 따라서, 소오스 영역(112), 채널 영역(110a) 및 드리프트 영역(107)의 수직 부분(107a)이 연결된 구조를 포함할 수 있다.
일부 실시예에서, 드리프트 영역(107)은 게이트 전극층(120)의 양측 상의 반도체층(105)에 형성될 수 있다. 예를 들어, 드리프트 영역(107)은 게이트 전극층(120)의 양측의 반도체층(105)에 수직으로 신장된 수직 부분들(107a)을 포함할 수 있다. 채널 영역(110a)은 드리프트 영역(107)의 수직 부분들(107a) 및 소오스 영역(112) 사이의 게이트 전극층(120)의 양측의 반도체층(105)에 형성될 수 있다.
이러한 채널 영역(110a)은 게이트 전극층(120)의 측벽을 따라서 형성된다는 점에서, 측면 채널(lateral channel)로 불릴 수도 있다.
웰 영역(110)은 게이트 전극층(120)의 일단에서 게이트 전극층(120)의 바닥면을 둘러싸도록 게이트 전극층(120)보다 깊게 형성될 수 있다. 나아가, 웰 영역(110)은 게이트 전극층(120)의 양단에서 게이트 전극층(120)의 바닥면을 둘러싸도록 게이트 전극층(120)보다 깊게 형성될 수 있다. 이에 따라, 소오스 영역(112) 주위의 게이트 전극층(120)의 양단부는 웰 영역(110)에 의해서 둘러싸여 있을 수 있다.
이러한 웰(110) 구조는 트렌치(116)의 바닥면에서, 즉 게이트 전극층(120)의 하단에서 전계가 집중되는 문제를 더욱 완화시킬 수 있다. 따라서, 전력 반도체 소자(100)에 따르면, 부가적인 깊은 웰(deep well)을 형성할 필요 없이 웰 영역(110)을 게이트 전극층(120)보다 깊게 형성함으로써, 트렌치(116)의 바닥면에서 전계가 집중되는 문제를 완화시킬 수 있다. 종래 수직 채널 구조에서는 깊은 웰과 트렌치 사이의 간격이 좁아지면 정션 저항과 문턱전압이 높아지는 문제가 있었으나, 이 실시예의 전력 반도체 소자(100)에서는 이러한 부분이 해결될 수 있다.
일부 실시예에서, 게이트 절연층(118) 및 게이트 전극층(120)은 트렌치(116) 내부에 형성될 뿐만 아니라, 트렌치(116) 외부로 더 신장되게 형성될 수도 있다.
일부 실시예에서, 트렌치(116)는 반도체층(105) 내에 하나 또는 복수로 제공될 수 있다. 트렌치(116)의 수는 적절하게 선택될 수 있고, 따라서 이 실시예의 범위를 제한하지 않는다.
예를 들어, 복수의 트렌치들(116)은 일 방향을 따라서 반도체층(105)에 나란하게 형성될 수 있다. 트렌치들(116)은 일 방향으로 신장되고, 일 방향에 수직한 방향으로 이격되어 나란하게 배치될 수 있다.
이 경우, 복수의 게이트 전극층들(120)은 트렌치들(116) 내부를 채우도록 게이트 절연층(118) 상에 형성될 수 있다. 이에 따라, 게이트 전극층들(120)은 트렌치 타입으로 반도체층(105) 내에 형성되고, 트렌치들(116)과 마찬가지로 일 방향으로 나란하게 신장되게 배치될 수 있다.
나아가, 웰 영역(110) 및 소오스 영역(112)은 게이트 전극층들(120)을 가로질러 각각 신장될 수 있다. 드리프트 영역(107)의 수직 부분들(107a)은 게이트 전극층들(120) 사이의 반도체층(105)에 배치될 수 있다. 채널 영역(110a)은 게이트 전극층들(120)의 일측 또는 양측에 소오스 영역(112) 및 드리프트 영역(107)의 수직 부분들(107a) 사이의 반도체층(105)에 형성될 수 있다.
일부 실시예에서, 웰 영역(110)은 드리프트 영역(107)의 수직 부분들(107a)에 접하고, 게이트 전극층들(120)의 양단에서 게이트 전극층들(120)의 바닥면을 둘러싸도록 게이트 전극층들(120)보다 깊이 반도체층(105)에 형성될 수 있다.
층간 절연층(130)은 게이트 전극층(120) 상에 형성될 수 있다. 예를 들어, 층간 절연층(130)은 적절한 절연물, 예컨대 산화층, 질화층 또는 이들의 적층 구조를 포함할 수 있다.
소오스 전극층(140)은 층간 절연층(130) 상에 형성되고, 소오스 영역(112)에 연결될 수 있다. 예를 들어, 소오스 전극층(140)은 적절한 도전물, 금속 등으로 형성될 수 있다.
전술한 전력 반도체 소자(100)에 있어서, 제 1 도전형 및 제 2 도전형은 서로 반대의 도전형을 가지되 n형 및 p형 중 각각 어느 하나일 수 있다. 예를 들어, 제 1 도전형은 n형이면 제 2 도전형이 p형이고, 그 반대일 수도 있다.
보다 구체적으로, 전력 반도체 소자(100)가 N형 모스펫인 경우, 드리프트 영역(107)은 N- 영역이고, 소오스 영역(112), 드레인 영역(102)은 N+ 영역이고, 웰 영역(110) 및 채널 영역(110a)은 P- 영역일 수 있다.
전력 반도체 소자(100)의 동작 시, 전류는 드레인 영역(102)으로부터 드리프트 영역(107)의 수직 부분들(107a)을 따라서 대체로 수직 방향으로 흐르고, 이어서 채널 영역(110a)을 통해서 게이트 전극층들(120)의 측면을 따라서 소오스 영역(112)으로 흐를 수 있다.
전술한 전력 반도체 소자(100)에 있어서, 게이트 전극층들(120)은 스트라이프 타입 또는 라인 타입으로 병렬적으로 조밀하게 배치될 수 있고, 채널 영역들(110a)은 게이트 전극층들(120)의 측면에 배치될 수 있어서, 채널 밀도가 높아질 수 있다.
또한, 전력 반도체 소자(100)에 있어서, 게이트 절연층(118)의 두께를 트렌치(116)의 바닥에서 두껍게 하고, 게이트 전극층들(120)의 바닥면이 웰 영역(110)에 의해서 둘러싸여 있기 때문에, 트렌치들(116)의 모서리에서 전계가 집중되어 항복(break down)이 일어나는 현상을 완화할 수 있다. 따라서, 전력 반도체 소자(100)의 내압 특성이 향상되어 동작 신뢰성이 향상될 수 있다.
도 4는 본 발명의 다른 실시예에 따른 전력 반도체 소자(100a)를 보여주는 단면도이다.
이 실시예에 따른 전력 반도체 소자(100a)는 도 1 내지 도 3의 전력 반도체 소자(100)를 이용하거나 일부 변형한 것이고, 따라서 중복된 설명은 생략된다.
도 4를 참조하면, 전력 반도체 소자(100a)에 있어서, 채널 영역(107b)은 드리프트 영역(107) 및 소오스 영역(112) 사이의 반도체층(105)에 형성될 수 있다. 예를 들어, 채널 영역(107b)은 제 1 도전형을 가질 수 있고, 전력 반도체 소자(100)의 동작 시 그 내부에 축적 채널(accumulation channel)이 형성될 수 있다.
예를 들어, 채널 영역(107b)은 소오스 영역(112) 및 드리프트 영역(107)의 수직 부분들(107a) 사이의 반도체층(105)에 형성될 수 있다. 채널 영역(107b)은 소오스 영역(112) 및 드리프트 영역(107)과 동일한 도핑 타입을 가질 수 있다.
이 경우, 소오스 영역(112), 채널 영역(107b) 및 드리프트 영역(107)은 통상적으로(normally) 전기적으로 연결될 수 있는 구조이다. 하지만, 실리콘 카바이드의 반도체층(105) 구조에서, 탄소 클러스터가 게이트 절연층(118)에 형성되면서 발생된 음의 차지(negative charge)의 영향으로 채널 영역(107b)의 밴드가 위로 휘면서 포텐셜 장벽이 형성된다. 이에 따라, 게이트 전극층(120)에 동작 전압이 인가되어야, 채널 영역(107b)에 전하 또는 전류의 흐름을 허용하는 축적 채널이 형성될 수 있다.
따라서, 채널 영역(107b)에 축적 채널을 형성하기 위해 게이트 전극층(120)에 인가되어야 하는 문턱 전압은 도 1 내지 도 3의 채널 영역(110a)에 반전 채널을 형성하기 위해서 게이트 전극층(120)에 인가되어야 하는 문턱 전압보다 크게 낮을 수 있다.
일부 실시예에서, 채널 영역(107b)은 드리프트 영역(107)의 일부일 수 있다. 보다 구체적으로 보면, 채널 영역(107b)은 드리프트 영역(107)의 수직 부분들(107a)의 일부일 수 있다. 예를 들어, 채널 영역(107b)은 드리프트 영역(107)과 일체로 형성될 수 있다. 이 경우, 드리프트 영역(107)은 채널 영역(107b)을 통해서 소오스 영역(112)에 연결될 수 있다. 즉, 채널 영역(107b) 부분에서, 드리프트 영역(107)과 소오스 영역(112)은 서로 접할 수 있다.
채널 영역(107b)의 제 1 도전형의 불순물의 도핑 농도는 드리프트 영역(107)의 다른 부분과 같거나, 또는 문턱 전압 조절을 위하여 다를 수도 있다.
이 실시예의 변형된 예에서, 웰 영역(110)은 소오스 영역(112)의 일부분보다 드리프트 영역(107)의 수직 부분(107a) 방향으로 돌출되게 형성되고, 채널 영역(107b)은 웰 영역(110)의 돌출된 부분 상의 반도체층(105)에 형성될 수도 있다.
나아가, 웰 영역(110)은 돌출된 부분의 단부에 게이트 전극층(120) 방향으로 신장된 탭 부분을 더 포함할 수 있다. 채널 영역(107b)은 웰 영역(110)의 돌출된 부분과 탭 부분 위에 굴절 형상으로 형성될 수 있다.
부가적으로, 드리프트 영역(107)의 수직 부분(107a)은 소오스 영역(112)의 하부 및 웰 영역(110) 사이로 더 신장될 수 있다. 이 경우, 채널 영역(107b)은 소오스 영역(112)의 하부 및 웰 영역(110) 사이로 더 신장되어 형성될 수 있다.
이러한 구조들은 채널 영역(107b)이 게이트 전극층(120) 및 웰 영역(110) 사이에 더욱 한정되게 할 수 있다.
전력 반도체 소자(100a)에 의하면 도 1 내지 도 3의 전력 반도체 소자(100)의 장점에 부가하여, 문턱 전압을 낮추는 효과를 더 기대할 수 있다.
도 5는 본 발명의 다른 실시예에 따른 전력 반도체 소자(100b)를 보여주는 개략적인 사시도이고, 도 6은 도 5의 VI-VI선에서 절취한 전력 반도체 소자(100b)를 보여주는 평면도이고, 도 7은 도 6의 VII-VII선에서 절취한 전력 반도체 소자(100b)를 보여주는 단면도이고, 도 8은 도 6의 VIII-VIII선에서 절취한 전력 반도체 소자(100b)를 보여주는 단면도이다.
이 실시예에 따른 전력 반도체 소자(100b)는 도 1 내지 도 3의 전력 반도체 소자(100)를 이용하거나 일부 변형한 것이고, 따라서 중복된 설명은 생략된다.
도 5 내지 도 8을 참조하면, 전력 반도체 소자(100b)에 있어서, 소오스 영역(112)은 게이트 전극층들(120)의 적어도 일단의 외측에 소오스 콘택 영역(112a)을 포함할 수 있다. 예를 들어, 소오스 콘택 영역(112a)은 소오스 영역(112)의 일부로서, 소오스 전극층(140)이 연결되는 부분을 지칭할 수 있다.
웰 콘택 영역(114)은 소오스 콘택 영역(112a) 내에 형성될 수 있다. 예를 들어, 웰 콘택 영역(114)은 웰 영역(110)으로부터 소오스 영역(112)을 관통하여 신장되고, 제 2 도전형을 가질 수 있다. 웰 콘택 영역(114)은 하나 또는 복수로 소오스 콘택 영역(112a) 내에 형성될 수 있다.
예를 들어, 웰 콘택 영역(114)은 소오스 전극층(140)과 연결 시 접촉 저항을 낮추기 위하여 웰 영역(110)보다 제 2 도전형의 불순물이 더 고농도로 도핑될 수 있다.
소오스 전극층(140)은 소오스 콘택 영역(112a) 및 웰 콘택 영역(114)에 공통으로 연결될 수 있다.
도 5 내지 도 8에는 소오스 콘택 영역(112a) 및 웰 콘택 영역(114)이 드리프트 영역(107)의 수직 부분들(107a)을 기준으로 일측의 소오스 영역(112)에 형성된 것으로 도시되었으나, 소오스 콘택 영역(112a) 및 웰 콘택 영역(114)은 소오스 영역(112) 및 웰 영역(110)이 복수로 분리된 경우, 그 각각에 형성될 수도 있다.
일부 실시예에서, 복수의 트렌치들(116)은 일 방향을 따라서 일렬로 이격 배치될 수도 있다. 이에 따라, 게이트 전극층들(120)도 트렌치들(116)을 따라서, 일 방향을 따라서 일렬로 이격 배치될 수 있다. 이 경우, 웰 영역(110), 소오스 영역(112), 소오스 콘택 영역(112a) 및 웰 콘택 영역(114)은 일 방향을 따라서 일렬로 이격 배치된 트렌치들(116) 사이의 반도체층(105)에 각각 형성될 수도 있다.
예를 들어, 전력 반도체 소자(100b)는 도 1 내지 도 3의 전력 반도체 소자(100)의 구조가 일 방향을 따라서 복수개 배치되고, 그 사이에 웰 영역(110), 소오스 영역(112), 소오스 콘택 영역(112a) 및 웰 콘택 영역(114)이 배치되어 형성될 수도 있다.
예를 들어, 전력 반도체 소자(100)가 N형 모스펫인 경우, 소오스 콘택 영역(112a)은 N+ 영역이고, 웰 콘택 영역(114)은 P+ 영역일 수 있다.
전력 반도체 소자(100b)에 따르면, 소오스 콘택 영역(112a) 및 웰 콘택 영역(114)을 게이트 전극층들(120) 사이에 배치하지 않고 그 외측으로 배치함으로써, 게이트 전극층들(120)을 매우 조밀하게 배치할 수 있다. 이에 따라, 전력 반도체 소자(100a)의 채널 밀도가 크게 높아질 수 있다.
도 9 및 도 10은 본 발명의 또 다른 실시예들에 따른 전력 반도체 소자들을 보여주는 단면도들(100c, 100d)이다.
도 9를 참조하면, 전력 반도체 소자(100c)는 소오스 영역(112)의 소오스 콘택 영역(112a) 내에 소오스 영역(112)을 관통하고 웰 영역(110) 내로 리세스되게 형성된 적어도 하나의 홈(138)을 포함할 수 있다. 홈(138)의 적어도 바닥면에는 웰 영역(110)과 접촉되게 웰 콘택 영역(114a)이 형성될 수 있다.
소오스 전극층(140a)은 홈(138)을 채우도록 형성되어, 웰 콘택 영역(114a), 웰 영역(110) 및/또는 소오스 영역(112)과 연결될 수 있다. 이러한 구조는 소오스 전극층(140a)과 웰 영역(110) 및 소오스 전극층(140a)과 소오스 영역(112) 사이의 접촉 면적을 넓혀서 이들 사이의 콘택 저항을 줄이는 데 도움이 될 수 있다.
일부 실시예에서, 웰 콘택 영역(114a)은 홈(138)에 의해서 노출된 웰 영역(110)의 표면 상에 전체적으로 형성될 수도 있다. 따라서, 웰 콘택 영역(114a)은 홈(138)의 바닥면 및 측벽으로부터 노출된 웰 영역(110) 상에 형성될 수 있다. 이러한 웰 콘택 영역(114a)의 구조는 소오스 전극층(140a)과 웰 영역(110)의 콘택 저항을 더 줄이는 역할을 할 수 있다.
도 10을 참조하면, 전력 반도체 소자(100d)는 도 5 내지 도 8의 전력 반도체(100b)의 채널 영역(110a) 대신에 축적 채널을 형성하는 채널 영역(107b)을 포함할 수 있다. 이러한 채널 영역(107b)을 포함하는 전력 반도체 소자(100d)의 구조는 도 4의 설명을 참조할 수 있다.
따라서, 전력 반도체 소자(100d)는 도 4의 전력 반도체 소자(100a)가 복수개 연결되고, 그 사이에 웰 영역(110), 소오스 영역(112), 소오스 콘택 영역(112a) 및 웰 콘택 영역(114)이 배치된 구조에 대응될 수 있다.
도 11 내지 도 13은 본 발명의 일 실시예에 따른 전력 반도체 소자(100)의 제조 방법을 보여주는 개략적인 사시도들이다.
도 11을 참조하면, 실리콘 카바이드(SiC)의 반도체층(105)에 제 1 도전형을 갖는 드리프트 영역(107)을 형성할 수 있다. 예를 들어, 드리프트 영역(107)은 제 1 도전형을 갖는 드레인 영역(102) 상에 형성될 수 있다. 일부 실시예에서, 드레인 영역(102)은 제 1 도전형의 기판으로 제공되고, 드리프트 영역(107)은 이러한 기판 상에 하나 또는 그 이상의 에피택셜층으로 형성될 수 있다.
이어서, 반도체층(105)에 드리프트 영역(107)에 접하도록 제 2 도전형을 갖는 웰 영역(110)을 형성할 수 있다. 예를 들어, 웰 영역(110)을 형성하는 단계는 반도체층(105)에 제 2 도전형의 불순물을 주입하여 수행할 수 있다.
예를 들어, 웰 영역(110)은 드리프트 영역(107)이 웰 영역(11)에 의해서 적어도 일부분이 둘러싸인 수직 부분(107a)을 포함하도록 반도체층(105)에 형성될 수 있다. 보다 구체적으로 보면, 웰 영역(110)은 드리프트 영역(107)에 드리프트 영역(107)과 반대되는 불순물을 도핑하여 형성할 수 있다.
이어서, 웰 영역(110) 내에 제 1 도전형을 갖는 소오스 영역(112)을 형성할 수 있다. 예를 들어, 소오스 영역(112)을 형성하는 단계는 웰 영역(110) 내에 제 1 도전형의 불순물을 주입하여 수행할 수 있다.
소오스 영역(112) 형성과 더불어, 소오스 영역(112) 및 드리프트 영역(107) 사이의 반도체층(105)에, 일 방향을 따라서 반전 채널이 형성되는 채널 영역(110a)을 형성할 수 있다. 채널 영역(110a)은 소오스 영역(112) 및 드리프트 영역(107)의 수직 부분(107a) 사이에 형성될 수 있다. 예를 들어, 채널 영역(110a)은 웰 영역(110)의 일부일 수 있고, 반도체층(105)에 제 2 도전형의 불순물을 주입하여 형성할 수 있다.
전술한 제조 방법에 있어서, 불순물 주입 또는 불순물 도핑은 반도체층(105)에 불순물을 이온 주입하거나 또는 에피택셜층의 형성 시 불순물이 혼입되게 수행할 수 있다. 다만, 선택적인 영역에서 불순물 주입은 마스크 패턴을 이용한 이온 주입 방법을 이용할 수 있다.
선택적으로, 이온 주입 후 불순물을 활성화시키거나 확산시키기 위한 열처리 단계가 이어질 수 있다.
도 12를 참조하면, 반도체층(105)의 표면으로부터 반도체층(105) 내부로 소정 깊이만큼 리세스 되게 적어도 하나의 트렌치(116)를 형성할 수 있다.
예를 들어, 트렌치(116)는 일 방향으로 드리프트 영역(107)을 가로질러 신장되고, 웰 영역(110)보다 얕게 형성될 수 있다.
나아가, 적어도 하나의 트렌치(116)는 복수의 트렌치들(116)을 포함할 수 있고, 예를 들어 일 방향으로 나란하게 트렌치들(116)을 반도체층(105)에 동시에 형성할 수 있다. 트렌치들(116)에 의해서 채널 영역(110a)이 보다 한정될 수 있다.
예를 들어, 트렌치들(116)은 포토리소그래피를 이용하여 포토 마스크를 형성하고, 이어서 이러한 포토마스크를 식각 보호막으로 하여 반도체층(105)을 식각하여 형성할 수 있다.
도 13을 참조하면, 트렌치들(116)의 바닥 및 내벽 상에 게이트 절연층(118)을 형성할 수 있다. 예를 들어, 게이트 절연층(118)을 형성하는 단계는, 트렌치(116)의 바닥으로부터 제 1 두께로 제 1 부분(118a)을 형성하는 단계와 트렌치(116)의 내벽 상에 제 2 두께로 제 2 부분(118b)을 형성하는 단계를 포함할 수 있다.
예를 들어, 게이트 절연층(118)은 반도체층(105)을 산화시켜 산화물로 형성하거나 또는 반도체층(105) 상에 산화물 또는 질화물과 같은 절연물을 증착하여 형성할 수 있다. 일부 실시예에서, 제 1 부분(118a)은 절연물을 증착하여 형성하고, 제 2 부분(118b)은 반도체층(105)을 산화시키거나 또는 절연물을 증착하여 형성할 수 있다.
이어서, 트렌치들(116)을 매립하도록 게이트 절연층(118) 상에 게이트 전극층들(120)을 형성할 수 있다. 예를 들어, 게이트 전극층(120)은 게이트 절연층(118) 상에 도전층을 형성한 후, 이를 패터닝하여 형성할 수 있다. 게이트 전극층(120)은 폴리실리콘에 불순물을 도핑하여 형성하거나 또는 도전성 금속 또는 금속 실리사이드를 포함하도록 형성할 수 있다.
패터닝 공정은 포토 리소그래피(photo lithography) 및 식각(etching) 공정들을 이용하여 수행할 수 있다. 포토 리소그래피 공정은 사진 공정과 현상 공정을 이용하여 마스크층으로 포토레지스트(photo resist) 패턴을 형성하는 공정을 포함하고, 식각 공정은 이러한 포토레지스트 패턴을 이용하여 하부 구조물을 선택적으로 식각하는 공정을 포함할 수 있다.
이에 따라, 웰 영역(110)은 게이트 전극층(120)의 일단에서 게이트 전극층(120)의 바닥면을 둘러싸도록 게이트 전극층(120)보다 깊게 배치되고, 채널 영역(110a)은 드리프트 영역(107) 및 소오스 영역(112) 사이의 게이트 전극층(120)의 일측 또는 양측의 반도체층(105)에 형성될 수 있다.
이어서, 게이트 전극층(120) 상에 층간 절연층(130)을 형성할 수 있다.
이어서, 층간 절연층(130) 상에 소오스 전극층(140)을 형성할 수 있다. 예를 들어, 소오스 전극층(140)은 층간 절연층(130) 상에 도전층, 예컨대 금속층을 형성한 후, 이를 패터닝하여 형성할 수 있다.
한편, 도 4의 전력 반도체 소자(100a)는 전술한 전력 반도체 소자(100)의 제조 공정에 일부 공정을 추가하거나 변형하여 제조할 수 있다. 예를 들어, 채널 영역(107b)은 축적 채널을 형성하도록 드리프트 영역(107)의 일부로 형성될 수 있다.
도 5 내지 도 8의 전력 반도체 소자(100b)는 전술한 전력 반도체 소자(100)의 제조 공정에 일부 공정을 추가하거나 변형하여 제조할 수 있다.
예를 들어, 전력 반도체 소자(100b)의 제조 시, 소오스 영역(112)을 형성하는 단계는 적어도 게이트 전극층(120)의 일단의 외측에 소오스 전극층(140)과 연결되는 소오스 콘택 영역(112a)을 형성하는 단계를 포함할 수 있다. 일부 실시예에서, 소오스 콘택 영역(112a)은 소오스 영역(112)의 일부일 수 있다.
나아가, 트렌치들(116)을 형성하기 전에, 소오스 콘택 영역(112a) 내에 웰 콘택 영역(114)을 형성할 수 있다. 예를 들어, 웰 콘택 영역(114)은 웰 영역(110)의 일부에 제 2 도전형의 불순물을 웰 영역(110)보다 높은 농도로 주입하여 형성할 수 있다.
전력 반도체 소자(100b)의 제조 시, 트렌치들(116)은 일 방향으로 일렬로 이격 배치될 수 있다. 나아가, 웰 영역(110), 채널 영역(110a) 및 소오스 영역(112)은 트렌치들(116) 사이의 반도체층(105)에 각각 형성될 수 있다.
도 9의 전력 반도체 소자(100c)의 제조는, 소오스 영역(112) 내에 소오스 영역(112)을 관통하고 웰 영역(110) 내로 리세스되게 적어도 하나의 홈(138)을 형성하고, 이 홈(138)의 바닥면에 웰 영역(110)과 접촉되게 웰 콘택 영역(114)을 형성하고, 홈(138)을 채워서 소오스 영역(112) 및 웰 콘택 영역(114)에 연결되도록 소오스 전극층(140)을 형성하는 단계를 부가할 수 있다.
전술한 제조 방법에 따르면, 실리콘 카바이드의 반도체층(105)을 이용하여 기존의 실리콘 기판에 사용되는 공정을 이용하여 전력 반도체 소자(100)를 경제적으로 제조할 수 있다.
본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 당해 기술분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.
100: 전력 반도체 소자
102: 드레인 영역
105: 반도체층
107: 드리프트 영역
110: 웰 영역
112: 소오스 영역
118: 게이트 절연층
120: 게이트 전극층
130: 층간 절연층
140: 소오스 전극층

Claims (14)

  1. 실리콘 카바이드(SiC)의 반도체층;
    상기 반도체층의 표면으로부터 상기 반도체층 내부로 소정 깊이만큼 리세스 되어 형성되고 일 방향으로 신장된 적어도 하나의 트렌치;
    상기 적어도 하나의 트렌치의 바닥으로부터 제 1 두께로 형성된 제 1 부분 및 상기 제 1 부분 상의 상기 적어도 하나의 트렌치의 내벽 상에 상기 제 1 두께보다 작은 제 2 두께로 형성된 제 2 부분을 포함하는 게이트 절연층;
    상기 적어도 하나의 트렌치를 매립하도록 상기 게이트 절연층 상에 형성된 적어도 하나의 게이트 전극층;
    상기 적어도 하나의 게이트 전극층의 일측 상의 상기 반도체층에 형성되고, 제 1 도전형을 갖는 드리프트 영역;
    상기 드리프트 영역에 접하고 상기 적어도 하나의 게이트 전극층의 일단에서 상기 적어도 하나의 게이트 전극층의 바닥면을 둘러싸도록 상기 적어도 하나의 게이트 전극층 보다 깊이 상기 반도체층에 형성되고, 제 2 도전형을 갖는 웰 영역;
    상기 웰 영역 내에 형성되고, 제 1 도전형을 갖는 소오스 영역; 및
    상기 드리프트 영역 및 상기 소오스 영역 사이의 상기 적어도 하나의 게이트 전극층의 일측의 상기 반도체층에 형성되고, 상기 일 방향을 따라서 신장된 채널 영역을 포함하고,
    상기 드리프트 영역은 상기 적어도 하나의 게이트 전극층의 일측의 상기 반도체층에 수직으로 신장된 수직 부분을 포함하고,
    상기 채널 영역은 상기 드리프트 영역의 상기 수직 부분 및 상기 소오스 영역 사이의 상기 반도체층에 형성되며,
    상기 채널 영역은 상기 드리프트 영역의 일부이고,
    상기 드리프트 영역은 상기 채널 영역을 통해서만 상기 소오스 영역에 연결되는,
    전력 반도체 소자.
  2. 제 1 항에 있어서,
    상기 적어도 하나의 게이트 전극층의 일단의 외측의 상기 소오스 영역 내 소오스 콘택 영역;
    상기 소오스 콘택 영역 내에 상기 웰 영역으로부터 소오스 영역을 관통하여 신장되고 제 2 도전형을 갖고, 상기 웰 영역보다 고농도로 도핑된 웰 콘택 영역; 및
    상기 소오스 콘택 영역 및 상기 웰 영역에 연결된 소오스 전극층;을 더 포함하는,
    전력 반도체 소자.
  3. 삭제
  4. 제 1 항에 있어서,
    상기 드리프트 영역은 상기 적어도 하나의 게이트 전극층의 양측의 상기 반도체층에 수직으로 신장된 수직 부분들을 포함하고,
    상기 채널 영역은 상기 드리프트 영역의 상기 수직 부분들 및 상기 소오스 영역 사이의 상기 반도체층에 형성되는,
    전력 반도체 소자.
  5. 삭제
  6. 제 1 항에 있어서,
    상기 채널 영역은 상기 일 방향을 따라서 축적 채널이 형성되도록 제 1 도전형을 갖는,
    전력 반도체 소자.
  7. 제 1 항에 있어서,
    상기 적어도 하나의 트렌치는 상기 일 방향을 따라서 상기 반도체층에 나란하게 형성된, 복수의 트렌치들을 포함하고,
    상기 적어도 하나의 게이트 전극층은 상기 복수의 트렌치들을 매립하여 형성된 복수의 게이트 전극층들을 포함하고,
    상기 웰 영역 및 상기 소오스 영역은 상기 복수의 게이트 전극층들을 가로질러 각각 연결되는,
    전력 반도체 소자.
  8. 제 7 항에 있어서,
    상기 드리프트 영역은 상기 복수의 게이트 전극층들 사이의 상기 반도체층에 수직으로 신장된 수직 부분들을 포함하고,
    상기 채널 영역은 상기 드리프트 영역의 상기 수직 부분들 및 상기 소오스 영역 사이의 상기 반도체층에 형성된,
    전력 반도체 소자.
  9. 제 1 항에 있어서,
    상기 적어도 하나의 트렌치는 상기 일 방향으로 일렬로 이격 배치된 복수의 트렌치들을 포함하고,
    상기 적어도 하나의 게이트 전극층은 상기 복수의 트렌치들을 매립하여 형성된 복수의 게이트 전극층들을 포함하고,
    상기 웰 영역 및 상기 소오스 영역은 적어도 상기 복수의 트렌치들 사이의 상기 반도체층에 각각 형성된,
    전력 반도체 소자.
  10. 제 1 항에 있어서,
    상기 소오스 영역을 관통하고 상기 웰 영역 내로 소정 깊이 리세스 되게 형성된 적어도 하나의 홈;
    상기 적어도 하나의 홈의 바닥면에 상기 웰 영역과 접하게 형성된 웰 콘택 영역; 및
    상기 적어도 하나의 홈을 채우도록 형성되어, 상기 소오스 영역 및 상기 웰 콘택 영역과 연결된 소오스 전극층;을 더 포함하는,
    전력 반도체 소자.
  11. 제 1 항에 있어서,
    상기 드리프트 영역 하부의 상기 반도체층에 제 1 도전형을 갖는 드레인 영역을 더 포함하고,
    상기 드레인 영역은 상기 드리프트 영역보다 고농도로 도핑되고,
    상기 드리프트 영역은 상기 드레인 영역 상에 에피택셜층으로 형성된,
    전력 반도체 소자.
  12. 실리콘 카바이드(SiC)의 반도체층에 제 1 도전형을 갖는 드리프트 영역을 형성하는 단계;
    상기 반도체층에 상기 드리프트 영에 접하고 제 2 도전형을 갖는 웰 영역을 형성하는 단계;
    상기 웰 영역 내에 제 1 도전형을 갖는 소오스 영역을 형성하는 단계;
    상기 드리프트 영역 및 상기 소오스 영역 사이의 반도체층에, 일 방향을 따라서 신장되는 채널 영역을 형성하는 단계;
    상기 반도체층의 표면으로부터 상기 반도체층 내부로 소정 깊이만큼 리세스 되어 형성되고, 상기 일 방향으로 상기 드리프트 영역을 가로질러 신장되고, 상기 웰 영역보다 얕은, 적어도 하나의 트렌치를 형성하는 단계;
    상기 적어도 하나의 트렌치의 바닥으로부터 제 1 두께로 형성된 제 1 부분 및 상기 제 1 부분 상의 상기 적어도 하나의 트렌치의 내벽 상에 상기 제 1 두께보다 작은 제 2 두께로 형성된 제 2 부분을 포함하는 게이트 절연층을 형성하는 단계; 및
    상기 적어도 하나의 트렌치를 매립하도록 상기 게이트 절연층 상에 적어도 하나의 게이트 전극층을 형성하는 단계;를 포함하고,
    상기 웰 영역은 상기 적어도 하나의 게이트 전극층의 일단에서 상기 적어도 하나의 게이트 전극층의 바닥면을 둘러싸도록 상기 적어도 하나의 게이트 전극층 보다 깊이 상기 반도체층에 형성되고,
    상기 채널 영역은 상기 드리프트 영역 및 상기 소오스 영역 사이의 상기 적어도 하나의 게이트 전극층의 일측의 상기 반도체층에 형성되고,
    상기 드리프트 영역은 상기 적어도 하나의 게이트 전극층의 일측의 상기 반도체층에 수직으로 신장된 수직 부분을 포함하고,
    상기 채널 영역은 상기 드리프트 영역의 상기 수직 부분 및 상기 소오스 영역 사이의 상기 반도체층에 형성되며,
    상기 채널 영역은 상기 드리프트 영역의 일부이고,
    상기 드리프트 영역은 상기 채널 영역을 통해서만 상기 소오스 영역에 연결되는,
    전력 반도체 소자의 제조방법.
  13. 제 12 항에 있어서,
    상기 적어도 하나의 게이트 전극층의 일단의 외측에 소오스 콘택 영역을 형성하는 단계;
    상기 소오스 콘택 영역 내에 상기 웰 영역으로부터 소오스 영역을 관통하여 신장되고, 제 2 도전형을 갖고, 상기 웰 영역보다 고농도로 도핑된 웰 콘택 영역을 형성하는 단계; 및
    상기 소오스 콘택 영역 및 상기 웰 콘택 영역에 연결되는 소오스 전극층을 형성하는 단계;를 더 포함하는,
    전력 반도체 소자의 제조방법.
  14. 제 12 항에 있어서,
    상기 소오스 영역 내에 상기 소오스 영역을 관통하고, 상기 웰 영역 내로 리세스되게 적어도 하나의 홈을 형성하는 단계;
    상기 적어도 하나의 홈의 바닥면에 상기 웰 영역과 접촉되게 제 2 도전형을 갖는 웰 콘택 영역을 형성하는 단계;
    상기 적어도 하나의 홈을 채우고 상기 소오스 영역 및 상기 웰 콘택 영역에 연결되도록 소오스 전극층을 형성하는 단계;를 더 포함하는,
    전력 반도체 소자의 제조방법.
KR1020200066309A 2020-05-26 2020-06-02 전력 반도체 소자 및 그 제조 방법 KR102314770B1 (ko)

Priority Applications (5)

Application Number Priority Date Filing Date Title
KR1020200066309A KR102314770B1 (ko) 2020-06-02 2020-06-02 전력 반도체 소자 및 그 제조 방법
US17/330,039 US11961903B2 (en) 2020-05-26 2021-05-25 Power semiconductor device and method of fabricating the same
DE102021113470.6A DE102021113470A1 (de) 2020-05-26 2021-05-25 Leistungshalbleitervorrichtung und verfahren zur herstellung davon
CN202110580877.2A CN113725298A (zh) 2020-05-26 2021-05-26 功率半导体器件及其制造方法
JP2021088568A JP2021190711A (ja) 2020-05-26 2021-05-26 パワー半導体素子およびその製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020200066309A KR102314770B1 (ko) 2020-06-02 2020-06-02 전력 반도체 소자 및 그 제조 방법

Publications (2)

Publication Number Publication Date
KR102314770B1 true KR102314770B1 (ko) 2021-10-20
KR102314770B9 KR102314770B9 (ko) 2022-11-14

Family

ID=78267983

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020200066309A KR102314770B1 (ko) 2020-05-26 2020-06-02 전력 반도체 소자 및 그 제조 방법

Country Status (1)

Country Link
KR (1) KR102314770B1 (ko)

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002083963A (ja) * 2000-06-30 2002-03-22 Toshiba Corp 半導体素子
KR20110049249A (ko) 2009-11-04 2011-05-12 한국전기연구원 짧은 채널길이를 갖는 탄화규소 전계효과 트랜지스터
JP2015118966A (ja) * 2013-12-17 2015-06-25 トヨタ自動車株式会社 半導体装置
KR20160150349A (ko) * 2015-06-22 2016-12-30 삼성전기주식회사 전력 반도체 소자
KR20180001044A (ko) * 2016-06-24 2018-01-04 현대자동차주식회사 반도체 소자 및 그 제조 방법

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002083963A (ja) * 2000-06-30 2002-03-22 Toshiba Corp 半導体素子
KR20110049249A (ko) 2009-11-04 2011-05-12 한국전기연구원 짧은 채널길이를 갖는 탄화규소 전계효과 트랜지스터
JP2015118966A (ja) * 2013-12-17 2015-06-25 トヨタ自動車株式会社 半導体装置
KR20160150349A (ko) * 2015-06-22 2016-12-30 삼성전기주식회사 전력 반도체 소자
KR20180001044A (ko) * 2016-06-24 2018-01-04 현대자동차주식회사 반도체 소자 및 그 제조 방법

Also Published As

Publication number Publication date
KR102314770B9 (ko) 2022-11-14

Similar Documents

Publication Publication Date Title
US11830914B2 (en) Power semiconductor device and method of fabricating the same
KR102369053B1 (ko) 전력 반도체 소자 및 그 제조 방법
KR102314770B1 (ko) 전력 반도체 소자 및 그 제조 방법
KR102309431B1 (ko) 전력 반도체 소자 및 그 제조 방법
KR102334328B1 (ko) 전력 반도체 소자 및 그 제조 방법
KR102314771B1 (ko) 전력 반도체 소자 및 그 제조 방법
KR102308153B1 (ko) 전력 반도체 소자 및 그 제조 방법
KR102334327B1 (ko) 전력 반도체 소자 및 그 제조 방법
KR102308154B1 (ko) 전력 반도체 소자 및 그 제조 방법
KR102310148B1 (ko) 전력 반도체 소자 및 그 제조 방법
KR102369052B1 (ko) 전력 반도체 소자 및 그 제조 방법
KR102379155B1 (ko) 전력 반도체 소자 및 그 제조 방법
KR102369050B1 (ko) 전력 반도체 소자 및 그 제조 방법
KR102369056B1 (ko) 전력 반도체 소자 및 그 제조 방법
KR102369049B1 (ko) 전력 반도체 소자 및 그 제조 방법
KR102369048B1 (ko) 전력 반도체 소자 및 그 제조 방법
KR102379156B1 (ko) 전력 반도체 소자 및 그 제조 방법
KR102315055B1 (ko) 전력 반도체 소자 및 그 제조 방법
KR102369054B1 (ko) 전력 반도체 소자 및 그 제조 방법
KR102369051B1 (ko) 전력 반도체 소자 및 그 제조 방법
KR102417149B1 (ko) 전력 반도체 소자
KR102417147B1 (ko) 전력 반도체 소자 및 그 제조 방법
KR102417148B1 (ko) 전력 반도체 소자 및 그 제조방법
US11961903B2 (en) Power semiconductor device and method of fabricating the same
KR102369055B1 (ko) 전력 반도체 소자 및 그 제조 방법

Legal Events

Date Code Title Description
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
G170 Re-publication after modification of scope of protection [patent]