JP2021190711A - パワー半導体素子およびその製造方法 - Google Patents

パワー半導体素子およびその製造方法 Download PDF

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Abstract

【課題】電界集中を緩和しつつチャネル密度を高めることができる炭化シリコンのパワー半導体素子及びその製造方法を提供する。
【解決手段】パワー半導体素子１００−１は、炭化シリコンの半導体層１０５の表面から内部に一方向に伸びた少なくとも１つのトレンチ１１６と、トレンチの内壁上に形成されたゲート絶縁層１１８と、ゲート絶縁層上に形成されたゲート電極層１２０と、第１導電型を有するドリフト領域１０７と、ドリフト領域の少なくとも一部に接し、ゲート電極層の底面を囲むように、ゲート電極層より深く半導体層に形成され、第２導電型を有するウェル領域１１０と、ウェル領域内に形成され、第１導電型を有するソース領域１１２と、ドリフト領域とソース領域との間のゲート電極層の一側の半導体層に形成され、反転チャネルが形成される第２導電型を有する少なくとも１つのチャネル領域１１０ａと、を含む。
【選択図】図１

Description

本発明は、半導体装置に関し、より詳細には、電力伝達をスイッチングするためのパワー半導体素子（ｐｏｗｅｒ ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｄｅｖｉｃｅ）およびその製造方法に関する。
パワー半導体素子は、高電圧および高電流環境で動作する半導体素子である。このようなパワー半導体素子は、高電力スイッチングが必要な分野、例えば、電力変換、電力コンバータ、インバータなどに用いられている。例えば、パワー半導体素子としては、絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ、Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）、パワーモスフェット（ＭＯＳＦＥＴ、Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）などが挙げられる。このようなパワー半導体素子は、高電圧に対する耐圧特性が基本的に求められ、最近、付加的に高速スイッチング動作を要している。
このため、既存のシリコン（Ｓｉ）の代わりに炭化シリコン（ｓｉｌｉｃｏｎ ｃａｒｂｉｄｅ、ＳｉＣ）を用いたパワー半導体素子が研究されている。炭化シリコン（ＳｉＣ）は、シリコンに比べてバンドギャップが高いワイドギャップ半導体素材であり、シリコンに比べて高温においても安定性を維持することができる。さらに、炭化シリコンは、絶縁破壊電界がシリコンに比べて非常に高いため、高電圧においても安定的に動作をすることができる。よって、炭化シリコンは、シリコンに比べて、高い降伏電圧を有しながらも熱放出に優れており、高温で動作可能な特性を示す。
このような炭化シリコンを用いたパワー半導体素子のチャネル密度を高めるために、垂直チャネル構造を有するトレンチタイプのゲート構造が研究されている。このようなトレンチタイプのゲート構造では、トレンチの角部に電界が集中するという問題があるため、このようなトレンチの下部を保護するための構造の適用でチャネル密度を減らすには限界がある。さらに、ゲート電極間にソースコンタクト構造を配置しており、また、ゲート電極間の間隔を縮め難いため、チャネル密度を減らすには限界がある。
大韓民国公開公報第２０１１−００４９２４９号（２０１１．０５．１２．公開）
本発明は、前述した問題を解決するためのものであり、電界集中を緩和しつつチャネル密度を高めることができる炭化シリコンのパワー半導体素子およびその製造方法を提供することを目的とする。但し、このような課題は例示的なものであって、これにより本発明の範囲が限定されるものではない。
前記課題を解決するための本発明の一観点によるパワー半導体素子は、炭化シリコン（ＳｉＣ）の半導体層と、前記半導体層の表面から前記半導体層の内部に所定の深さだけ窪んで形成され、一方向に伸びた少なくとも１つのトレンチと、前記少なくとも１つのトレンチの少なくとも内壁上に形成されたゲート絶縁層と、前記少なくとも１つのトレンチを埋めるように、前記ゲート絶縁層上に形成された少なくとも１つのゲート電極層と、少なくとも前記少なくとも１つのゲート電極層の一側上の前記半導体層に形成され、第１導電型を有するドリフト領域と、前記ドリフト領域の少なくとも一部に接し、少なくとも前記少なくとも１つのゲート電極層の一端において前記少なくとも１つのゲート電極層の底面を囲むように、前記少なくとも１つのゲート電極層より深く前記半導体層に形成され、第２導電型を有するウェル領域と、前記ウェル領域内に形成され、第１導電型を有するソース領域と、前記ドリフト領域と前記ソース領域との間の前記少なくとも１つのゲート電極層の一側の半導体層に形成され、前記一方向に沿って反転チャネルが形成される、第２導電型を有する少なくとも１つのチャネル領域と、を含む。
前記パワー半導体素子によると、前記ソース領域は、前記少なくとも１つのゲート電極層の一端の外側にソース電極層と連結されるソースコンタクト領域を含むことができる。
前記パワー半導体素子によると、前記ソースコンタクト領域内に、前記ウェル領域からソース領域を貫通して伸び、前記ソース電極層と連結され、第２導電型を有するウェルコンタクト領域を含み、前記ウェルコンタクト領域は、前記ウェル領域より高濃度でドープされることができる。
前記パワー半導体素子によると、前記ドリフト領域は、前記少なくとも１つのゲート電極層の一側の半導体層に垂直に伸びた垂直部分を含み、前記少なくとも１つのチャネル領域は、前記ドリフト領域の前記垂直部分と前記ソース領域との間の前記半導体層に形成されることができる。
前記パワー半導体素子によると、前記ウェル領域、前記ソース領域、および前記チャネル領域は、前記ドリフト領域の前記垂直部分の両側の前記半導体層にそれぞれ形成されることができる。
前記パワー半導体素子によると、前記ドリフト領域は、前記少なくとも１つのゲート電極層の両側の半導体層に垂直に伸びた垂直部分を含み、前記少なくとも１つのチャネル領域は、前記ドリフト領域の前記垂直部分と前記ソース領域との間の前記半導体層に形成されたチャネル領域を含むことができる。
前記パワー半導体素子によると、前記少なくとも１つのチャネル領域は、前記ウェル領域の一部であってもよい。
前記パワー半導体素子によると、前記少なくとも１つのトレンチは、前記一方向に沿って前記半導体層に並んで形成された、複数のトレンチを含み、前記少なくとも１つのゲート電極層は、前記複数のトレンチを埋めて形成された複数のゲート電極層を含み、前記ウェル領域および前記ソース領域は、前記複数のゲート電極層を横切ってそれぞれ伸び、前記少なくとも１つのチャネル領域は、前記複数のゲート電極層の一側の半導体層に形成された複数のチャネル領域を含むことができる。
前記パワー半導体素子によると、前記ソース領域は、前記複数のゲート電極層の一端の外側にソース電極層と連結されるソースコンタクト領域を含むことができる。
前記パワー半導体素子によると、前記ドリフト領域は、前記複数のゲート電極層間の前記半導体層に垂直に伸びた垂直部分を含み、前記チャネル領域は、前記ドリフト領域の前記垂直部分と前記ソース領域との間の前記半導体層に形成されることができる。
前記パワー半導体素子によると、前記少なくとも１つのトレンチは、前記一方向に一列に離隔配置された複数のトレンチを含み、前記少なくとも１つのゲート電極層は、前記複数のトレンチを埋めて形成された複数のゲート電極層を含み、前記ウェル領域および前記ソース領域は、少なくとも前記複数のトレンチ間の前記半導体層にそれぞれ形成されることができる。
前記パワー半導体素子によると、前記ドリフト領域の下部の前記半導体層に第１導電型を有するドレイン領域をさらに含み、前記ドレイン領域は、前記ドリフト領域より高濃度でドープされることができる。
前記課題を解決するための本発明の他の観点によるパワー半導体素子は、炭化シリコン（ＳｉＣ）の半導体層と、前記半導体層の表面から前記半導体層の内部に所定の深さだけ窪んで形成され、一方向に並んで伸びた複数のトレンチと、前記複数のトレンチの少なくとも内壁上に形成されたゲート絶縁層と、前記複数のトレンチを埋めるように前記ゲート絶縁層上に形成された複数のゲート電極層と、前記複数のゲート電極層間の前記半導体層に形成された複数の垂直部分を含み、第１導電型を有するドリフト領域と、前記ドリフト領域の前記複数の垂直部分に接し、前記複数のゲート電極層の両端において前記複数のゲート電極層の底面を囲むように、前記複数のゲート電極層より深く前記半導体層に形成され、第２導電型を有するウェル領域と、前記ウェル領域内に形成され、第１導電型を有するソース領域と、前記ドリフト領域の前記垂直部分と前記ソース領域との間の前記複数のゲート電極層の両側の半導体層に形成され、前記一方向に沿って反転チャネルが形成される、第２導電型を有する複数のチャネル領域と、を含む。
前記課題を解決するための本発明の他の観点によるパワー半導体素子の製造方法は、炭化シリコン（ＳｉＣ）の半導体層に第１導電型を有するドリフト領域を形成するステップと、前記半導体層に前記ドリフト領域の少なくとも一部に接し、第２導電型を有するウェル領域を形成するステップと、前記ウェル領域内に第１導電型を有するソース領域を形成するステップと、前記ドリフト領域と前記ソース領域との間の半導体層に、一方向に沿って反転チャネルが形成される、第２導電型を有する少なくとも１つのチャネル領域を形成するステップと、前記半導体層の表面から前記半導体層の内部に所定の深さだけ窪んで形成され、前記一方向に前記ドリフト領域を横切って伸び、前記ウェル領域より浅い、少なくとも１つのトレンチを形成するステップと、前記少なくとも１つのトレンチの少なくとも内壁上にゲート絶縁層を形成するステップと、前記少なくとも１つのトレンチを埋めるように、前記ゲート絶縁層上に少なくとも１つのゲート電極層を形成するステップと、を含み、前記ウェル領域は、前記少なくとも１つのゲート電極層の一端において前記少なくとも１つのゲート電極層の底面を囲むように、前記少なくとも１つのゲート電極層より深く前記半導体層に形成され、前記チャネル領域は、前記ドリフト領域と前記ソース領域との間の前記少なくとも１つのゲート電極層の一側の半導体層に形成される。
前記パワー半導体素子の製造方法によると、前記ソース領域を形成するステップは、前記少なくとも１つのゲート電極層の一端の外側にソース電極層と連結されるソースコンタクト領域を形成するステップをさらに含むことができる。
前記パワー半導体素子の製造方法によると、前記ソースコンタクト領域内に、前記ウェル領域からソース領域を貫通して伸び、前記ソース電極層と連結され、第２導電型を有するウェルコンタクト領域を形成するステップをさらに含み、前記ウェルコンタクト領域は、前記ウェル領域より高濃度でドープされることができる。
前記パワー半導体素子の製造方法によると、前記ウェル領域を形成するステップは、前記半導体層に第２導電型の不純物を注入して行い、前記ソース領域を形成するステップは、前記ウェル領域内に第１導電型の不純物を注入して行うことができる。
前記パワー半導体素子の製造方法によると、前記ドリフト領域は、第１導電型を有するドレイン領域上に形成され、前記ドレイン領域は、前記ドリフト領域より高濃度でドープされることができる。
前記パワー半導体素子の製造方法によると、前記ドレイン領域は、第１導電型の基板として提供され、前記ドリフト領域は、前記基板上にエピタキシャル層で形成されることができる。
上記したようになされた本発明の一実施形態に係るパワー半導体素子およびその製造方法によると、電界集中を緩和しつつチャネル密度を高めて集積度を高めることができる。勿論、このような効果は例示的なものであり、このような効果により本発明の範囲が限定されるものではない。
本発明の一実施形態に係るパワー半導体素子を示す概略的な斜視図である。 図１のＩＩ−ＩＩ線に沿って切り取ったパワー半導体素子を示す平面図である。 図２のＩＩＩ−ＩＩＩ線に沿って切り取ったパワー半導体素子を示す断面図である。 本発明の他の実施形態に係るパワー半導体素子を示す概略的な斜視図である。 図４のＶ−Ｖ線に沿って切り取ったパワー半導体素子を示す断面図である。 図４のＶＩ−ＶＩ線に沿って切り取ったパワー半導体素子を示す断面図である。 本発明の一実施形態に係るパワー半導体素子の製造方法を示す概略的な斜視図である。 本発明の一実施形態に係るパワー半導体素子の製造方法を示す概略的な斜視図である。 本発明の一実施形態に係るパワー半導体素子の製造方法を示す概略的な斜視図である。 本発明の一実施形態に係るパワー半導体素子を示す概略的な斜視図である。 図１０のＩＩ−ＩＩ線に沿って切り取ったパワー半導体素子を示す平面図である。 図１１のＩＩＩ−ＩＩＩ線に沿って切り取ったパワー半導体素子を示す断面図である。 本発明の他の実施形態に係るパワー半導体素子を示す斜視図である。 本発明の他の実施形態に係るパワー半導体素子を示す概略的な斜視図である。 図１４のＶＩ−ＶＩ線に沿って切り取ったパワー半導体素子を示す平面図である。 図１５のＶＩＩ−ＶＩＩ線に沿って切り取ったパワー半導体素子を示す断面図である。 図１５のＶＩＩＩ−ＶＩＩＩ線に沿って切り取ったパワー半導体素子を示す断面図である。 本発明のまた他の実施形態に係るパワー半導体素子を示す断面図である。 本発明のまた他の実施形態に係るパワー半導体素子を示す断面図である。 本発明の一実施形態に係るパワー半導体素子の製造方法を示す概略的な斜視図である。 本発明の一実施形態に係るパワー半導体素子の製造方法を示す概略的な斜視図である。 本発明の一実施形態に係るパワー半導体素子の製造方法を示す概略的な斜視図である。 本発明の一実施形態に係るパワー半導体素子の深さに応じた電界変化を示すグラフである。 本発明の一実施形態に係るパワー半導体素子を示す概略的な斜視図である。 図２４のＩＩ−ＩＩ線に沿って切り取ったパワー半導体素子を示す平面図である。 図２５のＩＩＩ−ＩＩＩ線に沿って切り取ったパワー半導体素子を示す断面図である。 図２５のＶＩ−ＶＩ線に沿って切り取ったパワー半導体素子を示す断面図である。 本発明の他の実施形態に係るパワー半導体素子を示す断面図である。 本発明の他の実施形態に係るパワー半導体素子を示す断面図である。 本発明のまた他の実施形態に係るパワー半導体素子を概略的に示す斜視図である。 本発明のまた他の実施形態に係るパワー半導体素子を示す概略的な斜視図である。 図３１のＸＩ−ＸＩ線に沿って切り取ったパワー半導体素子を示す平面図である。 図３２のＸ−Ｘ線に沿って切り取ったパワー半導体素子を示す断面図である。 本発明のまた他の実施形態に係るパワー半導体素子を示す断面図である。 本発明の一実施形態に係るパワー半導体素子の製造方法を示す概略的な斜視図である。 本発明の一実施形態に係るパワー半導体素子の製造方法を示す概略的な斜視図である。 本発明の一実施形態に係るパワー半導体素子の製造方法を示す概略的な斜視図である。 本発明の一実施形態に係るパワー半導体素子を示す概略的な斜視図である。 図３８のＩＩ−ＩＩ線に沿って切り取ったパワー半導体素子を示す平面図である。 図３９のＩＩＩ−ＩＩＩ線に沿って切り取ったパワー半導体素子を示す断面図である。 図３９のＩＶ−ＩＶ線に沿って切り取ったパワー半導体素子を示す断面図である。 本発明の他の実施形態に係るパワー半導体素子を示す断面図である。 本発明の他の実施形態に係るパワー半導体素子を示す断面図である。 本発明のまた他の実施形態に係るパワー半導体素子を示す概略的な断面図である。 本発明の一実施形態に係るパワー半導体素子の製造方法を示す概略的な斜視図である。 本発明の一実施形態に係るパワー半導体素子の製造方法を示す概略的な斜視図である。 本発明の一実施形態に係るパワー半導体素子の製造方法を示す概略的な斜視図である。 本発明の実施形態に係るパワー半導体素子のダイオードの特性を示すグラフである。 本発明の一実施形態に係るパワー半導体素子を示す概略的な斜視図である。 図４９のＩＩ−ＩＩ線に沿って切り取ったパワー半導体素子を示す平面図である。 図５０のＩＩＩ−ＩＩＩ線に沿って切り取ったパワー半導体素子を示す断面図である。 本発明の他の実施形態に係るパワー半導体素子を示す断面図である。 本発明の他の実施形態に係るパワー半導体素子を示す概略的な斜視図である。 図５３のＶＩ−ＶＩ線に沿って切り取ったパワー半導体素子を示す平面図である。 図５４のＶＩＩ−ＶＩＩ線に沿って切り取ったパワー半導体素子を示す断面図である。 図５４のＶＩＩＩ−ＶＩＩＩ線に沿って切り取ったパワー半導体素子を示す断面図である。 本発明のまた他の実施形態に係るパワー半導体素子を示す断面図である。 本発明のまた他の実施形態に係るパワー半導体素子を示す断面図である。 本発明の一実施形態に係るパワー半導体素子の製造方法を示す概略的な斜視図である。 本発明の一実施形態に係るパワー半導体素子の製造方法を示す概略的な斜視図である。 本発明の一実施形態に係るパワー半導体素子の製造方法を示す概略的な斜視図である。 本発明の一実施形態に係るパワー半導体素子を示す概略的な斜視図である。 図６２のＩＩ−ＩＩ線に沿って切り取ったパワー半導体素子を示す平面図である。 図６３のＩＩＩ−ＩＩＩ線に沿って切り取ったパワー半導体素子を示す断面図である。 本発明の他の実施形態に係るパワー半導体素子を示す断面図である。 本発明の他の実施形態に係るパワー半導体素子を示す概略的な斜視図である。 図６６のＶＩ−ＶＩ線に沿って切り取ったパワー半導体素子を示す平面図である。 図６７のＶＩＩ−ＶＩＩ線に沿って切り取ったパワー半導体素子を示す断面図である。 図６７のＶＩＩＩ−ＶＩＩＩ線に沿って切り取ったパワー半導体素子を示す断面図である。 本発明のまた他の実施形態に係るパワー半導体素子を示す断面図である。 本発明のまた他の実施形態に係るパワー半導体素子を示す断面図である。 本発明の一実施形態に係るパワー半導体素子の製造方法を示す概略的な斜視図である。 本発明の一実施形態に係るパワー半導体素子の製造方法を示す概略的な斜視図である。 本発明の一実施形態に係るパワー半導体素子の製造方法を示す概略的な斜視図である。 本発明の一実施形態に係るパワー半導体素子を示す概略的な斜視図である。 図７５のＩＩ−ＩＩ線に沿って切り取ったパワー半導体素子を示す平面図である。 図７６のＩＩＩ−ＩＩＩ線に沿って切り取ったパワー半導体素子を示す断面図である。 図７６のＩＶ−ＩＶ線に沿って切り取ったパワー半導体素子を示す断面図である。 本発明の他の実施形態に係るパワー半導体素子を示す概略的な斜視図である。 図７９のＶＩ−ＶＩ線に沿って切り取ったパワー半導体素子を示す平面図である。 図８０のＶＩＩ−ＶＩＩ線に沿って切り取ったパワー半導体素子を示す断面図である。 図８０のＶＩＩＩ−ＶＩＩＩ線に沿って切り取ったパワー半導体素子を示す断面図である。 本発明のまた他の実施形態に係るパワー半導体素子を示す断面図である。 本発明のまた他の実施形態に係るパワー半導体素子を示す断面図である。 本発明のまた他の実施形態に係るパワー半導体素子を示す断面図である。 本発明のまた他の実施形態に係るパワー半導体素子を示す断面図である。 本発明の一実施形態に係るパワー半導体素子の製造方法を示す概略的な斜視図である。 本発明の一実施形態に係るパワー半導体素子の製造方法を示す概略的な斜視図である。 本発明の一実施形態に係るパワー半導体素子の製造方法を示す概略的な斜視図である。 本発明の一実施形態に係るパワー半導体素子を示す概略的な斜視図である。 図９０のＩＩ−ＩＩ線に沿って切り取ったパワー半導体素子を示す平面図である。 図９１のＩＩＩ−ＩＩＩ線に沿って切り取ったパワー半導体素子を示す断面図である。 本発明の他の実施形態に係るパワー半導体素子を示す斜視図である。 本発明のまた他の実施形態に係るパワー半導体素子を示す概略的な斜視図である。 図９４のＶＩ−ＶＩ線に沿って切り取ったパワー半導体素子を示す平面図である。 図９５のＶＩＩ−ＶＩＩ線に沿って切り取ったパワー半導体素子を示す断面図である。 図９５のＶＩＩＩ−ＶＩＩＩ線に沿って切り取ったパワー半導体素子を示す断面図である。 本発明のまた他の実施形態に係るパワー半導体素子を示す断面図である。 本発明のまた他の実施形態に係るパワー半導体素子を示す斜視図である。
以下、添付図面を参照して本発明の実施形態について詳細に説明すると次の通りである。但し、本発明は、以下に開示される実施形態に限定されるものではなく、互いに異なる多様な形態で実現できるものであり、以下の実施形態は、本発明の開示が完全になるようにし、通常の知識を有する者に発明の範疇を完全に知らせるために提供されるものである。また、説明の便宜のために、図面上、少なくとも一部の構成要素は、その大きさが誇張または縮小されてもよい。図面上、同一の符号は同一の要素を指す。
別に定義しない限り、ここで用いられた全ての用語は、当該技術分野における通常の知識を有する者により通常理解されるものと同一の意味で用いられる。図面上、層および領域の大きさは説明のために誇張され、よって本発明の一般的な構造を説明するために提供される。
同一の参照符号は、同一の構成要素を示す。層、領域、または基板のような１つの構成が他の構成上（ｏｎ）に存在するとする際には、それは、他の構成の真上部に存在するか、またはその間に他の介在した構成も存在できるものと理解されるであろう。その反面、１つの構成が他の構成の「真上に（ｄｉｒｅｃｔｌｙ ｏｎ）」存在するとする際には、中間に介在する構成が存在しないものと理解される。
図１は、本発明の一実施形態に係るパワー半導体素子を示す概略的な斜視図であり、図２は、図１のＩＩ−ＩＩ線に沿って切り取ったパワー半導体素子を示す平面図であり、図３は、図２のＩＩＩ−ＩＩＩ線に沿って切り取ったパワー半導体素子を示す断面図である。
図１〜図３を参照すると、パワー半導体素子１００−１は、少なくとも、半導体層１０５、ゲート絶縁層１１８、およびゲート電極層１２０を含むことができる。例えば、パワー半導体素子１００−１は、パワーモスフェット（ｐｏｗｅｒ ＭＯＳＦＥＴ）構造を有することができる。
半導体層１０５は、１つまたは複数の半導体物質層を指すことができ、例えば、１つまたは多層のエピタキシャル層（ｅｐｉｔａｘｉａｌ ｌａｙｅｒ）を指すこともできる。さらに、半導体層１０５は、半導体基板上の１つまたは多層のエピタキシャル層を指すこともできる。
例えば、半導体層１０５は、炭化シリコン（ｓｉｌｉｃｏｎ ｃａｒｂｉｄｅ、ＳｉＣ）から構成されることができる。より具体的に、半導体層１０５は、少なくとも１つの炭化シリコンのエピタキシャル層を含むことができる。
炭化シリコン（ＳｉＣ）は、シリコンに比べてバンドギャップが広いため、シリコンに比べて高温においても安定性を維持することができる。さらに、炭化シリコンは、絶縁破壊電界がシリコンに比べて非常に高いため、高電圧においても安定的に動作をすることができる。よって、炭化シリコンを半導体層１０５として用いたパワー半導体素子１００−１は、シリコンを用いた場合に比べて、高い降伏電圧を有しながらも優れた熱放出特性を有し、高温においても安定した動作特性を示すことができる。
より具体的に見ると、半導体層１０５は、ドリフト領域（ｄｒｉｆｔ ｒｅｇｉｏｎ）１０７を含むことができる。ドリフト領域１０７は、第１導電型を有することができ、半導体層１０５の一部に第１導電型の不純物を注入して形成されることができる。例えば、ドリフト領域１０７は、第１導電型の不純物を炭化シリコンのエピタキシャル層にドープして形成されることができる。
ウェル領域（ｗｅｌｌ ｒｅｇｉｏｎ）１１０は、半導体層１０５にドリフト領域１０７の少なくとも一部に接するように形成され、第２導電型を有することができる。例えば、ウェル領域１１０は、ドリフト領域１０７内に第１導電型と反対の第２導電型の不純物をドープして形成されることができる。
例えば、ウェル領域１１０は、ドリフト領域１０７の少なくとも一部分を囲むように形成されることができる。それにより、ドリフト領域１０７は、ウェル領域１１０により少なくとも一部分が囲まれた垂直部分１０７ａを含むことができる。パワー半導体素子１００−１の動作時、垂直部分１０７ａは、電荷の垂直移動経路を提供することができる。
図１には、ウェル領域１１０が２つの領域に離隔するように形成され、その間に垂直部分１０７ａが限定されるものと示されたが、その他にも多様に変形されてもよい。例えば、垂直部分１０７ａは、ウェル領域１１０によりその側面が一回り囲まれた形状であってもよい。
ソース領域（ｓｏｕｒｃｅ ｒｅｇｉｏｎ）１１２は、ウェル領域１１０内に形成され、第１導電型を有することができる。例えば、ソース領域１１２は、ウェル領域１１０に第１導電型の不純物をドープして形成されることができる。ソース領域１１２は、ドリフト領域１０７より第１導電型の不純物がさらに高濃度でドープされて形成されることができる。
少なくとも１つのチャネル領域１１０ａは、ドリフト領域１０７とソース領域１１２との間の半導体層１０５に形成されることができる。例えば、チャネル領域１１０ａは、一方向に沿って反転チャネル（ｉｎｖｅｒｓｉｏｎ ｃｈａｎｎｅｌ）が形成されるように、第２導電型を有することができる。
チャネル領域１１０ａは、ソース領域１１２およびドリフト領域１０７と反対のドープタイプを有するため、チャネル領域１１０ａは、ソース領域１１２およびドリフト領域１０７とダイオードジャンクション接合を形成することができる。よって、チャネル領域１１０ａは、通常の状況では電荷の移動を許容しないが、ゲート電極層１２０に動作電圧が印加された場合、その内部に反転チャネルが形成され、電荷の移動を許容できるようになる。
一部の実施形態において、チャネル領域１１０ａは、ウェル領域１１０の一部であってもよい。この場合、チャネル領域１１０ａは、ウェル領域１１０と連続して連結されるように形成されることができる。チャネル領域１１０ａの第２導電型の不純物のドープ濃度は、ウェル領域１１０の他の部分と同じであるか、または閾値電圧の調節のために異なってもよい。
一部の実施形態において、ウェル領域１１０、チャネル領域１１０ａ、およびソース領域１１２は、ドリフト領域１０７の垂直部分１０７ａを中心に対称的に形成されることができる。例えば、ウェル領域１１０、チャネル領域１１０ａ、およびソース領域１１２は、垂直部分１０７ａを中心に対称的に形成された左側部分および右側部分をそれぞれ含むことができる。このようなウェル領域１１０、チャネル領域１１０ａ、およびソース領域１１２の左側部分および右側部分は、互いに分離されてもよく、互いに連結されてもよい。
付加的に、ドレイン領域１０２は、ドリフト領域１０７の下部の半導体層１０５に形成されることができ、第１導電型を有することができる。例えば、ドレイン領域１０２は、ドリフト領域１０７より高濃度でドープされることができる。
一部の実施形態において、ドレイン領域１０２は、第１導電型を有する炭化シリコンの基板として提供されることもできる。この場合、ドレイン領域１０２は、半導体層１０５の一部として理解されるか、または半導体層１０５とは別個の基板として理解されてもよい。
少なくとも１つのトレンチ１１６は、半導体層１０５の表面から半導体層１０５の内部に所定の深さだけ窪んで形成されることができる。トレンチ１１６は、半導体層１０５内で一方向に伸びることができる。一方向は、トレンチ１１６の深さ方向ではなく長さ方向を指すものであって、図１において、ＩＩ−ＩＩ線またはＩＩＩ−ＩＩＩ線方向を指すことができる。
ゲート絶縁層１１８は、トレンチ１１６の少なくとも内壁上に形成されることができる。例えば、ゲート絶縁層１１８は、シリコン酸化物、炭化シリコンの酸化物、シリコン窒化物、ハフニウム酸化物、ジルコニウム酸化物、アルミニウム酸化物などの絶縁物を含むか、またはこれらの積層構造を含むことができる。ゲート絶縁層１１８の厚さは、均一であるか、またはトレンチ１１６の底面上に形成された部分が側壁上に形成された部分より厚くてもよい。
少なくとも１つのゲート電極層１２０は、トレンチ１１６を埋めるように、ゲート絶縁層１１８上に形成されることができる。例えば、ゲート電極層１２０は、適宜な導電物、例えば、ポリシリコン、金属、金属窒化物、金属シリサイドなどを含むか、またはこれらの積層構造を含むことができる。
ドリフト領域１０７は、ゲート電極層１２０の一側上の半導体層１０５に形成されることができる。例えば、ドリフト領域１０７の垂直部分１０７ａは、ゲート電極層１２０の一側の半導体層１０５に垂直に伸びることができる。
一部の実施形態において、ドリフト領域１０７は、ゲート電極層１２０の両側上の半導体層１０５に形成されることができる。例えば、ドリフト領域１０７は、ゲート電極層１２０の両側の半導体層１０５に垂直に伸びた垂直部分１０７ａを含むことができる。
ウェル領域１１０は、ゲート電極層１２０の一端においてゲート電極層１２０の底面を囲むように、ゲート電極層１２０より深く形成されることができる。さらに、ウェル領域１１０は、ゲート電極層１２０の両端においてゲート電極層１２０の底面を囲むように、ゲート電極層１２０より深く形成されることができる。それにより、ソース領域１１２周囲のゲート電極層１２０の両端部は、ウェル領域１１０により囲まれていてもよい。
このような構造は、トレンチ１１６の底面に、すなわち、ゲート電極層１２０の下端に電界が集中するという問題を緩和させることができる。よって、この実施形態に係るパワー半導体素子１００−１によると、付加的なディープウェル（ｄｅｅｐ ｗｅｌｌ）を形成する必要がなく、ウェル領域１１０をゲート電極層１２０より深く形成することで、トレンチ１１６の底面に電界が集中するという問題を緩和させることができる。従来の垂直チャネル構造では、ディープウェルとトレンチとの間の間隔が狭くなるとジャンクション抵抗および閾値電圧が高くなるという問題があったが、この実施形態のパワー半導体素子１００−１では、このことが解決可能である。
チャネル領域１１０ａは、ドリフト領域１０７の垂直部分１０７ａとソース領域１１２との間のゲート電極層１２０の一側の半導体層１０５に形成されることができる。よって、ゲート電極層１２０の一側の半導体層１０５は、一方向に沿って、ソース領域１１２、チャネル領域１１０ａ、およびドリフト領域１０７の垂直部分１０７ａが連結された構造を含むことができる。
このようなチャネル領域１１０ａは、ゲート電極層１２０の側壁に沿って形成されるという点で、側面チャネル（ｌａｔｅｒａｌ ｃｈａｎｎｅｌ）構造と称されることができる。
さらに、チャネル領域１１０ａは、ドリフト領域１０７の垂直部分１０７ａとソース領域１１２との間のゲート電極層１２０の両側の半導体層１０５に形成されることもできる。
一部の実施形態において、ゲート絶縁層１１８およびゲート電極層１２０は、トレンチ１１６の内部に形成されるだけでなく、トレンチ１１６の外部にさらに伸びるように形成されることもできる。
一部の実施形態において、トレンチ１１６は、半導体層１０５内に１つまたは複数提供されることができる。トレンチ１１６の数は適切に選択されてもよく、よってこの実施形態の範囲を制限しない。
例えば、複数のトレンチ１１６は、一方向に沿って半導体層１０５に並んで形成されることができる。トレンチ１１６は、一方向に伸び、一方向に垂直な方向に離隔して並んで配置されることができる。
この場合、複数のゲート電極層１２０は、トレンチ１１６の内部を充填するように、ゲート絶縁層１１８上に形成されることができる。それにより、ゲート電極層１２０は、トレンチタイプで半導体層１０５内に形成され、トレンチ１１６と同様に一方向に並んで伸びるように配置されることができる。
さらに、ウェル領域１１０およびソース領域１１２は、ゲート電極層１２０を横切ってそれぞれ伸びることができる。ドリフト領域１０７の垂直部分１０７ａは、ゲート電極層１２０間の半導体層１０５に配置されることができる。複数のチャネル領域１１０ａは、ゲート電極層１２０の一側または両側に、ソース領域１１２とドリフト領域１０７の垂直部分１０７ａとの間の半導体層１０５に形成されることができる。
一部の実施形態において、ウェル領域１１０は、ドリフト領域１０７の垂直部分１０７ａに接し、ゲート電極層１２０の両端においてゲート電極層１２０の底面を囲むように、ゲート電極層１２０より深く半導体層１０５に形成されることができる。
層間絶縁層１３０は、ゲート電極層１２０上に形成されることができる。
ソース電極層１４０は、層間絶縁層１３０上に形成され、ソース領域１１２に連結されることができる。例えば、ソース電極層１４０は、適宜な導電物、金属などから形成されることができる。図示の明確化のために、図１には、図２および図３とは異なり、層間絶縁層１３０およびソース電極層１４０の図示が省略されている。
前述したパワー半導体素子１００−１において、第１導電型および第２導電型は、互いに反対の導電型を有するが、ｎ型およびｐ型のうちそれぞれ何れか１つであってもよい。例えば、第１導電型がｎ型であれば、第２導電型がｐ型であり、その反対であってもよい。
より具体的に、パワー半導体素子１００−１がＮ型モスフェットである場合、ドリフト領域１０７はＮ−領域であり、ソース領域１１２、ソースコンタクト領域１１２ａ、およびドレイン領域１０２はＮ＋領域であり、ウェル領域１１０およびチャネル領域１１０ａはＰ−領域であり、ウェルコンタクト領域１１４はＰ＋領域であってもよい。
パワー半導体素子１００−１の動作時、電流は、ドレイン領域１０２からドリフト領域１０７の垂直部分１０７ａに沿って概して垂直方向に流れ、次いで、チャネル領域１１０ａを通してゲート電極層１２０の側面に沿ってソース領域１１２に流れることができる。
前述したパワー半導体素子１００−１において、ゲート電極層１２０はストライプタイプで並列的に稠密に配置されることができ、チャネル領域１１０ａはゲート電極層１２０の側面に配置されることができるため、チャネル密度が高くなることができる。
また、パワー半導体素子１００−１において、ゲート電極層１２０の底面がウェル領域１１０により囲まれているため、トレンチ１１６の角部に電界が集中して降伏（ｂｒｅａｋ ｄｏｗｎ）が起こる現象を緩和することができる。よって、パワー半導体素子１００−１の耐圧特性が向上して動作信頼性が向上することができる。
図４は、本発明の他の実施形態に係るパワー半導体素子１００ａ−１を示す概略的な斜視図であり、図５は、図４のＶ−Ｖ線に沿って切り取ったパワー半導体素子１００ａ−１を示す断面図であり、図６は、図４のＶＩ−ＶＩ線に沿って切り取ったパワー半導体素子１００ａ−１を示す断面図である。
この実施形態に係るパワー半導体素子１００ａ−１は、図１〜図３のパワー半導体素子１００−１を用いるかまたは一部変更したものであり、よって、重複した説明は省略される。
図４〜図６を参照すると、ソース領域１１２は、ゲート電極層１２０の少なくとも一端の外側にソース電極層１４０と連結されるソースコンタクト領域１１２ａを含むことができる。例えば、ソースコンタクト領域１１２ａは、ソース領域１１２の一部として、ソース電極層１４０が連結される部分を指すことができる。
ウェルコンタクト領域１１４は、ソースコンタクト領域１１２ａ内に形成されることができる。例えば、ウェルコンタクト領域１１４は、ウェル領域１１０からソース領域１１２を貫通して伸び、第２導電型を有することができる。ウェルコンタクト領域１１４は、ソースコンタクト領域１１２ａ内に１つまたは複数形成されることができる。
例えば、ウェルコンタクト領域１１４は、ソース電極層１４０と連結されることができ、ソース電極層１４０と連結時、接触抵抗を下げるために、ウェル領域１１０より第２導電型の不純物がさらに高濃度でドープされることができる。
図４〜図６には、ソースコンタクト領域１１２ａおよびウェルコンタクト領域１１４がドリフト領域１０７の垂直部分１０７ａを基準に一側のソース領域１１２に形成されたものと示されたが、ソースコンタクト領域１１２ａおよびウェルコンタクト領域１１４は、ソース領域１１２およびウェル領域１１０が複数に分離された場合、そのそれぞれに形成されてもよい。
一部の実施形態において、複数のトレンチ１１６は、一方向に沿って一列に離隔配置されることもできる。それにより、ゲート電極層１２０も、トレンチ１１６に沿って、一方向に沿って一列に離隔配置されることができる。この場合、ウェル領域１１０およびソース領域１１２は、一方向に沿って一列に離隔配置されたトレンチ１１６間の半導体層１０５にそれぞれ形成されることができる。
例えば、図１〜図３のパワー半導体素子１００−１の構造が一方向に沿って複数配置され、その間にウェル領域１１０およびソース領域１１２が形成されることができる。
図示の明確化のために、図４には、図５および図６とは異なり、層間絶縁層１３０およびソース電極層１４０の図示が省略されている。
この実施形態に係るパワー半導体素子１００ａ−１によると、ソースコンタクト領域１１２ａおよびウェルコンタクト領域１１４をゲート電極層１２０間に配置せずその外側に配置することで、ゲート電極層１２０を非常に稠密に配置することができる。それにより、パワー半導体素子１００ａ−１のチャネル密度が著しく高くなることができる。さらに、パワー半導体素子１１０ａ-1によると、トレンチ１１６の角部に電界が集中して降伏（ｂｒｅａｋ ｄｏｗｎ）が起こる現象を緩和して、パワー半導体素子１００ａ−１の耐圧特性が向上して動作信頼性が向上することができる。
図７〜図９は、本発明の一実施形態に係るパワー半導体素子１００−１の製造方法を示す概略的な斜視図である。
図７を参照すると、炭化シリコン（ＳｉＣ）の半導体層１０５に第１導電型を有するドリフト領域１０７を形成することができる。例えば、ドリフト領域１０７は、第１導電型を有するドレイン領域１０２上に形成されることができる。一部の実施形態において、ドレイン領域１０２は、第１導電型の基板として提供され、ドリフト領域１０７は、このような基板上に１つまたはそれ以上のエピタキシャル層で形成されることができる。
次いで、半導体層１０５に、ドリフト領域１０７の少なくとも一部に接するように、第２導電型を有するウェル領域１１０を形成することができる。例えば、ウェル領域１１０を形成するステップは、半導体層１０５に第２導電型の不純物を注入して行うことができる。
例えば、ウェル領域１１０は、ドリフト領域１０７がウェル領域１１により少なくとも一部分が囲まれた垂直部分１０７ａを含むように、半導体層１０５に形成されることができる。より具体的に見ると、ウェル領域１１０は、ドリフト領域１０７にドリフト領域１０７と反対の不純物をドープして形成することができる。
次いで、ウェル領域１１０内に第１導電型を有するソース領域１１２を形成することができる。例えば、ソース領域１１２を形成するステップは、ウェル領域１１０内に第１導電型の不純物を注入して行うことができる。
ソース領域１１２の形成と共に、ソース領域１１２とドリフト領域１０７との間の半導体層１０５に、一方向に沿って反転チャネルが形成され、第２導電型を有する少なくとも１つのチャネル領域１１０ａを形成することができる。例えば、チャネル領域１１０ａは、ソース領域１１２とドリフト領域１０７の垂直部分１０７ａとの間に形成されることができる。
前述した製造方法において、不純物の注入または不純物のドープは、半導体層１０５に不純物をイオン注入するか、またはエピタキシャル層の形成時に不純物が混入するように行うことができる。但し、選択的な領域における不純物の注入は、マスクパターンを用いたイオン注入方法を用いることができる。
選択的に、イオン注入後、不純物を活性化させたり拡散させたりするための熱処理ステップが続くことができる。
図８を参照すると、半導体層１０５の表面から半導体層１０５の内部に所定の深さだけ窪むように、少なくとも１つのトレンチ１１６を形成することができる。
例えば、トレンチ１１６は、一方向にドリフト領域１０７を横切って伸び、ウェル領域１１０より浅く形成されることができる。
さらに、複数のトレンチ１１６が一方向に並んで半導体層１０５に形成されることもできる。例えば、トレンチ１１６は、フォトリソグラフィを用いてフォトマスクを形成し、次いで、このようなフォトマスクをエッチング保護膜にして半導体層１０５をエッチングして形成することができる。
図９を参照すると、トレンチ１１６の内壁上にゲート絶縁層１１８を形成することができる。例えば、ゲート絶縁層１１８は、半導体層１０５を酸化させて酸化物として形成するか、または半導体層１０５上に酸化物または窒化物のような絶縁物を蒸着して形成することができる。
次いで、トレンチ１１６を埋めるように、ゲート絶縁層１１８上にゲート電極層１２０を形成することができる。例えば、ゲート電極層１２０は、ゲート絶縁層１１８上に導電層を形成した後、それをパターニングして形成することができる。ゲート電極層１２０は、ポリシリコンに不純物をドープして形成するか、または導電性金属または金属シリサイドを含むように形成することができる。
パターニング工程は、フォトリソグラフィ（ｐｈｏｔｏ ｌｉｔｈｏｇｒａｐｈｙ）およびエッチング（ｅｔｃｈｉｎｇ）工程を用いて行うことができる。フォトリソグラフィ工程は、写真工程および現像工程を用いてマスク層としてフォトレジスト（ｐｈｏｔｏ ｒｅｓｉｓｔ）パターンを形成する工程を含み、エッチング工程は、このようなフォトレジストパターンを用いて下部構造物を選択的にエッチングする工程を含むことができる。
それにより、ウェル領域１１０は、ゲート電極層１２０の一端においてゲート電極層１２０の底面を囲むように、ゲート電極層１２０より深く配置され、チャネル領域１１０ａは、ドリフト領域１０７とソース領域１１２との間のゲート電極層１２０の一側または両側の半導体層１０５に形成されることができる。
付加的に、図２および図３に示されたように、ゲート電極層１２０上に層間絶縁層１３０を形成することができる。次いで、層間絶縁層１３０上にソース電極層１４０を形成することができる。例えば、ソース電極層１４０は、層間絶縁層１３０上に導電層、例えば、金属層を形成した後、それをパターニングして形成することができる。
一方、図４〜図６のパワー半導体素子１００ａ−１は、前述したパワー半導体素子１００−１の製造工程に一部の工程を追加したり変形したりして製造することができる。
例えば、パワー半導体素子１００ａ−１の製造時、ソース領域１１２を形成するステップは、少なくともゲート電極層１２０の一端の外側にソース電極層１４０と連結されるソースコンタクト領域１１２ａを形成するステップを含むことができる。一部の実施形態において、ソースコンタクト領域１１２ａは、ソース領域１１２と区分されなくてもよい。
さらに、トレンチ１１６を形成する前に、ソースコンタクト領域１１２ａ内にウェルコンタクト領域１１４を形成することができる。例えば、ウェルコンタクト領域１１４は、ウェル領域１１０の一部に、第２導電型の不純物をウェル領域１１０より高い濃度で注入して形成することができる。
パワー半導体素子１００ａ−１の製造時、トレンチ１１６は、一方向に一列に離隔配置されることができる。さらに、ウェル領域１１０、チャネル領域１１０ａ、およびソース領域１１２は、トレンチ１１６間の半導体層１０５にそれぞれ形成されることができる。
前述した製造方法によると、炭化シリコンの半導体層１０５を用いて、既存のシリコン基板に用いられる工程を用いて、パワー半導体素子１００−１を経済的に製造することができる。
図１０は、本発明の一実施形態に係るパワー半導体素子１００−２を示す概略的な斜視図であり、図１１は、図１０のＩＩ−ＩＩ線に沿って切り取ったパワー半導体素子１００−２を示す平面図であり、図１２は、図１１のＩＩＩ−ＩＩＩ線に沿って切り取ったパワー半導体素子１００−２を示す断面図である。
図１０〜図１２を参照すると、パワー半導体素子１００−２は、少なくとも、半導体層１０５、ゲート絶縁層１１８、およびゲート電極層１２０を含むことができる。例えば、パワー半導体素子１００−２は、パワーモスフェット（ｐｏｗｅｒ ＭＯＳＦＥＴ）構造を有することができる。
半導体層１０５は、１つまたは複数の半導体物質層を指すことができ、例えば、１つまたは多層のエピタキシャル層（ｅｐｉｔａｘｉａｌ ｌａｙｅｒ）を指すこともできる。さらに、半導体層１０５は、半導体基板上の１つまたは多層のエピタキシャル層を指すこともできる。
例えば、半導体層１０５は、炭化シリコン（ｓｉｌｉｃｏｎ ｃａｒｂｉｄｅ、ＳｉＣ）から構成されることができる。より具体的に、半導体層１０５は、少なくとも１つの炭化シリコンのエピタキシャル層を含むことができる。
炭化シリコン（ＳｉＣ）は、シリコンに比べてバンドギャップが広いため、シリコンに比べて高温においても安定性を維持することができる。さらに、炭化シリコンは、絶縁破壊電界がシリコンに比べて非常に高いため、高電圧においても安定的に動作をすることができる。よって、炭化シリコンを半導体層１０５として用いたパワー半導体素子１００−２は、シリコンを用いた場合に比べて、高い降伏電圧を有しながらも優れた熱放出特性を有し、高温においても安定した動作特性を示すことができる。
より具体的に見ると、半導体層１０５は、ドリフト領域（ｄｒｉｆｔ ｒｅｇｉｏｎ）１０７を含むことができる。ドリフト領域１０７は、第１導電型を有することができ、半導体層１０５の一部に第１導電型の不純物を注入して形成されることができる。例えば、ドリフト領域１０７は、第１導電型の不純物を炭化シリコンのエピタキシャル層にドープして形成されることができる。
ウェル領域（ｗｅｌｌ ｒｅｇｉｏｎ）１１０は、半導体層１０５にドリフト領域１０７に接するように形成され、第２導電型を有することができる。例えば、ウェル領域１１０は、ドリフト領域１０７内に第１導電型と反対の第２導電型の不純物をドープして形成されることができる。
例えば、ウェル領域１１０は、ドリフト領域１０７の少なくとも一部分を囲むように形成されることができる。それにより、ドリフト領域１０７は、ウェル領域１１０により少なくとも一部分が囲まれた垂直部分１０７ａを含むことができる。パワー半導体素子１００−２の動作時、垂直部分１０７ａは、電荷の垂直移動経路を提供することができる。
図１０には、ウェル領域１１０が２つの領域に離隔するように形成され、その間に垂直部分１０７ａが限定されるものと示されたが、その他にも多様に変形されてもよい。例えば、垂直部分１０７ａは、ウェル領域１１０によりその側面が一回り囲まれた形状であってもよい。
ピラー領域（ｐｉｌｌａｒ ｒｅｇｉｏｎ）１１１は、ウェル領域１１０の下部の半導体層１０５に、ドリフト領域１０７とスーパージャンクション（ｓｕｐｅｒ ｊｕｎｃｔｉｏｎ）を形成するように、ドリフト領域１０７に接するように形成されることができる。例えば、ピラー領域１１１は、ウェル領域１１０の下部にウェル領域１１０と接して配置され、その両側面がドリフト領域１０７と接して配置されることができる。
ピラー領域１１１は、ドリフト領域１０７とスーパージャンクションを形成するように、ドリフト領域１０７と異なる導電型を有するように半導体層１０５に形成されることができる。例えば、ピラー領域１１１は、ドリフト領域１０７と反対であり、ウェル領域１１０と同様に第２導電型を有することができる。例えば、ピラー領域１１１の第２導電型の不純物のドープ濃度は、ウェル領域１１０の第２導電型の不純物のドープ濃度と同じであるか小さくてもよい。
一部の実施形態において、ピラー領域１１１は、一方向を基準にウェル領域１１０の幅より狭い幅を有するように形成されることができる。一方向は、図１１において、ＩＩＩ−ＩＩＩ線方向を指すことができる。さらに、ピラー領域１１１の両端は、一方向を基準に、ウェル領域１１０の両端から内側にそれぞれ移動して配置されることができる。
それにより、ピラー領域１１１は、ウェル領域１１０下で、ウェル領域１１０の両端から内側に後退して、ウェル領域１１０に接して配置されることができる。例えば、ピラー領域１１１が、ウェル領域１１０に沿って、２つの領域に離隔するように形成される場合、２つのピラー領域１１１間の離隔距離は、２つのウェル領域１１０間の隔離距離より大きくてもよい。
一部の実施形態において、ピラー領域１１１の側面および下面は、ドリフト領域１０７と接することができる。例えば、ピラー領域１１１およびドリフト領域１０７は、その側面が互いに接するように交互に複数配置され、スーパージャンクション構造を形成することができる。さらに、１つのウェル領域１１０の下部に、ピラー領域１１１およびドリフト領域１０７が交互に複数配置されることもできる。
ソース領域（ｓｏｕｒｃｅ ｒｅｇｉｏｎ）１１２は、ウェル領域１１０内に形成され、第１導電型を有することができる。例えば、ソース領域１１２は、ウェル領域１１０に第１導電型の不純物をドープして形成されることができる。ソース領域１１２は、ドリフト領域１０７より第１導電型の不純物がさらに高濃度でドープされて形成されることができる。
チャネル領域１１０ａは、ドリフト領域１０７とソース領域１１２との間の半導体層１０５に形成されることができる。例えば、チャネル領域１１０ａは、第２導電型を有し、パワー半導体素子１００−２の動作時、一方向に沿って反転チャネル（ｉｎｖｅｒｓｉｏｎ ｃｈａｎｎｅｌ）が形成されることができる。
チャネル領域１１０ａは、ソース領域１１２およびドリフト領域１０７と反対のドープタイプを有するため、チャネル領域１１０ａは、ソース領域１１２およびドリフト領域１０７とダイオードジャンクション接合を形成することができる。よって、チャネル領域１１０ａは、通常の状況では電荷の移動を許容しないが、ゲート電極層１２０に動作電圧が印加された場合、その内部に反転チャネルが形成され、電荷の移動を許容できるようになる。
一部の実施形態において、チャネル領域１１０ａは、ウェル領域１１０の一部であってもよい。この場合、チャネル領域１１０ａは、ウェル領域１１０と連続して連結されるように、一体に形成されることができる。チャネル領域１１０ａの第２導電型の不純物のドープ濃度は、ウェル領域１１０の他の部分と同じであるか、または閾値電圧の調節のために異なってもよい。
一部の実施形態において、ウェル領域１１０、ピラー領域１１１、チャネル領域１１０ａ、およびソース領域１１２は、ドリフト領域１０７の垂直部分１０７ａを中心に対称的に形成されることができる。例えば、ウェル領域１１０、ピラー領域１１１、チャネル領域１１０ａ、およびソース領域１１２は、ドリフト領域１０７の垂直部分１０７ａの両端に形成されることができ、垂直部分１０７ａを中心に対称的に形成された第１部分および第２部分をそれぞれ含むことができる。このようなウェル領域１１０、ピラー領域１１１、チャネル領域１１０ａ、およびソース領域１１２の第１部分および第２部分は、互いに分離されてもよく、互いに連結されてもよい。
付加的に、ドレイン領域１０２は、ドリフト領域１０７の下部の半導体層１０５に形成されることができ、第１導電型を有することができる。例えば、ドレイン領域１０２は、ドリフト領域１０７より高濃度でドープされることができる。
一部の実施形態において、ドレイン領域１０２は、第１導電型を有する炭化シリコンの基板として提供されることもできる。この場合、ドレイン領域１０２は、半導体層１０５の一部として理解されるか、または半導体層１０５とは別個の基板として理解されてもよい。
少なくとも１つのトレンチ１１６は、半導体層１０５の表面から半導体層１０５の内部に所定の深さだけ窪んで形成されることができる。トレンチ１１６は、半導体層１０５内で一方向に伸びることができる。一方向は、トレンチ１１６の深さ方向ではなく長さ方向を指すものであって、図１１において、ＩＩＩ−ＩＩＩ線方向を指すことができる。
ゲート絶縁層１１８は、トレンチ１１６の少なくとも内壁上に形成されることができる。例えば、ゲート絶縁層１１８は、トレンチ１１６の内部表面およびトレンチ１１６の外側の半導体層１０５上に形成されることができる。ゲート絶縁層１１８の厚さは、均一であるか、またはトレンチ１１６の底面部分の電界を下げるために、トレンチ１１６の底面上に形成された部分が側壁上に形成された部分より厚くてもよい。
例えば、ゲート絶縁層１１８は、シリコン酸化物、炭化シリコンの酸化物、シリコン窒化物、ハフニウム酸化物、ジルコニウム酸化物、アルミニウム酸化物などの絶縁物を含むか、またはこれらの積層構造を含むことができる。
少なくとも１つのゲート電極層１２０は、トレンチ１１６を埋めるように、ゲート絶縁層１１８上に形成されることができる。例えば、ゲート電極層１２０は、適宜な導電物、例えば、ポリシリコン、金属、金属窒化物、金属シリサイドなどを含むか、またはこれらの積層構造を含むことができる。
ドリフト領域１０７は、ゲート電極層１２０の一側上の半導体層１０５に形成されることができる。例えば、ドリフト領域１０７の垂直部分１０７ａは、ゲート電極層１２０の一側の半導体層１０５に垂直に伸びることができる。チャネル領域１１０ａは、ドリフト領域１０７の垂直部分１０７ａとソース領域１１２との間のゲート電極層１２０の一側の半導体層１０５に形成されることができる。よって、ゲート電極層１２０の一側の半導体層１０５は、一方向に沿って、ソース領域１１２、チャネル領域１１０ａ、およびドリフト領域１０７の垂直部分１０７ａが連結された構造を含むことができる。
一部の実施形態において、ドリフト領域１０７は、ゲート電極層１２０の両側上の半導体層１０５に形成されることができる。例えば、ドリフト領域１０７は、ゲート電極層１２０の両側の半導体層１０５に垂直に伸びた垂直部分１０７ａを含むことができる。チャネル領域１１０ａは、ドリフト領域１０７の垂直部分１０７ａとソース領域１１２との間のゲート電極層１２０の両側の半導体層１０５に形成されることができる。
このようなチャネル領域１１０ａは、ゲート電極層１２０の側壁に沿って形成されるという点で、側面チャネル（ｌａｔｅｒａｌ ｃｈａｎｎｅｌ）と称されることができる。
ウェル領域１１０は、ゲート電極層１２０の一端部においてゲート電極層１２０の底面を囲むように、ゲート電極層１２０より深く形成されることができる。さらに、ウェル領域１１０は、ゲート電極層１２０の両端部においてゲート電極層１２０の底面を囲むように、ゲート電極層１２０より深く形成されることができる。それにより、ソース領域１１２周囲のゲート電極層１２０の両端部は、ウェル領域１１０により囲まれていてもよい。
一部の実施形態において、ゲート絶縁層１１８およびゲート電極層１２０は、トレンチ１１６の内部に形成されるだけでなく、トレンチ１１６の外部にさらに伸びるように形成されることもできる。
一部の実施形態において、トレンチ１１６は、半導体層１０５内に１つまたは複数提供されることができる。トレンチ１１６の数は適切に選択されてもよく、よってこの実施形態の範囲を制限しない。
例えば、複数のトレンチ１１６は、一方向に沿って半導体層１０５に並んで形成されることができる。トレンチ１１６は、一方向に伸び、一方向に垂直な方向に離隔して並んで配置されることができる。
この場合、複数のゲート電極層１２０は、トレンチ１１６の内部を充填するように、ゲート絶縁層１１８上に形成されることができる。それにより、ゲート電極層１２０は、トレンチタイプで半導体層１０５内に形成され、トレンチ１１６と同様に一方向に並んで伸びるように配置されることができる。
さらに、ウェル領域１１０およびソース領域１１２は、ゲート電極層１２０を横切ってそれぞれ伸びることができる。ドリフト領域１０７の垂直部分１０７ａは、ゲート電極層１２０間の半導体層１０５に配置されることができる。チャネル領域１１０ａは、ゲート電極層１２０の一側または両側に、ソース領域１１２とドリフト領域１０７の垂直部分１０７ａとの間の半導体層１０５に形成されることができる。
層間絶縁層１３０は、ゲート電極層１２０上に形成されることができる。例えば、層間絶縁層１３０は、適宜な絶縁物、例えば、酸化層、窒化層、またはこれらの積層構造を含むことができる。
ソース電極層１４０は、層間絶縁層１３０上に形成され、ソース領域１１２に連結されることができる。例えば、ソース電極層１４０は、適宜な導電物、金属などから形成されることができる。
前述したパワー半導体素子１００−２において、第１導電型および第２導電型は、互いに反対の導電型を有するが、ｎ型およびｐ型のうちそれぞれ何れか１つであってもよい。例えば、第１導電型がｎ型であれば、第２導電型がｐ型であり、その反対であってもよい。
より具体的に、パワー半導体素子１００−２がＮ型モスフェットである場合、ドリフト領域１０７はＮ−領域であり、ソース領域１１２およびドレイン領域１０２はＮ＋領域であり、ウェル領域１１０、ピラー領域１１１、およびチャネル領域１１０ａはＰ−領域であってもよい。
パワー半導体素子１００−２の動作時、電流は、ドレイン領域１０２からドリフト領域１０７の垂直部分１０７ａに沿って概して垂直方向に流れ、次いで、チャネル領域１１０ａを通してゲート電極層１２０の側面に沿ってソース領域１１２に流れることができる。
前述したパワー半導体素子１００−２において、トレンチ１１６内のゲート電極層１２０はストライプタイプまたはラインタイプで並列的に稠密に配置されることができ、チャネル領域１１０ａはゲート電極層１２０の側面に配置されることができるため、チャネル密度が高くなることができる。
また、前述したパワー半導体素子１００−２において、ウェル１１０構造は、トレンチ１１６の底面に、すなわち、ゲート電極層１２０の下端に電界が集中するという問題を緩和させることができる。それにより、パワー半導体素子１００−２において、ゲート絶縁層１１８にかかる電界マージンを高めて、パワー半導体素子１００−２の動作信頼性を高めることができる。さらに、トレンチ１１６の底面の電界を下げ、ゲート絶縁層１１８にかかる電界を下げることで、ドリフト領域１０７の垂直部分１０７ａのジャンクション抵抗を下げ得る余地が生じる。
一方、パワー半導体素子１００−２の場合、高電力スイッチングに用いられるため、高い耐圧特性が求められる。高電圧がドレイン領域１０２に印加される場合、ドレイン領域１０２に隣接した半導体層１０５から空乏層（ｄｅｐｌｅｔｉｏｎ ｒｅｇｉｏｎ）が拡張され、チャネルの電圧障壁が下がることができる。このような現象をＤＩＢＬ（ｄｒａｉｎ ｉｎｄｕｃｅｄ ｂａｒｒｉｅｒ ｌｏｗｅｒｉｎｇ）と称する。
このようなＤＩＢＬは、チャネル領域１１０ａの非正常的なターン−オンを誘発し得るし、さらに、ドレイン領域１０２とソース領域１１２との間の空乏層が拡張されて当接するようになるパンチスルー（ｐｕｎｃｈ ｔｈｒｏｕｇｈ）現象を招き得る。
しかしながら、前述したパワー半導体素子１００−２は、ドリフト領域１０７とスーパージャンクションを形成するピラー領域１１１を用いて、ＤＩＢＬによる非正常的な電流の流れおよびパンチスルー現象を抑制して適宜な耐圧特性を確保することができる。
このような耐圧特性は、ピラー領域１１１の電荷量およびドリフト領域１０７の電荷量を調節してさらに向上させることができる。
図２３は、パワー半導体素子１００−２の深さに応じた電界変化を示すグラフである。
図２３を参照すると、ピラー領域１１１の電荷量Ｑｐをドリフト領域１０７の電荷量Ｑｎより大きくする場合、パワー半導体素子１００−２の動作時、最大電場がピラー領域１１１の底面と同一線上のドリフト領域１０７に生じさせることで、降伏電圧を高めることができる。図２３において、Ａ位置とＢ位置との間で電場強さの傾きは、ピラー領域１１１の電荷量Ｑｐを調節して制御することができる。
例えば、ピラー領域１１１の第２導電型の不純物のドープ濃度をドリフト領域１０７の第１導電型の不純物のドープ濃度より高くして、ピラー領域１１１の電荷量Ｑｐをドリフト領域１０７の電荷量Ｑｎより大きくして、パワー半導体素子１００−２の耐圧特性を向上させることができる。
図１３は、本発明の他の実施形態に係るパワー半導体素子１００ａ−２を示す斜視図である。この実施形態に係るパワー半導体素子１００ａ−２は、図１０〜図１２のパワー半導体素子１００−２を用いるかまたは一部変更したものであり、よって、重複した説明は省略される。
図１３を参照すると、パワー半導体素子１００ａ−２において、チャネル領域１０７ｂは、ドリフト領域１０７とソース領域１１２との間の半導体層１０５に形成されることができる。例えば、チャネル領域１０７ｂは、第１導電型を有することができ、パワー半導体素子１００−２の動作時、その内部に蓄積チャネル（ａｃｃｕｍｕｌａｔｉｏｎ ｃｈａｎｎｅｌ）が形成されることができる。
例えば、チャネル領域１０７ｂは、ソース領域１１２とドリフト領域１０７の垂直部分１０７ａとの間の半導体層１０５に形成されることができる。チャネル領域１０７ｂは、ソース領域１１２およびドリフト領域１０７と同じドープタイプを有することができる。
この場合、ソース領域１１２、チャネル領域１０７ｂ、およびドリフト領域１０７は、通常（ｎｏｒｍａｌｌｙ）電気的に連結可能な構造である。しかし、炭化シリコンの半導体層１０５の構造において、炭素クラスタがゲート絶縁層１１８に形成されるにつれて発生した負電荷（ｎｅｇａｔｉｖｅ ｃｈａｒｇｅ）の影響で、チャネル領域１０７ｂのバンドが上方に曲がってポテンシャル障壁が形成される。それにより、ゲート電極層１２０に動作電圧が印加されてこそ、チャネル領域１０７ｂに電荷または電流の流れを許容する蓄積チャネルが形成されることができる。
したがって、チャネル領域１０７ｂに蓄積チャネルを形成するためにゲート電極層１２０に印加されなければならない閾値電圧は、図１０〜図１２のチャネル領域１１０ａに反転チャネルを形成するためにゲート電極層１２０に印加されなければならない閾値電圧より大幅に低くてもよい。
一部の実施形態において、チャネル領域１０７ｂは、ドリフト領域１０７の一部であってもよい。より具体的に見ると、チャネル領域１０７ｂは、ドリフト領域１０７の垂直部分１０７ａの一部であってもよい。例えば、チャネル領域１０７ｂは、ドリフト領域１０７と一体に形成されることができる。この場合、ドリフト領域１０７は、チャネル領域１０７ｂを介してソース領域１１２に連結されることができる。すなわち、チャネル領域１０７ｂ部分において、ドリフト領域１０７およびソース領域１１２は、互いに接することができる。
チャネル領域１０７ｂの第１導電型の不純物のドープ濃度は、ドリフト領域１０７の他の部分と同じであるか、または閾値電圧の調節のために異なってもよい。
この実施形態の変形例において、ウェル領域１１０は、ソース領域１１２の一部分よりドリフト領域１０７の垂直部分１０７ａの方向に突出して形成され、チャネル領域１０７ｂは、ウェル領域１１０の突出した部分上の半導体層１０５に形成されることもできる。
さらに、ウェル領域１１０は、突出した部分の端部にゲート電極層１２０の方向に伸びたタップ部分をさらに含むことができる。チャネル領域１０７ｂは、ウェル領域１１０の突出した部分およびタップ部分上に屈折形状に形成されることができる。
付加的に、ドリフト領域１０７の垂直部分１０７ａは、ソース領域１１２の下部とウェル領域１１０との間にさらに伸びることができる。この場合、チャネル領域１０７ｂは、ソース領域１１２の下部とウェル領域１１０との間にさらに伸びて形成されることができる。
このような構造は、チャネル領域１０７ｂがゲート電極層１２０とウェル領域１１０との間にさらに限定されるようにすることができる。
パワー半導体素子１００ａ−２によると、図１０〜図１２のパワー半導体素子１００−２の長所に加え、閾値電圧を下げるという効果をさらに期待することができる。
図１４は、本発明の他の実施形態に係るパワー半導体素子１００ｂ−２を示す概略的な斜視図であり、図１５は、図１４のＶＩ−ＶＩ線に沿って切り取ったパワー半導体素子１００ｂ−２を示す平面図であり、図１６は、図１５のＶＩＩ−ＶＩＩ線に沿って切り取ったパワー半導体素子１００ｂ−２を示す断面図であり、図１７は、図１５のＶＩＩＩ−ＶＩＩＩ線に沿って切り取ったパワー半導体素子１００ｂ−２を示す断面図である。
この実施形態に係るパワー半導体素子１００ｂ−２は、図１０〜図１２のパワー半導体素子１００−２を用いるかまたは一部変更したものであり、よって、重複した説明は省略される。
図１４〜図１７を参照すると、パワー半導体素子１００ｂ−２において、ソース領域１１２は、ゲート電極層１２０の少なくとも一端の外側にソースコンタクト領域１１２ａを含むことができる。例えば、ソースコンタクト領域１１２ａは、ソース領域１１２の一部として、ソース電極層１４０が連結される部分を指すことができる。
ウェルコンタクト領域１１４は、ソースコンタクト領域１１２ａ内に形成されることができる。例えば、ウェルコンタクト領域１１４は、ウェル領域１１０からソース領域１１２を貫通して伸び、第２導電型を有することができる。ウェルコンタクト領域１１４は、ソースコンタクト領域１１２ａ内に１つまたは複数形成されることができる。
例えば、ウェルコンタクト領域１１４は、ソース電極層１４０と連結時、接触抵抗を下げるために、ウェル領域１１０より第２導電型の不純物がさらに高濃度でドープされることができる。
ソース電極層１４０は、ソースコンタクト領域１１２ａおよびウェルコンタクト領域１１４に共通に連結されることができる。
図１４〜図１７には、ソースコンタクト領域１１２ａおよびウェルコンタクト領域１１４がドリフト領域１０７の垂直部分１０７ａを基準に一側のソース領域１１２に形成されたものと示されたが、ソースコンタクト領域１１２ａおよびウェルコンタクト領域１１４は、ソース領域１１２およびウェル領域１１０が複数に分離された場合、そのそれぞれに形成されてもよい。
一部の実施形態において、複数のトレンチ１１６は、一方向に沿って一列に離隔配置されることもできる。それにより、ゲート電極層１２０も、トレンチ１１６に沿って、一方向に沿って一列に離隔配置されることができる。この場合、ウェル領域１１０、ソース領域１１２、ソースコンタクト領域１１２ａ、およびウェルコンタクト領域１１４は、一方向に沿って一列に離隔配置されたトレンチ１１６間の半導体層１０５にそれぞれ形成されることもできる。
例えば、パワー半導体素子１００ｂ−２は、図１０〜図１２のパワー半導体素子１００−２の構造が一方向に沿って複数配置され、その間にウェル領域１１０、ソース領域１１２、ソースコンタクト領域１１２ａ、およびウェルコンタクト領域１１４が配置されて形成されることもできる。
例えば、パワー半導体素子１００−２がＮ型モスフェットである場合、ソースコンタクト領域１１２ａはＮ＋領域であり、ウェルコンタクト領域１１４はＰ＋領域であってもよい。
パワー半導体素子１００ｂ−２によると、ソースコンタクト領域１１２ａおよびウェルコンタクト領域１１４をゲート電極層１２０間に配置せずその外側に配置することで、ゲート電極層１２０を非常に稠密に配置することができる。それにより、パワー半導体素子１００ａ−２のチャネル密度が著しく高くなることができる。
図１８および図１９は、本発明のまた他の実施形態に係るパワー半導体素子１００ｃ−２、１００ｄ−２を示す断面図である。パワー半導体素子１００ｃ−２、１００ｄ−２は、図１４〜図１７のパワー半導体素子１００ｂ−２における一部の構成を変形したものであり、実施形態において重複した説明は省略される。
図１８を参照すると、パワー半導体素子１００ｃ−２は、ソース領域１１２のソースコンタクト領域１１２ａ内に、ソース領域１１２を貫通し、ウェル領域１１０内に窪むように形成された少なくとも１つの溝１３８を含むことができる。溝１３８の少なくとも底面には、ウェル領域１１０と接触するようにウェルコンタクト領域１１４ａが形成されることができる。
ソース電極層１４０ａは、溝１３８を充填するように形成され、ウェルコンタクト領域１１４ａ、ウェル領域１１０、および／またはソース領域１１２と連結されることができる。このような構造は、ソース電極層１４０ａとウェル領域１１０、およびソース電極層１４０ａとソース領域１１２間の接触面積を広くして、これらの間のコンタクト抵抗を減らすのに役立つことができる。
一部の実施形態において、ウェルコンタクト領域１１４ａは、溝１３８により露出したウェル領域１１０の表面上に全体的に形成されることもできる。よって、ウェルコンタクト領域１１４ａは、溝１３８の底面および側壁から露出したウェル領域１１０上に形成されることができる。このようなウェルコンタクト領域１１４ａの構造は、ソース電極層１４０ａおよびウェル領域１１０のコンタクト抵抗をさらに減らす役割をすることができる。
図１９を参照すると、パワー半導体素子１００ｄ−２は、図１４〜図１７の電力半導体１００ｂ−２のチャネル領域１１０ａの代わりに、蓄積チャネルを形成するチャネル領域１０７ｂを含むことができる。このようなチャネル領域１０７ｂを含むパワー半導体素子１００ｄ−２の構造は、図１３の説明を参照することができる。
したがって、パワー半導体素子１００ｄ−２は、図１３のパワー半導体素子１００ａ−２が複数連結され、その間にウェル領域１１０、ソース領域１１２、ソースコンタクト領域１１２ａ、およびウェルコンタクト領域１１４が配置された構造に対応することができる。
図２０〜図２２は、本発明の一実施形態に係るパワー半導体素子１００−２の製造方法を示す概略的な斜視図である。図２０を参照すると、炭化シリコン（ＳｉＣ）の半導体層１０５に第１導電型を有するドリフト領域１０７を形成することができる。例えば、ドリフト領域１０７は、第１導電型を有するドレイン領域１０２上に形成されることができる。一部の実施形態において、ドレイン領域１０２は、第１導電型の基板として提供され、ドリフト領域１０７は、このような基板上に１つまたはそれ以上のエピタキシャル層で形成されることができる。
次いで、半導体層１０５に、ドリフト領域１０７に接するように、第２導電型を有するウェル領域１１０を形成することができる。例えば、ウェル領域１１０を形成するステップは、半導体層１０５に第２導電型の不純物を注入して行うことができる。ウェル領域１１０は、実質的に半導体層１０５の表面から所定の深さで形成されることができる。
例えば、ウェル領域１１０は、ドリフト領域１０７がウェル領域１１により少なくとも一部分が囲まれた垂直部分１０７ａを含むように、半導体層１０５に形成されることができる。より具体的に見ると、ウェル領域１１０は、ドリフト領域１０７にドリフト領域１０７と反対の不純物をドープして形成することができる。
次いで、ウェル領域１１０の下部の半導体層１０５に、ドリフト領域１０７とスーパージャンクションを形成するように、ドリフト領域１０７と接して、第２導電型を有するピラー領域１１１を形成することができる。ピラー領域１１１は、ウェル領域１１０と同じ第２導電型の不純物を注入して形成することができる。ウェル領域１１０およびピラー領域１１１は、任意の順に形成してもよい。
次いで、ウェル領域１１０内に第１導電型を有するソース領域１１２を形成することができる。例えば、ソース領域１１２を形成するステップは、ウェル領域１１０内に第１導電型の不純物を注入して行うことができる。ソース領域１１２は、実質的に半導体層１０５の表面からウェル領域１１０内に所定の深さで形成されることができる。
ソース領域１１２の形成と共に、ソース領域１１２とドリフト領域１０７との間の半導体層１０５に、一方向に沿って反転チャネルが形成されるチャネル領域１１０ａを形成することができる。チャネル領域１１０ａは、ソース領域１１２とドリフト領域１０７の垂直部分１０７ａとの間に形成されることができる。例えば、チャネル領域１１０ａは、ウェル領域１１０の一部であってもよく、半導体層１０５に第２導電型の不純物を注入して形成することができる。
この実施形態の変形例において、ウェル領域１１０、ピラー領域１１１、ソース領域１１２、およびチャネル領域１１０ａの形成順または不純物のドープ順は、任意の順に変更されてもよい。
前述した製造方法において、不純物の注入または不純物のドープは、半導体層１０５に不純物をイオン注入するか、またはエピタキシャル層の形成時に不純物が混入するように行うことができる。但し、選択的な領域における不純物の注入は、マスクパターンを用いたイオン注入方法を用いることができる。選択的に、イオン注入後、不純物を活性化させたり拡散させたりするための熱処理ステップが続くことができる。
図２１を参照すると、半導体層１０５の表面から半導体層１０５の内部に所定の深さだけ窪むように、少なくとも１つのトレンチ１１６を形成することができる。
例えば、トレンチ１１６は、一方向にドリフト領域１０７を横切って伸び、ウェル領域１１０より浅く形成されることができる。
さらに、少なくとも１つのトレンチ１１６は、複数のトレンチ１１６を含むことができ、例えば、一方向に並んでトレンチ１１６を半導体層１０５に同時に形成することができる。トレンチ１１６によりチャネル領域１１０ａがさらに限定されることができる。
例えば、トレンチ１１６は、フォトリソグラフィを用いてフォトマスクを形成し、次いで、このようなフォトマスクをエッチング保護膜にして半導体層１０５をエッチングして形成することができる。
図２２を参照すると、トレンチ１１６の底および内壁上にゲート絶縁層１１８を形成することができる。例えば、ゲート絶縁層１１８は、半導体層１０５を酸化させて酸化物として形成するか、または半導体層１０５上に酸化物または窒化物のような絶縁物を蒸着して形成することができる。
次いで、トレンチ１１６を埋めるように、ゲート絶縁層１１８上にゲート電極層１２０を形成することができる。例えば、ゲート電極層１２０は、ゲート絶縁層１１８上に導電層を形成した後、それをパターニングして形成することができる。ゲート電極層１２０は、ポリシリコンに不純物をドープして形成するか、または導電性金属または金属シリサイドを含むように形成することができる。
パターニング工程は、フォトリソグラフィ（ｐｈｏｔｏ ｌｉｔｈｏｇｒａｐｈｙ）およびエッチング（ｅｔｃｈｉｎｇ）工程を用いて行うことができる。フォトリソグラフィ工程は、写真工程および現像工程を用いてマスク層としてフォトレジスト（ｐｈｏｔｏ ｒｅｓｉｓｔ）パターンを形成する工程を含み、エッチング工程は、このようなフォトレジストパターンを用いて下部構造物を選択的にエッチングする工程を含むことができる。
それにより、ウェル領域１１０は、ゲート電極層１２０の一端においてゲート電極層１２０の底面を囲むように、ゲート電極層１２０より深く配置され、チャネル領域１１０ａは、ドリフト領域１０７とソース領域１１２との間のゲート電極層１２０の一側または両側の半導体層１０５に形成されることができる。
次いで、ゲート電極層１２０上に層間絶縁層１３０を形成することができる。
次いで、層間絶縁層１３０上にソース電極層１４０を形成することができる。例えば、ソース電極層１４０は、層間絶縁層１３０上に導電層、例えば、金属層を形成した後、それをパターニングして形成することができる。
一方、図１３のパワー半導体素子１００ａ−２は、前述したパワー半導体素子１００−２の製造工程に一部の工程を追加したり変形したりして製造することができる。例えば、チャネル領域１０７ｂは、蓄積チャネルを形成するように、ドリフト領域１０７の一部として形成されることができる。
図１４〜図１７のパワー半導体素子１００ｂ−２は、前述したパワー半導体素子１００−２の製造工程に一部の工程を追加したり変形したりして製造することができる。
例えば、パワー半導体素子１００ｂ−２の製造時、ソース領域１１２を形成するステップは、少なくともゲート電極層１２０の一端の外側にソース電極層１４０と連結されるソースコンタクト領域１１２ａを形成するステップを含むことができる。一部の実施形態において、ソースコンタクト領域１１２ａは、ソース領域１１２の一部であってもよい。
さらに、トレンチ１１６を形成する前に、ソースコンタクト領域１１２ａ内にウェルコンタクト領域１１４を形成することができる。例えば、ウェルコンタクト領域１１４は、ウェル領域１１０の一部に、第２導電型の不純物をウェル領域１１０より高い濃度で注入して形成することができる。
パワー半導体素子１００ｂ−２の製造時、トレンチ１１６は、一方向に一列に離隔配置されることができる。さらに、ウェル領域１１０、チャネル領域１１０ａ、およびソース領域１１２は、トレンチ１１６間の半導体層１０５にそれぞれ形成されることができる。
図１８のパワー半導体素子１００ｃ−２の製造は、ソース領域１１２内に、ソース領域１１２を貫通し、ウェル領域１１０内に窪むように少なくとも１つの溝１３８を形成し、この溝１３８の底面にウェル領域１１０と接触するようにウェルコンタクト領域１１４を形成し、溝１３８を充填してソース領域１１２およびウェルコンタクト領域１１４に連結されるようにソース電極層１４０を形成するステップを付加することができる。
前述した製造方法によると、炭化シリコンの半導体層１０５を用いて、既存のシリコン基板に用いられる工程を用いて、パワー半導体素子１００−２を経済的に製造することができる。
図２４は、本発明の一実施形態に係るパワー半導体素子１００−３を示す概略的な斜視図であり、図２５は、図２４のＩＩ−ＩＩ線に沿って切り取ったパワー半導体素子１００−３を示す平面図であり、図２６は、図２５のＩＩＩ−ＩＩＩ線に沿って切り取ったパワー半導体素子１００−３を示す断面図であり、図２７は、図２５のＶＩ−ＶＩ線に沿って切り取ったパワー半導体素子１００−３を示す断面図である。
図２４〜図２７を参照すると、パワー半導体素子１００−３は、半導体層１０５、ゲート絶縁層１１８、および少なくとも１つのゲート電極層１２０を含むことができる。例えば、パワー半導体素子１００−３は、パワーモスフェット（ｐｏｗｅｒ ＭＯＳＦＥＴ）構造を有することができる。
半導体層１０５は、１つまたは複数の半導体物質層を指すことができ、例えば、１つまたは多層のエピタキシャル層（ｅｐｉｔａｘｉａｌ ｌａｙｅｒ）を指すこともできる。さらに、半導体層１０５は、半導体基板上の１つまたは多層のエピタキシャル層を指すこともできる。
例えば、半導体層１０５は、炭化シリコン（ｓｉｌｉｃｏｎ ｃａｒｂｉｄｅ、ＳｉＣ）から構成されることができる。より具体的に、半導体層１０５は、少なくとも１つの炭化シリコンのエピタキシャル層を含むことができる。
炭化シリコン（ＳｉＣ）は、シリコンに比べてバンドギャップが広いため、シリコンに比べて高温においても安定性を維持することができる。さらに、炭化シリコンは、絶縁破壊電界がシリコンに比べて非常に高いため、高電圧においても安定的に動作をすることができる。よって、炭化シリコンを半導体層１０５として用いたパワー半導体素子１００−３は、シリコンを用いた場合に比べて、高い降伏電圧を有しながらも優れた熱放出特性を有し、高温においても安定した動作特性を示すことができる。
より具体的に見ると、半導体層１０５は、ドリフト領域（ｄｒｉｆｔ ｒｅｇｉｏｎ）１０７を含むことができる。ドリフト領域１０７は、第１導電型を有することができ、半導体層１０５の一部に第１導電型の不純物を注入して形成されることができる。例えば、ドリフト領域１０７は、第１導電型の不純物を炭化シリコンのエピタキシャル層にドープして形成されることができる。
ウェル領域（ｗｅｌｌ ｒｅｇｉｏｎ）１１０は、半導体層１０５にドリフト領域１０７に接するように形成され、第２導電型を有することができる。例えば、ウェル領域１１０は、ドリフト領域１０７内に第１導電型と反対の第２導電型の不純物をドープして形成されることができる。
例えば、ウェル領域１１０は、ドリフト領域１０７の少なくとも一部分を囲むように形成されることができる。それにより、ドリフト領域１０７は、ウェル領域１１０により少なくとも一部分が囲まれた垂直部分１０７ａを含むことができる。パワー半導体素子１００−３の動作時、垂直部分１０７ａは、電荷の垂直移動経路を提供することができる。
図２４には、ウェル領域１１０が２つの領域に離隔するように形成され、その間に垂直部分１０７ａが限定されるものと示されたが、その他にも多様に変形されてもよい。例えば、垂直部分１０７ａは、ウェル領域１１０によりその側面が一回り囲まれた形状であってもよい。
フィールド緩和領域１１１は、半導体層１０５の所定の深さにウェル領域１１０から離隔するように形成され、第２導電型を有することができる。フィールド緩和領域１１１は、第２導電型の不純物を注入して形成されることができ、ウェル領域１１０と同じドープ濃度を有するか、またはウェル領域１１０より低いドープ濃度を有することができる。 ピラー領域111は、フィールド緩和領域またはディープウェル領域と呼称されることもできる。
ソース領域（ｓｏｕｒｃｅ ｒｅｇｉｏｎ）１１２は、ウェル領域１１０内に形成され、第１導電型を有することができる。例えば、ソース領域１１２は、ウェル領域１１０に第１導電型の不純物をドープして形成されることができる。ソース領域１１２は、ドリフト領域１０７より第１導電型の不純物がさらに高濃度でドープされて形成されることができる。
チャネル領域１１０ａは、ドリフト領域１０７とソース領域１１２との間の半導体層１０５に形成されることができる。例えば、チャネル領域１１０ａは、第２導電型を有し、パワー半導体素子１００−３の動作時、一方向に沿って反転チャネル（ｉｎｖｅｒｓｉｏｎ ｃｈａｎｎｅｌ）が形成されることができる。
チャネル領域１１０ａは、ソース領域１１２およびドリフト領域１０７と反対のドープタイプを有するため、チャネル領域１１０ａは、ソース領域１１２およびドリフト領域１０７とダイオードジャンクション接合を形成することができる。よって、チャネル領域１１０ａは、通常の状況では電荷の移動を許容しないが、ゲート電極層１２０に動作電圧が印加された場合、その内部に反転チャネルが形成され、電荷の移動を許容できるようになる。
一部の実施形態において、チャネル領域１１０ａは、ウェル領域１１０の一部であってもよい。この場合、チャネル領域１１０ａは、ウェル領域１１０と連続して連結されるように、一体に形成されることができる。チャネル領域１１０ａの第２導電型の不純物のドープ濃度は、ウェル領域１１０の他の部分と同じであるか、または閾値電圧の調節のために異なってもよい。
一部の実施形態において、ウェル領域１１０、チャネル領域１１０ａ、およびソース領域１１２は、ドリフト領域１０７の垂直部分１０７ａを中心に対称的に形成されることができる。例えば、ウェル領域１１０、チャネル領域１１０ａ、およびソース領域１１２は、ドリフト領域１０７の垂直部分１０７ａの両端に形成されることができ、垂直部分１０７ａを中心に対称的に形成された第１部分および第２部分をそれぞれ含むことができる。このようなウェル領域１１０、チャネル領域１１０ａ、およびソース領域１１２の第１部分および第２部分は、互いに分離されてもよく、互いに連結されてもよい。
付加的に、ドレイン領域１０２は、ドリフト領域１０７の下部の半導体層１０５に形成されることができ、第１導電型を有することができる。例えば、ドレイン領域１０２は、ドリフト領域１０７より高濃度でドープされることができる。
一部の実施形態において、ドレイン領域１０２は、第１導電型を有する炭化シリコンの基板として提供されることもできる。この場合、ドレイン領域１０２は、半導体層１０５の一部として理解されるか、または半導体層１０５とは別個の基板として理解されてもよい。
少なくとも１つのトレンチ１１６は、半導体層１０５の表面から半導体層１０５の内部に所定の深さだけ窪んで形成されることができる。トレンチ１１６は、半導体層１０５内で一方向に伸びることができる。一方向は、トレンチ１１６の深さ方向ではなく長さ方向を指すものであって、図２５において、ＩＩＩ−ＩＩＩ線方向を指すことができる。
ゲート絶縁層１１８は、トレンチ１１６の少なくとも内壁上に形成されることができる。例えば、ゲート絶縁層１１８は、トレンチ１１６の内部表面およびトレンチ１１６の外側の半導体層１０５上に形成されることができる。ゲート絶縁層１１８の厚さは、均一であるか、またはトレンチ１１６の底面部分の電界を下げるために、トレンチ１１６の底面上に形成された部分が側壁上に形成された部分より厚くてもよい。
例えば、ゲート絶縁層１１８は、シリコン酸化物、炭化シリコンの酸化物、シリコン窒化物、ハフニウム酸化物、ジルコニウム酸化物、アルミニウム酸化物などの絶縁物を含むか、またはこれらの積層構造を含むことができる。
少なくとも１つのゲート電極層１２０は、トレンチ１１６を埋めるように、ゲート絶縁層１１８上に形成されることができる。例えば、ゲート電極層１２０は、適宜な導電物、例えば、ポリシリコン、金属、金属窒化物、金属シリサイドなどを含むか、またはこれらの積層構造を含むことができる。
ドリフト領域１０７は、ゲート電極層１２０の一側上の半導体層１０５に形成されることができる。例えば、ドリフト領域１０７の垂直部分１０７ａは、ゲート電極層１２０の一側の半導体層１０５に垂直に伸びることができる。チャネル領域１１０ａは、ドリフト領域１０７の垂直部分１０７ａとソース領域１１２との間のゲート電極層１２０の一側の半導体層１０５に形成されることができる。よって、ゲート電極層１２０の一側の半導体層１０５は、一方向に沿って、ソース領域１１２、チャネル領域１１０ａ、およびドリフト領域１０７の垂直部分１０７ａが連結された構造を含むことができる。
一部の実施形態において、ドリフト領域１０７は、ゲート電極層１２０の両側上の半導体層１０５に形成されることができる。例えば、ドリフト領域１０７は、ゲート電極層１２０の両側の半導体層１０５に垂直に伸びた垂直部分１０７ａを含むことができる。チャネル領域１１０ａは、ドリフト領域１０７の垂直部分１０７ａとソース領域１１２との間のゲート電極層１２０の両側の半導体層１０５に形成されることができる。
このようなチャネル領域１１０ａは、ゲート電極層１２０の側壁に沿って形成されるという点で、側面チャネル（ｌａｔｅｒａｌ ｃｈａｎｎｅｌ）と称されることができる。
ウェル領域１１０は、ゲート電極層１２０の一端部においてゲート電極層１２０の底面を囲むように、ゲート電極層１２０より深く形成されることができる。さらに、ウェル領域１１０は、ゲート電極層１２０の両端部においてゲート電極層１２０の底面を囲むように、ゲート電極層１２０より深く形成されることができる。それにより、ソース領域１１２周囲のゲート電極層１２０の両端部は、ウェル領域１１０により囲まれていてもよい。
フィールド緩和領域１１１は、ゲート電極層１２０の底面下の半導体層１０５にウェル領域１１０から離隔するように形成されることができる。より具体的に見ると、フィールド緩和領域１１１は、ゲート電極層１２０の底面下のゲート絶縁層１１８と接し、トレンチ１１６またはゲート電極層１２０の底面を囲むように形成されることができる。フィールド緩和領域１１１には外部電源が直接印加されないため、フローティング構造であってもよい。
これによると、ウェル領域１１０は、ゲート電極層１２０の両端部においてその底面を囲み、フィールド緩和領域１１１は、ゲート電極層１２０の中間部分においてその底面を囲んでいる。よって、このようなウェル領域１１０の構造およびフィールド緩和領域１１０の配置は、トレンチ１１６の底面に、すなわち、ゲート電極層１２０の下端に電界が集中するという問題をさらに緩和させることができる。
それにより、パワー半導体素子１００−３において、ゲート絶縁層１１８にかかる電界マージンを高めて、パワー半導体素子１００−３の動作信頼性を高めることができる。さらに、トレンチ１１６の底面の電界を下げ、ゲート絶縁層１１８にかかる電界を下げることで、ドリフト領域１０７の垂直部分１０７ａのジャンクション抵抗を下げ得る余地が生じる。
一部の実施形態において、ゲート絶縁層１１８およびゲート電極層１２０は、トレンチ１１６の内部に形成されるだけでなく、トレンチ１１６の外部にさらに伸びるように形成されることもできる。
一部の実施形態において、トレンチ１１６は、半導体層１０５内に１つまたは複数提供されることができる。トレンチ１１６の数は適切に選択されてもよく、よってこの実施形態の範囲を制限しない。
例えば、複数のトレンチ１１６は、一方向に沿って半導体層１０５に並んで形成されることができる。トレンチ１１６は、一方向に伸び、一方向に垂直な方向に離隔して並んで配置されることができる。
この場合、複数のゲート電極層１２０は、トレンチ１１６の内部を充填するように、ゲート絶縁層１１８上に形成されることができる。それにより、ゲート電極層１２０は、トレンチタイプで半導体層１０５内に形成され、トレンチ１１６と同様に一方向に並んで伸びるように配置されることができる。
また、フィールド緩和領域１１１は、トレンチ１１６の底面下またはゲート電極層１２０の底面下にゲート絶縁層１１８と接してそれぞれ配置されることができる。この場合、フィールド緩和領域１１１は、複数のアイランド領域を通称して指すことができる。
さらに、ウェル領域１１０およびソース領域１１２は、ゲート電極層１２０を横切ってそれぞれ伸びることができる。ドリフト領域１０７の垂直部分１０７ａは、ゲート電極層１２０間の半導体層１０５に配置されることができる。チャネル領域１１０ａは、ゲート電極層１２０の一側または両側に、ソース領域１１２とドリフト領域１０７の垂直部分１０７ａとの間の半導体層１０５に形成されることができる。
層間絶縁層１３０は、ゲート電極層１２０上に形成されることができる。例えば、層間絶縁層１３０は、適宜な絶縁物、例えば、酸化層、窒化層、またはこれらの積層構造を含むことができる。
ソース電極層１４０は、層間絶縁層１３０上に形成され、ソース領域１１２に連結されることができる。例えば、ソース電極層１４０は、適宜な導電物、金属などから形成されることができる。
前述したパワー半導体素子１００−３において、第１導電型および第２導電型は、互いに反対の導電型を有するが、ｎ型およびｐ型のうちそれぞれ何れか１つであってもよい。例えば、第１導電型がｎ型であれば、第２導電型がｐ型であり、その反対であってもよい。
より具体的に、パワー半導体素子１００−３がＮ型モスフェットである場合、ドリフト領域１０７はＮ−領域であり、ソース領域１１２およびドレイン領域１０２はＮ＋領域であり、ウェル領域１１０、フィールド緩和領域１１１、およびチャネル領域１１０ａはＰ−領域であってもよい。
パワー半導体素子１００−３の動作時、電流は、ドレイン領域１０２からドリフト領域１０７の垂直部分１０７ａに沿って概して垂直方向に流れ、次いで、チャネル領域１１０ａを通してゲート電極層１２０の側面に沿ってソース領域１１２に流れることができる。
前述したパワー半導体素子１００−３において、トレンチ１１６内のゲート電極層１２０はストライプタイプまたはラインタイプで並列的に稠密に配置されることができ、チャネル領域１１０ａはゲート電極層１２０の側面に配置されることができるため、チャネル密度が高くなることができる。
図２８および図２９は、本発明の他の実施形態に係るパワー半導体素子１００ａ−３を示す断面図である。パワー半導体素子１００ａ−３は、図２４〜図２７のパワー半導体素子１００−３における一部の構成を変形したものであり、よって、２つの実施形態において重複した説明は省略される。
図２８および図２９を参照すると、フィールド緩和領域１１１ａは、ゲート電極層１２０の底面下に配置されるが、ゲート電極層１２０の底面下のゲート絶縁層１１８から離隔するように配置される。さらに、フィールド緩和領域１１１ａは、ゲート電極層１２０下のドリフト領域１０７により囲まれるように、アイランド構造またはフローティング構造で配置されることができる。
トレンチ１１６が複数である場合、フィールド緩和領域１１１ａは、トレンチ１１６の底面下またはゲート電極層１２０の底面下にフローティング構造またはアイランド構造でそれぞれ配置されることができる。
フィールド緩和領域１１１ａは、依然としてトレンチ１１６の底面下に配置され、トレンチ１１６の底面のゲート絶縁層１１８にフィールドが集中するのを緩和させることができる。
図３０は、本発明の他の実施形態に係るパワー半導体素子１００ｂ−３を示す断面図である。パワー半導体素子１００ｂ−３は、図２４〜図２９のパワー半導体素子１００−３、１００ａ−３を用いるかまたは一部変更したものであり、よって、実施形態において重複した説明は省略される。
図３０を参照すると、パワー半導体素子１００ｂ−３において、チャネル領域１０７ｂは、ドリフト領域１０７とソース領域１１２との間の半導体層１０５に形成されることができる。例えば、チャネル領域１０７ｂは、第１導電型を有することができ、パワー半導体素子１００ｂ−３の動作時、その内部に蓄積チャネル（ａｃｃｕｍｕｌａｔｉｏｎ ｃｈａｎｎｅｌ）が形成されることができる。
例えば、チャネル領域１０７ｂは、ソース領域１１２とドリフト領域１０７の垂直部分１０７ａとの間の半導体層１０５に形成されることができる。チャネル領域１０７ｂは、ソース領域１１２およびドリフト領域１０７と同じドープタイプを有することができる。
この場合、ソース領域１１２、チャネル領域１０７ｂ、およびドリフト領域１０７は、通常（ｎｏｒｍａｌｌｙ）電気的に連結可能な構造である。しかし、炭化シリコンの半導体層１０５の構造において、炭素クラスタがゲート絶縁層１１８に形成されるにつれて発生した負電荷（ｎｅｇａｔｉｖｅ ｃｈａｒｇｅ）の影響で、チャネル領域１０７ｂのバンドが上方に曲がってポテンシャル障壁が形成される。それにより、ゲート電極層１２０に動作電圧が印加されてこそ、チャネル領域１０７ｂに電荷または電流の流れを許容する蓄積チャネルが形成されることができる。
したがって、チャネル領域１０７ｂに蓄積チャネルを形成するためにゲート電極層１２０に印加されなければならない閾値電圧は、図２４〜図２８のチャネル領域１１０ａに反転チャネルを形成するためにゲート電極層１２０に印加されなければならない閾値電圧より大幅に低くてもよい。
一部の実施形態において、チャネル領域１０７ｂは、ドリフト領域１０７の一部であってもよい。より具体的に見ると、チャネル領域１０７ｂは、ドリフト領域１０７の垂直部分１０７ａの一部であってもよい。例えば、チャネル領域１０７ｂは、ドリフト領域１０７と一体に形成されることができる。この場合、ドリフト領域１０７は、チャネル領域１０７ｂを介してソース領域１１２に連結されることができる。すなわち、チャネル領域１０７ｂ部分において、ドリフト領域１０７およびソース領域１１２は、互いに接することができる。
チャネル領域１０７ｂの第１導電型の不純物のドープ濃度は、ドリフト領域１０７の他の部分と同じであるか、または閾値電圧の調節のために異なってもよい。
この実施形態の変形例において、ウェル領域１１０は、ソース領域１１２の一部分よりドリフト領域１０７の垂直部分１０７ａの方向に突出して形成され、チャネル領域１０７ｂは、ウェル領域１１０の突出した部分上の半導体層１０５に形成されることもできる。
さらに、ウェル領域１１０は、突出した部分の端部にゲート電極層１２０の方向に伸びたタップ部分をさらに含むことができる。チャネル領域１０７ｂは、ウェル領域１１０の突出した部分およびタップ部分上に屈折形状に形成されることができる。
付加的に、ドリフト領域１０７の垂直部分１０７ａは、ソース領域１１２の下部とウェル領域１１０との間にさらに伸びることができる。この場合、チャネル領域１０７ｂは、ソース領域１１２の下部とウェル領域１１０との間にさらに伸びて形成されることができる。
このような構造は、チャネル領域１０７ｂがゲート電極層１２０とウェル領域１１０との間にさらに限定されるようにすることができる。
パワー半導体素子１００ｂ−３によると、図２４〜図２８のパワー半導体素子１００−３、１００ａ−３の長所に加え、閾値電圧を下げるという効果をさらに期待することができる。
図３１は、本発明の他の実施形態に係るパワー半導体素子１００ｃ−３を示す概略的な斜視図であり、図３２は、図３１のＸＩ−ＸＩ線に沿って切り取ったパワー半導体素子１００ｃ−３を示す平面図であり、図３３は、図３２のＸ−Ｘ線に沿って切り取ったパワー半導体素子１００ｃ−３を示す断面図である。
この実施形態に係るパワー半導体素子１００ｃ−３は、図２４〜図２７のパワー半導体素子１００−３を用いるかまたは一部変更したものであり、よって、重複した説明は省略される。
図３１〜図３３を参照すると、パワー半導体素子１００ｃ−３において、ソース領域１１２は、ゲート電極層１２０の少なくとも一端の外側にソースコンタクト領域１１２ａを含むことができる。例えば、ソースコンタクト領域１１２ａは、ソース領域１１２の一部として、ソース電極層１４０が連結される部分を指すことができる。
ウェルコンタクト領域１１４は、ソースコンタクト領域１１２ａ内に形成されることができる。例えば、ウェルコンタクト領域１１４は、ウェル領域１１０からソース領域１１２を貫通して伸び、第２導電型を有することができる。ウェルコンタクト領域１１４は、ソースコンタクト領域１１２ａ内に１つまたは複数形成されることができる。
例えば、ウェルコンタクト領域１１４は、ソース電極層１４０と連結時、接触抵抗を下げるために、ウェル領域１１０より第２導電型の不純物がさらに高濃度でドープされることができる。ソース電極層１４０は、ソースコンタクト領域１１２ａおよびウェルコンタクト領域１１４に共通に連結されることができる。
ソースコンタクト領域１１２ａおよびウェルコンタクト領域１１４は、ドリフト領域１０７の垂直部分１０７ａを基準に一側のソース領域１１２に形成されることができる。この実施形態の変形例において、ソースコンタクト領域１１２ａおよびウェルコンタクト領域１１４は、ソース領域１１２およびウェル領域１１０が複数に分離された場合、そのそれぞれに形成されてもよい。
一部の実施形態において、複数のトレンチ１１６は、一方向に沿って一列に離隔配置されることもできる。それにより、ゲート電極層１２０も、トレンチ１１６に沿って、一方向に沿って一列に離隔配置されることができる。この場合、ウェル領域１１０、ソース領域１１２、ソースコンタクト領域１１２ａ、およびウェルコンタクト領域１１４は、一方向に沿って一列に離隔配置されたトレンチ１１６間の半導体層１０５にそれぞれ形成されることもできる。
例えば、パワー半導体素子１００ｃ−３は、図２４〜図２７のパワー半導体素子１００−３の構造が一方向に沿って複数配置され、その間にウェル領域１１０、ソース領域１１２、ソースコンタクト領域１１２ａ、およびウェルコンタクト領域１１４が配置されて形成されることもできる。
例えば、パワー半導体素子１００−３がＮ型モスフェットである場合、ソースコンタクト領域１１２ａはＮ＋領域であり、ウェルコンタクト領域１１４はＰ＋領域であってもよい。
パワー半導体素子１００ｃ−３によると、ソースコンタクト領域１１２ａおよびウェルコンタクト領域１１４をゲート電極層１２０間に配置せずその外側に配置することで、ゲート電極層１２０を非常に稠密に配置することができる。それにより、パワー半導体素子１００ａ−３のチャネル密度が著しく高くなることができる。
一方、パワー半導体素子１００ｃ−３の構造は、図２８および図２９のパワー半導体素子１００ａ−３および図３０のパワー半導体素子１００ｂ−３にも適用されることができる。すなわち、パワー半導体素子１００ａ−３またはパワー半導体素子１００ｂ−３が一列に複数配置され、その間にウェル領域１１０、ソース領域１１２、ソースコンタクト領域１１２ａ、およびウェルコンタクト領域１１４が配置されることができる。
図３４は、本発明のまた他の実施形態に係るパワー半導体素子１００ｄ−３を示す断面図である。パワー半導体素子１００ｄ−３は、図３１〜図３３のパワー半導体素子１００ｃ−３における一部の構成を変形したものであり、よって、実施形態において重複した説明は省略される。
図３４を参照すると、パワー半導体素子１００ｄ−３は、ソース領域１１２のソースコンタクト領域１１２ａ内に、ソース領域１１２を貫通し、ウェル領域１１０内に窪むように形成された少なくとも１つの溝１３８を含むことができる。溝１３８の少なくとも底面には、ウェル領域１１０と接触するようにウェルコンタクト領域１１４ａが形成されることができる。
ソース電極層１４０ａは、溝１３８を充填するように形成され、ウェルコンタクト領域１１４ａ、ウェル領域１１０、および／またはソース領域１１２と連結されることができる。このような構造は、ソース電極層１４０ａとウェル領域１１０、およびソース電極層１４０ａとソース領域１１２間の接触面積を広くして、これらの間のコンタクト抵抗を減らすのに役立つことができる。
一部の実施形態において、ウェルコンタクト領域１１４ａは、溝１３８により露出したウェル領域１１０の表面上に全体的に形成されることもできる。よって、ウェルコンタクト領域１１４ａは、溝１３８の底面および側壁から露出したウェル領域１１０上に形成されることができる。このようなウェルコンタクト領域１１４ａの構造は、ソース電極層１４０ａおよびウェル領域１１０のコンタクト抵抗をさらに減らす役割をすることができる。
一方、この実施形態において、フィールド緩和領域１１１は、ゲート絶縁層１１８に接して配置されたが、図２８および図２９のようにゲート絶縁層１１８下に離隔するように変形されてもよい。
図３５〜図３７は、本発明の一実施形態に係るパワー半導体素子１００−３の製造方法を示す概略的な斜視図である。図３５を参照すると、炭化シリコン（ＳｉＣ）の半導体層１０５に第１導電型を有するドリフト領域１０７を形成することができる。例えば、ドリフト領域１０７は、第１導電型を有するドレイン領域１０２上に形成されることができる。一部の実施形態において、ドレイン領域１０２は、第１導電型の基板として提供され、ドリフト領域１０７は、このような基板上に１つまたはそれ以上のエピタキシャル層で形成されることができる。
次いで、半導体層１０５に、ドリフト領域１０７に接するように、第２導電型を有するウェル領域１１０を形成することができる。例えば、ウェル領域１１０を形成するステップは、半導体層１０５に第２導電型の不純物を注入して行うことができる。ウェル領域１１０は、実質的に半導体層１０５の表面から所定の深さで形成されることができる。
例えば、ウェル領域１１０は、ドリフト領域１０７がウェル領域１１０により少なくとも一部分が囲まれた垂直部分１０７ａを含むように、半導体層１０５に形成されることができる。より具体的に見ると、ウェル領域１１０は、ドリフト領域１０７にドリフト領域１０７と反対の不純物をドープして形成することができる。
ウェル領域１１０の形成前または形成後に、半導体層１０５の所定の深さにウェル領域１１０から離隔するように第２導電型を有するフィールド緩和領域１１１を形成することができる。例えば、フィールド緩和領域１１１は、半導体層１０５に第２導電型の不純物を注入して形成することができる。
次いで、ウェル領域１１０内に第１導電型を有するソース領域１１２を形成することができる。例えば、ソース領域１１２を形成するステップは、ウェル領域１１０内に第１導電型の不純物を注入して行うことができる。ソース領域１１２は、実質的に半導体層１０５の表面からウェル領域１１０内に所定の深さで形成されることができる。
ソース領域１１２の形成と共に、ソース領域１１２とドリフト領域１０７との間の半導体層１０５に、一方向に沿って反転チャネルが形成されるチャネル領域１１０ａを形成することができる。チャネル領域１１０ａは、ソース領域１１２とドリフト領域１０７の垂直部分１０７ａとの間に形成されることができる。例えば、チャネル領域１１０ａは、ウェル領域１１０の一部であってもよく、半導体層１０５に第２導電型の不純物を注入して形成することができる。
この実施形態の変形例において、ウェル領域１１０、ソース領域１１２、チャネル領域１１０ａ、およびフィールド緩和領域１１１の不純物のドープ順は、任意に変更されてもよい。
前述した製造方法において、不純物の注入または不純物のドープは、半導体層１０５に不純物をイオン注入するか、またはエピタキシャル層の形成時に不純物が混入するように行うことができる。但し、選択的な領域における不純物の注入は、マスクパターンを用いたイオン注入方法を用いることができる。選択的に、イオン注入後、不純物を活性化させたり拡散させたりするための熱処理ステップが続くことができる。
図３６を参照すると、半導体層１０５の表面から半導体層１０５の内部に所定の深さだけ窪むように、少なくとも１つのトレンチ１１６を形成することができる。
例えば、トレンチ１１６は、一方向にドリフト領域１０７を横切って伸び、ウェル領域１１０より浅く形成されることができる。
さらに、少なくとも１つのトレンチ１１６は、複数のトレンチ１１６を含むことができ、例えば、一方向に並んでトレンチ１１６を半導体層１０５に同時に形成することができる。トレンチ１１６によりチャネル領域１１０ａがさらに限定されることができる。
例えば、トレンチ１１６は、フォトリソグラフィを用いてフォトマスクを形成し、次いで、このようなフォトマスクをエッチング保護膜にして半導体層１０５をエッチングして形成することができる。
図３７を参照すると、トレンチ１１６の底および内壁上にゲート絶縁層１１８を形成することができる。例えば、ゲート絶縁層１１８は、半導体層１０５を酸化させて酸化物として形成するか、または半導体層１０５上に酸化物または窒化物のような絶縁物を蒸着して形成することができる。
次いで、トレンチ１１６を埋めるように、ゲート絶縁層１１８上にゲート電極層１２０を形成することができる。例えば、ゲート電極層１２０は、ゲート絶縁層１１８上に導電層を形成した後、それをパターニングして形成することができる。ゲート電極層１２０は、ポリシリコンに不純物をドープして形成するか、または導電性金属または金属シリサイドを含むように形成することができる。
パターニング工程は、フォトリソグラフィ（ｐｈｏｔｏ ｌｉｔｈｏｇｒａｐｈｙ）およびエッチング（ｅｔｃｈｉｎｇ）工程を用いて行うことができる。フォトリソグラフィ工程は、写真工程および現像工程を用いてマスク層としてフォトレジスト（ｐｈｏｔｏ ｒｅｓｉｓｔ）パターンを形成する工程を含み、エッチング工程は、このようなフォトレジストパターンを用いて下部構造物を選択的にエッチングする工程を含むことができる。
それにより、ウェル領域１１０は、ゲート電極層１２０の一端においてゲート電極層１２０の底面を囲むように、ゲート電極層１２０より深く配置され、チャネル領域１１０ａは、ドリフト領域１０７とソース領域１１２との間のゲート電極層１２０の一側または両側の半導体層１０５に形成されることができる。また、フィールド緩和領域１１１は、ゲート電極層１２０の底面下のゲート絶縁層１１８に接して配置されることができる。
次いで、ゲート電極層１２０上に層間絶縁層１３０を形成することができる。
次いで、層間絶縁層１３０上にソース電極層１４０を形成することができる。例えば、ソース電極層１４０は、層間絶縁層１３０上に導電層、例えば、金属層を形成した後、それをパターニングして形成することができる。
一方、図３０のパワー半導体素子１００ｂ−３は、前述したパワー半導体素子１００−３の製造工程に一部の工程を追加したり変形したりして製造することができる。例えば、チャネル領域１０７ｂは、蓄積チャネルを形成するように、ドリフト領域１０７の一部として形成されることができる。
図３１〜図３３のパワー半導体素子１００ｃ−３は、前述したパワー半導体素子１００−３の製造工程に一部の工程を追加したり変形したりして製造することができる。
例えば、パワー半導体素子１００ｃ−３の製造時、ソース領域１１２を形成するステップは、少なくともゲート電極層１２０の一端の外側にソース電極層１４０と連結されるソースコンタクト領域１１２ａを形成するステップを含むことができる。一部の実施形態において、ソースコンタクト領域１１２ａは、ソース領域１１２の一部であってもよい。
さらに、トレンチ１１６を形成する前に、ソースコンタクト領域１１２ａ内にウェルコンタクト領域１１４を形成することができる。例えば、ウェルコンタクト領域１１４は、ウェル領域１１０の一部に、第２導電型の不純物をウェル領域１１０より高い濃度で注入して形成することができる。
パワー半導体素子１００ｃ−３の製造時、トレンチ１１６は、一方向に一列に離隔配置されることができる。さらに、ウェル領域１１０、チャネル領域１１０ａ、およびソース領域１１２は、トレンチ１１６間の半導体層１０５にそれぞれ形成されることができる。
図３４のパワー半導体素子１００ｄ−３の製造は、ソース領域１１２内に、ソース領域１１２を貫通し、ウェル領域１１０内に窪むように少なくとも１つの溝１３８を形成し、この溝１３８の底面にウェル領域１１０と接触するようにウェルコンタクト領域１１４を形成し、溝１３８を充填してソース領域１１２およびウェルコンタクト領域１１４に連結されるようにソース電極層１４０を形成するステップを付加することができる。
前述した製造方法によると、炭化シリコンの半導体層１０５を用いて、既存のシリコン基板に用いられる工程を用いて、パワー半導体素子１００−３を経済的に製造することができる。
図３８は、本発明の一実施形態に係るパワー半導体素子１００−４を示す概略的な斜視図であり、図３９は、図３８のＩＩ−ＩＩ線に沿って切り取ったパワー半導体素子１００−４を示す平面図であり、図４０は、図３９のＩＩＩ−ＩＩＩ線に沿って切り取ったパワー半導体素子１００−４を示す断面図であり、図４１は、図３９のＩＶ−ＩＶ線に沿って切り取ったパワー半導体素子を示す断面図である。
図３８〜図４１を参照すると、パワー半導体素子１００−４は、少なくとも、半導体層１０５、ゲート絶縁層１１８、およびゲート電極層１２０を含むことができる。例えば、パワー半導体素子１００−４は、パワーモスフェット（ｐｏｗｅｒ ＭＯＳＦＥＴ）構造を有することができる。
半導体層１０５は、１つまたは複数の半導体物質層を指すことができ、例えば、１つまたは多層のエピタキシャル層（ｅｐｉｔａｘｉａｌ ｌａｙｅｒ）を指すこともできる。さらに、半導体層１０５は、半導体基板上の１つまたは多層のエピタキシャル層を指すこともできる。
例えば、半導体層１０５は、炭化シリコン（ｓｉｌｉｃｏｎ ｃａｒｂｉｄｅ、ＳｉＣ）から構成されることができる。より具体的に、半導体層１０５は、少なくとも１つの炭化シリコンのエピタキシャル層を含むことができる。
炭化シリコン（ＳｉＣ）は、シリコンに比べてバンドギャップが広いため、シリコンに比べて高温においても安定性を維持することができる。さらに、炭化シリコンは、絶縁破壊電界がシリコンに比べて非常に高いため、高電圧においても安定的に動作をすることができる。よって、炭化シリコンを半導体層１０５として用いたパワー半導体素子１００−４は、シリコンを用いた場合に比べて、高い降伏電圧を有しながらも優れた熱放出特性を有し、高温においても安定した動作特性を示すことができる。
より具体的に見ると、半導体層１０５は、ドリフト領域（ｄｒｉｆｔ ｒｅｇｉｏｎ）１０７を含むことができる。ドリフト領域１０７は、第１導電型を有することができ、半導体層１０５の一部に第１導電型の不純物を注入して形成されることができる。例えば、ドリフト領域１０７は、第１導電型の不純物を炭化シリコンのエピタキシャル層にドープして形成されることができる。
ウェル領域（ｗｅｌｌ ｒｅｇｉｏｎ）１１０は、半導体層１０５にドリフト領域１０７に接するように形成され、第２導電型を有することができる。例えば、ウェル領域１１０は、ドリフト領域１０７内に第１導電型と反対の第２導電型の不純物をドープして形成されることができる。
例えば、ウェル領域１１０は、ドリフト領域１０７の少なくとも一部分を囲むように形成されることができる。それにより、ドリフト領域１０７は、ウェル領域１１０により少なくとも一部分が囲まれた垂直部分１０７ａを含むことができる。パワー半導体素子１００−４の動作時、垂直部分１０７ａは、電荷の垂直移動経路を提供することができる。
図３８には、ウェル領域１１０が２つの領域に離隔するように形成され、その間に垂直部分１０７ａが限定されるものと示されたが、その他にも多様に変形されてもよい。例えば、垂直部分１０７ａは、ウェル領域１１０によりその側面が一回り囲まれた形状であってもよい。
ソース領域（ｓｏｕｒｃｅ ｒｅｇｉｏｎ）１１２は、ウェル領域１１０内に形成され、第１導電型を有することができる。例えば、ソース領域１１２は、ウェル領域１１０に第１導電型の不純物をドープして形成されることができる。ソース領域１１２は、ドリフト領域１０７より第１導電型の不純物がさらに高濃度でドープされて形成されることができる。
チャネル領域１１０ａは、ドリフト領域１０７とソース領域１１２との間の半導体層１０５に形成されることができる。例えば、チャネル領域１１０ａは、第２導電型を有し、パワー半導体素子１００−４の動作時、一方向に沿って反転チャネル（ｉｎｖｅｒｓｉｏｎ ｃｈａｎｎｅｌ）が形成されることができる。
チャネル領域１１０ａは、ソース領域１１２およびドリフト領域１０７と反対のドープタイプを有するため、チャネル領域１１０ａは、ソース領域１１２およびドリフト領域１０７とダイオードジャンクション接合を形成することができる。よって、チャネル領域１１０ａは、通常の状況では電荷の移動を許容しないが、ゲート電極層１２０に動作電圧が印加された場合、その内部に反転チャネルが形成され、電荷の移動を許容できるようになる。
一部の実施形態において、チャネル領域１１０ａは、ウェル領域１１０の一部であってもよい。この場合、チャネル領域１１０ａは、ウェル領域１１０と連続して連結されるように、一体に形成されることができる。チャネル領域１１０ａの第２導電型の不純物のドープ濃度は、ウェル領域１１０の他の部分と同じであるか、または閾値電圧の調節のために異なってもよい。
一部の実施形態において、ウェル領域１１０、チャネル領域１１０ａ、およびソース領域１１２は、ドリフト領域１０７の垂直部分１０７ａを中心に対称的に形成されることができる。例えば、ウェル領域１１０、チャネル領域１１０ａ、およびソース領域１１２は、ドリフト領域１０７の垂直部分１０７ａの両端に形成されることができ、垂直部分１０７ａを中心に対称的に形成された第１部分および第２部分をそれぞれ含むことができる。このようなウェル領域１１０、チャネル領域１１０ａ、およびソース領域１１２の第１部分および第２部分は、互いに分離されてもよく、互いに連結されてもよい。
付加的に、ドレイン領域１０２は、ドリフト領域１０７の下部の半導体層１０５に形成されることができ、第１導電型を有することができる。例えば、ドレイン領域１０２は、ドリフト領域１０７より高濃度でドープされることができる。
一部の実施形態において、ドレイン領域１０２は、第１導電型を有する炭化シリコンの基板として提供されることもできる。この場合、ドレイン領域１０２は、半導体層１０５の一部として理解されるか、または半導体層１０５とは別個の基板として理解されてもよい。
少なくとも１つのトレンチ１１６は、半導体層１０５の表面から半導体層１０５の内部に所定の深さだけ窪んで形成されることができる。トレンチ１１６は、半導体層１０５内で一方向に伸びることができる。一方向は、トレンチ１１６の深さ方向ではなく長さ方向を指すものであって、図３９において、ＩＩＩ−ＩＩＩ線またはＩＶ−ＩＶ線方向を指すことができる。
ゲート絶縁層１１８は、トレンチ１１６の少なくとも内壁上に形成されることができる。例えば、ゲート絶縁層１１８は、トレンチ１１６の内部表面およびトレンチ１１６の外側の半導体層１０５上に形成されることができる。ゲート絶縁層１１８の厚さは、均一であるか、またはトレンチ１１６の底面部分の電界を下げるために、トレンチ１１６の底面上に形成された部分が側壁上に形成された部分より厚くてもよい。
例えば、ゲート絶縁層１１８は、シリコン酸化物、炭化シリコンの酸化物、シリコン窒化物、ハフニウム酸化物、ジルコニウム酸化物、アルミニウム酸化物などの絶縁物を含むか、またはこれらの積層構造を含むことができる。
少なくとも１つのゲート電極層１２０は、トレンチ１１６を埋めるように、ゲート絶縁層１１８上に形成されることができる。例えば、ゲート電極層１２０は、適宜な導電物、例えば、ポリシリコン、金属、金属窒化物、金属シリサイドなどを含むか、またはこれらの積層構造を含むことができる。
ドリフト領域１０７は、ゲート電極層１２０の一側上の半導体層１０５に形成されることができる。例えば、ドリフト領域１０７の垂直部分１０７ａは、ゲート電極層１２０の一側の半導体層１０５に垂直に伸びることができる。チャネル領域１１０ａは、ドリフト領域１０７の垂直部分１０７ａとソース領域１１２との間のゲート電極層１２０の一側の半導体層１０５に形成されることができる。よって、ゲート電極層１２０の一側の半導体層１０５は、一方向に沿って、ソース領域１１２、チャネル領域１１０ａ、およびドリフト領域１０７の垂直部分１０７ａが連結された構造を含むことができる。
一部の実施形態において、ドリフト領域１０７は、ゲート電極層１２０の両側上の半導体層１０５に形成されることができる。例えば、ドリフト領域１０７は、ゲート電極層１２０の両側の半導体層１０５に垂直に伸びた垂直部分１０７ａを含むことができる。チャネル領域１１０ａは、ドリフト領域１０７の垂直部分１０７ａとソース領域１１２との間のゲート電極層１２０の両側の半導体層１０５に形成されることができる。
このようなチャネル領域１１０ａは、ゲート電極層１２０の側壁に沿って形成されるという点で、側面チャネル（ｌａｔｅｒａｌ ｃｈａｎｎｅｌ）と称されることができる。
ウェル領域１１０は、ゲート電極層１２０の一端においてゲート電極層１２０の底面を囲むように、ゲート電極層１２０より深く形成されることができる。さらに、ウェル領域１１０は、ゲート電極層１２０の両端においてゲート電極層１２０の底面を囲むように、ゲート電極層１２０より深く形成されることができる。それにより、ソース領域１１２周囲のゲート電極層１２０の両端部は、ウェル領域１１０により囲まれていてもよい。
このようなウェル１１０構造は、トレンチ１１６の底面に、すなわち、ゲート電極層１２０の下端に電界が集中するという問題をさらに緩和させることができる。さらに、ディープウェル領域１１１をウェル領域１１０の下部に配置して、トレンチ１１６の底面の電界をさらに下げるだけでなく、ゲート絶縁層１１８にかかる電界を下げることができる。それにより、パワー半導体素子１００−４において、ゲート絶縁層１１８にかかる電界マージンを高めて、パワー半導体素子１００−４の動作信頼性を高めることができる。さらに、トレンチ１１６の底面の電界を下げ、ゲート絶縁層１１８にかかる電界を下げることで、ドリフト領域１０７の垂直部分１０７ａのジャンクション抵抗を下げ得る余地が生じる。
一部の実施形態において、ゲート絶縁層１１８およびゲート電極層１２０は、トレンチ１１６の内部に形成されるだけでなく、トレンチ１１６の外部にさらに伸びるように形成されることもできる。
一部の実施形態において、トレンチ１１６は、半導体層１０５内に１つまたは複数提供されることができる。トレンチ１１６の数は適切に選択されてもよく、よってこの実施形態の範囲を制限しない。
例えば、複数のトレンチ１１６は、一方向に沿って半導体層１０５に並んで形成されることができる。トレンチ１１６は、一方向に伸び、一方向に垂直な方向に離隔して並んで配置されることができる。
この場合、複数のゲート電極層１２０は、トレンチ１１６の内部を充填するように、ゲート絶縁層１１８上に形成されることができる。それにより、ゲート電極層１２０は、トレンチタイプで半導体層１０５内に形成され、トレンチ１１６と同様に一方向に並んで伸びるように配置されることができる。
さらに、ウェル領域１１０およびソース領域１１２は、ゲート電極層１２０を横切ってそれぞれ伸びることができる。ドリフト領域１０７の垂直部分１０７ａは、ゲート電極層１２０間の半導体層１０５に配置されることができる。チャネル領域１１０ａは、ゲート電極層１２０の一側または両側に、ソース領域１１２とドリフト領域１０７の垂直部分１０７ａとの間の半導体層１０５に形成されることができる。
一部の実施形態において、ウェル領域１１０は、ドリフト領域１０７の垂直部分１０７ａに接し、ゲート電極層１２０の両端においてゲート電極層１２０の底面を囲むように、ゲート電極層１２０より深く半導体層１０５に形成されることができる。
層間絶縁層１３０は、ゲート電極層１２０上に形成されることができる。例えば、層間絶縁層１３０は、適宜な絶縁物、例えば、酸化層、窒化層、またはこれらの積層構造を含むことができる。
ソース電極層１４０は、層間絶縁層１３０上に形成され、ソース領域１１２に連結されることができる。例えば、ソース電極層１４０は、適宜な導電物、金属などから形成されることができる。
さらに、ソース電極層１４０は、ドリフト領域１０７の一部分と接触して、ショットキーバリアダイオード（ｓｃｈｏｔｔｋｙ ｂａｒｒｉｅｒ ｄｉｏｄｅ、ＳＢＤ）を形成することができる。ショットキーバリアダイオード（ＳＢＤ）は、金属と半導体の接合により生じられるショットキー障壁を用いたダイオードを指すことができる。
パワー半導体素子１００−４には、このようなショットキーバリアダイオード（ＳＢＤ）の他にも、ボディダイオードが寄生的に形成されることができる。例えば、ウェル領域１１０とドリフト領域１０７との間にボディダイオードが形成されることができる。このようなボディダイオードは、互いに異なる極性の半導体が接合して形成されたＰＮダイオードの１つであってもよい。
図４８に示されたように、ショットキーバリアダイオード（ＳＢＤ）は、ＰＮダイオードに比べて、順方向電圧（ＶＦ）が低く、且つ、スイッチング特性が速いことが分かる。
このようなショットキーバリアダイオード（ＳＢＤ）は、パワー半導体素子１００−４の動作において、ボディダイオードと共にスイッチング損失を減少させることができる。例えば、ショットキーバリアダイオード（ＳＢＤ）およびボディダイオードは、パワー半導体素子１００−４の動作において、フリーホイーリングダイオード（ｆｒｅｅ ｗｈｅｅｌｉｎｇ ｄｉｏｄｅ）として機能することができる。
一部の実施形態において、ソース領域１１２は、ゲート電極層１２０の少なくとも一端の外側にソースコンタクト領域１１２ａを含むことができる。例えば、ソースコンタクト領域１１２ａは、ソース電極層１４０が連結される半導体層１０５の領域を指すことができる。
例えば、ソースコンタクト領域１１２ａは、ゲート電極層１２０の少なくとも一端の外側のソース領域１１２の一部分、ウェル領域１１０の一部分、およびウェル領域１１０から露出したドリフト領域１０７の突出部分１０７ｃを含むことができる。
ウェルコンタクト領域１１４は、ソースコンタクト領域１１２ａ内のウェル領域１１０の一部分上に形成され、第２導電型を有することができる。例えば、ウェルコンタクト領域１１４は、ソースコンタクト領域１１２ａ内に１つまたは複数形成されることができる。さらに、ウェルコンタクト領域１１４は、ソース電極層１４０と連結時、接触抵抗を下げるために、ウェル領域１１０より第２導電型の不純物がさらに高濃度でドープされて形成されることができる。
ソース電極層１４０は、ソースコンタクト領域１１２ａに連結され、ソース領域１１２、ウェルコンタクト領域１１４、およびドリフト領域１０７の突出部分１０７ｃに共通に連結されることができる。
一部の実施形態において、複数のトレンチ１１６は、一方向に沿って一列に離隔配置されることもできる。それにより、ゲート電極層１２０も、トレンチ１１６に沿って、一方向に沿って一列に離隔配置されることができる。この場合、ウェル領域１１０、ソース領域１１２、ソースコンタクト領域１１２ａ、ショットキーバリアダイオード（ＳＢＤ）、およびウェルコンタクト領域１１４は、一方向に沿って一列に離隔配置されたトレンチ１１６間の半導体層１０５にそれぞれ形成されることもできる。
前述したパワー半導体素子１００−４において、第１導電型および第２導電型は、互いに反対の導電型を有するが、ｎ型およびｐ型のうちそれぞれ何れか１つであってもよい。例えば、第１導電型がｎ型であれば、第２導電型がｐ型であり、その反対であってもよい。
より具体的に、パワー半導体素子１００−４がＮ型モスフェットである場合、ドリフト領域１０７はＮ−領域であり、ソース領域１１２およびドレイン領域１０２はＮ＋領域であり、ウェル領域１１０およびチャネル領域１１０ａはＰ−領域であり、ウェルコンタクト領域１１４はＰ＋領域であってもよい。
パワー半導体素子１００−４の動作時、電流は、ドレイン領域１０２からドリフト領域１０７の垂直部分１０７ａに沿って概して垂直方向に流れ、次いで、チャネル領域１１０ａを通してゲート電極層１２０の側面に沿ってソース領域１１２に流れることができる。
前述したパワー半導体素子１００−４において、トレンチ１１６内のゲート電極層１２０はストライプタイプまたはラインタイプで並列的に稠密に配置されることができ、チャネル領域１１０ａはゲート電極層１２０の側面に配置されることができるため、チャネル密度が高くなることができる。
また、前述したパワー半導体素子１００−４によると、ソースコンタクト領域１１２ａおよびウェルコンタクト領域１１４をゲート電極層１２０間に配置せずその外側に配置することで、ゲート電極層１２０を非常に稠密に配置することができる。それにより、パワー半導体素子１００−４のチャネル密度がさらに高くなることができる。
図４２および図４３は、本発明の他の実施形態に係るパワー半導体素子１００ａ−４を示す断面図である。この実施形態に係るパワー半導体素子１００ａ−４は、図３８〜図４１のパワー半導体素子１００−４における一部の構成を変形したものであり、よって、２つの実施形態において重複した説明は省略される。
図４２および図４３を参照すると、パワー半導体素子１００ａ−４は、ドリフト領域１０７の一部分、例えば、突出部分１０７ｃ、ソース領域１１２の一部分、およびウェル領域１１０の一部分をエッチングして形成された少なくとも１つの溝１３８を含むことができる。例えば、溝１３８は、図３８〜図４１のパワー半導体素子１００−４において、ソースコンタクト領域１１２ａをエッチングして形成することができる。
ウェルコンタクト領域１１４ａは、溝１３８から露出したウェル領域１１０の一部分上に形成されることができる。例えば、ウェルコンタクト領域１１４ａは、溝１３８の底面のウェル領域１１０の一部分上に形成されることができる。ウェルコンタクト領域１１４ａは、第２導電型を有し、ウェル領域１１０より高濃度でドープされることができる。
ソース電極層１４０ａは、溝１３８を充填するように形成され、溝１３８内でウェルコンタクト領域１１４ａ、ドリフト領域１０７の突出部分１０７ｃ、およびソース領域１１２と共通に接触することができる。ソース電極層１４０ａおよびドリフト領域１０７の突出部分１０７ｃの接触は、ショットキーバリアダイオード（ＳＢＤ）を形成することができる。
このような構造は、ソース電極層１４０ａとソース領域１１２およびウェルコンタクト領域１１４ａ間の接触面積を広くして、これらの間のコンタクト抵抗を減らすのに役立つことができる。
一部の実施形態において、ウェルコンタクト領域１１４ａは、溝１３８により露出したウェル領域１１０の表面上に全体的に形成されることもできる。よって、ウェルコンタクト領域１１４ａは、溝１３８の底面および側壁から露出したウェル領域１１０上に形成されることができる。このようなウェルコンタクト領域１１４ａの構造は、ソース電極層１４０ａおよびウェル領域１１０のコンタクト抵抗をさらに減らす役割をすることができる。
図４４は、本発明のまた他の実施形態に係るパワー半導体素子１００ｂ−４を示す概略的な断面図である。この実施形態に係るパワー半導体素子１００ｂ−４は、図３８〜図４１のパワー半導体素子１００−４における一部の構成を変形したものであり、よって、２つの実施形態において重複した説明は省略される。
図４４を参照すると、パワー半導体素子１００ｂ−４は、図３８〜図４１の電力半導体１００−４のチャネル領域１１０ａの代わりに、蓄積チャネルを形成するチャネル領域１０７ｂを含むことができる。
パワー半導体素子１００ａ−４において、チャネル領域１０７ｂは、ドリフト領域１０７とソース領域１１２との間の半導体層１０５に形成されることができる。例えば、チャネル領域１０７ｂは、第１導電型を有することができ、パワー半導体素子１００ｂ−４の動作時、その内部に蓄積チャネル（ａｃｃｕｍｕｌａｔｉｏｎ ｃｈａｎｎｅｌ）が形成されることができる。
例えば、チャネル領域１０７ｂは、ソース領域１１２とドリフト領域１０７の垂直部分１０７ａとの間の半導体層１０５に形成されることができる。チャネル領域１０７ｂは、ソース領域１１２およびドリフト領域１０７と同じドープタイプを有することができる。
この場合、ソース領域１１２、チャネル領域１０７ｂ、およびドリフト領域１０７は、通常（ｎｏｒｍａｌｌｙ）電気的に連結可能な構造である。しかし、炭化シリコンの半導体層１０５の構造において、炭素クラスタがゲート絶縁層１１８に形成されるにつれて発生した負電荷（ｎｅｇａｔｉｖｅ ｃｈａｒｇｅ）の影響で、チャネル領域１０７ｂのバンドが上方に曲がってポテンシャル障壁が形成される。それにより、ゲート電極層１２０に動作電圧が印加されてこそ、チャネル領域１０７ｂに電荷または電流の流れを許容する蓄積チャネルが形成されることができる。
したがって、チャネル領域１０７ｂに蓄積チャネルを形成するためにゲート電極層１２０に印加されなければならない閾値電圧は、図３８〜図４１のチャネル領域１１０ａに反転チャネルを形成するためにゲート電極層１２０に印加されなければならない閾値電圧より大幅に低くてもよい。
一部の実施形態において、チャネル領域１０７ｂは、ドリフト領域１０７の一部であってもよい。より具体的に見ると、チャネル領域１０７ｂは、ドリフト領域１０７の垂直部分１０７ａの一部であってもよい。例えば、チャネル領域１０７ｂは、ドリフト領域１０７と一体に形成されることができる。この場合、ドリフト領域１０７は、チャネル領域１０７ｂを介してソース領域１１２に連結されることができる。すなわち、チャネル領域１０７ｂ部分において、ドリフト領域１０７およびソース領域１１２は、互いに接することができる。
チャネル領域１０７ｂの第１導電型の不純物のドープ濃度は、ドリフト領域１０７の他の部分と同じであるか、または閾値電圧の調節のために異なってもよい。
この実施形態の変形例において、ウェル領域１１０は、ソース領域１１２の一部分よりドリフト領域１０７の垂直部分１０７ａの方向に突出して形成され、チャネル領域１０７ｂは、ウェル領域１１０の突出した部分上の半導体層１０５に形成されることもできる。
さらに、ウェル領域１１０は、突出した部分の端部にゲート電極層１２０の方向に伸びたタップ部分をさらに含むことができる。チャネル領域１０７ｂは、ウェル領域１１０の突出した部分およびタップ部分上に屈折形状に形成されることができる。
付加的に、ドリフト領域１０７の垂直部分１０７ａは、ソース領域１１２の下部とウェル領域１１０との間にさらに伸びることができる。この場合、チャネル領域１０７ｂは、ソース領域１１２の下部とウェル領域１１０との間にさらに伸びて形成されることができる。
このような構造は、チャネル領域１０７ｂがゲート電極層１２０とウェル領域１１０との間にさらに限定されるようにすることができる。
パワー半導体素子１００ｂ−４によると、図３８〜図４１のパワー半導体素子１００−４の長所に加え、閾値電圧を下げるという効果をさらに期待することができる。
図４５〜図４７は、本発明の一実施形態に係るパワー半導体素子１００−４の製造方法を示す概略的な斜視図である。図４５を参照すると、炭化シリコン（ＳｉＣ）の半導体層１０５に第１導電型を有するドリフト領域１０７を形成することができる。例えば、ドリフト領域１０７は、第１導電型を有するドレイン領域１０２上に形成されることができる。一部の実施形態において、ドレイン領域１０２は、第１導電型の基板として提供され、ドリフト領域１０７は、このような基板上に１つまたはそれ以上のエピタキシャル層で形成されることができる。
次いで、半導体層１０５に、ドリフト領域１０７に接するように、第２導電型を有するウェル領域１１０を形成することができる。例えば、ウェル領域１１０を形成するステップは、半導体層１０５に第２導電型の不純物を注入して行うことができる。
例えば、ウェル領域１１０は、ドリフト領域１０７がウェル領域１１により少なくとも一部分が囲まれた垂直部分１０７ａを含むように、半導体層１０５に形成されることができる。より具体的に見ると、ウェル領域１１０は、ドリフト領域１０７にドリフト領域１０７と反対の不純物をドープして形成することができる。
次いで、ウェル領域１１０内に第１導電型を有するソース領域１１２を形成することができる。例えば、ソース領域１１２を形成するステップは、ウェル領域１１０内に第１導電型の不純物を注入して行うことができる。
ソース領域１１２の形成と共に、ソース領域１１２とドリフト領域１０７との間の半導体層１０５に、一方向に沿って反転チャネルが形成されるチャネル領域１１０ａを形成することができる。チャネル領域１１０ａは、ソース領域１１２とドリフト領域１０７の垂直部分１０７ａとの間に形成されることができる。例えば、チャネル領域１１０ａは、ウェル領域１１０の一部であってもよく、半導体層１０５に第２導電型の不純物を注入して形成することができる。
さらに、ソース領域１１２を形成時、少なくともゲート電極層１２０の一端の外側にソース領域１１２の一部分、ウェル領域１１０の一部分、およびウェル領域１１０から露出したドリフト領域１０７の突出部分１０７ｃを含むソースコンタクト領域１１２ａを形成することができる。
また、ウェル領域１１０の一部分上に、第２導電型を有し、ウェル領域１１０より高濃度でドープされたウェルコンタクト領域１１４を形成することができる。例えば、ウェルコンタクト領域１１４は、ウェル領域１１０の一部に、第２導電型の不純物をウェル領域１１０より高い濃度で注入して形成することができる。
前述したステップにおいて、不純物の注入または不純物のドープは、半導体層１０５に不純物をイオン注入するか、またはエピタキシャル層の形成時に不純物が混入するように行うことができる。但し、選択的な領域における不純物の注入は、マスクパターンを用いたイオン注入方法を用いることができる。選択的に、イオン注入後、不純物を活性化させたり拡散させたりするための熱処理ステップが続くことができる。
図４６を参照すると、半導体層１０５の表面から半導体層１０５の内部に所定の深さだけ窪むように、少なくとも１つのトレンチ１１６を形成することができる。
例えば、トレンチ１１６は、一方向にドリフト領域１０７を横切って伸び、ウェル領域１１０より浅く形成されることができる。
さらに、少なくとも１つのトレンチ１１６は、複数のトレンチ１１６を含むことができ、例えば、一方向に並んでトレンチ１１６を半導体層１０５に同時に形成することができる。トレンチ１１６によりチャネル領域１１０ａがさらに限定されることができる。
例えば、トレンチ１１６は、フォトリソグラフィを用いてフォトマスクを形成し、次いで、このようなフォトマスクをエッチング保護膜にして半導体層１０５をエッチングして形成することができる。
一部の実施形態において、トレンチ１１６は、一方向に一列に離隔配置されることができる。さらに、ウェル領域１１０、チャネル領域１１０ａ、およびソース領域１１２は、トレンチ１１６間の半導体層１０５にそれぞれ形成されることができる。
図４７を参照すると、トレンチ１１６の少なくとも内壁上にゲート絶縁層１１８を形成することができる。例えば、ゲート絶縁層１１８は、半導体層１０５を酸化させて酸化物として形成するか、または半導体層１０５上に酸化物または窒化物のような絶縁物を蒸着して形成することができる。
次いで、トレンチ１１６を埋めるように、ゲート絶縁層１１８上にゲート電極層１２０を形成することができる。例えば、ゲート電極層１２０は、ゲート絶縁層１１８上に導電層を形成した後、それをパターニングして形成することができる。ゲート電極層１２０は、ポリシリコンに不純物をドープして形成するか、または導電性金属または金属シリサイドを含むように形成することができる。
パターニング工程は、フォトリソグラフィ（ｐｈｏｔｏ ｌｉｔｈｏｇｒａｐｈｙ）およびエッチング（ｅｔｃｈｉｎｇ）工程を用いて行うことができる。フォトリソグラフィ工程は、写真工程および現像工程を用いてマスク層としてフォトレジスト（ｐｈｏｔｏ ｒｅｓｉｓｔ）パターンを形成する工程を含み、エッチング工程は、このようなフォトレジストパターンを用いて下部構造物を選択的にエッチングする工程を含むことができる。
それにより、ウェル領域１１０は、ゲート電極層１２０の一端においてゲート電極層１２０の底面を囲むように、ゲート電極層１２０より深く配置され、チャネル領域１１０ａは、ドリフト領域１０７とソース領域１１２との間のゲート電極層１２０の一側または両側の半導体層１０５に形成されることができる。
次いで、ゲート電極層１２０上に層間絶縁層１３０を形成することができる。
次いで、層間絶縁層１３０上にソース電極層１４０を形成することができる。例えば、ソース電極層１４０は、層間絶縁層１３０上に導電層、例えば、金属層を形成した後、それをパターニングして形成することができる。
例えば、ソース電極層１４０は、ソース領域１１２と連結され、ドリフト領域１０７の一部分と接触して、ショットキーバリアダイオード（ＳＢＤ）を形成されることができる。一部の実施形態において、ソース電極層１４０は、ソースコンタクト領域１１２に連結され、ソース領域１１２、ウェルコンタクト領域１１４、およびドリフト領域１０７の突出部分１０７ｃに共通に接することができる。
図４２および図４３のパワー半導体素子１００ａ−４は、前述したパワー半導体素子１００−４の製造ステップに一部の工程を追加したり変形したりして製造することができる。例えば、パワー半導体素子１００ａ−４の製造ステップは、ドリフト領域１０７の一部分、例えば、ドリフト領域１０７の突出部分１０７ａ、ソース領域１１２の一部分、およびウェル領域１１０の一部分をエッチングして少なくとも１つの溝１３８を形成し、この溝１３８の底面のウェル領域１１０の一部分上にウェルコンタクト領域１１４ａを形成し、溝１３８を充填して、ソース領域１１２、ドリフト領域１０７の突出部分１０７ｃ、およびウェルコンタクト領域１１４に連結されるようにソース電極層１４０を形成するステップを付加することができる。
一方、図４４のパワー半導体素子１００ｂ−４は、前述したパワー半導体素子１００−４の製造工程に一部の工程を追加したり変形したりして製造することができる。例えば、チャネル領域１０７ｂは、蓄積チャネルを形成するように、ドリフト領域１０７の一部として形成されることができる。
前述した製造方法によると、炭化シリコンの半導体層１０５を用いて、既存のシリコン基板に用いられる工程を用いて、パワー半導体素子１００−４を経済的に製造することができる。
図４９は、本発明の一実施形態に係るパワー半導体素子１００−５を示す概略的な斜視図であり、図５０は、図４９のＩＩ−ＩＩ線に沿って切り取ったパワー半導体素子１００−５を示す平面図であり、図５１は、図５０のＩＩＩ−ＩＩＩ線に沿って切り取ったパワー半導体素子１００−５を示す断面図である。
図４９〜図５１を参照すると、パワー半導体素子１００−５は、少なくとも、半導体層１０５、ゲート絶縁層１１８、およびゲート電極層１２０を含むことができる。例えば、パワー半導体素子１００−５は、パワーモスフェット（ｐｏｗｅｒ ＭＯＳＦＥＴ）構造を有することができる。
半導体層１０５は、１つまたは複数の半導体物質層を指すことができ、例えば、１つまたは多層のエピタキシャル層（ｅｐｉｔａｘｉａｌ ｌａｙｅｒ）を指すこともできる。さらに、半導体層１０５は、半導体基板上の１つまたは多層のエピタキシャル層を指すこともできる。
例えば、半導体層１０５は、炭化シリコン（ｓｉｌｉｃｏｎ ｃａｒｂｉｄｅ、ＳｉＣ）から構成されることができる。より具体的に、半導体層１０５は、少なくとも１つの炭化シリコンのエピタキシャル層を含むことができる。
炭化シリコン（ＳｉＣ）は、シリコンに比べてバンドギャップが広いため、シリコンに比べて高温においても安定性を維持することができる。さらに、炭化シリコンは、絶縁破壊電界がシリコンに比べて非常に高いため、高電圧においても安定的に動作をすることができる。よって、炭化シリコンを半導体層１０５として用いたパワー半導体素子１００−５は、シリコンを用いた場合に比べて、高い降伏電圧を有しながらも優れた熱放出特性を有し、高温においても安定した動作特性を示すことができる。
より具体的に見ると、半導体層１０５は、ドリフト領域（ｄｒｉｆｔ ｒｅｇｉｏｎ）１０７を含むことができる。ドリフト領域１０７は、第１導電型を有することができ、半導体層１０５の一部に第１導電型の不純物を注入して形成されることができる。例えば、ドリフト領域１０７は、第１導電型の不純物を炭化シリコンのエピタキシャル層にドープして形成されることができる。
ウェル領域（ｗｅｌｌ ｒｅｇｉｏｎ）１１０は、半導体層１０５にドリフト領域１０７に接するように形成され、第２導電型を有することができる。例えば、ウェル領域１１０は、ドリフト領域１０７内に第１導電型と反対の第２導電型の不純物をドープして形成されることができる。
例えば、ウェル領域１１０は、ドリフト領域１０７の少なくとも一部分を囲むように形成されることができる。それにより、ドリフト領域１０７は、ウェル領域１１０により少なくとも一部分が囲まれた垂直部分１０７ａを含むことができる。パワー半導体素子１００−５の動作時、垂直部分１０７ａは、電荷の垂直移動経路を提供することができる。
図４９には、ウェル領域１１０が２つの領域に離隔するように形成され、その間に垂直部分１０７ａが限定されるものと示されたが、その他にも多様に変形されてもよい。例えば、垂直部分１０７ａは、ウェル領域１１０によりその側面が一回り囲まれた形状であってもよい。
ディープウェル領域（ｄｅｅｐ ｗｅｌｌ ｒｅｇｉｏｎ）１１１は、ウェル領域１１０の下部にウェル領域１１０およびドリフト領域１０７に接するように形成されることができる。ディープウェル領域１１１は、ウェル領域１１０と同様に第２導電型を有することができる。ディープウェル領域１１１の第２導電型の不純物のドープ濃度は、ウェル領域１１０の第２導電型の不純物のドープ濃度と同じであるか小さくてもよい。
例えば、ディープウェル領域１１１は、一方向を基準にウェル領域１１０の幅より狭い幅を有するように形成されることができる。一方向は、図５０において、ＩＩＩ−ＩＩＩ線方向を指すことができる。さらに、ディープウェル領域１１１の両端は、一方向を基準に、ウェル領域１１０の両端から内側にそれぞれ移動して配置されることができる。
それにより、ディープウェル領域１１１は、ウェル領域１１０下で、ウェル領域１１０の両端から内側に後退して、ウェル領域１１０に接して配置されることができる。ディープウェル領域１１１の側面および下面は、ドリフト領域１０７と接することができる。
例えば、ディープウェル領域１１１が、ウェル領域１１０に沿って、２つの領域に離隔するように形成される場合、２つのディープウェル領域１１１間の離隔距離は、２つのウェル領域１１０間の隔離距離より大きくてもよい。
ソース領域（ｓｏｕｒｃｅ ｒｅｇｉｏｎ）１１２は、ウェル領域１１０内に形成され、第１導電型を有することができる。例えば、ソース領域１１２は、ウェル領域１１０に第１導電型の不純物をドープして形成されることができる。ソース領域１１２は、ドリフト領域１０７より第１導電型の不純物がさらに高濃度でドープされて形成されることができる。
チャネル領域１１０ａは、ドリフト領域１０７とソース領域１１２との間の半導体層１０５に形成されることができる。例えば、チャネル領域１１０ａは、第２導電型を有し、パワー半導体素子１００−５の動作時、一方向に沿って反転チャネル（ｉｎｖｅｒｓｉｏｎ ｃｈａｎｎｅｌ）が形成されることができる。
チャネル領域１１０ａは、ソース領域１１２およびドリフト領域１０７と反対のドープタイプを有するため、チャネル領域１１０ａは、ソース領域１１２およびドリフト領域１０７とダイオードジャンクション接合を形成することができる。よって、チャネル領域１１０ａは、通常の状況では電荷の移動を許容しないが、ゲート電極層１２０に動作電圧が印加された場合、その内部に反転チャネルが形成され、電荷の移動を許容できるようになる。
一部の実施形態において、チャネル領域１１０ａは、ウェル領域１１０の一部であってもよい。この場合、チャネル領域１１０ａは、ウェル領域１１０と連続して連結されるように、一体に形成されることができる。チャネル領域１１０ａの第２導電型の不純物のドープ濃度は、ウェル領域１１０の他の部分と同じであるか、または閾値電圧の調節のために異なってもよい。
一部の実施形態において、ウェル領域１１０、ディープウェル領域１１１、チャネル領域１１０ａ、およびソース領域１１２は、ドリフト領域１０７の垂直部分１０７ａを中心に対称的に形成されることができる。例えば、ウェル領域１１０、ディープウェル領域１１１、チャネル領域１１０ａ、およびソース領域１１２は、ドリフト領域１０７の垂直部分１０７ａの両端に形成されることができ、垂直部分１０７ａを中心に対称的に形成された第１部分および第２部分をそれぞれ含むことができる。このようなウェル領域１１０、ディープウェル領域１１１、チャネル領域１１０ａ、およびソース領域１１２の第１部分および第２部分は、互いに分離されてもよく、互いに連結されてもよい。
付加的に、ドレイン領域１０２は、ドリフト領域１０７の下部の半導体層１０５に形成されることができ、第１導電型を有することができる。例えば、ドレイン領域１０２は、ドリフト領域１０７より高濃度でドープされることができる。
一部の実施形態において、ドレイン領域１０２は、第１導電型を有する炭化シリコンの基板として提供されることもできる。この場合、ドレイン領域１０２は、半導体層１０５の一部として理解されるか、または半導体層１０５とは別個の基板として理解されてもよい。
少なくとも１つのトレンチ１１６は、半導体層１０５の表面から半導体層１０５の内部に所定の深さだけ窪んで形成されることができる。トレンチ１１６は、半導体層１０５内で一方向に伸びることができる。一方向は、トレンチ１１６の深さ方向ではなく長さ方向を指すものであって、図５０において、ＩＩＩ−ＩＩＩ線方向を指すことができる。
ゲート絶縁層１１８は、トレンチ１１６の少なくとも内壁上に形成されることができる。例えば、ゲート絶縁層１１８は、トレンチ１１６の内部表面およびトレンチ１１６の外側の半導体層１０５上に形成されることができる。ゲート絶縁層１１８の厚さは、均一であるか、またはトレンチ１１６の底面部分の電界を下げるために、トレンチ１１６の底面上に形成された部分が側壁上に形成された部分より厚くてもよい。
例えば、ゲート絶縁層１１８は、シリコン酸化物、炭化シリコンの酸化物、シリコン窒化物、ハフニウム酸化物、ジルコニウム酸化物、アルミニウム酸化物などの絶縁物を含むか、またはこれらの積層構造を含むことができる。
少なくとも１つのゲート電極層１２０は、トレンチ１１６を埋めるように、ゲート絶縁層１１８上に形成されることができる。例えば、ゲート電極層１２０は、適宜な導電物、例えば、ポリシリコン、金属、金属窒化物、金属シリサイドなどを含むか、またはこれらの積層構造を含むことができる。
ドリフト領域１０７は、ゲート電極層１２０の一側上の半導体層１０５に形成されることができる。例えば、ドリフト領域１０７の垂直部分１０７ａは、ゲート電極層１２０の一側の半導体層１０５に垂直に伸びることができる。チャネル領域１１０ａは、ドリフト領域１０７の垂直部分１０７ａとソース領域１１２との間のゲート電極層１２０の一側の半導体層１０５に形成されることができる。よって、ゲート電極層１２０の一側の半導体層１０５は、一方向に沿って、ソース領域１１２、チャネル領域１１０ａ、およびドリフト領域１０７の垂直部分１０７ａが連結された構造を含むことができる。
一部の実施形態において、ドリフト領域１０７は、ゲート電極層１２０の両側上の半導体層１０５に形成されることができる。例えば、ドリフト領域１０７は、ゲート電極層１２０の両側の半導体層１０５に垂直に伸びた垂直部分１０７ａを含むことができる。チャネル領域１１０ａは、ドリフト領域１０７の垂直部分１０７ａとソース領域１１２との間のゲート電極層１２０の両側の半導体層１０５に形成されることができる。
このようなチャネル領域１１０ａは、ゲート電極層１２０の側壁に沿って形成されるという点で、側面チャネル（ｌａｔｅｒａｌ ｃｈａｎｎｅｌ）と称されることができる。
ウェル領域１１０は、ゲート電極層１２０の一端においてゲート電極層１２０の底面を囲むように、ゲート電極層１２０より深く形成されることができる。さらに、ウェル領域１１０は、ゲート電極層１２０の両端においてゲート電極層１２０の底面を囲むように、ゲート電極層１２０より深く形成されることができる。それにより、ソース領域１１２周囲のゲート電極層１２０の両端部は、ウェル領域１１０により囲まれていてもよい。
このようなウェル１１０構造は、トレンチ１１６の底面に、すなわち、ゲート電極層１２０の下端に電界が集中するという問題をさらに緩和させることができる。さらに、ディープウェル領域１１１をウェル領域１１０の下部に配置して、トレンチ１１６の底面の電界をさらに下げるだけでなく、ゲート絶縁層１１８にかかる電界を下げることができる。それにより、パワー半導体素子１００−５において、ゲート絶縁層１１８にかかる電界マージンを高めて、パワー半導体素子１００−５の動作信頼性を高めることができる。さらに、トレンチ１１６の底面の電界を下げ、ゲート絶縁層１１８にかかる電界を下げることで、ドリフト領域１０７の垂直部分１０７ａのジャンクション抵抗を下げ得る余地が生じる。
一部の実施形態において、ゲート絶縁層１１８およびゲート電極層１２０は、トレンチ１１６の内部に形成されるだけでなく、トレンチ１１６の外部にさらに伸びるように形成されることもできる。
一部の実施形態において、トレンチ１１６は、半導体層１０５内に１つまたは複数提供されることができる。トレンチ１１６の数は適切に選択されてもよく、よってこの実施形態の範囲を制限しない。
例えば、複数のトレンチ１１６は、一方向に沿って半導体層１０５に並んで形成されることができる。トレンチ１１６は、一方向に伸び、一方向に垂直な方向に離隔して並んで配置されることができる。
この場合、複数のゲート電極層１２０は、トレンチ１１６の内部を充填するように、ゲート絶縁層１１８上に形成されることができる。それにより、ゲート電極層１２０は、トレンチタイプで半導体層１０５内に形成され、トレンチ１１６と同様に一方向に並んで伸びるように配置されることができる。
さらに、ウェル領域１１０およびソース領域１１２は、ゲート電極層１２０を横切ってそれぞれ伸びることができる。ドリフト領域１０７の垂直部分１０７ａは、ゲート電極層１２０間の半導体層１０５に配置されることができる。チャネル領域１１０ａは、ゲート電極層１２０の一側または両側に、ソース領域１１２とドリフト領域１０７の垂直部分１０７ａとの間の半導体層１０５に形成されることができる。
一部の実施形態において、ウェル領域１１０は、ドリフト領域１０７の垂直部分１０７ａに接し、ゲート電極層１２０の両端においてゲート電極層１２０の底面を囲むように、ゲート電極層１２０より深く半導体層１０５に形成されることができる。
層間絶縁層１３０は、ゲート電極層１２０上に形成されることができる。例えば、層間絶縁層１３０は、適宜な絶縁物、例えば、酸化層、窒化層、またはこれらの積層構造を含むことができる。
ソース電極層１４０は、層間絶縁層１３０上に形成され、ソース領域１１２に連結されることができる。例えば、ソース電極層１４０は、適宜な導電物、金属などから形成されることができる。
前述したパワー半導体素子１００−５において、第１導電型および第２導電型は、互いに反対の導電型を有するが、ｎ型およびｐ型のうちそれぞれ何れか１つであってもよい。例えば、第１導電型がｎ型であれば、第２導電型がｐ型であり、その反対であってもよい。
より具体的に、パワー半導体素子１００−５がＮ型モスフェットである場合、ドリフト領域１０７はＮ−領域であり、ソース領域１１２およびドレイン領域１０２はＮ＋領域であり、ウェル領域１１０、ディープウェル領域１１１、およびチャネル領域１１０ａはＰ−領域であってもよい。
パワー半導体素子１００−５の動作時、電流は、ドレイン領域１０２からドリフト領域１０７の垂直部分１０７ａに沿って概して垂直方向に流れ、次いで、チャネル領域１１０ａを通してゲート電極層１２０の側面に沿ってソース領域１１２に流れることができる。
前述したパワー半導体素子１００−５において、トレンチ１１６内のゲート電極層１２０はストライプタイプまたはラインタイプで並列的に稠密に配置されることができ、チャネル領域１１０ａはゲート電極層１２０の側面に配置されることができるため、チャネル密度が高くなることができる。
図５２は、本発明の他の実施形態に係るパワー半導体素子１００ａ−５を示す断面図である。この実施形態に係るパワー半導体素子１００ａ−５は、図４９〜図５１のパワー半導体素子１００−５を用いるかまたは一部変更したものであり、よって、重複した説明は省略される。
図５２を参照すると、パワー半導体素子１００ａ−５において、チャネル領域１０７ｂは、ドリフト領域１０７とソース領域１１２との間の半導体層１０５に形成されることができる。例えば、チャネル領域１０７ｂは、第１導電型を有することができ、パワー半導体素子１００−５の動作時、その内部に蓄積チャネル（ａｃｃｕｍｕｌａｔｉｏｎ ｃｈａｎｎｅｌ）が形成されることができる。
例えば、チャネル領域１０７ｂは、ソース領域１１２とドリフト領域１０７の垂直部分１０７ａとの間の半導体層１０５に形成されることができる。チャネル領域１０７ｂは、ソース領域１１２およびドリフト領域１０７と同じドープタイプを有することができる。
この場合、ソース領域１１２、チャネル領域１０７ｂ、およびドリフト領域１０７は、通常（ｎｏｒｍａｌｌｙ）電気的に連結可能な構造である。しかし、炭化シリコンの半導体層１０５の構造において、炭素クラスタがゲート絶縁層１１８に形成されるにつれて発生した負電荷（ｎｅｇａｔｉｖｅ ｃｈａｒｇｅ）の影響で、チャネル領域１０７ｂのバンドが上方に曲がってポテンシャル障壁が形成される。それにより、ゲート電極層１２０に動作電圧が印加されてこそ、チャネル領域１０７ｂに電荷または電流の流れを許容する蓄積チャネルが形成されることができる。
したがって、チャネル領域１０７ｂに蓄積チャネルを形成するためにゲート電極層１２０に印加されなければならない閾値電圧は、図４９〜図５１のチャネル領域１１０ａに反転チャネルを形成するためにゲート電極層１２０に印加されなければならない閾値電圧より大幅に低くてもよい。
一部の実施形態において、チャネル領域１０７ｂは、ドリフト領域１０７の一部であってもよい。より具体的に見ると、チャネル領域１０７ｂは、ドリフト領域１０７の垂直部分１０７ａの一部であってもよい。例えば、チャネル領域１０７ｂは、ドリフト領域１０７と一体に形成されることができる。この場合、ドリフト領域１０７は、チャネル領域１０７ｂを介してソース領域１１２に連結されることができる。すなわち、チャネル領域１０７ｂ部分において、ドリフト領域１０７およびソース領域１１２は、互いに接することができる。
チャネル領域１０７ｂの第１導電型の不純物のドープ濃度は、ドリフト領域１０７の他の部分と同じであるか、または閾値電圧の調節のために異なってもよい。
この実施形態の変形例において、ウェル領域１１０は、ソース領域１１２の一部分よりドリフト領域１０７の垂直部分１０７ａの方向に突出して形成され、チャネル領域１０７ｂは、ウェル領域１１０の突出した部分上の半導体層１０５に形成されることもできる。
さらに、ウェル領域１１０は、突出した部分の端部にゲート電極層１２０の方向に伸びたタップ部分をさらに含むことができる。チャネル領域１０７ｂは、ウェル領域１１０の突出した部分およびタップ部分上に屈折形状に形成されることができる。
付加的に、ドリフト領域１０７の垂直部分１０７ａは、ソース領域１１２の下部とウェル領域１１０との間にさらに伸びることができる。この場合、チャネル領域１０７ｂは、ソース領域１１２の下部とウェル領域１１０との間にさらに伸びて形成されることができる。
このような構造は、チャネル領域１０７ｂがゲート電極層１２０とウェル領域１１０との間にさらに限定されるようにすることができる。
パワー半導体素子１００ａ−５によると、図４９〜図５１のパワー半導体素子１００−５の長所に加え、閾値電圧を下げるという効果をさらに期待することができる。
図５３は、本発明の他の実施形態に係るパワー半導体素子１００ｂ−５を示す概略的な斜視図であり、図５４は、図５３のＶＩ−ＶＩ線に沿って切り取ったパワー半導体素子１００ｂ−５を示す平面図であり、図５５は、図５４のＶＩＩ−ＶＩＩ線に沿って切り取ったパワー半導体素子１００ｂ−５を示す断面図であり、図５６は、図５４のＶＩＩＩ−ＶＩＩＩ線に沿って切り取ったパワー半導体素子１００ｂ−５を示す断面図である。
この実施形態に係るパワー半導体素子１００ｂ−５は、図４９〜図５１のパワー半導体素子１００−５を用いるかまたは一部変更したものであり、よって、重複した説明は省略される。
図５３〜図５６を参照すると、パワー半導体素子１００ｂ−５において、ソース領域１１２は、ゲート電極層１２０の少なくとも一端の外側にソースコンタクト領域１１２ａを含むことができる。例えば、ソースコンタクト領域１１２ａは、ソース領域１１２の一部として、ソース電極層１４０が連結される部分を指すことができる。
ウェルコンタクト領域１１４は、ソースコンタクト領域１１２ａ内に形成されることができる。例えば、ウェルコンタクト領域１１４は、ウェル領域１１０からソース領域１１２を貫通して伸び、第２導電型を有することができる。ウェルコンタクト領域１１４は、ソースコンタクト領域１１２ａ内に１つまたは複数形成されることができる。
例えば、ウェルコンタクト領域１１４は、ソース電極層１４０と連結時、接触抵抗を下げるために、ウェル領域１１０より第２導電型の不純物がさらに高濃度でドープされることができる。
ソース電極層１４０は、ソースコンタクト領域１１２ａおよびウェルコンタクト領域１１４に共通に連結されることができる。
図５３〜図５６には、ソースコンタクト領域１１２ａおよびウェルコンタクト領域１１４がドリフト領域１０７の垂直部分１０７ａを基準に一側のソース領域１１２に形成されたものと示されたが、ソースコンタクト領域１１２ａおよびウェルコンタクト領域１１４は、ソース領域１１２およびウェル領域１１０が複数に分離された場合、そのそれぞれに形成されてもよい。
一部の実施形態において、複数のトレンチ１１６は、一方向に沿って一列に離隔配置されることもできる。それにより、ゲート電極層１２０も、トレンチ１１６に沿って、一方向に沿って一列に離隔配置されることができる。この場合、ウェル領域１１０、ソース領域１１２、ソースコンタクト領域１１２ａ、およびウェルコンタクト領域１１４は、一方向に沿って一列に離隔配置されたトレンチ１１６間の半導体層１０５にそれぞれ形成されることもできる。
例えば、パワー半導体素子１００ｂ−５は、図４９〜図５１のパワー半導体素子１００−５の構造が一方向に沿って複数配置され、その間にウェル領域１１０、ソース領域１１２、ソースコンタクト領域１１２ａ、およびウェルコンタクト領域１１４が配置されて形成されることもできる。
例えば、パワー半導体素子１００−５がＮ型モスフェットである場合、ソースコンタクト領域１１２ａはＮ＋領域であり、ウェルコンタクト領域１１４はＰ＋領域であってもよい。
パワー半導体素子１００ｂ−５によると、ソースコンタクト領域１１２ａおよびウェルコンタクト領域１１４をゲート電極層１２０間に配置せずその外側に配置することで、ゲート電極層１２０を非常に稠密に配置することができる。それにより、パワー半導体素子１００ａ−５のチャネル密度が著しく高くなることができる。
図５７および図５８は、本発明のまた他の実施形態に係るパワー半導体素子１００ｃ−５、１００ｄ−５を示す断面図である。図５７を参照すると、パワー半導体素子１００ｃ−５は、ソース領域１１２のソースコンタクト領域１１２ａ内に、ソース領域１１２を貫通し、ウェル領域１１０内に窪むように形成された少なくとも１つの溝１３８を含むことができる。溝１３８の少なくとも底面には、ウェル領域１１０と接触するようにウェルコンタクト領域１１４ａが形成されることができる。
ソース電極層１４０ａは、溝１３８を充填するように形成され、ウェルコンタクト領域１１４ａ、ウェル領域１１０、および／またはソース領域１１２と連結されることができる。このような構造は、ソース電極層１４０ａとウェル領域１１０、およびソース電極層１４０ａとソース領域１１２間の接触面積を広くして、これらの間のコンタクト抵抗を減らすのに役立つことができる。
一部の実施形態において、ウェルコンタクト領域１１４ａは、溝１３８により露出したウェル領域１１０の表面上に全体的に形成されることもできる。よって、ウェルコンタクト領域１１４ａは、溝１３８の底面および側壁から露出したウェル領域１１０上に形成されることができる。このようなウェルコンタクト領域１１４ａの構造は、ソース電極層１４０ａおよびウェル領域１１０のコンタクト抵抗をさらに減らす役割をすることができる。
図５８を参照すると、パワー半導体素子１００ｄ−５は、図５３〜図５６の電力半導体１００ｂ−５のチャネル領域１１０ａの代わりに、蓄積チャネルを形成するチャネル領域１０７ｂを含むことができる。このようなチャネル領域１０７ｂを含むパワー半導体素子１００ｄ−５の構造は、図５２の説明を参照することができる。
したがって、パワー半導体素子１００ｄ−５は、図５２のパワー半導体素子１００ａ−５が複数連結され、その間にウェル領域１１０、ソース領域１１２、ソースコンタクト領域１１２ａ、およびウェルコンタクト領域１１４が配置された構造に対応することができる。
図５９〜図６１は、本発明の一実施形態に係るパワー半導体素子１００−５の製造方法を示す概略的な斜視図である。図５９を参照すると、炭化シリコン（ＳｉＣ）の半導体層１０５に第１導電型を有するドリフト領域１０７を形成することができる。例えば、ドリフト領域１０７は、第１導電型を有するドレイン領域１０２上に形成されることができる。一部の実施形態において、ドレイン領域１０２は、第１導電型の基板として提供され、ドリフト領域１０７は、このような基板上に１つまたはそれ以上のエピタキシャル層で形成されることができる。
次いで、半導体層１０５に、ドリフト領域１０７に接するように、第２導電型を有するウェル領域１１０を形成することができる。例えば、ウェル領域１１０を形成するステップは、半導体層１０５に第２導電型の不純物を注入して行うことができる。
例えば、ウェル領域１１０は、ドリフト領域１０７がウェル領域１１により少なくとも一部分が囲まれた垂直部分１０７ａを含むように、半導体層１０５に形成されることができる。より具体的に見ると、ウェル領域１１０は、ドリフト領域１０７にドリフト領域１０７と反対の不純物をドープして形成することができる。
次いで、ウェル領域１１０の下部にウェル領域１１０およびドリフト領域１０７に接して、第２導電型を有するディープウェル領域１１１を形成することができる。ディープウェル領域１１１は、ウェル領域１１０と同じ第２導電型の不純物を注入して形成することができる。ウェル領域１１０およびディープウェル領域１１１は、任意の順に形成してもよい。
次いで、ウェル領域１１０内に第１導電型を有するソース領域１１２を形成することができる。例えば、ソース領域１１２を形成するステップは、ウェル領域１１０内に第１導電型の不純物を注入して行うことができる。
ソース領域１１２の形成と共に、ソース領域１１２とドリフト領域１０７との間の半導体層１０５に、一方向に沿って反転チャネルが形成されるチャネル領域１１０ａを形成することができる。チャネル領域１１０ａは、ソース領域１１２とドリフト領域１０７の垂直部分１０７ａとの間に形成されることができる。例えば、チャネル領域１１０ａは、ウェル領域１１０の一部であってもよく、半導体層１０５に第２導電型の不純物を注入して形成することができる。
前述した製造方法において、不純物の注入または不純物のドープは、半導体層１０５に不純物をイオン注入するか、またはエピタキシャル層の形成時に不純物が混入するように行うことができる。但し、選択的な領域における不純物の注入は、マスクパターンを用いたイオン注入方法を用いることができる。選択的に、イオン注入後、不純物を活性化させたり拡散させたりするための熱処理ステップが続くことができる。
図６０を参照すると、半導体層１０５の表面から半導体層１０５の内部に所定の深さだけ窪むように、少なくとも１つのトレンチ１１６を形成することができる。例えば、トレンチ１１６は、一方向にドリフト領域１０７を横切って伸び、ウェル領域１１０より浅く形成されることができる。
さらに、少なくとも１つのトレンチ１１６は、複数のトレンチ１１６を含むことができ、例えば、一方向に並んでトレンチ１１６を半導体層１０５に同時に形成することができる。トレンチ１１６によりチャネル領域１１０ａがさらに限定されることができる。
例えば、トレンチ１１６は、フォトリソグラフィを用いてフォトマスクを形成し、次いで、このようなフォトマスクをエッチング保護膜にして半導体層１０５をエッチングして形成することができる。
図６１を参照すると、トレンチ１１６の底および内壁上にゲート絶縁層１１８を形成することができる。例えば、ゲート絶縁層１１８は、半導体層１０５を酸化させて酸化物として形成するか、または半導体層１０５上に酸化物または窒化物のような絶縁物を蒸着して形成することができる。
次いで、トレンチ１１６を埋めるように、ゲート絶縁層１１８上にゲート電極層１２０を形成することができる。例えば、ゲート電極層１２０は、ゲート絶縁層１１８上に導電層を形成した後、それをパターニングして形成することができる。ゲート電極層１２０は、ポリシリコンに不純物をドープして形成するか、または導電性金属または金属シリサイドを含むように形成することができる。
パターニング工程は、フォトリソグラフィ（ｐｈｏｔｏ ｌｉｔｈｏｇｒａｐｈｙ）およびエッチング（ｅｔｃｈｉｎｇ）工程を用いて行うことができる。フォトリソグラフィ工程は、写真工程および現像工程を用いてマスク層としてフォトレジスト（ｐｈｏｔｏ ｒｅｓｉｓｔ）パターンを形成する工程を含み、エッチング工程は、このようなフォトレジストパターンを用いて下部構造物を選択的にエッチングする工程を含むことができる。
それにより、ウェル領域１１０は、ゲート電極層１２０の一端においてゲート電極層１２０の底面を囲むように、ゲート電極層１２０より深く配置され、チャネル領域１１０ａは、ドリフト領域１０７とソース領域１１２との間のゲート電極層１２０の一側または両側の半導体層１０５に形成されることができる。
次いで、ゲート電極層１２０上に層間絶縁層１３０を形成することができる。次いで、層間絶縁層１３０上にソース電極層１４０を形成することができる。例えば、ソース電極層１４０は、層間絶縁層１３０上に導電層、例えば、金属層を形成した後、それをパターニングして形成することができる。
一方、図５２のパワー半導体素子１００ａ−５は、前述したパワー半導体素子１００−５の製造工程に一部の工程を追加したり変形したりして製造することができる。例えば、チャネル領域１０７ｂは、蓄積チャネルを形成するように、ドリフト領域１０７の一部として形成されることができる。
図５３〜図５６のパワー半導体素子１００ｂ−５は、前述したパワー半導体素子１００−５の製造工程に一部の工程を追加したり変形したりして製造することができる。
例えば、パワー半導体素子１００ｂ−５の製造時、ソース領域１１２を形成するステップは、少なくともゲート電極層１２０の一端の外側にソース電極層１４０と連結されるソースコンタクト領域１１２ａを形成するステップを含むことができる。一部の実施形態において、ソースコンタクト領域１１２ａは、ソース領域１１２の一部であってもよい。
さらに、トレンチ１１６を形成する前に、ソースコンタクト領域１１２ａ内にウェルコンタクト領域１１４を形成することができる。例えば、ウェルコンタクト領域１１４は、ウェル領域１１０の一部に、第２導電型の不純物をウェル領域１１０より高い濃度で注入して形成することができる。
パワー半導体素子１００ｂ−５の製造時、トレンチ１１６は、一方向に一列に離隔配置されることができる。さらに、ウェル領域１１０、チャネル領域１１０ａ、およびソース領域１１２は、トレンチ１１６間の半導体層１０５にそれぞれ形成されることができる。
図５７のパワー半導体素子１００ｃ−５の製造は、ソース領域１１２内に、ソース領域１１２を貫通し、ウェル領域１１０内に窪むように少なくとも１つの溝１３８を形成し、この溝１３８の底面にウェル領域１１０と接触するようにウェルコンタクト領域１１４を形成し、溝１３８を充填してソース領域１１２およびウェルコンタクト領域１１４に連結されるようにソース電極層１４０を形成するステップを付加することができる。
前述した製造方法によると、炭化シリコンの半導体層１０５を用いて、既存のシリコン基板に用いられる工程を用いて、パワー半導体素子１００−５を経済的に製造することができる。
図６２は、本発明の一実施形態に係るパワー半導体素子１００−６を示す概略的な斜視図であり、図６３は、図６２のＩＩ−ＩＩ線に沿って切り取ったパワー半導体素子１００−６を示す平面図であり、図６４は、図６３のＩＩＩ−ＩＩＩ線に沿って切り取ったパワー半導体素子１００−６を示す断面図である。
図６２〜図６４を参照すると、パワー半導体素子１００−６は、少なくとも、半導体層１０５、ゲート絶縁層１１８、およびゲート電極層１２０を含むことができる。例えば、パワー半導体素子１００−６は、パワーモスフェット（ｐｏｗｅｒ ＭＯＳＦＥＴ）構造を有することができる。
半導体層１０５は、１つまたは複数の半導体物質層を指すことができ、例えば、１つまたは多層のエピタキシャル層（ｅｐｉｔａｘｉａｌ ｌａｙｅｒ）を指すこともできる。さらに、半導体層１０５は、半導体基板上の１つまたは多層のエピタキシャル層を指すこともできる。
例えば、半導体層１０５は、炭化シリコン（ｓｉｌｉｃｏｎ ｃａｒｂｉｄｅ、ＳｉＣ）から構成されることができる。より具体的に、半導体層１０５は、少なくとも１つの炭化シリコンのエピタキシャル層を含むことができる。
炭化シリコン（ＳｉＣ）は、シリコンに比べてバンドギャップが広いため、シリコンに比べて高温においても安定性を維持することができる。さらに、炭化シリコンは、絶縁破壊電界がシリコンに比べて非常に高いため、高電圧においても安定的に動作をすることができる。よって、炭化シリコンを半導体層１０５として用いたパワー半導体素子１００−６は、シリコンを用いた場合に比べて、高い降伏電圧を有しながらも優れた熱放出特性を有し、高温においても安定した動作特性を示すことができる。
より具体的に見ると、半導体層１０５は、ドリフト領域（ｄｒｉｆｔ ｒｅｇｉｏｎ）１０７を含むことができる。ドリフト領域１０７は、第１導電型を有することができ、半導体層１０５の一部に第１導電型の不純物を注入して形成されることができる。例えば、ドリフト領域１０７は、第１導電型の不純物を炭化シリコンのエピタキシャル層にドープして形成されることができる。
ウェル領域（ｗｅｌｌ ｒｅｇｉｏｎ）１１０は、半導体層１０５にドリフト領域１０７に接するように形成され、第２導電型を有することができる。例えば、ウェル領域１１０は、ドリフト領域１０７内に第１導電型と反対の第２導電型の不純物をドープして形成されることができる。
例えば、ウェル領域１１０は、ドリフト領域１０７の少なくとも一部分を囲むように形成されることができる。それにより、ドリフト領域１０７は、ウェル領域１１０により少なくとも一部分が囲まれた垂直部分１０７ａを含むことができる。パワー半導体素子１００−６の動作時、垂直部分１０７ａは、電荷の垂直移動経路を提供することができる。
図６２には、ウェル領域１１０が２つの領域に離隔するように形成され、その間に垂直部分１０７ａが限定されるものと示されたが、その他にも多様に変形されてもよい。例えば、垂直部分１０７ａは、ウェル領域１１０によりその側面が一回り囲まれた形状であってもよい。
ソース領域（ｓｏｕｒｃｅ ｒｅｇｉｏｎ）１１２は、ウェル領域１１０内に形成され、第１導電型を有することができる。例えば、ソース領域１１２は、ウェル領域１１０に第１導電型の不純物をドープして形成されることができる。ソース領域１１２は、ドリフト領域１０７より第１導電型の不純物がさらに高濃度でドープされて形成されることができる。
チャネル領域１１０ａは、ドリフト領域１０７とソース領域１１２との間の半導体層１０５に形成されることができる。例えば、チャネル領域１１０ａは、第２導電型を有し、パワー半導体素子１００−６の動作時、一方向に沿って反転チャネル（ｉｎｖｅｒｓｉｏｎ ｃｈａｎｎｅｌ）が形成されることができる。一方向は、図６３において、ＩＩＩ−ＩＩＩ線方向を指すことができる。
チャネル領域１１０ａは、ソース領域１１２およびドリフト領域１０７と反対のドープタイプを有するため、チャネル領域１１０ａは、ソース領域１１２およびドリフト領域１０７とダイオードジャンクション接合を形成することができる。よって、チャネル領域１１０ａは、通常の状況では電荷の移動を許容しないが、ゲート電極層１２０に動作電圧が印加された場合、その内部に反転チャネルが形成され、電荷の移動を許容できるようになる。
一部の実施形態において、チャネル領域１１０ａは、ウェル領域１１０の一部であってもよい。この場合、チャネル領域１１０ａは、ウェル領域１１０と連続して連結されるように、一体に形成されることができる。チャネル領域１１０ａの第２導電型の不純物のドープ濃度は、ウェル領域１１０の他の部分と同じであるか、または閾値電圧の調節のために異なってもよい。
一部の実施形態において、ウェル領域１１０、チャネル領域１１０ａ、およびソース領域１１２は、ドリフト領域１０７の垂直部分１０７ａを中心に対称的に形成されることができる。例えば、ウェル領域１１０、チャネル領域１１０ａ、およびソース領域１１２は、ドリフト領域１０７の垂直部分１０７ａの両端に形成されることができ、垂直部分１０７ａを中心に対称的に形成された第１部分および第２部分をそれぞれ含むことができる。このようなウェル領域１１０、チャネル領域１１０ａ、およびソース領域１１２の第１部分および第２部分は、互いに分離されてもよく、互いに連結されてもよい。
付加的に、ドレイン領域１０２は、ドリフト領域１０７の下部の半導体層１０５に形成されることができ、第１導電型を有することができる。例えば、ドレイン領域１０２は、ドリフト領域１０７より高濃度でドープされることができる。
一部の実施形態において、ドレイン領域１０２は、第１導電型を有する炭化シリコンの基板として提供されることもできる。この場合、ドレイン領域１０２は、半導体層１０５の一部として理解されるか、または半導体層１０５とは別個の基板として理解されてもよい。
少なくとも１つのトレンチ１１６は、半導体層１０５の表面から半導体層１０５の内部に所定の深さだけ窪んで形成されることができる。トレンチ１１６は、半導体層１０５内で一方向に伸びることができる。一方向は、トレンチ１１６の深さ方向ではなく長さ方向を指すものであって、図６３において、ＩＩＩ−ＩＩＩ線方向を指すことができる。
ゲート絶縁層１１８は、トレンチ１１６の底および内壁上に形成されることができる。例えば、ゲート絶縁層１１８は、トレンチ１１６の底から第１厚さで形成された第１部分１１８ａと、トレンチ１１６の内壁上に第２厚さで形成された第２部分１１８ｂと、を含むことができる。
例えば、第１部分１１８ａは、トレンチ１１６の底から第１厚さでトレンチ１１６を部分的に埋める形態で形成されることができる。第２部分１１８ｂは、実質的に第１部分１１８ａ上に形成されることができ、トレンチ１１６を埋めず、トレンチ１１６の側壁上に形成されることができる。それにより、第２部分１１８ｂの第２厚さは、第１部分１１８ａの第１厚さより小さくてもよい。例えば、第１厚さは、トレンチ１１６の深さの１／５以上１／２以下であってもよく、第２厚さは、第１厚さより１／５〜１／３０の範囲であってもよい。
例えば、ゲート絶縁層１１８は、シリコン酸化物、炭化シリコンの酸化物、シリコン窒化物、ハフニウム酸化物、ジルコニウム酸化物、アルミニウム酸化物などの絶縁物を含むか、またはこれらの積層構造を含むことができる。
このように、トレンチ１１６の底部分にゲート絶縁層１１８の第１部分１１８ａを第２部分１１８ｂより厚く形成することで、パワー半導体素子１００−６の動作時、トレンチ１１６の底部分に電界が集中するのを緩和することができる。
少なくとも１つのゲート電極層１２０は、トレンチ１１６を埋めるように、ゲート絶縁層１１８上に形成されることができる。例えば、ゲート電極層１２０は、適宜な導電物、例えば、ポリシリコン、金属、金属窒化物、金属シリサイドなどを含むか、またはこれらの積層構造を含むことができる。
ドリフト領域１０７は、ゲート電極層１２０の一側上の半導体層１０５に形成されることができる。例えば、ドリフト領域１０７の垂直部分１０７ａは、ゲート電極層１２０の一側の半導体層１０５に垂直に伸びることができる。チャネル領域１１０ａは、ドリフト領域１０７の垂直部分１０７ａとソース領域１１２との間のゲート電極層１２０の一側の半導体層１０５に形成されることができる。よって、ゲート電極層１２０の一側の半導体層１０５は、一方向に沿って、ソース領域１１２、チャネル領域１１０ａ、およびドリフト領域１０７の垂直部分１０７ａが連結された構造を含むことができる。
一部の実施形態において、ドリフト領域１０７は、ゲート電極層１２０の両側上の半導体層１０５に形成されることができる。例えば、ドリフト領域１０７は、ゲート電極層１２０の両側の半導体層１０５に垂直に伸びた垂直部分１０７ａを含むことができる。チャネル領域１１０ａは、ドリフト領域１０７の垂直部分１０７ａとソース領域１１２との間のゲート電極層１２０の両側の半導体層１０５に形成されることができる。
このようなチャネル領域１１０ａは、ゲート電極層１２０の側壁に沿って形成されるという点で、側面チャネル（ｌａｔｅｒａｌ ｃｈａｎｎｅｌ）と称されることができる。
ウェル領域１１０は、ゲート電極層１２０の一端においてゲート電極層１２０の底面を囲むように、ゲート電極層１２０より深く形成されることができる。さらに、ウェル領域１１０は、ゲート電極層１２０の両端においてゲート電極層１２０の底面を囲むように、ゲート電極層１２０より深く形成されることができる。それにより、ソース領域１１２周囲のゲート電極層１２０の両端部は、ウェル領域１１０により囲まれていてもよい。
このようなウェル１１０構造は、トレンチ１１６の底面に、すなわち、ゲート電極層１２０の下端に電界が集中するという問題をさらに緩和させることができる。よって、パワー半導体素子１００−６によると、付加的なディープウェル（ｄｅｅｐ ｗｅｌｌ）を形成する必要がなく、ウェル領域１１０をゲート電極層１２０より深く形成することで、トレンチ１１６の底面に電界が集中するという問題を緩和させることができる。従来の垂直チャネル構造では、ディープウェルとトレンチとの間の間隔が狭くなるとジャンクション抵抗および閾値電圧が高くなるという問題があったが、この実施形態のパワー半導体素子１００−６では、このことが解決可能である。
一部の実施形態において、ゲート絶縁層１１８およびゲート電極層１２０は、トレンチ１１６の内部に形成されるだけでなく、トレンチ１１６の外部にさらに伸びるように形成されることもできる。
一部の実施形態において、トレンチ１１６は、半導体層１０５内に１つまたは複数提供されることができる。トレンチ１１６の数は適切に選択されてもよく、よってこの実施形態の範囲を制限しない。
例えば、複数のトレンチ１１６は、一方向に沿って半導体層１０５に並んで形成されることができる。トレンチ１１６は、一方向に伸び、一方向に垂直な方向に離隔して並んで配置されることができる。
この場合、複数のゲート電極層１２０は、トレンチ１１６の内部を充填するように、ゲート絶縁層１１８上に形成されることができる。それにより、ゲート電極層１２０は、トレンチタイプで半導体層１０５内に形成され、トレンチ１１６と同様に一方向に並んで伸びるように配置されることができる。
さらに、ウェル領域１１０およびソース領域１１２は、ゲート電極層１２０を横切ってそれぞれ伸びることができる。ドリフト領域１０７の垂直部分１０７ａは、ゲート電極層１２０間の半導体層１０５に配置されることができる。チャネル領域１１０ａは、ゲート電極層１２０の一側または両側に、ソース領域１１２とドリフト領域１０７の垂直部分１０７ａとの間の半導体層１０５に形成されることができる。
一部の実施形態において、ウェル領域１１０は、ドリフト領域１０７の垂直部分１０７ａに接し、ゲート電極層１２０の両端においてゲート電極層１２０の底面を囲むように、ゲート電極層１２０より深く半導体層１０５に形成されることができる。
層間絶縁層１３０は、ゲート電極層１２０上に形成されることができる。例えば、層間絶縁層１３０は、適宜な絶縁物、例えば、酸化層、窒化層、またはこれらの積層構造を含むことができる。
ソース電極層１４０は、層間絶縁層１３０上に形成され、ソース領域１１２に連結されることができる。例えば、ソース電極層１４０は、適宜な導電物、金属などから形成されることができる。
前述したパワー半導体素子１００−６において、第１導電型および第２導電型は、互いに反対の導電型を有するが、ｎ型およびｐ型のうちそれぞれ何れか１つであってもよい。例えば、第１導電型がｎ型であれば、第２導電型がｐ型であり、その反対であってもよい。
より具体的に、パワー半導体素子１００−６がＮ型モスフェットである場合、ドリフト領域１０７はＮ−領域であり、ソース領域１１２およびドレイン領域１０２はＮ＋領域であり、ウェル領域１１０およびチャネル領域１１０ａはＰ−領域であってもよい。
パワー半導体素子１００−６の動作時、電流は、ドレイン領域１０２からドリフト領域１０７の垂直部分１０７ａに沿って概して垂直方向に流れ、次いで、チャネル領域１１０ａを通してゲート電極層１２０の側面に沿ってソース領域１１２に流れることができる。
前述したパワー半導体素子１００−６において、ゲート電極層１２０はストライプタイプまたはラインタイプで並列的に稠密に配置されることができ、チャネル領域１１０ａはゲート電極層１２０の側面に配置されることができるため、チャネル密度が高くなることができる。
また、パワー半導体素子１００−６において、ゲート絶縁層１１８の厚さをトレンチ１１６の底において厚くし、ゲート電極層１２０の底面がウェル領域１１０により囲まれているため、トレンチ１１６の角部に電界が集中して降伏（ｂｒｅａｋ ｄｏｗｎ）が起こる現象を緩和することができる。よって、パワー半導体素子１００−６の耐圧特性が向上して動作信頼性が向上することができる。
図６５は、本発明の他の実施形態に係るパワー半導体素子１００ａ−６を示す断面図である。この実施形態に係るパワー半導体素子１００ａ−６は、図６２〜図６４のパワー半導体素子１００−６を用いるかまたは一部変更したものであり、よって、重複した説明は省略される。
図６５を参照すると、パワー半導体素子１００ａ−６において、チャネル領域１０７ｂは、ドリフト領域１０７とソース領域１１２との間の半導体層１０５に形成されることができる。例えば、チャネル領域１０７ｂは、第１導電型を有することができ、パワー半導体素子１００−６の動作時、その内部に蓄積チャネル（ａｃｃｕｍｕｌａｔｉｏｎ ｃｈａｎｎｅｌ）が形成されることができる。
例えば、チャネル領域１０７ｂは、ソース領域１１２とドリフト領域１０７の垂直部分１０７ａとの間の半導体層１０５に形成されることができる。チャネル領域１０７ｂは、ソース領域１１２およびドリフト領域１０７と同じドープタイプを有することができる。
この場合、ソース領域１１２、チャネル領域１０７ｂ、およびドリフト領域１０７は、通常（ｎｏｒｍａｌｌｙ）電気的に連結可能な構造である。しかし、炭化シリコンの半導体層１０５の構造において、炭素クラスタがゲート絶縁層１１８に形成されるにつれて発生した負電荷（ｎｅｇａｔｉｖｅ ｃｈａｒｇｅ）の影響で、チャネル領域１０７ｂのバンドが上方に曲がってポテンシャル障壁が形成される。それにより、ゲート電極層１２０に動作電圧が印加されてこそ、チャネル領域１０７ｂに電荷または電流の流れを許容する蓄積チャネルが形成されることができる。
したがって、チャネル領域１０７ｂに蓄積チャネルを形成するためにゲート電極層１２０に印加されなければならない閾値電圧は、図６２〜図６４のチャネル領域１１０ａに反転チャネルを形成するためにゲート電極層１２０に印加されなければならない閾値電圧より大幅に低くてもよい。
一部の実施形態において、チャネル領域１０７ｂは、ドリフト領域１０７の一部であってもよい。より具体的に見ると、チャネル領域１０７ｂは、ドリフト領域１０７の垂直部分１０７ａの一部であってもよい。例えば、チャネル領域１０７ｂは、ドリフト領域１０７と一体に形成されることができる。この場合、ドリフト領域１０７は、チャネル領域１０７ｂを介してソース領域１１２に連結されることができる。すなわち、チャネル領域１０７ｂ部分において、ドリフト領域１０７およびソース領域１１２は、互いに接することができる。
チャネル領域１０７ｂの第１導電型の不純物のドープ濃度は、ドリフト領域１０７の他の部分と同じであるか、または閾値電圧の調節のために異なってもよい。
この実施形態の変形例において、ウェル領域１１０は、ソース領域１１２の一部分よりドリフト領域１０７の垂直部分１０７ａの方向に突出して形成され、チャネル領域１０７ｂは、ウェル領域１１０の突出した部分上の半導体層１０５に形成されることもできる。
さらに、ウェル領域１１０は、突出した部分の端部にゲート電極層１２０の方向に伸びたタップ部分をさらに含むことができる。チャネル領域１０７ｂは、ウェル領域１１０の突出した部分およびタップ部分上に屈折形状に形成されることができる。
付加的に、ドリフト領域１０７の垂直部分１０７ａは、ソース領域１１２の下部とウェル領域１１０との間にさらに伸びることができる。この場合、チャネル領域１０７ｂは、ソース領域１１２の下部とウェル領域１１０との間にさらに伸びて形成されることができる。
このような構造は、チャネル領域１０７ｂがゲート電極層１２０とウェル領域１１０との間にさらに限定されるようにすることができる。
パワー半導体素子１００ａ−６によると、図６２〜図６４のパワー半導体素子１００−６の長所に加え、閾値電圧を下げるという効果をさらに期待することができる。
図６６は、本発明の他の実施形態に係るパワー半導体素子１００ｂ−６を示す概略的な斜視図であり、図６７は、図６６のＶＩ−ＶＩ線に沿って切り取ったパワー半導体素子１００ｂ−６を示す平面図であり、図６８は、図６７のＶＩＩ−ＶＩＩ線に沿って切り取ったパワー半導体素子１００ｂ−６を示す断面図であり、図６９は、図６７のＶＩＩＩ−ＶＩＩＩ線に沿って切り取ったパワー半導体素子１００ｂ−６を示す断面図である。
この実施形態に係るパワー半導体素子１００ｂ−６は、図６２〜図６４のパワー半導体素子１００−６を用いるかまたは一部変更したものであり、よって、重複した説明は省略される。
図６６〜図６９を参照すると、パワー半導体素子１００ｂ−６において、ソース領域１１２は、ゲート電極層１２０の少なくとも一端の外側にソースコンタクト領域１１２ａを含むことができる。例えば、ソースコンタクト領域１１２ａは、ソース領域１１２の一部として、ソース電極層１４０が連結される部分を指すことができる。
ウェルコンタクト領域１１４は、ソースコンタクト領域１１２ａ内に形成されることができる。例えば、ウェルコンタクト領域１１４は、ウェル領域１１０からソース領域１１２を貫通して伸び、第２導電型を有することができる。ウェルコンタクト領域１１４は、ソースコンタクト領域１１２ａ内に１つまたは複数形成されることができる。
例えば、ウェルコンタクト領域１１４は、ソース電極層１４０と連結時、接触抵抗を下げるために、ウェル領域１１０より第２導電型の不純物がさらに高濃度でドープされることができる。ソース電極層１４０は、ソースコンタクト領域１１２ａおよびウェルコンタクト領域１１４に共通に連結されることができる。
図６６〜図６９には、ソースコンタクト領域１１２ａおよびウェルコンタクト領域１１４がドリフト領域１０７の垂直部分１０７ａを基準に一側のソース領域１１２に形成されたものと示されたが、ソースコンタクト領域１１２ａおよびウェルコンタクト領域１１４は、ソース領域１１２およびウェル領域１１０が複数に分離された場合、そのそれぞれに形成されてもよい。
一部の実施形態において、複数のトレンチ１１６は、一方向に沿って一列に離隔配置されることもできる。それにより、ゲート電極層１２０も、トレンチ１１６に沿って、一方向に沿って一列に離隔配置されることができる。この場合、ウェル領域１１０、ソース領域１１２、ソースコンタクト領域１１２ａ、およびウェルコンタクト領域１１４は、一方向に沿って一列に離隔配置されたトレンチ１１６間の半導体層１０５にそれぞれ形成されることもできる。
例えば、パワー半導体素子１００ｂ−６は、図６２〜図６４のパワー半導体素子１００−６の構造が一方向に沿って複数配置され、その間にウェル領域１１０、ソース領域１１２、ソースコンタクト領域１１２ａ、およびウェルコンタクト領域１１４が配置されて形成されることもできる。
例えば、パワー半導体素子１００−６がＮ型モスフェットである場合、ソースコンタクト領域１１２ａはＮ＋領域であり、ウェルコンタクト領域１１４はＰ＋領域であってもよい。
パワー半導体素子１００ｂ−６によると、ソースコンタクト領域１１２ａおよびウェルコンタクト領域１１４をゲート電極層１２０間に配置せずその外側に配置することで、ゲート電極層１２０を非常に稠密に配置することができる。それにより、パワー半導体素子１００ａ−６のチャネル密度が著しく高くなることができる。
図７０および図７１は、本発明のまた他の実施形態に係るパワー半導体素子１００ｃ−６、１００ｄ−６を示す断面図である。図７０を参照すると、パワー半導体素子１００ｃ−６は、ソース領域１１２のソースコンタクト領域１１２ａ内に、ソース領域１１２を貫通し、ウェル領域１１０内に窪むように形成された少なくとも１つの溝１３８を含むことができる。溝１３８の少なくとも底面には、ウェル領域１１０と接触するようにウェルコンタクト領域１１４ａが形成されることができる。
ソース電極層１４０ａは、溝１３８を充填するように形成され、ウェルコンタクト領域１１４ａ、ウェル領域１１０、および／またはソース領域１１２と連結されることができる。このような構造は、ソース電極層１４０ａとウェル領域１１０、およびソース電極層１４０ａとソース領域１１２間の接触面積を広くして、これらの間のコンタクト抵抗を減らすのに役立つことができる。
一部の実施形態において、ウェルコンタクト領域１１４ａは、溝１３８により露出したウェル領域１１０の表面上に全体的に形成されることもできる。よって、ウェルコンタクト領域１１４ａは、溝１３８の底面および側壁から露出したウェル領域１１０上に形成されることができる。このようなウェルコンタクト領域１１４ａの構造は、ソース電極層１４０ａおよびウェル領域１１０のコンタクト抵抗をさらに減らす役割をすることができる。
図７１を参照すると、パワー半導体素子１００ｄ−６は、図６６〜図６９の電力半導体１００ｂ−６のチャネル領域１１０ａの代わりに、蓄積チャネルを形成するチャネル領域１０７ｂを含むことができる。このようなチャネル領域１０７ｂを含むパワー半導体素子１００ｄ−６の構造は、図６５の説明を参照することができる。
したがって、パワー半導体素子１００ｄ−６は、図６５のパワー半導体素子１００ａ−６が複数連結され、その間にウェル領域１１０、ソース領域１１２、ソースコンタクト領域１１２ａ、およびウェルコンタクト領域１１４が配置された構造に対応することができる。
図７２〜図７４は、本発明の一実施形態に係るパワー半導体素子１００−６の製造方法を示す概略的な斜視図である。図７２を参照すると、炭化シリコン（ＳｉＣ）の半導体層１０５に第１導電型を有するドリフト領域１０７を形成することができる。例えば、ドリフト領域１０７は、第１導電型を有するドレイン領域１０２上に形成されることができる。一部の実施形態において、ドレイン領域１０２は、第１導電型の基板として提供され、ドリフト領域１０７は、このような基板上に１つまたはそれ以上のエピタキシャル層で形成されることができる。
次いで、半導体層１０５に、ドリフト領域１０７に接するように、第２導電型を有するウェル領域１１０を形成することができる。例えば、ウェル領域１１０を形成するステップは、半導体層１０５に第２導電型の不純物を注入して行うことができる。
例えば、ウェル領域１１０は、ドリフト領域１０７がウェル領域１１により少なくとも一部分が囲まれた垂直部分１０７ａを含むように、半導体層１０５に形成されることができる。より具体的に見ると、ウェル領域１１０は、ドリフト領域１０７にドリフト領域１０７と反対の不純物をドープして形成することができる。
次いで、ウェル領域１１０内に第１導電型を有するソース領域１１２を形成することができる。例えば、ソース領域１１２を形成するステップは、ウェル領域１１０内に第１導電型の不純物を注入して行うことができる。
ソース領域１１２の形成と共に、ソース領域１１２とドリフト領域１０７との間の半導体層１０５に、一方向に沿って反転チャネルが形成されるチャネル領域１１０ａを形成することができる。チャネル領域１１０ａは、ソース領域１１２とドリフト領域１０７の垂直部分１０７ａとの間に形成されることができる。例えば、チャネル領域１１０ａは、ウェル領域１１０の一部であってもよく、半導体層１０５に第２導電型の不純物を注入して形成することができる。
前述した製造方法において、不純物の注入または不純物のドープは、半導体層１０５に不純物をイオン注入するか、またはエピタキシャル層の形成時に不純物が混入するように行うことができる。但し、選択的な領域における不純物の注入は、マスクパターンを用いたイオン注入方法を用いることができる。選択的に、イオン注入後、不純物を活性化させたり拡散させたりするための熱処理ステップが続くことができる。
図７３を参照すると、半導体層１０５の表面から半導体層１０５の内部に所定の深さだけ窪むように、少なくとも１つのトレンチ１１６を形成することができる。
例えば、トレンチ１１６は、一方向にドリフト領域１０７を横切って伸び、ウェル領域１１０より浅く形成されることができる。
さらに、少なくとも１つのトレンチ１１６は、複数のトレンチ１１６を含むことができ、例えば、一方向に並んでトレンチ１１６を半導体層１０５に同時に形成することができる。トレンチ１１６によりチャネル領域１１０ａがさらに限定されることができる。
例えば、トレンチ１１６は、フォトリソグラフィを用いてフォトマスクを形成し、次いで、このようなフォトマスクをエッチング保護膜にして半導体層１０５をエッチングして形成することができる。
図７４を参照すると、トレンチ１１６の底および内壁上にゲート絶縁層１１８を形成することができる。例えば、ゲート絶縁層１１８を形成するステップは、トレンチ１１６の底から第１厚さで第１部分１１８ａを形成するステップと、トレンチ１１６の内壁上に第２厚さで第２部分１１８ｂを形成するステップと、を含むことができる。
例えば、ゲート絶縁層１１８は、半導体層１０５を酸化させて酸化物として形成するか、または半導体層１０５上に酸化物または窒化物のような絶縁物を蒸着して形成することができる。一部の実施形態において、第１部分１１８ａは、絶縁物を蒸着して形成し、第２部分１１８ｂは、半導体層１０５を酸化させるかまたは絶縁物を蒸着して形成することができる。
次いで、トレンチ１１６を埋めるように、ゲート絶縁層１１８上にゲート電極層１２０を形成することができる。例えば、ゲート電極層１２０は、ゲート絶縁層１１８上に導電層を形成した後、それをパターニングして形成することができる。ゲート電極層１２０は、ポリシリコンに不純物をドープして形成するか、または導電性金属または金属シリサイドを含むように形成することができる。
パターニング工程は、フォトリソグラフィ（ｐｈｏｔｏ ｌｉｔｈｏｇｒａｐｈｙ）およびエッチング（ｅｔｃｈｉｎｇ）工程を用いて行うことができる。フォトリソグラフィ工程は、写真工程および現像工程を用いてマスク層としてフォトレジスト（ｐｈｏｔｏ ｒｅｓｉｓｔ）パターンを形成する工程を含み、エッチング工程は、このようなフォトレジストパターンを用いて下部構造物を選択的にエッチングする工程を含むことができる。
それにより、ウェル領域１１０は、ゲート電極層１２０の一端においてゲート電極層１２０の底面を囲むように、ゲート電極層１２０より深く配置され、チャネル領域１１０ａは、ドリフト領域１０７とソース領域１１２との間のゲート電極層１２０の一側または両側の半導体層１０５に形成されることができる。
次いで、ゲート電極層１２０上に層間絶縁層１３０を形成することができる。
次いで、層間絶縁層１３０上にソース電極層１４０を形成することができる。例えば、ソース電極層１４０は、層間絶縁層１３０上に導電層、例えば、金属層を形成した後、それをパターニングして形成することができる。
一方、図６５のパワー半導体素子１００ａ−６は、前述したパワー半導体素子１００−６の製造工程に一部の工程を追加したり変形したりして製造することができる。例えば、チャネル領域１０７ｂは、蓄積チャネルを形成するように、ドリフト領域１０７の一部として形成されることができる。
図６６〜図６９のパワー半導体素子１００ｂ−６は、前述したパワー半導体素子１００−６の製造工程に一部の工程を追加したり変形したりして製造することができる。
例えば、パワー半導体素子１００ｂ−６の製造時、ソース領域１１２を形成するステップは、少なくともゲート電極層１２０の一端の外側にソース電極層１４０と連結されるソースコンタクト領域１１２ａを形成するステップを含むことができる。一部の実施形態において、ソースコンタクト領域１１２ａは、ソース領域１１２の一部であってもよい。
さらに、トレンチ１１６を形成する前に、ソースコンタクト領域１１２ａ内にウェルコンタクト領域１１４を形成することができる。例えば、ウェルコンタクト領域１１４は、ウェル領域１１０の一部に、第２導電型の不純物をウェル領域１１０より高い濃度で注入して形成することができる。
パワー半導体素子１００ｂ−６の製造時、トレンチ１１６は、一方向に一列に離隔配置されることができる。さらに、ウェル領域１１０、チャネル領域１１０ａ、およびソース領域１１２は、トレンチ１１６間の半導体層１０５にそれぞれ形成されることができる。
図７０のパワー半導体素子１００ｃ−６の製造は、ソース領域１１２内に、ソース領域１１２を貫通し、ウェル領域１１０内に窪むように少なくとも１つの溝１３８を形成し、この溝１３８の底面にウェル領域１１０と接触するようにウェルコンタクト領域１１４を形成し、溝１３８を充填してソース領域１１２およびウェルコンタクト領域１１４に連結されるようにソース電極層１４０を形成するステップを付加することができる。
前述した製造方法によると、炭化シリコンの半導体層１０５を用いて、既存のシリコン基板に用いられる工程を用いて、パワー半導体素子１００−６を経済的に製造することができる。
図７５は、本発明の一実施形態に係るパワー半導体素子１００−７を示す概略的な斜視図であり、図７６は、図７５のＩＩ−ＩＩ線に沿って切り取ったパワー半導体素子１００−７を示す平面図であり、図７７は、図７６のＩＩＩ−ＩＩＩ線に沿って切り取ったパワー半導体素子１００−７を示す断面図であり、図７８は、図７６のＩＶ−ＩＶ線に沿って切り取ったパワー半導体素子１００−７を示す断面図である。
図７５〜図７８を参照すると、パワー半導体素子１００−７は、少なくとも、半導体層１０５、ゲート絶縁層１１８、およびゲート電極層１２０を含むことができる。例えば、パワー半導体素子１００−７は、パワーモスフェット（ｐｏｗｅｒ ＭＯＳＦＥＴ）構造を有することができる。
半導体層１０５は、１つまたは複数の半導体物質層を指すことができ、例えば、１つまたは多層のエピタキシャル層（ｅｐｉｔａｘｉａｌ ｌａｙｅｒ）を指すこともできる。さらに、半導体層１０５は、半導体基板上の１つまたは多層のエピタキシャル層を指すこともできる。
例えば、半導体層１０５は、炭化シリコン（ｓｉｌｉｃｏｎ ｃａｒｂｉｄｅ、ＳｉＣ）から構成されることができる。より具体的に、半導体層１０５は、少なくとも１つの炭化シリコンのエピタキシャル層を含むことができる。
炭化シリコン（ＳｉＣ）は、シリコンに比べてバンドギャップが広いため、シリコンに比べて高温においても安定性を維持することができる。さらに、炭化シリコンは、絶縁破壊電界がシリコンに比べて非常に高いため、高電圧においても安定的に動作をすることができる。よって、炭化シリコンを半導体層１０５として用いたパワー半導体素子１００−７は、シリコンを用いた場合に比べて、高い降伏電圧を有しながらも優れた熱放出特性を有し、高温においても安定した動作特性を示すことができる。
より具体的に見ると、半導体層１０５は、ドリフト領域（ｄｒｉｆｔ ｒｅｇｉｏｎ）１０７を含むことができる。ドリフト領域１０７は、第１導電型を有することができ、半導体層１０５の一部に第１導電型の不純物を注入して形成されることができる。例えば、ドリフト領域１０７は、第１導電型の不純物を炭化シリコンのエピタキシャル層にドープして形成されることができる。
ウェル領域（ｗｅｌｌ ｒｅｇｉｏｎ）１１０は、半導体層１０５にドリフト領域１０７の少なくとも一部に接するように形成され、第２導電型を有することができる。例えば、ウェル領域１１０は、ドリフト領域１０７内に第１導電型と反対の第２導電型の不純物をドープして形成されることができる。
例えば、ウェル領域１１０は、ドリフト領域１０７の少なくとも一部分を囲むように形成されることができる。より具体的に見ると、ウェル領域１１０は、ゲート電極層１２０の一側の半導体層１０５に垂直に伸びた垂直部分１０７ａを含むことができる。例えば、ドリフト領域１０７の垂直部分１０７ａは、ウェル領域１１０により少なくとも一部分が囲まれて限定されることができる。パワー半導体素子１００−７の動作時、垂直部分１０７ａは、電荷の垂直移動経路を提供することができる。
図７５には、ウェル領域１１０が２つの領域に離隔するように形成され、その間に垂直部分１０７ａが限定されるものと示されたが、その他にも多様に変形されてもよい。例えば、垂直部分１０７ａは、ウェル領域１１０によりその側面が一回り囲まれた形状であってもよい。
ソース領域（ｓｏｕｒｃｅ ｒｅｇｉｏｎ）１１２は、ウェル領域１１０内に形成され、第１導電型を有することができる。例えば、ソース領域１１２は、ウェル領域１１０に第１導電型の不純物をドープして形成されることができる。ソース領域１１２は、ドリフト領域１０７より第１導電型の不純物がさらに高濃度でドープされて形成されることができる。
チャネル領域１０７ｂは、ドリフト領域１０７とソース領域１１２との間の半導体層１０５に形成されることができる。例えば、第２チャネル領域１０７ｂは、第１導電型を有することができ、パワー半導体素子１００−７の動作時、その内部に蓄積チャネル（ａｃｃｕｍｕｌａｔｉｏｎ ｃｈａｎｎｅｌ）が形成されることができる。
例えば、チャネル領域１０７ｂは、ソース領域１１２とドリフト領域１０７の垂直部分１０７ａとの間の半導体層１０５に形成されることができる。チャネル領域１０７ｂは、ソース領域１１２およびドリフト領域１０７と同じドープタイプを有することができる。
この場合、ソース領域１１２、チャネル領域１０７ｂ、およびドリフト領域１０７は、通常（ｎｏｒｍａｌｌｙ）電気的に連結可能な構造である。しかし、炭化シリコンの半導体層１０５の構造において、炭素クラスタがゲート絶縁層１１８に形成されるにつれて発生した負電荷（ｎｅｇａｔｉｖｅ ｃｈａｒｇｅ）の影響で、チャネル領域１０７ｂのバンドが上方に曲がってポテンシャル障壁が形成される。それにより、ゲート電極層１２０に動作電圧が印加された場合に、チャネル領域１０７ｂに電荷または電流の流れを許容する蓄積チャネルが形成されることができる。
したがって、チャネル領域１０７ｂに蓄積チャネルを形成するためにゲート電極層１２０に印加されなければならない閾値電圧は、通常の反転チャネルを形成するためにゲート電極層１２０に印加されなければならない閾値電圧より大幅に低くてもよい。
一部の実施形態において、チャネル領域１０７ｂは、ドリフト領域１０７の一部であってもよい。より具体的に見ると、チャネル領域１０７ｂは、ドリフト領域１０７の垂直部分１０７ａの一部であってもよい。例えば、チャネル領域１０７ｂは、ドリフト領域１０７と一体に形成されることができる。
この場合、ドリフト領域１０７は、チャネル領域１０７ｂを介してソース領域１１２に連結されることができる。すなわち、チャネル領域１０７ｂ部分において、ドリフト領域１０７およびソース領域１１２は、互いに接することができる。
例えば、チャネル領域１０７ｂの第１導電型の不純物のドープ濃度は、ドリフト領域１０７の他の部分と同じであるか、または閾値電圧の調節のために異なってもよい。
一部の実施形態において、ウェル領域１１０、チャネル領域１０７ｂ、およびソース領域１１２は、ドリフト領域１０７の垂直部分１０７ａを中心に対称的に形成されることができる。ウェル領域１１０、チャネル領域１０７ｂ、およびソース領域１１２は、垂直部分１０７ａの両側の半導体層１０５にそれぞれ形成されることができ、垂直部分１０７ａを中心に対称的に形成された第１部分および第２部分をそれぞれ含むことができる。このようなウェル領域１１０、チャネル領域１０７ｂ、およびソース領域１１２の第１部分および第２部分は、互いに分離されてもよく、互いに連結されてもよい。
付加的に、ドレイン領域１０２は、ドリフト領域１０７の下部の半導体層１０５に形成されることができ、第１導電型を有することができる。例えば、ドレイン領域１０２は、ドリフト領域１０７より高濃度でドープされることができる。
一部の実施形態において、ドレイン領域１０２は、第１導電型を有する炭化シリコンの基板として提供されることもできる。この場合、ドレイン領域１０２は、半導体層１０５の一部として理解されるか、または半導体層１０５とは別個の基板として理解されてもよい。
少なくとも１つのトレンチ１１６は、半導体層１０５の表面から半導体層１０５の内部に所定の深さだけ窪んで形成されることができる。トレンチ１１６は、半導体層１０５内で一方向に伸びることができる。一方向は、トレンチ１１６の深さ方向ではなく長さ方向を指すものであって、図７６において、ＩＩＩ−ＩＩＩ線またはＩＶ−ＩＶ線方向を指すことができる。
ゲート絶縁層１１８は、トレンチ１１６の少なくとも内壁上に形成されることができる。例えば、ゲート絶縁層１１８は、シリコン酸化物、炭化シリコンの酸化物、シリコン窒化物、ハフニウム酸化物、ジルコニウム酸化物、アルミニウム酸化物などの絶縁物を含むか、またはこれらの積層構造を含むことができる。ゲート絶縁層１１８の厚さは、均一であるか、またはトレンチ１１６の底面部分の電界を下げるために、トレンチ１１６の底面上に形成された部分が側壁上に形成された部分より厚くてもよい。
少なくとも１つのゲート電極層１２０は、トレンチ１１６を埋めるように、ゲート絶縁層１１８上に形成されることができる。例えば、ゲート電極層１２０は、適宜な導電物、例えば、ポリシリコン、金属、金属窒化物、金属シリサイドなどを含むか、またはこれらの積層構造を含むことができる。
ドリフト領域１０７は、ゲート電極層１２０の一側上の半導体層１０５に形成されることができる。例えば、ドリフト領域１０７の垂直部分１０７ａは、ゲート電極層１２０の一側の半導体層１０５に垂直に伸びることができる。
一部の実施形態において、ドリフト領域１０７は、ゲート電極層１２０の両側上の半導体層１０５に形成されることができる。例えば、ドリフト領域１０７は、ゲート電極層１２０の両側の半導体層１０５に垂直に伸びた垂直部分１０７ａを含むことができる。
ウェル領域１１０は、ゲート電極層１２０の一端においてゲート電極層１２０の底面を囲むように、ゲート電極層１２０より深く形成されることができる。さらに、ウェル領域１１０は、ゲート電極層１２０の両端においてゲート電極層１２０の底面を囲むように、ゲート電極層１２０より深く形成されることができる。それにより、ソース領域１１２周囲のゲート電極層１２０の両端部は、ウェル領域１１０により囲まれていてもよい。
このような構造は、トレンチ１１６の底面に、すなわち、ゲート電極層１２０の下端に電界が集中するという問題を緩和させることができる。よって、この実施形態に係るパワー半導体素子１００−７によると、付加的なディープウェル（ｄｅｅｐ ｗｅｌｌ）を形成する必要がなく、ウェル領域１１０をゲート電極層１２０より深く形成することで、トレンチ１１６の底面に電界が集中するという問題を緩和させることができる。従来の垂直チャネル構造では、ディープウェルとトレンチとの間の間隔が狭くなるとジャンクション抵抗および閾値電圧が高くなるという問題があったが、この実施形態のパワー半導体素子１００−７では、このことが解決可能である。
チャネル領域１０７ｂは、ドリフト領域１０７の垂直部分１０７ａとソース領域１１２との間のゲート電極層１２０の一側の半導体層１０５に形成されることができる。よって、ゲート電極層１２０の一側の半導体層１０５は、一方向に沿って、ソース領域１１２、チャネル領域１０７ｂ、およびドリフト領域１０７の垂直部分１０７ａが連結された構造を含むことができる。
このようなチャネル領域１０７ｂは、ゲート電極層１２０の側壁に沿って形成されるという点で、側面チャネル（ｌａｔｅｒａｌ ｃｈａｎｎｅｌ）構造と称されることができる。
さらに、チャネル領域１０７ｂは、ドリフト領域１０７の垂直部分１０７ａとソース領域１１２との間のゲート電極層１２０の両側の半導体層１０５に形成されることもできる。このような実施形態において、チャネル領域１０７ｂは、ドリフト領域１０７の垂直部分１０７ａの一部であってもよい。
一部の実施形態において、ゲート絶縁層１１８およびゲート電極層１２０は、トレンチ１１６の内部に形成されるだけでなく、トレンチ１１６の外部にさらに伸びるように形成されることもできる。
一部の実施形態において、トレンチ１１６は、半導体層１０５内に１つまたは複数提供されることができる。トレンチ１１６の数は適切に選択されてもよく、よってこの実施形態の範囲を制限しない。
例えば、複数のトレンチ１１６は、一方向に沿って半導体層１０５に並んで形成されることができる。トレンチ１１６は、一方向に伸び、一方向に垂直な方向に離隔して並んで配置されることができる。
この場合、複数のゲート電極層１２０は、トレンチ１１６の内部を充填するように、ゲート絶縁層１１８上に形成されることができる。それにより、ゲート電極層１２０は、トレンチタイプで半導体層１０５内に形成され、トレンチ１１６と同様に一方向に並んで伸びるように配置されることができる。
また、ゲート絶縁層１１８およびゲート電極層１２０は、トレンチ１１６外でさらに伸び、半導体層１０５上にトレンチ１１６を横切って広く形成されることもできる。
さらに、ウェル領域１１０は、ゲート電極層１２０を横切って伸びることができる。ドリフト領域１０７の垂直部分１０７ａは、ゲート電極層１２０間の半導体層１０５に配置されることができる。チャネル領域１０７ｂは、ゲート電極層１２０の一側または両側に、ソース領域１１２とドリフト領域１０７の垂直部分１０７ａとの間の半導体層１０５に形成されることができる。
一部の実施形態において、ソース領域１１２は、ゲート電極層１２０の端部を囲みつつ、ゲート電極層１２０を横切って連結されることもできる。一部の実施形態において、ウェル領域１１０は、ドリフト領域１０７の垂直部分１０７ａに接し、ゲート電極層１２０の両端においてゲート電極層１２０の底面を囲むように、ゲート電極層１２０より深く半導体層１０５に形成されることができる。
層間絶縁層１３０は、ゲート電極層１２０上に形成されることができる。例えば、層間絶縁層１３０は、適宜な絶縁物、例えば、酸化層、窒化層、またはこれらの積層構造を含むことができる。
ソース電極層１４０は、層間絶縁層１３０上に形成され、ソース領域１１２に連結されることができる。例えば、ソース電極層１４０は、適宜な導電物、金属などから形成されることができる。
前述したパワー半導体素子１００−７において、第１導電型および第２導電型は、互いに反対の導電型を有するが、ｎ型およびｐ型のうちそれぞれ何れか１つであってもよい。例えば、第１導電型がｎ型であれば、第２導電型がｐ型であり、その反対であってもよい。
より具体的に、パワー半導体素子１００−７がＮ型モスフェットである場合、ドリフト領域１０７およびチャネル領域１０７ｂはＮ−領域であり、ソース領域１１２およびドレイン領域１０２はＮ＋領域であり、ウェル領域１１０はＰ−領域であってもよい。
パワー半導体素子１００−７の動作時、電流は、ドレイン領域１０２からドリフト領域１０７の垂直部分１０７ａに沿って概して垂直方向に流れ、次いで、チャネル領域１０７ｂを通してゲート電極層１２０の側面に沿ってソース領域１１２に流れることができる。
前述したパワー半導体素子１００−７において、ゲート電極層１２０はストライプタイプで並列的に稠密に配置されることができ、チャネル領域１１０ａはゲート電極層１２０の側面に配置されることができるため、チャネル密度が高くなることができる。
また、パワー半導体素子１００−７において、ゲート電極層１２０の底面がウェル領域１１０により囲まれているため、トレンチ１１６の角部に電界が集中して降伏（ｂｒｅａｋ ｄｏｗｎ）が起こる現象を緩和することができる。よって、パワー半導体素子１００−７の耐圧特性が向上して動作信頼性が向上することができる。
図７９は、本発明の他の実施形態に係るパワー半導体素子１００ａ−７を示す概略的な斜視図であり、図８０は、図７９のＶＩ−ＶＩ線に沿って切り取ったパワー半導体素子１００ａ−７を示す平面図であり、図８１は、図８０のＶＩＩ−ＶＩＩ線に沿って切り取ったパワー半導体素子１００ａ−７を示す断面図であり、図８２は、図８０のＶＩＩＩ−ＶＩＩＩ線に沿って切り取ったパワー半導体素子１００ａ−７を示す断面図である。
この実施形態に係るパワー半導体素子１００ａ−７は、図７５〜図７８のパワー半導体素子１００−７を用いるかまたは一部変更したものであり、よって、重複した説明は省略される。
図７９〜図８２を参照すると、ソース領域１１２は、ゲート電極層１２０の少なくとも一端の外側にソース電極層１４０と連結されるソースコンタクト領域１１２ａを含むことができる。例えば、ソースコンタクト領域１１２ａは、ソース領域１１２の一部として、ソース電極層１４０が連結される部分を指すことができる。
ウェルコンタクト領域１１４は、ソースコンタクト領域１１２ａ内に形成されることができる。例えば、ウェルコンタクト領域１１４は、ウェル領域１１０からソース領域１１２を貫通して伸び、第２導電型を有することができる。ウェルコンタクト領域１１４は、ソースコンタクト領域１１２ａ内に１つまたは複数形成されることができる。
例えば、ウェルコンタクト領域１１４は、ソース電極層１４０と連結されることができ、ソース電極層１４０と連結時、接触抵抗を下げるために、ウェル領域１１０より第２導電型の不純物がさらに高濃度でドープされることができる。
図７９〜図８２には、ソースコンタクト領域１１２ａおよびウェルコンタクト領域１１４がドリフト領域１０７の垂直部分１０７ａを基準に一側のソース領域１１２に形成されたものと示されたが、ソースコンタクト領域１１２ａおよびウェルコンタクト領域１１４は、ドリフト領域１０７の垂直部分１０７ａを基準に両側にそれぞれ形成されるか、またはソース領域１１２およびウェル領域１１０が複数に分離された場合、そのそれぞれに形成されてもよい。
一部の実施形態において、複数のトレンチ１１６は、一方向に沿って一列に離隔配置されることもできる。それにより、ゲート電極層１２０も、トレンチ１１６に沿って、一方向に沿って一列に離隔配置されることができる。この場合、ウェル領域１１０およびソース領域１１２は、一方向に沿って一列に離隔配置されたトレンチ１１６間の半導体層１０５にそれぞれ形成されることができる。
例えば、図７５〜図７７のパワー半導体素子１００−７の構造が一方向に沿って複数配置され、その間にウェル領域１１０、ソース領域１１２、ソースコンタクト領域１１２ａ、およびウェルコンタクト領域１１４が形成されることができる。
例えば、パワー半導体素子１００ａ−７がＮ型モスフェットである場合、ソースコンタクト領域１１２ａはＮ＋領域であり、ウェルコンタクト領域１１４はＰ＋領域であってもよい。
この実施形態に係るパワー半導体素子１００ａ−７によると、ソースコンタクト領域１１２ａおよびウェルコンタクト領域１１４をゲート電極層１２０間に配置せずその外側に配置することで、ゲート電極層１２０を非常に稠密に配置することができる。それにより、パワー半導体素子１００ａ−７のチャネル密度が著しく高くなることができる。
さらに、パワー半導体素子１１０ａ−７によると、蓄積チャネルを形成するチャネル領域１０７ｂを用いて閾値電圧を下げることができ、また、トレンチ１１６の角部に電界が集中して降伏（ｂｒｅａｋ ｄｏｗｎ）が起こる現象を緩和して、パワー半導体素子１００ａ−７の耐圧特性が向上して動作信頼性が向上することができる。
図８３〜図８６は、本発明のまた他の実施形態に係るパワー半導体素子１００ｂ−７、１００ｃ−７、１００ｄ−７、１００ｅ−７を示す断面図である。パワー半導体素子１００ｂ−７、１００ｃ−７、１００ｄ−７、１００ｅ−７は、図７５〜図８２のパワー半導体素子１００、１００ａ−７における一部の構成を変形したものであり、よって、これらの実施形態において重複した説明は省略される。
図８３を参照すると、パワー半導体素子１００ｂ−７において、ウェル領域１１０は、ソース領域１１２の一部分よりドリフト領域１０７の垂直部分１０７ａの方向に突出することができる。
チャネル領域１０７ｂ１は、ウェル領域１１０の突出した部分上の半導体層１０５に形成されることができる。例えば、ドリフト領域１０７の垂直部分１０７ａが、ウェル領域１１０が突出してできたウェル領域１１０とゲート電極層１２０との間の溝部分にさらに伸びることができ、チャネル領域１０７ｂ１は、この垂直部分１０７ａに形成されることができる。このような構造は、チャネル領域１０７ｂ１がゲート電極層１２０とウェル領域１１０との間に限定されるようにすることができる。
図８４を参照すると、パワー半導体素子１００ｃ−７において、ウェル領域１１０は、ソース領域１１２の一部分よりドリフト領域１０７の垂直部分１０７ａの方向に突出し、さらに、その端部にゲート電極層１２０の方向に伸びたタップ部分を含むことができる。例えば、ウェル領域１１０は、ソース領域１１２よりドリフト領域１０７の垂直部分１０７ａの方向に突出し、その端部にタップ部分を含むことができる。
チャネル領域１０７ｂ２は、ウェル領域１１０の突出した部分上の半導体層１０５に形成されることができる。例えば、チャネル領域１０７ｂ２は、ウェル領域１１０の突出した部分およびタップ部分上に屈折形状に形成されることができる。このような構造は、チャネル領域１０７ｂ２がゲート電極層１２０とウェル領域１１０との間にさらに限定されるようにすることができる。
図８５を参照すると、パワー半導体素子１００ｄ−７において、ウェル領域１１０は、ソース領域１１２の一部分よりドリフト領域１０７の垂直部分１０７ａの方向に突出し、さらにその端部にゲート電極層１２０の方向に伸びたタップ部分を含むことができる。例えば、ウェル領域１１０は、ソース領域１１２よりドリフト領域１０７の垂直部分１０７ａの方向に突出し、その端部にタップ部分を含むことができる。さらに、ドリフト領域１０７の垂直部分１０７ａは、ソース領域１１２の下部とウェル領域１１０との間にさらに伸びることができる。
チャネル領域１０７ｂ３は、ソース領域１１２の下部とウェル領域１１０との間にさらに伸びて形成されることができる。例えば、チャネル領域１０７ｂ３は、ウェル領域１１０のタップ部分上からソース領域１１２の下部に屈折形状に形成されることができる。このような構造は、チャネル領域１０７ｂ３とソース領域１１２との間の接触面積を広くすることができる。
図８６を参照すると、パワー半導体素子１００ｅ−７は、ソース領域１１２のソースコンタクト領域１１２ａ内に、ソース領域１１２を貫通し、ウェル領域１１０内に窪むように形成された少なくとも１つの溝１３８を含むことができる。溝１３８の少なくとも底面には、ウェル領域１１０と接触するようにウェルコンタクト領域１１４ａが形成されることができる。
ソース電極層１４０ａは、溝１３８を充填するように形成され、ウェルコンタクト領域１１４ａ、ウェル領域１１０、および／またはソース領域１１２と連結されることができる。このような構造は、ソース電極層１４０ａとウェル領域１１０およびソース領域１１２との接触面積を広くして、これらの間のコンタクト抵抗を減らすのに役立つことができる。
一部の実施形態において、ウェルコンタクト領域１１４ａは、溝１３８により露出したウェル領域１１０の表面上に全体的に形成されることもできる。よって、ウェルコンタクト領域１１４ａは、溝１３８の底面および側壁から露出したウェル領域１１０上に形成されることができる。このようなウェルコンタクト領域１１４ａの構造は、ソース電極層１４０ａおよびウェル領域１１０のコンタクト抵抗をさらに減らす役割をすることができる。
図８７〜図８９は、本発明の一実施形態に係るパワー半導体素子１００−７の製造方法を示す概略的な斜視図である。図８７を参照すると、炭化シリコン（ＳｉＣ）の半導体層１０５に第１導電型を有するドリフト領域１０７を形成することができる。例えば、ドリフト領域１０７は、第１導電型を有するドレイン領域１０２上に形成されることができる。一部の実施形態において、ドレイン領域１０２は、第１導電型の基板として提供され、ドリフト領域１０７は、このような基板上に１つまたはそれ以上のエピタキシャル層で形成されることができる。
次いで、半導体層１０５に、ドリフト領域１０７の少なくとも一部に接するように、第２導電型を有するウェル領域１１０を形成することができる。例えば、ウェル領域１１０を形成するステップは、半導体層１０５に第２導電型の不純物を注入して行うことができる。
例えば、ウェル領域１１０は、ドリフト領域１０７がウェル領域１１により少なくとも一部分が囲まれた垂直部分１０７ａを含むように、半導体層１０５に形成されることができる。より具体的に見ると、ウェル領域１１０は、ドリフト領域１０７にドリフト領域１０７と反対の不純物をドープして形成することができる。
次いで、ウェル領域１１０内に第１導電型を有するソース領域１１２を形成することができる。例えば、ソース領域１１２を形成するステップは、ウェル領域１１０内に第１導電型の不純物を注入して行うことができる。
ソース領域１１２の形成と共に、ソース領域１１２とドリフト領域１０７との間の半導体層１０５に、一方向に沿って蓄積チャネルが形成され、第２導電型を有する少なくとも１つのチャネル領域１０７ｂを形成することができる。例えば、チャネル領域１０７ｂは、ソース領域１１２とドリフト領域１０７の垂直部分１０７ａとの間に形成されることができる。
例えば、チャネル領域１０７ｂがドリフト領域１０７の一部である場合、ソース領域１１２は、チャネル領域１０７ｂを介してドリフト領域１０７に接するように形成されることができる。
前述した製造方法において、不純物の注入または不純物のドープは、半導体層１０５に不純物をイオン注入するか、またはエピタキシャル層の形成時に不純物が混入するように行うことができる。但し、選択的な領域における不純物の注入は、マスクパターンを用いたイオン注入方法を用いることができる。選択的に、イオン注入後、不純物を活性化させたり拡散させたりするための熱処理ステップが続くことができる。
図８８を参照すると、半導体層１０５の表面から半導体層１０５の内部に所定の深さだけ窪むように、少なくとも１つのトレンチ１１６を形成することができる。
例えば、トレンチ１１６は、一方向にドリフト領域１０７を横切って伸び、ウェル領域１１０より浅く形成されることができる。
さらに、複数のトレンチ１１６が一方向に並んで半導体層１０５に形成されることもできる。例えば、トレンチ１１６は、フォトリソグラフィを用いてフォトマスクを形成し、次いで、このようなフォトマスクをエッチング保護膜にして半導体層１０５をエッチングして形成することができる。
図８９を参照すると、トレンチ１１６の少なくとも内壁上にゲート絶縁層１１８を形成することができる。例えば、ゲート絶縁層１１８は、半導体層１０５を酸化させて酸化物として形成するか、または半導体層１０５上に酸化物または窒化物のような絶縁物を蒸着して形成することができる。
次いで、トレンチ１１６を埋めるように、ゲート絶縁層１１８上にゲート電極層１２０を形成することができる。例えば、ゲート電極層１２０は、ゲート絶縁層１１８上に導電層を形成した後、それをパターニングして形成することができる。ゲート電極層１２０は、ポリシリコンに不純物をドープして形成するか、または導電性金属または金属シリサイドを含むように形成することができる。
例えば、ゲート絶縁層１１８およびゲート電極層１２０は、トレンチ１１６外にさらに突出して形成されることができる。さらに、ゲート絶縁層１１８およびゲート電極層１２０は、トレンチ１１６を横切って、半導体層１０５上に広く形成されることができる。
パターニング工程は、フォトリソグラフィ（ｐｈｏｔｏ ｌｉｔｈｏｇｒａｐｈｙ）およびエッチング（ｅｔｃｈｉｎｇ）工程を用いて行うことができる。フォトリソグラフィ工程は、写真工程および現像工程を用いてマスク層としてフォトレジスト（ｐｈｏｔｏ ｒｅｓｉｓｔ）パターンを形成する工程を含み、エッチング工程は、このようなフォトレジストパターンを用いて下部構造物を選択的にエッチングする工程を含むことができる。
それにより、ウェル領域１１０は、ゲート電極層１２０の少なくとも一端においてゲート電極層１２０の底面を囲むように、ゲート電極層１２０より深く配置され、チャネル領域１０７ｂは、ドリフト領域１０７とソース領域１１２との間のゲート電極層１２０の一側または両側の半導体層１０５に形成されることができる。
さらに、ゲート電極層１２０上に層間絶縁層１３０を形成することができる。
次いで、層間絶縁層１３０上にソース電極層１４０を形成することができる。例えば、ソース電極層１４０は、層間絶縁層１３０上に導電層、例えば、金属層を形成した後、それをパターニングして形成することができる。
一方、図７９〜図８２のパワー半導体素子１００ａ−７は、前述したパワー半導体素子１００−７の製造工程に一部の工程を追加したり変形したりして製造することができる。
例えば、パワー半導体素子１００ａ−７の製造時、ソース領域１１２を形成するステップは、少なくともゲート電極層１２０の一端の外側にソース電極層１４０と連結されるソースコンタクト領域１１２ａを形成するステップを含むことができる。一部の実施形態において、ソースコンタクト領域１１２ａは、ソース領域１１２と区分されなくてもよい。
さらに、トレンチ１１６を形成する前に、ソースコンタクト領域１１２ａ内にウェルコンタクト領域１１４を形成することができる。例えば、ウェルコンタクト領域１１４は、ウェル領域１１０の一部に、第２導電型の不純物をウェル領域１１０より高い濃度で注入して形成することができる。
パワー半導体素子１００ａ−７の製造時、トレンチ１１６は、一方向に一列に離隔配置されることができる。さらに、ウェル領域１１０、チャネル領域１０７ｂ、およびソース領域１１２は、トレンチ１１６間の半導体層１０５にそれぞれ形成されることができる。
前述した製造方法によると、炭化シリコンの半導体層１０５を用いて、既存のシリコン基板に用いられる工程を用いて、パワー半導体素子１００−７を経済的に製造することができる。
図９０は、本発明の一実施形態に係るパワー半導体素子１００−８を示す概略的な斜視図であり、図９１は、図９０のＩＩ−ＩＩ線に沿って切り取ったパワー半導体素子１００−８を示す平面図であり、図９２は、図９１のＩＩＩ−ＩＩＩ線に沿って切り取ったパワー半導体素子１００−８を示す断面図である。
図９０〜図９２を参照すると、パワー半導体素子１００−８は、少なくとも、半導体層１０５、ゲート絶縁層１１８、およびゲート電極層１２０を含むことができる。例えば、パワー半導体素子１００−８は、パワーモスフェット（ｐｏｗｅｒ ＭＯＳＦＥＴ）構造を有することができる。
半導体層１０５は、１つまたは複数の半導体物質層を指すことができ、例えば、１つまたは多層のエピタキシャル層（ｅｐｉｔａｘｉａｌ ｌａｙｅｒ）を指すこともできる。さらに、半導体層１０５は、半導体基板上の１つまたは多層のエピタキシャル層を指すこともできる。
例えば、半導体層１０５は、炭化シリコン（ｓｉｌｉｃｏｎ ｃａｒｂｉｄｅ、ＳｉＣ）から構成されることができる。より具体的に、半導体層１０５は、少なくとも１つの炭化シリコンのエピタキシャル層を含むことができる。
炭化シリコン（ＳｉＣ）は、シリコンに比べてバンドギャップが広いため、シリコンに比べて高温においても安定性を維持することができる。さらに、炭化シリコンは、絶縁破壊電界がシリコンに比べて非常に高いため、高電圧においても安定的に動作をすることができる。よって、炭化シリコンを半導体層１０５として用いたパワー半導体素子１００−８は、シリコンを用いた場合に比べて、高い降伏電圧を有しながらも優れた熱放出特性を有し、高温においても安定した動作特性を示すことができる。
より具体的に見ると、半導体層１０５は、ドリフト領域（ｄｒｉｆｔ ｒｅｇｉｏｎ）１０７を含むことができる。ドリフト領域１０７は、第１導電型を有することができ、半導体層１０５の一部に第１導電型の不純物を注入して形成されることができる。例えば、ドリフト領域１０７は、第１導電型の不純物を炭化シリコンのエピタキシャル層にドープして形成されることができる。
ウェル領域（ｗｅｌｌ ｒｅｇｉｏｎ）１１０は、半導体層１０５にドリフト領域１０７に接するように形成され、第２導電型を有することができる。例えば、ウェル領域１１０は、ドリフト領域１０７内に第１導電型と反対の第２導電型の不純物をドープして形成されることができる。より具体的に見ると、ウェル領域１１０は、ドリフト領域１０７上に配置されることができる。
ソース領域（ｓｏｕｒｃｅ ｒｅｇｉｏｎ）１１２は、ウェル領域１１０上にまたはウェル領域１１０内に形成され、第１導電型を有することができる。例えば、ソース領域１１２は、ウェル領域１１０に第１導電型の不純物をドープして形成されることができる。ソース領域１１２は、ドリフト領域１０７より第１導電型の不純物がさらに高濃度でドープされて形成されることができる。
付加的に、ドレイン領域１０２は、ドリフト領域１０７の下部の半導体層１０５に形成されることができ、第１導電型を有することができる。例えば、ドレイン領域１０２は、ドリフト領域１０７より高濃度でドープされることができる。
一部の実施形態において、ドレイン領域１０２は、第１導電型を有する炭化シリコンの基板として提供されることもできる。この場合、ドレイン領域１０２は、半導体層１０５の一部として理解されるか、または半導体層１０５とは別個の基板として理解されてもよい。
少なくとも１つのトレンチ１１６は、半導体層１０５の表面から半導体層１０５の内部に所定の深さだけ窪んで形成されることができる。トレンチ１１６は、半導体層１０５内で一方向に伸びることができる。一方向は、トレンチ１１６の深さ方向ではなく長さ方向を指すものであって、図９１において、ＩＩＩ−ＩＩＩ線方向を指すことができる。
ゲート絶縁層１１８は、トレンチ１１６の少なくとも内壁上に形成されることができる。例えば、ゲート絶縁層１１８は、トレンチ１１６の内部表面およびトレンチ１１６の外側の半導体層１０５上に形成されることができる。ゲート絶縁層１１８の厚さは、均一であるか、またはトレンチ１１６の底面部分の電界を下げるために、トレンチ１１６の底面上に形成された部分が側壁上に形成された部分より厚くてもよい。
例えば、ゲート絶縁層１１８は、シリコン酸化物、炭化シリコンの酸化物、シリコン窒化物、ハフニウム酸化物、ジルコニウム酸化物、アルミニウム酸化物などの絶縁物を含むか、またはこれらの積層構造を含むことができる。
少なくとも１つのゲート電極層１２０は、トレンチ１１６を埋めるように、ゲート絶縁層１１８上に形成されることができる。例えば、ゲート電極層１２０は、適宜な導電物、例えば、ポリシリコン、金属、金属窒化物、金属シリサイドなどを含むか、またはこれらの積層構造を含むことができる。
一部の実施形態において、ドリフト領域１０７は、ゲート電極層１２０の下部の半導体層１０５に形成されることができる。ウェル領域１１０は、ドリフト領域１０７上に少なくともゲート電極層１２０の両側壁および底の角部を囲むように、ゲート電極層１２０より深く半導体層１０５に形成されることができる。
ジャンクション抵抗減少領域１０８は、ゲート電極層１２０の底面下にドリフト領域１０７と連結されるように半導体層１０５に形成されることができる。ジャンクション抵抗減少領域１０８は、第１導電型を有することができ、例えば、半導体層１０５に第１導電型の不純物を注入して形成されることができる。
一部の実施形態において、ウェル領域１１０がゲート電極層１２０の側壁および底面を囲むように形成され、ジャンクション抵抗減少領域１０８は、ゲート電極層１２０の底面とドリフト領域１０７との間に；ウェル領域１１０を貫通するように形成されることもできる。この場合、ジャンクション抵抗減少領域１０８は、ウェル領域１１０に第１導電型の不純物を注入して形成されることができる。
このようなウェル１１０構造は、トレンチ１１６の底面に、すなわち、ゲート電極層１２０の下端の角部に電界が集中するという問題をさらに緩和させることができる。それにより、このような構造は、パワー半導体素子１００−８において、ゲート絶縁層１１８にかかる電界マージンを高めて、パワー半導体素子１００−８の動作信頼性を高めることができる。
チャネル領域１１０ａは、ジャンクション抵抗減少領域１０８とソース領域１１２との間の半導体層１０５に形成されることができる。例えば、チャネル領域１１０ａは、ジャンクション抵抗減少領域１０８とソース領域１１２との間に、ゲート電極層１２０の側壁に沿って半導体層１０５に形成されることができる。例えば、チャネル領域１１０ａは、第２導電型を有し、パワー半導体素子１００−８の動作時、一方向に沿って反転チャネル（ｉｎｖｅｒｓｉｏｎ ｃｈａｎｎｅｌ）が形成されることができる。
チャネル領域１１０ａは、ソース領域１１２およびドリフト領域１０７と反対のドープタイプを有するため、チャネル領域１１０ａは、ソース領域１１２およびドリフト領域１０７とダイオードジャンクション接合を形成することができる。よって、チャネル領域１１０ａは、通常の状況では電荷の移動を許容しないが、ゲート電極層１２０に動作電圧が印加された場合、その内部に反転チャネルが形成され、電荷の移動を許容できるようになる。
一部の実施形態において、チャネル領域１１０ａは、ウェル領域１１０の一部であってもよい。この場合、チャネル領域１１０ａは、ウェル領域１１０と連続して連結されるように、一体に形成されることができる。チャネル領域１１０ａの第２導電型の不純物のドープ濃度は、ウェル領域１１０の他の部分と同じであるか、または閾値電圧の調節のために異なってもよい。
ジャンクション抵抗減少領域１０８の第１導電型の不純物のドープ濃度は、ドリフト領域１０７と同じであるか高くてもよい。一部の実施形態において、ジャンクション抵抗減少領域１０８の第１導電型の不純物のドープ濃度は、ジャンクションの抵抗を減少させるように、ドリフト領域１０７より高くてもよい。この場合、ドリフト領域１０７より低い抵抗のジャンクション抵抗減少領域１０８がチャネル領域と接することで、ジャンクション抵抗を下げることができる。
さらに、ジャンクション抵抗減少領域１０８の第１導電型の不純物のドープ濃度は、ソース領域１１２およびドレイン領域１０２の第１導電型の不純物のドープ濃度と同じであるか低くてもよい。
一部の実施形態において、ゲート絶縁層１１８およびゲート電極層１２０は、トレンチ１１６の内部に形成されるだけでなく、トレンチ１１６の外部にさらに伸びるように形成されることもできる。
一部の実施形態において、トレンチ１１６は、半導体層１０５内に１つまたは複数提供されることができる。トレンチ１１６の数は適切に選択されてもよく、よってこの実施形態の範囲を制限しない。
例えば、複数のトレンチ１１６は、一方向に沿って半導体層１０５に並んで形成されることができる。トレンチ１１６は、一方向に伸び、一方向に垂直な方向に離隔して並んで配置されることができる。
この場合、複数のゲート電極層１２０は、トレンチ１１６の内部を充填するように、ゲート絶縁層１１８上に形成されることができる。それにより、ゲート電極層１２０は、トレンチタイプで半導体層１０５内に形成され、トレンチ１１６と同様に一方向に並んで伸びるように配置されることができる。
層間絶縁層１３０は、ゲート電極層１２０上に形成されることができる。例えば、層間絶縁層１３０は、適宜な絶縁物、例えば、酸化層、窒化層、またはこれらの積層構造を含むことができる。
ソース電極層１４０は、層間絶縁層１３０上に形成され、ソース領域１１２に連結されることができる。例えば、ソース電極層１４０は、適宜な導電物、金属などから形成されることができる。
前述したパワー半導体素子１００−８において、第１導電型および第２導電型は、互いに反対の導電型を有するが、ｎ型およびｐ型のうちそれぞれ何れか１つであってもよい。例えば、第１導電型がｎ型であれば、第２導電型がｐ型であり、その反対であってもよい。
より具体的に、パワー半導体素子１００−８がＮ型モスフェットである場合、ドリフト領域１０７はＮ−領域であり、ジャンクション抵抗減少領域１０８はＮｏ領域であり、ソース領域１１２およびドレイン領域１０２はＮ＋領域であり、ウェル領域１１０およびチャネル領域１１０ａはＰ−領域であってもよい。
パワー半導体素子１００−８の動作時、電流は、ドレイン領域１０２からドリフト領域１０７およびジャンクション抵抗減少領域１０８に垂直方向に流れ、次いで、チャネル領域が形成されたゲート電極層１２０の側壁に沿ってソース領域１１２に流れることができる。
前述したパワー半導体素子１００−８において、トレンチ１１６内のゲート電極層１２０はストライプタイプまたはラインタイプで並列的に稠密に配置されることができ、チャネル領域はゲート電極層１２０の側面に配置されることができるため、チャネル密度が高くなることができる。
図９３は、本発明の他の実施形態に係るパワー半導体素子１００ａ−８を示す断面図である。この実施形態に係るパワー半導体素子１００ａ−８は、図９０〜図９２のパワー半導体素子１００−８を用いるかまたは一部変更したものであり、よって、重複した説明は省略される。
図９３を参照すると、パワー半導体素子１００ａ−８において、ソース領域１１２は、ゲート電極層１２０の伸び方向に沿って連続して連結されるように形成されることができる。例えば、ソース領域１１２は、ゲート電極層１２０の上部領域を囲むように広く形成されることができる。このように、ソース領域１１２が広く形成されると、ドレイン領域１０２からソース領域１１２に電荷の移動経路が広くなることができる。
図９４は、本発明の他の実施形態に係るパワー半導体素子１００ｂ−８を示す概略的な斜視図であり、図９５は、図９４のＶＩ−ＶＩ線に沿って切り取ったパワー半導体素子１００ｂ−８を示す平面図であり、図９６は、図９５のＶＩＩ−ＶＩＩ線に沿って切り取ったパワー半導体素子１００ｂ−８を示す断面図であり、図９７は、図９５のＶＩＩＩ−ＶＩＩＩ線に沿って切り取ったパワー半導体素子１００ｂ−８を示す断面図である。
この実施形態に係るパワー半導体素子１００ｂ−８は、図９０〜図９２のパワー半導体素子１００−８を用いるかまたは一部変更したものであり、よって、重複した説明は省略される。
図９４〜図９７を参照すると、パワー半導体素子１００ｂ−８において、ソース領域１１２は、ゲート電極層１２０の少なくとも一端の外側にソースコンタクト領域１１２ａを含むことができる。例えば、ソースコンタクト領域１１２ａは、ソース領域１１２の一部として、ソース電極層１４０が連結される部分を指すことができる。
ウェルコンタクト領域１１４は、ソースコンタクト領域１１２ａ内に形成されることができる。例えば、ウェルコンタクト領域１１４は、ウェル領域１１０からソース領域１１２を貫通して伸び、第２導電型を有することができる。ウェルコンタクト領域１１４は、ソースコンタクト領域１１２ａ内に１つまたは複数形成されることができる。
例えば、ウェルコンタクト領域１１４は、ソース電極層１４０と連結時、接触抵抗を下げるために、ウェル領域１１０より第２導電型の不純物がさらに高濃度でドープされることができる。ソース電極層１４０は、ソースコンタクト領域１１２ａおよびウェルコンタクト領域１１４に共通に連結されることができる。
一部の実施形態において、複数のトレンチ１１６は、一方向に沿って一列に離隔配置されることもできる。それにより、ゲート電極層１２０も、トレンチ１１６に沿って、一方向に沿って一列に離隔配置されることができる。この場合、ウェル領域１１０、ソース領域１１２、ソースコンタクト領域１１２ａ、およびウェルコンタクト領域１１４は、一方向に沿って一列に離隔配置されたトレンチ１１６間の半導体層１０５にそれぞれ形成されることもできる。
例えば、パワー半導体素子１００ｂ−８は、図９０〜図９２のパワー半導体素子１００−８の構造が一方向に沿って複数配置され、その間にウェル領域１１０、ソース領域１１２、ソースコンタクト領域１１２ａ、およびウェルコンタクト領域１１４が配置されて形成されることもできる。
例えば、パワー半導体素子１００−８がＮ型モスフェットである場合、ソースコンタクト領域１１２ａはＮ＋領域であり、ウェルコンタクト領域１１４はＰ＋領域であってもよい。
パワー半導体素子１００ｂ−８によると、ソースコンタクト領域１１２ａおよびウェルコンタクト領域１１４をゲート電極層１２０間に配置せずその外側に配置することで、ゲート電極層１２０を非常に稠密に配置することができる。それにより、パワー半導体素子１００ａ−８のチャネル密度が著しく高くなることができる。
図９８は、本発明のまた他の実施形態に係るパワー半導体素子１００ｃ−８を示す断面図である。パワー半導体素子１００ｃ−８は、図９４〜図９７のパワー半導体素子１００ｂ−８における一部の構成を変形したものであり、よって、互いに参照できるところ、重複した説明は省略される。
図９８を参照すると、パワー半導体素子１００ｃ−８は、ソース領域１１２のソースコンタクト領域１１２ａ内に、ソース領域１１２を貫通し、ウェル領域１１０内に窪むように形成された少なくとも１つの溝１３８を含むことができる。溝１３８の少なくとも底面には、ウェル領域１１０と接触するようにウェルコンタクト領域１１４ａが形成されることができる。
ソース電極層１４０ａは、溝１３８を充填するように形成され、ウェルコンタクト領域１１４ａ、ウェル領域１１０、および／またはソース領域１１２と連結されることができる。このような構造は、ソース電極層１４０ａとウェル領域１１０、およびソース電極層１４０ａとソース領域１１２間の接触面積を広くして、これらの間のコンタクト抵抗を減らすのに役立つことができる。
一部の実施形態において、ウェルコンタクト領域１１４ａは、溝１３８により露出したウェル領域１１０の表面上に全体的に形成されることもできる。よって、ウェルコンタクト領域１１４ａは、溝１３８の底面および側壁から露出したウェル領域１１０上に形成されることができる。このようなウェルコンタクト領域１１４ａの構造は、ソース電極層１４０ａおよびウェル領域１１０のコンタクト抵抗をさらに減らす役割をすることができる。
図９９は、本発明のまた他の実施形態に係るパワー半導体素子１００ｄ−８を示す斜視図である。パワー半導体素子１００ｄ−８は、図９４のパワー半導体素子１００ｂ−８における一部の構成を変形したものであり、よって、互いに参照できるところ、重複した説明は省略される。
図９９を参照すると、パワー半導体素子１００ｄ−８において、ソース領域１１２は、ゲート電極層１２０の伸び方向に沿って連続して連結されるように形成されることができる。例えば、ソース領域１１２は、ゲート電極層１２０の上部に沿って伸び、さらに、一列に配置されたゲート電極層１２０間を越えて伸びることができる。
ソース領域１１２は、ゲート電極層１２０の上部領域を囲むように広く形成されることができる。このように、ソース領域１１２が広く形成されると、ドレイン領域１０２からソース領域１１２に電荷の移動経路が広くなることができる。
本発明は図面に示された実施形態を参考にして説明されたが、これは例示的なものに過ぎず、当該技術分野における通常の知識を有する者であれば、これより多様な変形および均等な他の実施形態が可能であるということを理解するであろう。よって、本発明の真の技術的保護範囲は、添付された特許請求の範囲の技術的思想により定められなければならない。

Claims (19)

  1. 炭化シリコン（ＳｉＣ）の半導体層と、
    前記半導体層の表面から前記半導体層の内部に所定の深さだけ窪んで形成され、一方向に伸びた少なくとも１つのトレンチと、
    前記少なくとも１つのトレンチの少なくとも内壁上に形成されたゲート絶縁層と、
    前記少なくとも１つのトレンチを埋めるように、前記ゲート絶縁層上に形成された少なくとも１つのゲート電極層と、
    少なくとも前記少なくとも１つのゲート電極層の一側上の前記半導体層に形成され、第１導電型を有するドリフト領域と、
    前記ドリフト領域の少なくとも一部に接し、少なくとも前記少なくとも１つのゲート電極層の一端において前記少なくとも１つのゲート電極層の底面を囲むように、前記少なくとも１つのゲート電極層より深く前記半導体層に形成され、第２導電型を有するウェル領域と、
    前記ウェル領域内に形成され、第１導電型を有するソース領域と、
    前記ドリフト領域と前記ソース領域との間の前記少なくとも１つのゲート電極層の一側の前記半導体層に形成され、前記一方向に沿って反転チャネルが形成される、第２導電型を有する少なくとも１つのチャネル領域と、
    を含む、パワー半導体素子。
  2. 前記ソース領域は、前記少なくとも１つのゲート電極層の一端の外側にソース電極層と連結されるソースコンタクト領域を含む、請求項１に記載のパワー半導体素子。
  3. 前記ソースコンタクト領域内に、前記ウェル領域からソース領域を貫通して伸び、前記ソース電極層と連結され、第２導電型を有するウェルコンタクト領域を含み、
    前記ウェルコンタクト領域は、前記ウェル領域より高濃度でドープされる、請求項２に記載のパワー半導体素子。
  4. 前記ドリフト領域は、前記少なくとも１つのゲート電極層の一側の前記半導体層に垂直に伸びた垂直部分を含み、
    前記少なくとも１つのチャネル領域は、前記ドリフト領域の前記垂直部分と前記ソース領域との間の前記半導体層に形成される、請求項１に記載のパワー半導体素子。
  5. 前記ウェル領域、前記ソース領域、および前記チャネル領域は、前記ドリフト領域の前記垂直部分の両側の前記半導体層にそれぞれ形成される、請求項４に記載のパワー半導体素子。
  6. 前記ドリフト領域は、前記少なくとも１つのゲート電極層の両側の前記半導体層に垂直に伸びた垂直部分を含み、
    前記少なくとも１つのチャネル領域は、前記ドリフト領域の前記垂直部分と前記ソース領域との間の前記半導体層に形成されたチャネル領域を含む、請求項１に記載のパワー半導体素子。
  7. 前記少なくとも１つのチャネル領域は、前記ウェル領域の一部である、請求項１に記載のパワー半導体素子。
  8. 前記少なくとも１つのトレンチは、前記一方向に沿って前記半導体層に並んで形成された、複数のトレンチを含み、
    前記少なくとも１つのゲート電極層は、前記複数のトレンチを埋めて形成された複数のゲート電極層を含み、
    前記ウェル領域および前記ソース領域は、前記複数のゲート電極層を横切ってそれぞれ伸び、
    前記少なくとも１つのチャネル領域は、前記複数のゲート電極層の一側の半導体層に形成された複数のチャネル領域を含む、請求項１に記載のパワー半導体素子。
  9. 前記ソース領域は、前記複数のゲート電極層の一端の外側にソース電極層と連結されるソースコンタクト領域を含む、請求項８に記載のパワー半導体素子。
  10. 前記ドリフト領域は、前記複数のゲート電極層間の前記半導体層に垂直に伸びた垂直部分を含み、
    前記チャネル領域は、前記ドリフト領域の前記垂直部分と前記ソース領域との間の前記半導体層に形成される、請求項８に記載のパワー半導体素子。
  11. 前記少なくとも１つのトレンチは、前記一方向に一列に離隔配置された複数のトレンチを含み、
    前記少なくとも１つのゲート電極層は、前記複数のトレンチを埋めて形成された複数のゲート電極層を含み、
    前記ウェル領域および前記ソース領域は、少なくとも前記複数のトレンチ間の前記半導体層にそれぞれ形成される、請求項１に記載のパワー半導体素子。
  12. 前記ドリフト領域の下部の前記半導体層に第１導電型を有するドレイン領域をさらに含み、
    前記ドレイン領域は、前記ドリフト領域より高濃度でドープされる、請求項１に記載のパワー半導体素子。
  13. 炭化シリコン（ＳｉＣ）の半導体層と、
    前記半導体層の表面から前記半導体層の内部に所定の深さだけ窪んで形成され、一方向に並んで伸びた複数のトレンチと、
    前記複数のトレンチの少なくとも内壁上に形成されたゲート絶縁層と、
    前記複数のトレンチを埋めるように前記ゲート絶縁層上に形成された複数のゲート電極層と、
    前記複数のゲート電極層間の前記半導体層に形成された複数の垂直部分を含み、第１導電型を有するドリフト領域と、
    前記ドリフト領域の前記複数の垂直部分に接し、前記複数のゲート電極層の両端において前記複数のゲート電極層の底面を囲むように、前記複数のゲート電極層より深く前記半導体層に形成され、第２導電型を有するウェル領域と、
    前記ウェル領域内に形成され、第１導電型を有するソース領域と、
    前記ドリフト領域の前記垂直部分と前記ソース領域との間の前記複数のゲート電極層の両側の半導体層に形成され、前記一方向に沿って反転チャネルが形成される、第２導電型を有する複数のチャネル領域と、
    を含む、パワー半導体素子。
  14. 炭化シリコン（ＳｉＣ）の半導体層に第１導電型を有するドリフト領域を形成するステップと、
    前記半導体層に前記ドリフト領域の少なくとも一部に接し、第２導電型を有するウェル領域を形成するステップと、
    前記ウェル領域内に第１導電型を有するソース領域を形成するステップと、
    前記ドリフト領域と前記ソース領域との間の半導体層に、一方向に沿って反転チャネルが形成される、第２導電型を有する少なくとも１つのチャネル領域を形成するステップと、
    前記半導体層の表面から前記半導体層の内部に所定の深さだけ窪んで形成され、前記一方向に前記ドリフト領域を横切って伸び、前記ウェル領域より浅い、少なくとも１つのトレンチを形成するステップと、
    前記少なくとも１つのトレンチの少なくとも内壁上にゲート絶縁層を形成するステップと、
    前記少なくとも１つのトレンチを埋めるように、前記ゲート絶縁層上に少なくとも１つのゲート電極層を形成するステップと、
    を含み、
    前記ウェル領域は、前記少なくとも１つのゲート電極層の一端において前記少なくとも１つのゲート電極層の底面を囲むように、前記少なくとも１つのゲート電極層より深く前記半導体層に形成され、
    前記チャネル領域は、前記ドリフト領域と前記ソース領域との間の前記少なくとも１つのゲート電極層の一側の半導体層に形成される、パワー半導体素子の製造方法。
  15. 前記ソース領域を形成するステップは、
    前記少なくとも１つのゲート電極層の一端の外側にソース電極層と連結されるソースコンタクト領域を形成するステップをさらに含む、請求項１４に記載のパワー半導体素子の製造方法。
  16. 前記ソースコンタクト領域内に、前記ウェル領域からソース領域を貫通して伸び、前記ソース電極層と連結され、第２導電型を有するウェルコンタクト領域を形成するステップをさらに含み、
    前記ウェルコンタクト領域は、前記ウェル領域より高濃度でドープされる、請求項１５に記載のパワー半導体素子の製造方法。
  17. 前記ウェル領域を形成するステップは、前記半導体層に第２導電型の不純物を注入して行い、
    前記ソース領域を形成するステップは、前記ウェル領域内に第１導電型の不純物を注入して行う、請求項１４に記載のパワー半導体素子の製造方法。
  18. 前記ドリフト領域は、第１導電型を有するドレイン領域上に形成され、
    前記ドレイン領域は、前記ドリフト領域より高濃度でドープされる、請求項１４に記載のパワー半導体素子の製造方法。
  19. 前記ドレイン領域は、第１導電型の基板として提供され、
    前記ドリフト領域は、前記基板上にエピタキシャル層で形成される、請求項１８に記載のパワー半導体素子の製造方法。
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