KR102296258B1 - 트렌치 게이트형 탄화규소 모스펫 구조 및 그 제조방법 - Google Patents

트렌치 게이트형 탄화규소 모스펫 구조 및 그 제조방법 Download PDF

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Abstract

본 발명은, 소스전극, 유전체, 오믹층, p형 소스, n형 소스, 게이트절연막, 게이트전극, 드리프트층, 드레인전극을 포함하는 트렌치 게이트형 탄화규소 MOSFET(Metal Oxide Semiconductor Field Effect transistor) 구조 및 그 제조방법에 있어서, 트렌치 바닥에 인가되는 강한 전계를 완화시키기 위해 상기 트렌치의 양측에 배치되어 상기 트렌치의 깊이보다 깊게 형성된 p형 베이스와; 상기 p형 베이스 사이 및 상기 트렌치 바닥에 도통저항을 낮추기 위해 배치된 n형 JFET(junction gate field-effect tarnsistor)층과; 상기 n형 JFET층에 상기 p형 소스보다 얇은 두께로 이루어지는 p형 트렌치바닥접합을 포함하는 것을 기술적 요지로 한다. 이에 의해 트렌치 게이트 바닥의 전계집중으로 인한 게이트 전극 파괴를 막기 위해 트렌치보다 깊은 p형 베이스를 형성하고, 트렌치 바닥에 p형 베이스보다 농도는 높고 접합깊이는 얕으며 p형 베이스로부터 적당한 간격으로 이격되어 있는 p형 트렌치바닥접합으로 구성된 트렌치 게이트 구조를 갖는 효과를 얻을 수 있다.

Description

트렌치 게이트형 탄화규소 모스펫 구조 및 그 제조방법 {Trench gate type silicon carbide MOSFET structure and manufacturing method thereof}
본 발명은 트렌치 게이트형 탄화규소 MOSFET 구조 및 그 제조방법에 관한 것으로, 더욱 상세하게는 트렌치 게이트 바닥의 전계집중으로 인한 게이트 전극 파괴를 막기 위해 트렌치보다 깊은 p형 베이스를 형성하고, 트렌치 바닥에 p형 베이스보다 농도는 높고 접합깊이는 얕으며 p형 베이스로부터 적당한 간격으로 이격되어 있는 p형 트렌치바닥접합으로 구성된 트렌치 게이트형 탄화규소 MOSFET 구조 및 그 제조방법에 관한 것이다.
트렌치 게이트형 MOSFET(Metal Oxide Semiconductor Field Effect transistor, 모스펫)는 트렌지스터(transistor) 동작의 핵심이 되는 전류 흐름의 개폐가 이루어지는 채널이 플래너 구조와 달리 수직으로 존재한다. 따라서 주어진 면적에 더 많은 채널을 형성시킬 수 있어서 전류밀도가 높아지며 온저항은 낮아지는 장점이 있다.
도 1은 종래기술에 따른 트렌치 게이트형 MOSFET의 대표적인 단면을 보여준다. 일반적으로 MOSFET의 3단자인 소스전극(10), 게이트전극(17), 드레인전극(19)으로 이루어진 전극들과, n형 MOSFET에서 전자를 공급하는 n형 소스(14), 반전에 의해 채널이 형성되는 p형 베이스(15), p형 베이스(15)에 의해서 발생하는 2차 항복을 감소시키고 역방향 인가시 보디 다이오드 역할을 하기 위한 p형 소스(13), 항복전압을 유지시키는 드리프트층(18), 게이트절연막(16), 소스전극(10)과 게이트전극(17)을 격리시키는 유전체(11), 그리고 소스전극(10) 및 드레인전극(19)의 저항을 낮추는 오믹층(12, 19)으로 구성된다.
트렌치 게이트형 MOSFET는 상기와 같은 장점이 있지만 도 1에서와 같이 트렌치바닥(16a)이 드레인전극(19)과 가깝고 트렌치모서리(16b)도 직접적으로 드리프트층(18)과 닿아있기 때문에, 강한 전계가 이 곳에서 인가되어 낮은 드레인 전압에서도 게이트절연막(16)이 쉽게 파괴되는 단점이 있다.
도 2는 도 1과 같이 소스전극(30), 유전체(31), 오믹층(32, 39), p형 소스(33), n형 소스(34), p형 베이스(35), 게이트절연막(36), 게이트전극(37), 드리프트층(38), 드레인전극(39)로 이루어지며, 추가로 트렌치 게이트의 아래에 집중되는 전계를 막기 위해 p형 트렌치바닥접합(35a)을 삽입한 구조이다. p형 트렌치접합(35a)은 다소 높은 도핑농도를 가지도록 설계하여 블록킹 모드(block mode)에서 항복전압까지 파괴되지 않게 만든다. 여기서 블록킹 모드는, 게이트 전극에 0V를 인가하여 전류가 흐르지 않는 상태를 의미한다. 또한 트렌치 아래를 더 강력하게 보호하기 위해 p형 트렌치바닥접합(35a)을 소스전극(30)과 단락시키기도 한다. 하지만 도 2의 구조는 p형 반도체들인 p형 베이스(35) 및 p형 트렌치바닥접합(35a) 사이로 전류가 흐르기 때문에 저항이 커지고, 저항을 낮추기 위해서는 삽입된 p형 트렌치바닥접합(35a)의 농도를 낮추거나 깊은 트렌치를 형성해야 한다는 단점이 있다. 또한 깊은 트렌치를 만들면 트렌치 측면이 다시 강한 전계에 노출되어 트렌치 깊이를 최적화해야 하는 단점이 있다.
도 3은 도 1 및 도 2와 마찬가지로 소스전극(50), 유전체(51), 오믹층(52, 59), p형 소스(53), n형 소스(54), p형 베이스(55), 게이트절연막(56), 게이트전극(57), 드리프트층(58), 드레인전극(59)로 이루어진다. 여기서 트렌치 아래에 집중되는 강한 전계를 막기 위해 p형 베이스(55)를 트렌치보다 더 깊이 형성시켜서 블록킹 모드에서 p형 베이스(55)와 n형 반도체들인 n형 JFET층(55a) 및 드리프트층(58) 사이에 공핍층을 발생시키고, 특히 p형 베이스(55) 사이의 n형 JFET층(55a)을 완전히 공핍시켜 트렌치 아래에 집중되는 전계를 완화시킨다. 이때 확실한 전계 완화를 위해서는 p형 베이스(55)는 깊이가 깊어야 한다. 그러나 탄화규소에서는 1㎛ 이상이 되는 접합 깊이를 구현하는 것이 어려워 높은 에너지를 이온주입할 수 있는 고가의 이온주입공정이 필요하다는 단점이 있다.
IEEE Trans. Dev. Mater. Reliability
따라서 본 발명의 목적은, 트렌치 게이트 바닥의 전계집중으로 인한 게이트 전극 파괴를 막기 위해 트렌치보다 깊은 p형 베이스를 형성하고, 트렌치 바닥에 p형 베이스보다 농도는 높고 접합깊이는 얕으며 p형 베이스로부터 적당한 간격으로 이격되어 있는 p형 트렌치바닥접합으로 구성된 트렌치 게이트형 탄화규소 MOSFET 구조 및 그 제조방법을 제공하는 것이다.
상기한 목적은, 소스전극, 유전체, 오믹층, p형 소스, n형 소스, 게이트절연막, 게이트전극, 드리프트층, 드레인전극을 포함하는 트렌치 게이트형 탄화규소 MOSFET(Metal Oxide Semiconductor Field Effect transistor) 구조에 있어서, 트렌치 바닥에 인가되는 강한 전계를 완화시키기 위해 상기 트렌치의 양측에 배치되어 상기 트렌치의 깊이보다 깊게 형성된 p형 베이스와; 상기 p형 베이스 사이 및 상기 트렌치 바닥에 도통저항을 낮추기 위해 배치된 n형 JFET(junction gate field-effect tarnsistor)층과; 상기 n형 JFET층에 상기 p형 소스보다 얇은 두께로 이루어지는 p형 트렌치바닥접합을 포함하는 것을 특징으로 하는 트렌치 게이트형 탄화규소 MOSFET 구조에 의해서 달성된다.
여기서, 상기 p형 소스는 상기 p형 트렌치바닥접합보다 1.1 내지 10배의 두께로 이루어지며, 상기 n형 JFET층의 이온주입 농도는 상기 p형 베이스의 농도보다 높은 것이 바람직하며, 상기 트렌치 게이트형 탄화규소 MOSFET 구조는 IGBT(insulated gate bipolar mode transistor)에도 적용 가능하다.
상기한 목적은 또한, n-JFET층 및 n형 소스층과, 트렌치 형성을 위한 식각 마스크를 형성하는 단계와; 상기 트렌치 형성 및 제1이온주입마스크를 증착하는 단계와; 포토레지스트를 이용하여 식각한 상기 제1이온주입마스크를 이용하여 p형 베이스를 형성하는 단계와; 제2이온주입마스크를 증착하고 포토마스크를 통해 p형 소스가 형성될 부분만 식각을 통해 열고, p형 소스와 p형 트렌치바닥접합을 동시에 형성하는 단계와; 게이트 절연막 및 전극을 형성하는 단계를 포함하며, p형 트렌치바닥접합은 상기 p형 소스보다 얇은 두께로 이루어지는 것을 특징으로 하는 트렌치 게이트형 탄화규소 MOSFET 구조 제조방법에 의해서 달성된다.
상술한 본 발명의 구성에 따르면, 트렌치 게이트 바닥의 전계집중으로 인한 게이트 전극 파괴를 막기 위해 트렌치보다 깊은 p형 베이스를 형성하고, 트렌치 바닥에 p형 베이스보다 농도는 높고 접합깊이는 얕으며 p형 베이스로부터 적당한 간격으로 이격되어 있는 p형 트렌치바닥접합으로 구성된 트렌치 게이트 구조를 갖는 효과를 얻을 수 있다.
도 1 내지 3은 종래기술에 따른 트렌치 게이트형 MOSFET 구조의 단면도이고,
도 4는 본 발명의 실시예에 따른 트렌치 게이트형 MOSFET 구조의 단면도이고,
도 5 및 도 6은 본 발명의 실시예에 따른 트렌치 게이트형 MOSFET 구조 제조방법의 순서도이고,
도 7은 종래기술에 따른 MOSFET 구조와 본 발명의 실시예에 따른 트렌치 게이트형 MOSFET 구조의 전계분포에 대한 전산모사 결과를 비교한 그래프이고,
도 8 및 도 9는 종래기술에 따른 MOSFET 구조와 본 발명의 실시예에 따른 트렌치 게이트형 MOSFET 구조의 도통특성 및 블록킹모드 항복전압에 대한 전산모사 결과를 비교한 그래프이다.
이하 본 발명의 실시예에 따른 트렌치 게이트형 탄화규소 MOSFET 구조 및 그 제조방법을 도면을 통해 상세히 설명한다.
본 발명에 따른 트렌치 게이트형 탄화규소 MOSFET 구조는 도 4에 도시된 바와 같이, 소스전극(100), 유전체(110), 오믹층(120, 190), p형 소스(130), n형 소스(140), p형 베이스(150), 게이트절연막(160), 게이트전극(170), 드리프트층(180), 드레인전극(190), n형 JFET층(175) 및 p형 트렌치바닥접합(155)을 포함한다.
여기서 p형 베이스(150)는 트렌치(trench) 바닥에 인가되는 강한 전계를 완화시키기 위해 트렌치의 양측에 배치되어 트렌치의 깊이보다 깊게 형성되며, n형 JFET(junction gate field-effect tarnsistor)층(175)은 p형 베이스(150) 사이 및 트렌치 바닥에 도통저항을 낮추기 위해 배치된다. 또한 p형 트렌치바닥접합(155)은 상기 n형 JFET층(175)에 상기 p형 소스(130)보다 얇은 두께로 이루어지는 것이 바람직하다.
이러한 본 발명의 트렌치 게이트형 탄화규소 MOSFET 구조는 IGBT(insulated gate bipolar mode transistor)에 적용될 수 있다.
도 5 및 도 6은 본 발명의 MOSFET 구조 제조방법의 순서도이며, 도 5에서 도시된 바와 같이 먼저, n-JFET층(175) 및 n형 소스(140)와, 트렌치 형성을 위한 식각 마스크(300)를 형성한다(S1).
도 5에 도시된 것과 같이 응용분야에 따라 정해지는 항복전압에 맞는 적당한 에피 두께 및 농도를 갖는 드리프트층(180) 및 기판을 준비하고, 드리프트층(180) 및 기판 위에 적당한 두께 및 농도를 갖는 n-JFET층(175, junction gate field-effect tarnsistor)과 0.1 내지 0.2㎛ 정도의 두께를 가지며 도핑 농도는 1×1019cm-3 이상인 n형 소스(140)를 이온주입 또는 에피성장 과정에서 형성한다. 이와 같은 n형 소스(140)의 상부에 트렌치(trench) 식각을 위한 식각 마스크(300)를 배치한다.
여기서 항복전압이 1200V급인 경우, 드리프트층(180)의 농도는 5×1015 내지 1×1016cm-3 정도가 적당하며, 두께는 10 내지 12㎛ 정도가 적당하다. n-JFET층(175)은 전류의 흐름을 확장시켜 저항을 낮추기 위한 농도로 사용되며, 저가의 이온주입 공정을 통해서 구현하기 0.8㎛ 이하가 바람직하다. 또한 농도는 p형 베이스(150)의 농도보다 높은 것이 유리하며, 대략 5×1016 내지 1×1018cm-3 정도가 적당하다. n-JFET층(175)은 p형 베이스(150)보다 얕은 트렌치와 p형 트렌치바닥접합(155) 사이에 전류가 흐르는 층으로서 농도가 높아지면 저항이 낮아지게 되기 때문에 p형 베이스(150)보다 농도가 높은 것이 유리하다. 하지만 농도가 지나치게 높으면 p형 베이스(150)와 p형 트렌치바닥접합(155)의 공핍층이 트렌치 바닥 및 모서리 부분을 쉴딩(shielding)하지 못하기 때문에 게이트 산화막에 강한 전계가 인가되어 낮은 항복전압을 유도할 수 있다.
트렌치 식각을 위한 식각 마스크(300)는 산화막 또는 질화막이 가능하며, S2 단계에서 사용할 마스크 물질과 선택 식각이 가능한 물질로 이루어지는 것이 바람직하다. 예를 들어 S1 단계에서는 질화막 식각 마스크(300)를 사용하는 것이 유리하며, 두께는 트렌치를 형성하기 문제없을 정도로 증착해야 한다. 질화막 식각 마스크(300)와 탄화규소(SiC)의 식각되는 높이비가 1.5 : 1이고, 트렌치 깊이가 0.5㎛라면, 질화막의 두께는 0.85㎛ 이상이면 된다. 이때 질화막이 완전히 제거되기보다는 양단부가 다소 남아있어야 한다.
트렌치 형성 및 제1이온주입마스크(310)를 증착한다(S2).
S2 단계에서는 S1 단계를 통해 형성된 식각 마스크(300)를 이용하여 트렌치를 형성하고, 선택 식각이 가능한 제1이온주입마스크(310)를 증착한다. 예를 들어 이후의 단계에서 p형 베이스(150)를 형성하기 위해서 n형 JFET층(175)과 동일한 두께를 가져야 하므로 1.5 내지 2.5㎛의 산화막을 PECVD(Plasma-enhanced chemical vapor deposition)를 통해 증착한다. 제1이온주입마스크(310)가 형성되면, 제1이온주입마스크(310)의 상부에 제1이온주입마스크(310)를 식각하기 위한 식각 마스크인 포토레지스트(330)를 배치한다.
제1이온주입마스크(310) 식각 및 p형 베이스(150)를 형성한다(S3).
S3 단계에서는 S2 단계를 통해 형성된 포토레지스트(330)를 이용하여 제1이온주입마스크(310)를 식각하고, 식각된 위치에 이온주입(135)을 수행하여 p형 베이스(150)를 형성한다. 탄화규소를 포함하는 MOSFET 구조는 일반적으로 p형 베이스(150)를 형성하기 위해 주로 알루미늄(Al)을 주입하나, 좀 더 깊은 접합형성을 위해 보론(B)을 이온주입(135)할 수도 있다.
p형 소스(130)와 p형 트렌치바닥접합(155)을 형성한다(S4).
S4 단계에서는 S3 단계에서 사용한 제1이온주입마스크(310)를 제거하고 p형 소스(130)를 형성하기 위한 제2이온주입마스크(350)를 증착하고, 포토마스크를 통해 p형 소스(130)가 형성될 부분만 식각을 통해서 연다. 한편 p형 소스(130)를 형성하기 위한 트렌치 상단의 이온주입 마스크는 S1 단계에서 형성되고 S2 단계에서 식각하고 남은 식각 마스크(300)와 제2이온주입마스크(350)의 두께를 합한 것이 된다. 이때 p형 소스(130)가 형성될 부분은 제2이온주입마스크(350)가 없고, p형 트렌치바닥접합(155)이 형성될 부분은 제2이온주입마스크(350)가 존재한다. 따라서 같은 에너지로 이온을 주입할 경우 p형 트렌치바닥접합(115)은 얕은 접합이 형성된다. 즉 한 번의 이온주입(135)으로 깊이가 다른 p형 소스(130)와 p형 트렌치바닥접합(155)이 형성된다. 이때 p형 소스(130)는 p형 트렌치바닥접합(155)보다 두꺼운 두께로 이루어지게 되는데, 만약 p형 트렌치바닥접합(155)이 0.05 내지 0.1㎛일 경우, p형 소스(130)는 0.1 내지 0.5㎛ 정도로 이루어질 수 있다. 즉 형 소스(130)는 p형 트렌치바닥접합(155)보다 1.1 내지 10배의 두께를 가지는 것이 바람직하다.
게이트 절연막 형성(S5)한 후, 전극을 형성한다(S6).
S5 및 S6 단계는 통상적인 트렌치 게이트형 MOSFET 공정과 동일하며, 이 분야에 대한 통상적인 지식을 가진 자라면 쉽게 구현할 수 있다. S5 단계는 게이트 절연막(160)을 형성하고, 게이트인 폴리실리콘 전극을 형성하는 단계이며, S6 단계는 소스전극(100), 드레인전극(190) 및 오믹층(120, 190)을 형성하고, 게이트전극(170)을 형성하는 단계이다.
도 7은 도 3에서 도시된 종래기술에 따른 MOSFET 구조와 본 발명의 실시예에 따른 트렌치 게이트형 MOSFET 구조의 전계분포에 대한 전산모사 결과를 비교한 그래프이다. 1200V에서 종래기술에 의한 MOSFET 구조는 본 발명의 구조보다 대략 2배 가량 전계가 높게 나타나는 것을 알 수 있다.
도 8 및 도 9는 도 3에서 도시된 종래기술에 따른 MOSFET 구조와 본 발명의 실시예에 따른 트렌치 게이트형 MOSFET 구조의 도통특성 및 블록킹모드 항복전압에 대한 전산모사 결과를 비교한 그래프이다. 그래프를 비교해본 결과 도통특성은 서로 유사한 것을 확인할 수 있으나, 항복전압은 종래기술에 따른 MOSFET 구조 대비 43% 향상된 특성을 보이는 것을 확인할 수 있다.
10, 30, 50, 100: 소스전극
12, 19, 32, 39, 52, 59, 120, 190: 오믹층
11, 31, 51, 110: 유전체
13, 33, 53, 130: p형 소스
14, 34, 54, 140: n형 소스
15, 35, 55, 150: p형 베이스
16, 36, 56, 160: 게이트절연막
16a: 트렌치바닥
16b: 트렌치모서리
17, 37, 57, 170: 게이트전극
18, 38, 58, 180: 드리프트층
19, 39, 59, 190: 드레인전극
35a, 155: 트렌치바닥접합
55a, 175: n형 JFET층
135: 이온주입
300: 식각마스크
310: 제1이온주입마스크
330: 포토레지스트
350: 제2이온주입마스크

Claims (6)

  1. 삭제
  2. 삭제
  3. 삭제
  4. 삭제
  5. 트렌치 게이트형 탄화규소 MOSFET 구조 제조방법에 있어서,
    n-JFET층 및 n형 소스와, 트렌치 형성을 위한 식각 마스크를 형성하는 단계와;
    상기 트렌치 형성 및 제1이온주입마스크를 증착하는 단계와;
    포토레지스트를 이용하여 식각한 상기 제1이온주입마스크를 이용하여 p형 베이스를 형성하는 단계와;
    제2이온주입마스크를 증착하고 포토마스크를 통해 p형 소스가 형성될 부분만 식각을 통해 열고, p형 소스와 p형 트렌치바닥접합을 동시에 형성하는 단계와;
    게이트 절연막 및 전극을 형성하는 단계를 포함하며,
    p형 트렌치바닥접합은 상기 p형 소스보다 얇은 두께로 이루어지는 것을 특징으로 하는 트렌치 게이트형 탄화규소 MOSFET 구조 제조방법.
  6. 제 5항에 있어서,
    상기 p형 소스의 두께는 상기 식각 마스크와 상기 제2이온주입마스크의 두께를 합한 것을 특징으로 하는 트렌치 게이트형 탄화규소 MOSFET 구조 제조방법.
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