KR20110049249A - 짧은 채널길이를 갖는 탄화규소 전계효과 트랜지스터 - Google Patents
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Abstract
본 발명은 탄화규소 전계효과 트랜지스터에 관한 것으로서, 불순물의 농도가 5E18 ~ 5E19 범위의 제1도전형 고농도 탄화규소 기판과; 상기 탄화규소 기판의 상면에 형성되는 불순물의 농도가 5E13 ~ 5E16 범위의 제1도전형 저농도 탄화규소 에피박막층과; 상기 제1도전형 저농도 탄화규소 에피박막층의 표면에 패터닝된 실리콘 단결정 에피박막 마스크를 통해 이온주입을 통해 형성되는 깊이 0.6~1.0㎛이고 불순물의 농도가 1E17~5E17 범위의 제2도전형 웰(well) 영역과; 상기 제2도전형 웰 영역 내부에 자기정렬방법으로 제1도전형 소오스 영역을 형성하기 위해 상기 실리콘 단결정 에피박막 마스크를 열산화공정으로 산화시키고, 상기 열산화 공정을 통해 성장된 실리콘 산화막을 마스크로 하여 제2도전형 웰 영역에 제1도전형 이온을 주입하여 형성되는 제1도전형 소오스 영역과; 상기 실리콘 산화막을 건식 또는 습식식각 공정으로 제거하고 제2도전형 웰 영역과 제1도전형 소오스 영역 사이의 탄화규소 에피박막층 위에 형성되는 게이트 산화막과; 상기 게이트 산화막 위에 폴리실리콘 또는 금속을 이용하여 형성되는 게이트 전극과; 상기 게이트 전극과 제1도전형 소오스 영역을 전기적으로 분리시키기 위한 필드(field) 산화막과; 상기 제1도전형 소오스 영역 위에 소오스와 외부전극을 전기적으로 연결시키기 위해 금속증착을 통해 상기 탄화규소 에피박막층의 소오스 영역에 형성되는 소오스 전극 및 상기 탄화규소 기판 후면에 형성하는 드레인 전극;을 포함하여 구성되는 것을 특징으로 하는 짧은 채널길이를 갖는 탄화규소 전계효과 트랜지스터를 기술적 요지로 한 다. 이에 의해 공정 단가가 저렴하고 실리콘 단결정 에피박막이 이온주입방향에 대해 자연적으로 3°또는 8° 오프된 방향을 가지므로 채널링을 방지할 수 있어 원하지 않는 영역의 이온주입을 방지할 수 있으며 채널길이가 짧으며, 산화시간에 따라 채널길이를 자유롭게 조절할 수 있는 우수한 효과가 있다.
탄화규소, 전계효과 트랜지스터, SiC-MOSFET, 자기정렬, self-align,
Description
본 발명은 탄화규소 전계효과 트랜지스터에 관한 것으로서, 탄화규소 에피박막층 표면에 실리콘 단결정 에피박막을 성장시킨 후 웰 영역을 형성할 부분을 식각공정 및 이온주입을 통해 형성 한 후 사용된 실리콘 단결정 에피박막을 열산화시켜 원하는 채널길이를 확보한 후 소오스 영역을 이온주입하여 형성하는 짧은 채널길이를 확보하기 위한 짧은 채널길이를 갖는 탄화규소 전계효과 트랜지스터에 관한 것이다.
탄화규소 전력반도체 장치의 하나인 전계효과 트랜지스터는 게이트에 인가된 전압의 크기에 따라 채널영역의 변화를 통해 드레인 전류를 제어하는 트랜지스터의 일종이다. 특히 탄화규소 전계효과 트랜지스터는 4H 탄화규소가 3.26eV 정도의 넓은 밴드갭 및 4.9W/cm-K의 높은 열전도계수로 인해 고전압 및 고온 소자로 매우 유용한 특성을 가진 소자로 알려지고 있다. 또한 동일한 면적에서 온-상태 전류가 실리콘소자에 비해 이론적으로 20배 이상 높일 수 있어 고전압 대전력 전력반도체 소자를 제작하는데 매우 유리하다.
일반적으로 실리콘을 기판으로 하는 전계효과 트랜지스터에서는 p형 웰(p-type well) 및 n형 소오스(n-type source) 또는 n형 드레인(n-type drain) 영역을 정의하기 위해 산화막 또는 포토레지스터를 사진식각 공정으로 정의한 후 주입되는 불순물의 에너지를 통해 주입 깊이를 결정하고 드라이브-인 공정을 통해 깊이방향으로의 확산 뿐 만 아니라 측면으로의 확산을 통해 n형 소오스 영역을 p형 웰과 분리하는 자기정렬 방법을 사용한다.
그러나 탄화규소를 기판으로 하는 탄화규소 전계효과 트랜지스터에서는 탄화규소의 물질적 특성으로 인해 확산에 의한 방법으로는 p형 웰 및 n형 소오스 영역을 형성하기 어려우며 이온주입 방법을 통해서만 형성이 가능하다. 따라서 고집적도를 위한 짧은 채널영역을 형성하기 위해서는 정밀한 패터닝이 가능한 전자빔 식각장비나 스테퍼 등의 고가 장비를 사용하여야 하거나 폴리실리콘을 마스크 물질로 하여 p형 웰을 형성 한 후 마스크 물질로 사용한 폴리실리콘을 산화시켜 n형 소오스 영역을 형성할 마스크로 한 후 폴리실리콘과 폴리실리콘을 산화시켰을 때의 길이차를 통해 채널영역을 형성하는 자기정렬 방법을 사용한다.
그러나 전자빔 식각장비 또는 스테퍼는 고가의 장비로 비용이 많이 들며 폴리실리콘을 산화시켜 사용하는 경우 폴리실리콘 마스크 물질을 통해 주입된 이온이 터널링을 일으켜 마스크 물질 아래까지 원하지 않는 불순물 층이 형성될 수 있어 원하는 짧은 영역의 채널길이를 확보하는데 어려움이 발생한다.
본 발명은 탄화규소 에피박막층 표면에 실리콘 단결정 에피박막을 성장시킨 후 웰 영역을 형성할 부분을 식각공정 및 이온주입을 통해 형성 한 후 사용된 실리콘 단결정 에피박막을 열산화시켜 원하는 채널길이를 확보한 후 소오스 영역을 이온주입하여 형성하는 짧은 채널길이를 확보하기 위한 짧은 채널길이를 갖는 탄화규소 전계효과 트랜지스터의 제공을 그 목적으로 한다.
상기 목적을 달성하기 위해 본 발명은, 불순물의 농도가 5E18 ~ 5E19 범위의 제1도전형 고농도 탄화규소 기판과; 상기 탄화규소 기판의 상면에 형성되는 불순물의 농도가 5E13 ~ 5E16 범위의 제1도전형 저농도 탄화규소 에피박막층과; 상기 제1도전형 저농도 탄화규소 에피박막층의 표면에 패터닝된 실리콘 단결정 에피박막 마스크를 통해 이온주입을 통해 형성되는 깊이 0.6~1.0㎛이고 불순물의 농도가 1E17~5E17 범위의 제2도전형 웰(well) 영역과; 상기 제2도전형 웰 영역 내부에 자기정렬방법으로 제1도전형 소오스 영역을 형성하기 위해 상기 실리콘 단결정 에피박막 마스크를 열산화공정으로 산화시키고, 상기 열산화 공정을 통해 성장된 실리콘 산화막을 마스크로 하여 제2도전형 웰 영역에 제1도전형 이온을 주입하여 형성되는 제1도전형 소오스 영역과; 상기 실리콘 산화막을 건식 또는 습식식각 공정으로 제거하고 제2도전형 웰 영역과 제1도전형 소오스 영역 사이의 탄화규소 에피박막층 위에 형성되는 게이트 산화막과; 상기 게이트 산화막 위에 폴리실리콘 또는 금속을 이용하여 형성되는 게이트 전극과; 상기 게이트 전극과 제1도전형 소오스 영역을 전기적으로 분리시키기 위한 필드(field) 산화막과; 상기 제1도전형 소오스 영역 위에 소오스와 외부전극을 전기적으로 연결시키기 위해 금속증착을 통해 상기 탄화규소 에피박막층의 소오스 영역에 형성되는 소오스 전극 및 상기 탄화규소 기판 후면에 형성하는 드레인 전극;을 포함하여 구성되는 것을 특징으로 하는 짧은 채널길이를 갖는 탄화규소 전계효과 트랜지스터를 기술적 요지로 한다.
상기 구성에 의해 본 발명은, 탄화규소 전계효과 트랜지스터 소자를 제작함에 있어 본 발명에서 제안한 실리콘 단결정을 이용한 자기정렬방법을 사용함으로써 종래의 전자빔식각 또는 스테퍼 등의 고가의 장비를 사용하는 경우에 비해 공정 단가가 저렴하고 실리콘 단결정 에피박막이 이온주입방향에 대해 자연적으로 3°또는 8° 오프된 방향을 가지므로 채널링을 방지할 수 있어 원하지 않는 영역의 이온주입을 방지할 수 있으며 채널길이가 짧으며, 산화시간에 따라 채널길이를 자유롭게 조절할 수 있는 우수한 효과가 있다.
본 발명은 짧은 채널 길이를 확보하기 위한 탄화규소 전계효과 트랜지스터에 관한 것으로, 탄화규소 에피박막층 표면에 실리콘 단결정 에피박막을 성장시킨 후 웰 영역을 형성할 부분을 식각공정 및 이온주입을 통해 형성 한 후 사용된 실리콘 단결정 에피박막을 열산화시켜 원하는 채널길이를 확보한 후 소오스 영역을 이온주입하여 형성하는 자기정렬공정을 이용한 짧은 채널길이를 갖는 탄화규소 전계효과 트랜지스터에 관한 것이다.
일반적으로 실리콘 단결정은 열산화공정을 통해 0.45t의 실리콘을 소비하여 1t의 실리콘 산화막을 형성하므로 산화시간을 조절하면 실리콘에서 실리콘 산화막으로 변화되는 길이를 조절할 수 있어 채널길이를 자유롭게 조절할 수 있다. 본 발명에서는 이러한 원리를 이용한 것으로, 실리콘 단결정 에피박막을 탄화규소 에피박막층 표면에 성장시키면 탄화규소 에피박막층과 에피관계를 유지하며 탄화규소의 (0001)방향에 해당하는 실리콘의 (111) 방향으로 성장하게 된다. 또한 소자공정에서 사용되는 탄화규소 에피박막층이 4H-SiC의 경우 (0001) 방향에 대해 3.5°off된 면이, 6H-SiC의 경우 (0001) 방향에 대해 8°off된 면이 표면에 나타나게 되므로 에피박막으로 성장된 실리콘 단결정 에피박막의 경우에도 (111) 면이 3.5°혹은 8°off된 면으로 성장하게 된다. 따라서 특정 결정방향(111)에 대해 표면이 기울어진 형태가 되어 이온주입시 채널링에 의한 깊은 주입을 고려하지 않아도 되는 장점이 있다.
본 발명은 고농도의 제1도전형 탄화규소 기판과, 상기 탄화규소 기판의 상면에 형성되는 저농도의 제1도전형 탄화규소 에피박막층과, 상기 제1도전형 탄화규소 에피박막층의 상부에 형성되는 실리콘 단결정 에피박막과, 상기 실리콘 단결정 에피박막을 포토레지스터를 사진식각공정을 통해 원하는 형상으로 패터닝한 후 제2도전형 이온을 주입하여 형성되는 웰(well) 영역과, 상기 패터닝된 실리콘 단결정 에피박막을 마스크로 하여 열산화를 통해 원하는 두께 및 길이만큼 형성되는 실리콘 산화막과, 상기 실리콘 산화막을 마스크로 하여 제1도전형 이온을 주입하여 형성되 는 제1도전형 소오스 영역과, 상기 실리콘 단결정 에피박막 및 실리콘 산화막을 제거하고, 상기 웰 및 소오스 영역이 형성된 제1도전형 탄화규소 에피박막층 상부에 형성되는 게이트 산화막과, 그리고 전계효과 트랜지스터의 게이트 전극, 필드(field) 산화막 및 소오스 전극, 드레인 전극을 포함하여 구성된다.
여기에서 상기 제1도전형 및 제2도전형은 제1도전형이 n형이고 제2도전형이 p형이거나 제1도전형이 p형이고 제1도전형이 n형인 것이 바람직하다.
이에 따라 본 발명은 웰 영역과 소오스 영역 사이에 형성되는 채널영역의 길이를 실리콘 단결정 에피박막의 열산화 시간에 따른 실리콘 산화막으로의 변화되는 길이로 한정시킬 수 있으므로 시간 조절을 통해 짧은 채널길이를 확보할 수 있는 장점이 있다.
또한, 오프(off)방향으로 성장된 탄화규소 에피박막층 위에 형성된 실리콘 단결정 에피박막의 오프방향 특성으로 이온주입시 채널링효과를 감소할 수 있어 원하지 않는 영역의 이온주입을 방지하여 채널길이를 정확히 예측할 수 있는 장점을 제공한다.
이하에서는 본 발명의 바람직한 실시예로써, 상기 고농도의 제1도전형 탄화규소 기판(2)이 n+형 기판인 경우로 이에 첨부된 도면을 참조하여 상세히 설명하고자 한다. 도 1a는 제1도전형 고농도 탄화규소 기판 상부에 제1도전형 저농도 탄화규소 에피박막이 성장된 웨이퍼 단면도이고, 도 1b~ 도1h는 본 발명에 따른 자기정렬방법을 이용한 탄화규소 전계효과 트랜지스터 제조과정을 보여주는 단면도이고 고 도1i는 최종 제작된 탄화규소 전계효과 트랜지스터 소자의 단면도이다.
도시된 바와 같이 본 발명에 따른 짧은 채널을 갖는 탄화규소 전계효과 트랜지스터 소자는, 불순물의 농도가 5E18 ~ 5E19 범위의 고농도의 제1도전형 즉, n+형 탄화규소 기판(1), 그 상층에 형성된 불순물의 농도가 5E13 ~ 5E16 범위의 저농도의 n-형 탄화규소 에피박막층(2), 그 상측에 형성된 실리콘 단결정 에피박막(3), 실리콘 단결정 에피박막(3)을 패터닝하기 위해 도포된 포토레지스터(4), 패터닝된 실리콘 단결정 에피박막(3)을 마스크로 하여 제2도전형 이온주입을 통해 깊이 0.6~1.0㎛이고 불순물의 농도가 1E17~5E17 범위의 제1도전형 탄화규소 에피박막층(1) 내부에 형성되는 제2도전형 웰 영역(5), 상기 패터닝된 실리콘 단결정 에피박막(3)을 열산화 공정을 통해 성장된 실리콘 산화막(6), 상기 실리콘 산화막(6)을 마스크로 하여 제1도전형 이온주입을 통해 형성된 제1도전형 소오스 영역(7), 제2도전형 웰 영역(5)과 제1도전형 소오스 영역(7) 사이에 자기정렬공정으로 형성된 채널영역(8), 상기 채널영역 위에 형성되는 게이트 산화막(9), 상기 게이트 산화막(9) 위에 증착되는 폴리실리콘 또는 금속 게이트 전극(10), 상기 게이트 전극(10)과 소오스 전극(12)을 전기적으로 절연시기기 위한 필드(field) 산화막(11), 제1도전형 소오스 영역(7)을 외부 전극과 연결시키기 위한 소오스 전극(12) 및 드레인 영역을 외부전극과 전기적으로 연결시키기 위한 드레인 전극(13)으로 구성된다.
이러한 탄화규소 전계효과 트랜지스터의 채널길이는 상기 실리콘 단결정 에피박막(3)의 산화시간에 따라 결정되게 되며, 일반적으로 실리콘 단결정 에피박막이 산화될 때 0.45t의 실리콘 두께가 소모되어 1t의 실리콘 산화막의 두께로 변화 되므로 열산화 시간을 조절하여 채널길이를 변화 시킬 수 있다.
도 1a ~ 1h - 본 발명에 따른 실리콘 단결정 에피박막 및 실리콘 단결정 에피박막의 열산화를 이용하여 제조되는 짧은 채널을 갖는 탄화규소 전계효과 트랜지스터 제조공정을 보여주는 개략적인 구성도.
도 1i - 본 발명에 따른 짧은 채널길이를 갖는 탄화규소 전계효과 트랜지스터의 구조를 모여주는 단면도.
<도면에 사용된 주요부호에 대한 설명>
1 : 탄화규소 에피박막층 2 : 탄화규소 기판
3 : 실리콘 단결정 에피박막 4 : 포토레지스터
5 : 제2도전형 웰 영역 6 : 열산화공정을 통해 성장된 실리콘 산화막
7 : 제1도전형 소오스 영역 8 : 자기정렬공정으로 형성된 채널영역
9 : 게이트 산화막 10 : 게이트 전극
11: 필드 산화막 12 : 소오스 전극
13 : 드레인 전극
Claims (1)
- 불순물의 농도가 5E18 ~ 5E19 범위의 제1도전형 고농도 탄화규소 기판(2)과;상기 탄화규소 기판(2)의 상면에 형성되는 불순물의 농도가 5E13 ~ 5E16 범위의 제1도전형 저농도 탄화규소 에피박막층(1)과;상기 제1도전형 저농도 탄화규소 에피박막층(1)의 표면에 패터닝된 실리콘 단결정 에피박막(3) 마스크를 통해 이온주입을 통해 형성되는 깊이 0.6~1.0㎛이고 불순물의 농도가 1E17~5E17 범위의 제2도전형 웰(well) 영역(5)과;상기 제2도전형 웰 영역 내부에 자기정렬방법으로 제1도전형 소오스 영역을 형성하기 위해 상기 실리콘 단결정 에피박막(3) 마스크를 열산화공정으로 산화시키고, 상기 열산화 공정을 통해 성장된 실리콘 산화막(6)을 마스크로 하여 제2도전형 웰 영역에 제1도전형 이온을 주입하여 형성되는 제1도전형 소오스 영역(7)과;상기 실리콘 산화막(6)을 건식 또는 습식식각 공정으로 제거하고 제2도전형 웰 영역(5)과 제1도전형 소오스 영역(7) 사이의 탄화규소 에피박막층(1) 위에 형성되는 게이트 산화막(9)과;상기 게이트 산화막(9) 위에 폴리실리콘 또는 금속을 이용하여 형성되는 게이트 전극(10)과;상기 게이트 전극(10)과 제1도전형 소오스 영역(7)을 전기적으로 분리시키기 위한 필드(field) 산화막(11)과;상기 제1도전형 소오스 영역(7) 위에 소오스와 외부전극을 전기적으로 연결 시키기 위해 금속증착을 통해 상기 탄화규소 에피박막층(1)의 소오스 영역에 형성되는 소오스 전극(12) 및 상기 탄화규소 기판(2) 후면에 형성하는 드레인 전극(13);을 포함하여 구성되는 것을 특징으로 하는 짧은 채널길이를 갖는 탄화규소 전계효과 트랜지스터.
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